CN110400774A - 用于形成薄的绝缘体上半导体soi衬底的方法 - Google Patents

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Abstract

本申请案的各种实施例涉及一种以低成本且以低总厚度变动TTV形成薄的绝缘体上半导体SOI衬底的方法。在一些实施例中，在牺牲衬底上外延形成蚀刻停止层。装置层外延形成于所述蚀刻停止层上且具有不同于所述蚀刻停止层的结晶晶格。将所述牺牲衬底接合到处置衬底，使得所述装置层及所述蚀刻停止层处于所述牺牲衬底与所述处置衬底之间。去除所述牺牲衬底。使蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层。使用包括氢氟酸、过氧化氢及乙酸的蚀刻剂来执行所述蚀刻。

Description

用于形成薄的绝缘体上半导体SOI衬底的方法
技术领域
本发明实施例涉及一种用于形成薄的绝缘体上半导体衬底的方法。
背景技术
集成电路通常形成于块状半导体衬底上。近年来，绝缘体上半导体(SOI)衬底已变成块状半导体衬底的替代。SOI衬底包括处置衬底、覆于处置衬底上的绝缘层及覆于绝缘层上的装置层。此外，SOI衬底使得寄生电容减小、泄漏电流减小、闩锁减少及半导体装置性能提高(例如电力消耗减少及切换速度提高)。
发明内容
本发明的一实施例涉及一种用于形成绝缘体上半导体(SOI)衬底的方法，其包括：在牺牲衬底上外延形成蚀刻停止层；在所述蚀刻停止层上外延形成装置层，其中所述装置层具有不同于所述蚀刻停止层的结晶晶格；将所述牺牲衬底接合到处置衬底，使得所述装置层及所述蚀刻停止层处于所述牺牲衬底与所述处置衬底之间；去除所述牺牲衬底；及使蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层，其中使用包括氢氟酸、过氧化氢及乙酸的蚀刻剂来执行所述蚀刻。
本发明的一实施例涉及一种用于形成绝缘体上半导体(SOI)衬底的方法，其包括：在牺牲衬底上外延形成缓冲层；在所述缓冲层上外延形成蚀刻停止层；在所述蚀刻停止层上外延形成装置层，其中所述装置层具有不同于所述蚀刻停止层的结晶晶格；将所述牺牲衬底接合到处置衬底，使得所述装置层、所述蚀刻停止层及所述缓冲层处于所述牺牲衬底与所述处置衬底之间；去除所述牺牲衬底；使第一蚀刻执行到所述缓冲层中以去除所述缓冲层，其中所述第一蚀刻具有针对所述缓冲层的第一蚀刻速率且进一步具有针对所述蚀刻停止层的第二蚀刻速率；及使第二蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层，其中所述第二蚀刻具有针对所述蚀刻停止层的第三蚀刻速率且进一步具有针对所述装置层的第四蚀刻速率，且其中所述第一蚀刻速率与所述第二蚀刻速率的比率小于所述第三蚀刻速率与所述第四蚀刻速率的比率。
本发明的一实施例涉及一种方法，其包括：在牺牲衬底上外延形成缓冲层；在所述缓冲层上外延形成蚀刻停止层，其中所述蚀刻停止层包括不同于所述缓冲层的半导体材料；在所述蚀刻停止层上外延形成装置层，其中所述装置层包括与所述缓冲层相同的半导体材料；将所述牺牲衬底接合到处置衬底，使得所述缓冲层、所述蚀刻停止层及所述装置层处于所述牺牲衬底与所述处置衬底之间；使第一蚀刻执行到所述牺牲衬底中以去除所述牺牲衬底且暴露所述缓冲层，其中在完成所述第一蚀刻之后，所述缓冲层具有第一总厚度变动(TTV)；使薄化过程执行到所述缓冲层中以部分去除所述缓冲层，其中在完成所述薄化过程之后，所述缓冲层具有第二TTV；使第二蚀刻执行到所述缓冲层中以去除所述缓冲层的剩余部分且暴露所述蚀刻停止层，其中在完成所述第二蚀刻之后，所述蚀刻停止层具有第三TTV；及使第三蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层且暴露所述装置层，其中在完成所述第三蚀刻之后，所述装置层具有第四TTV，其中所述第一TTV小于所述第二TTV且大于所述第三TTV，且其中所述第四TTV小于所述第三TTV。
附图说明
根据结合附图来阅读的实施方式最好地理解本揭露的方面。应注意，根据行业标准做法，各种构件未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
图1A绘示绝缘体上半导体(SOI)衬底的一些实施例的横截面图。
图1B绘示图1A的SOI衬底的装置层的一些实施例的放大横截面图。
图2绘示图1A的SOI衬底的一些更详细实施例的横截面图，其中SOI衬底的处置衬底包含富含陷阱层。
图3绘示图1A的SOI衬底的一些实施例的俯视图。
图4绘示图1A的SOI衬底的装置层的一些实施例的厚度曲线的一些实施例的曲线图。
图5绘示其中应用图2的SOI衬底的半导体结构的一些实施例的横截面图。
图6绘示其中应用图2的SOI衬底的半导体结构的一些其它实施例的横截面图。
图7到21绘示用于形成及使用SOI衬底的方法的一些实施例的一系列横截面图。
图22绘示图7到21的方法的一些实施例的框图。
图23A及23B绘示图7到21的方法期间的各种点处的装置衬底的一些实施例的各种厚度曲线。
具体实施方式
本揭露提供用于实施本揭露的不同特征的诸多不同实施例或实例。下文将描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不意在限制。例如，在以下描述中，使第一构件形成于第二构件上方或形成于第二构件上可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包含其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。这种重复是为了简化及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。
此外，为便于描述，空间相对术语(例如“底下”、“下方”、“下”、“上方”、“上”及其类似者)可在本文中用于描述一元件或构件与另一(若干)元件或构件的关系，如图中所绘示。空间相对术语除涵盖图中所描绘的定向之外，还打算涵盖装置在使用或操作中的不同定向。可能以其它方式定向设备(旋转90度或以其它定向)，且也可相应地解译本文中所使用的空间相对描述词。
具有小于约120纳米或约150纳米的装置层厚度及小于约10纳米的总厚度变动(TTV)的薄SOI晶片应用于全空乏金属氧化物半导体(MOS)装置及其它先进MOS装置，且进一步应用于部分空乏MOS装置。此外，这种薄SOI晶片促成形成于薄SOI晶片的装置层上的MOS装置的低泄漏、高功率效率及高速度。
根据用于形成薄SOI晶片的一方法，氧化半导体晶片以形成包围所述半导体晶片的氧化层。透过所述氧化层将氢离子植入到所述半导体晶片中以形成内埋于所述半导体晶片中的富氢区域。透过所述氧化层将所述半导体晶片接合到处置晶片，且沿所述富氢区域分割所述半导体晶片以从所述处置晶片部分去除所述氧化层及所述半导体晶片。使化学机械抛光(CMP)执行到保留于所述处置晶片上的所述半导体晶片的一部分中以平整所述保留部分。所述处置晶片、所述半导体晶片的所述保留部分(即，所述装置层)及保留于所述处置晶片上的所述氧化层的一部分(即，绝缘层)共同界定所述SOI晶片。
根据所述方法来形成薄SOI晶片的一挑战在于：所述方法因氢植入、分割及CMP而非常昂贵。此外，用于形成SOI晶片的其它不昂贵方法可能不适于形成具有小于约120纳米或约150纳米的装置层厚度及小于约10纳米的TTV的薄SOI晶片。因而，这些其它方法可能不适于形成尤其用于全空乏MOS装置、其它先进MOS装置或部分空乏MOS装置的薄SOI晶片。
本申请案的各种实施例涉及一种用于以低成本且以低TTV形成薄SOI衬底的方法。在一些实施例中，在牺牲衬底上外延形成蚀刻停止层。装置层外延形成于所述蚀刻停止层上且具有不同于所述蚀刻停止层的结晶晶格。在处置衬底上形成绝缘层。将所述牺牲衬底接合到所述处置衬底，使得所述绝缘层、所述装置层及所述蚀刻停止层堆叠于所述牺牲衬底与所述处置衬底之间。去除所述牺牲衬底。使蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层。使用包括氢氟酸、过氧化氢及乙酸的蚀刻剂来执行所述蚀刻。
在至少一些实施例中，所述蚀刻剂以高选择性去除所述蚀刻停止层，使得所述装置层极少受所述去除损坏且具有低TTV。所述低TTV可(例如)小于约10纳米。此外，由于通过外延来形成所述装置层，所以可高度控制所述装置层的厚度，且在至少一些实施例中，所述装置层可具有小于约120纳米的厚度。此外，由于通过外延来形成所述装置层，所以所述装置层具有高结晶质量及低错位及其它结晶缺陷集中度。因此，形成于所述装置层上的半导体装置可具有低泄漏电流、高功率效率及高速度。此外，由于所述方法不依赖于氢植入及分割，所以所述方法可以低成本形成所述薄SOI衬底。
参考图1A，提供SOI衬底102的一些实施例的横截面图100A。在一些实施例中，SOI衬底102具有圆形顶部布局及/或具有约200毫米、约300毫米或约450毫米的直径。在其它实施例中，SOI衬底102具有一些其它形状及/或一些其它尺寸。此外，在一些实施例中，SOI衬底102为半导体晶片。SOI衬底102包括处置衬底104、绝缘层106及装置层108。
处置衬底104可为或包括(例如)单晶硅、一些其它硅材料、一些其它半导体材料或上述的任何组合。在一些实施例中，处置衬底104轻微掺杂有n型或p型掺杂剂以具有高电阻。高电阻提高形成于SOI衬底102上的无源装置(图中未展示)的质量因数，这可有益于SOI衬底102的RF应用。高电阻可(例如)大于约1千欧姆/厘米(kΩ/cm)、约3kΩ/cm、约4kΩ/cm或约10kΩ/cm及/或可(例如)介于约1kΩ到约4kΩ、约4kΩ到约10kΩ或约1kΩ到约10kΩ之间。
绝缘层106覆于处置衬底104上且可为或包括(例如)氧化硅、富硅氧化物(SRO)、一些其它氧化物、碳化硅、氮化硅、一些其它介电质或上述的任何组合。在一些实施例中，绝缘层106的厚度Ti介于约50纳米到约1500纳米、约50纳米到约750纳米、约750纳米到约1500纳米之间或为约550纳米。
装置层108覆于绝缘层106上且可为或包括(例如)单晶硅、一些其它硅、一些其它半导体材料或上述的任何组合。如下所示，装置层108具有低结晶缺陷密度(例如，因使用外延来形成装置层108所致)。低结晶缺陷密度可为(例如)小于每立方厘米约1016(1016cm-3)、约1015cm-3或约1010cm-3的结晶缺陷密度。此外，低结晶缺陷密度可(例如)导致形成于装置层108上的半导体装置的低泄漏电流及高性能(例如功率效率、切换速度等等)。
装置层108的厚度Td较小(即，装置层108较薄)。在一些实施例中，装置层108的厚度Td较小，因为其小于约10纳米、约50纳米、约110纳米、约120纳米或约150纳米及/或介于约110纳米到约150纳米、约10纳米到约60纳米、约60纳米到约100纳米或约100纳米到约150纳米之间。此外，在一些实施例中，厚度Td较小，因为其等于SOI衬底102上的半导体装置(图中未展示)的空乏区域宽度。半导体装置可为(例如)MOS场效晶体管(MOSFET)或一些其它半导体装置，及/或空乏区域宽度可为(例如)半导体装置的空乏区域在装置层108中的延伸深度。
装置层108的小厚度Td可(例如)促成形成于装置层108上的半导体装置(图中未展示)之间的增强电隔离。例如，因小厚度Td所致，隔离结构(图中未展示)可完全延伸穿过装置层108以提供相邻半导体装置之间的完全或几乎完全电隔离。此外，装置层108的小厚度Td可(例如)实现全空乏半导体装置(其一般具有高于其部分空乏对应物的切换速度及功率效率)的形成。
装置层108的顶面108ts大体上呈平面，使得装置层108的TTV较低。在一些实施例中，装置层108的TTV较低，因为其小于约20纳米、约10纳米或约5纳米及/或介于约5纳米到约20纳米、约5纳米到约12纳米、约12纳米到约20纳米或约8纳米到约12纳米之间。低TTV促成形成于装置层108上的半导体装置(图中未展示)的参数的均匀性。这些参数可(例如)包含临限电压、接通电流等等。随着半导体装置不断缩小，低TTV变得越来越重要。
在一些实施例中，装置层108的侧壁从处置衬底104的侧壁横向凹进一凹进量R。凹进量R可为(例如)约2毫米到约4毫米、约2毫米到约3毫米、约3毫米到约4毫米或小于约2毫米。如下所示，横向凹进装置层108的侧壁可去除在形成SOI衬底102期间形成的边缘缺陷。
参考图1B，提供图1A的装置层108的一些实施例的放大横截面图100B。可(例如)在图1A的圆圈A内取得放大横截面图100B。尽管装置层108的顶面108ts大体上呈平面(如图1A中所见)，但当非常近距离观看时，顶面108ts具有极小不平整度。在一些实施例中，沿装置层108的顶面108ts的最高点与沿装置层108的顶面108ts的最低点之间的高度差ΔH等于装置层108的TTV。此外，在一些实施例中，高度差ΔH小于约20纳米、约10纳米或约5纳米及/或介于约5纳米到约20纳米、约5纳米到约12纳米、约12纳米到约20纳米或约8纳米到约12纳米之间。
参考图2，提供图1的SOI衬底102的一些更详细实施例的横截面图200，其中处置衬底104包括高电阻衬底202及富含陷阱层204。
高电阻衬底202可具有高电阻且可为或包括(例如)单晶硅、一些其它硅材料、一些其它半导体材料或上述的任何组合。高电阻可为(例如)大于约1kΩ/cm、约3kΩ/cm、约4kΩ/cm或约10kΩ/cm的电阻及/或可(例如)介于约1kΩ到约4kΩ、约4kΩ到约10kΩ或约1kΩ到约10kΩ之间。高电阻提高形成于SOI衬底102上的无源装置(图中未展示)的质量因数，这可有益于SOI衬底102的RF应用。在一些实施例中，通过对高电阻衬底202轻微掺杂来达成高电阻衬底202的高电阻。
富含陷阱层204覆于高电阻衬底202上且具有相对于高电阻衬底202及/或相对于装置层108的高载子陷阱(例如电子或空穴陷阱)密度。载子陷阱可为(例如)富含陷阱层204的结晶晶格中的错位及/或其它缺陷且高载子陷阱密度可(例如)大于约1016cm-3、约1018cm-3或约1020cm-3。富含陷阱层204的载子陷阱通过光电效应来从装置层108上的半导体装置(图中未展示)吸收RF信号。吸收抑制可形成于高电阻衬底202与富含陷阱层204之间的边界处的涡电流，其中吸收可减少反射RF信号且提高RF性能。
在一些实施例中，富含陷阱层204为或包括未掺杂多晶硅、非晶硅或具有高载子陷阱密度的一些其它适合半导体材料。在其中富含陷阱层204为或包括未掺杂多晶硅的一些实施例中，载子陷阱集中于未掺杂多晶硅的裸片边界处，且减小未掺杂多晶硅的裸片大小增大未掺杂多晶硅中的载子陷阱密度。在一些实施例中，富含陷阱层204的厚度Ttr介于约2微米到约4微米、约2微米到约3微米或约3微米到约4微米之间。例如，厚度Ttr可为约2.55微米。
参考图3，提供图1A或2的SOI衬底102的一些实施例的俯视图300。SOI衬底102呈圆形且包括布置成横跨装置层108的栅格的多个IC裸片302。为便于绘示，仅对IC裸片302的若干者标记302。此外，装置层108的侧壁相对于绝缘层106的侧壁朝向SOI衬底102的中心C横向凹进一凹进量R。如上文所描述，凹进量R可为(例如)约2毫米到约4毫米、约2毫米到约3毫米、约3毫米到约4毫米或小于约2毫米。
参考图4，曲线图400绘示图3的装置层108的一些实施例的厚度曲线402。厚度曲线402描述装置层108的厚度Td，其依据沿装置层108的直径D(也如图3中所展示)的位置而变化。直径D具有装置层108的半径R的两倍的长度且从-R延伸到+R，其中半径R相对于装置层108的中心C而为正及负。此外，厚度曲线402具有低TTV。TTV沿厚度曲线402的最低厚度与沿厚度曲线402的最高厚度之间的差。TTV可为(例如)较低的，因为其小于约20纳米、约10纳米或约5纳米及/或介于约5纳米到约20纳米、约5纳米到约12纳米、约12纳米到约20纳米或约8纳米到约12纳米之间。
参考图5，提供其中应用图2的SOI衬底102的半导体结构的一些实施例的横截面图500。半导体结构包括横向间隔于装置层108上方的多个半导体装置502。为便于绘示，仅对半导体装置502的若干者标记502。半导体装置502可为(例如)MOSFET、一些其它MOS装置、一些其它绝缘栅场效晶体管(IGFET)、一些其它半导体装置或上述的任何组合。
在一些实施例中，半导体装置502各对应于个别IC裸片504，使得半导体装置502相同。在一些实施例中，各半导体装置502包括一对源极/漏极区域506、选择性导电通道508、栅极介电层510及栅极电极512。为便于绘示，仅对源极/漏极区域506的一者标记506，仅对选择性导电通道508的一者标记508，仅对栅极介电层510的一者标记510，且仅对栅极电极512的一者标记512。
源极/漏极区域506及选择性导电通道508位于装置层108中。源极/漏极区域506横向间隔且选择性导电通道508从源极/漏极区域506的一者延伸到源极/漏极区域506的另一者。源极/漏极区域506具有第一掺杂类型且直接邻接具有与第一掺杂类型相反的第二掺杂类型的装置层108的一部分。栅极介电层510及栅极电极512堆叠于选择性导电通道508上方，使得栅极电极512覆于栅极介电层510上。栅极介电层510可为或包括(例如)氧化硅及/或一些其它介电材料，及/或栅极电极512可为或包括(例如)掺杂多晶硅、金属、一些其它导电材料或上述的任何组合。
在一些实施例中，各半导体装置502进一步包括加衬于栅极电极512的侧壁上且覆于源极/漏极区域506上之间隔物514。为便于绘示，仅对间隔物514的一者标记514。间隔物514可为或包括(例如)氧化硅、氮化硅、氮氧化硅、碳化硅、一些其它介电质或上述的任何组合。
后段工艺(BEOL)互连结构516覆盖SOI衬底102及半导体装置502。BEOL互连结构516包括互连介电层518、多个导线520及多个通路522。为便于绘示，仅对导线520的若干者标记520，且仅对通路522的若干者标记522。互连介电层518可为或包括(例如)氧化硅、低κ介电质、一些其它适合介电质或上述的任何组合。如本文中所使用，低κ介电质可为或包括(例如)具有小于约3.9、约3、约2或约1的介电常量κ的介电质。
导线520及通路522交替堆叠于半导体装置502上方且界定电耦合到半导体装置502的导电路径。在一些实施例中，导线520的最上导线比导线520的下伏导线厚。电路径可(例如)将半导体装置502电耦合到其它半导体装置(图中未展示)、接触垫或一些其它装置或结构。导线520及通路522可为或包括(例如)铜、铝铜、铝、钨、一些其它金属或上述的任何组合。
参考图6，提供其中应用图2的SOI衬底102的半导体结构的一些其它实施例的横截面图600。半导体结构包括多个半导体装置602、BEOL互连结构604及多个无源装置。
半导体装置602横向间隔于装置层108上方，且BEOL互连结构覆盖SOI衬底102及半导体装置602。半导体装置602为如同图5所描述的半导体装置502，使得相同元件符号用于识别半导体装置602的个别元件。半导体装置602可为(例如)MOSFET、一些其它MOS装置、一些其它IGFET、一些其它半导体装置或上述的任何组合。BEOL互连结构604为如同图5所描述的BEOL互连结构516，使得相同元件符号用于识别BEOL互连结构604的个别元件。
无源装置覆于SOI衬底102上且包括电阻器606、电感器608、电容器610或上述的任何组合。无源装置可(例如)用于SOI衬底102的RF应用且富含陷阱层204可(例如)提高电感器608的质量因数。
在一些实施例中，电阻器606包括堆叠于装置层108上的电阻层612及绝缘层614。电阻层612可(例如)为或包括掺杂多晶硅或具有所要电阻的一些其它导电材料。在其中电阻层612为或包括掺杂多晶硅的实施例中，可变动掺杂多晶硅的掺杂浓度以控制电阻层612的电阻。绝缘层614可为(例如)氧化硅、一些其它介电材料或上述的任何组合。
在一些实施例中，电感器608位于BEOL互连结构604中且包括一或多个电感器导线616。为便于绘示，仅对所绘示的多个电感器导线616的一者标记616。在其中电感器608包括多个电感器导线的一些实施例中，电感器导线跨越SOI衬底102上方的多个高度且一或多个电感器通路618横跨多个高度互连电感器导线。为便于绘示，仅对所绘示的多个电感器通路618的一者标记618。一或多个电感器导线616及一或多个电感器通路618可为或包括(例如)铜、铝铜、铝、钨、一些其它金属或上述的任何组合。
在一些实施例中，电容器610位于BEOL互连结构604中且包括一对电容器极板620及电容器绝缘层622。为便于绘示，仅对电容器极板620的一者标记620。电容器极板620及电容器绝缘层622经堆叠以使电容器绝缘层622处于电容器极板620之间。电容器极板620可为或包括(例如)铜、铝铜、铝、钨、一些其它金属或上述的任何组合。电容器绝缘层622可为或包括(例如)二氧化硅、一些其它介电材料或上述的任何组合。
尽管已使用图2的SOI衬底102来绘示图5及6，但应了解，可在其它实施例中使用图1A的SOI衬底102来替代图2的SOI衬底102。
参考图7到21，提供用于形成及使用SOI衬底102的方法的一些实施例的一系列横截面图700到2100。关于图2的SOI衬底102绘示方法，但所述方法也可用于形成图1A的SOI衬底102或一些其它SOI衬底。
如由图7的横截面图700所绘示，提供或形成处置衬底104。在一些实施例中，处置衬底104具有圆形顶部布局及/或为半导体晶片。处置衬底104包括高电阻衬底202及富含陷阱层204。
高电阻衬底202为块状半导体衬底及/或具有高电阻。高电阻可(例如)大于约1kΩ/cm、约4kΩ/cm或约10kΩ/cm及/或可(例如)介于约1kΩ到约4kΩ、约4kΩ到约10kΩ或约1kΩ到约10kΩ之间。在一些实施例中，高电阻衬底202为或包括单晶硅、一些其它半导体材料或上述的任何组合，及/或高电阻通过对高电阻衬底202轻微掺杂来达成。
富含陷阱层204覆于高电阻衬底202上且具有相对于高电阻衬底202的高载子陷阱(例如电子或空穴陷阱)密度。载子陷阱可为(例如)富含陷阱层204的结晶晶格中的错位及/或其它缺陷，且高载子陷阱密度可(例如)大于约1016cm-3、约1018cm-3或约1020cm-3。在一些实施例中，富含陷阱层204为或包括未掺杂多晶硅、非晶硅或具有高载子陷阱密度的一些其它半导体材料。在一些实施例中，富含陷阱层204的厚度Ttr介于约2微米到约4微米、约2微米到约3微米或约3微米到约4微米之间。例如，厚度Ttr可为约2.55微米。
在一些实施例中，用于形成处置衬底104的过程包括：提供高电阻衬底202，且随后在高电阻衬底202上方形成富含陷阱层204。可通过(例如)化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、一些其它适合沉积过程或上述的任何组合来形成富含陷阱层204。替代地，可通过(例如)损坏高电阻衬底202的顶部部分以形成载子陷阱来形成富含陷阱层204。这种损坏可(例如)由离子植入或一些其它适合半导体过程诱发。
如由图8的横截面图800所绘示，使第一薄化过程执行到富含陷阱层204的顶面中以减小富含陷阱层204的厚度Ttr。在一些实施例中，将富含陷阱层204的厚度Ttr减小到约1.5微米到约2.5微米、约1.5微米到约2.0微米或约2.0微米到约2.5微米之间。可(例如)通过化学机械抛光(CMP)或一些其它适合薄化过程来执行第一薄化过程。
同样如由图8的横截面图800所绘示，形成覆盖富含陷阱层204的第一绝缘层106a。在一些实施例中，第一绝缘层106a为或包括氧化硅、一些其它适合介电质或上述的任何组合。在一些实施例中，用于形成第一绝缘层106a的过程包括：通过热氧化、CVD、PVD、ALD、一些其它适合氧化及/或沉积过程或上述的任何组合来沉积或生长第一绝缘层106a。此外，在一些实施例中，过程包括：使平坦化执行到第一绝缘层106a的顶面中以减小第一绝缘层的厚度Tfi。可(例如)通过CMP或一些其它适合平坦化过程来执行平坦化。在过程的替代实施例中，省略平坦化。在一些实施例中，在完成用于形成第一绝缘层106a的过程之后，第一绝缘层106a的厚度Tfi为约3.5千埃(kA)到约4.5kA、约3.5kA到约4.0kA、约4.0kA到约4.5kA或约4.0kA。此外，在一些实施例中，在完成沉积或生长之后且在平坦化之前，第一绝缘层106a的厚度Tfi为约4千埃(kA)到约6kA、约4.5kA到约5.5kA、约4.5kA到约5.0kA或约5.0kA到约5.5kA。
如由图9的横截面图900所绘示，提供牺牲衬底902。在一些实施例中，牺牲衬底902为块状半导体衬底及/或包括(例如)单晶硅、一些其它适合半导体材料或上述的任何组合。在一些实施例中，牺牲衬底902高度掺杂有n型或p型掺杂剂。例如，牺牲衬底902可被掺杂超过约1016cm-3、约1017cm-3或约1018cm-3。在一些实施例中，牺牲衬底902具有圆形顶部布局及/或为半导体晶片。
同样如由图9的横截面图900所绘示，在牺牲衬底902上方形成缓冲层904。在一些实施例中，缓冲层904为或包括单晶硅、与牺牲衬底902相同的材料、一些其它半导体材料或上述的任何组合。在一些实施例中，缓冲层904掺杂有n型或p型掺杂剂及/或具有低于约1017cm-3、约1016cm-3或约1015cm-3的掺杂浓度。在这些实施例的若干者中，缓冲层904具有与牺牲衬底902相同的掺杂类型及/或具有低于牺牲衬底902的掺杂浓度。例如，缓冲层904可为或包括P单晶硅，且牺牲衬底902可为或包括P+单晶硅。在一些实施例中，缓冲层904的厚度Tb介于约1.8微米到约4微米、约1微米到约3微米或约3微米到约4微米之间。
在一些实施例中，用于形成缓冲层904的过程包括：通过分子束外延(MBE)、气相外延(VPE)、液相外延(LPE)、一些其它适合外延过程或上述的任何组合来使缓冲层904生长于牺牲衬底902上。在这些实施例中，牺牲衬底902充当用于外延的晶种层。外延可(例如)填充牺牲衬底902的顶部中的孔及/或凹坑，使得缓冲层904提供其上将形成随后描述层(例如蚀刻停止层)的平坦顶面。替代地，在一些实施例中，通过对牺牲衬底902的顶部部分反掺杂来形成缓冲层904，使得顶部部分界定缓冲层904且具有低于牺牲衬底902的剩余部分的掺杂浓度。
如由图10的横截面图1000所绘示，形成堆叠于缓冲层904上方的蚀刻停止层1002及装置层108，使得装置层108覆于蚀刻停止层1002上。牺牲衬底902、缓冲层904、蚀刻停止层1002及装置层108共同界定装置衬底1004。蚀刻停止层1002及装置层108为具有不同结晶晶格的结晶材料，使得蚀刻停止层1002诱发装置层108上的应力(例如拉伸或压缩应力)。例如，装置层108可为或包括单晶硅，且蚀刻停止层1002可为或包括硅锗，其中蚀刻停止层1002可诱发装置层108上的拉伸应力。
在一些实施例中，蚀刻停止层1002为或包括硅锗、碳化硅、一些其它结晶材料或上述的任何组合。在其中蚀刻停止层1002为或包括硅锗的一些实施例中，蚀刻停止层1002中的锗浓度为相对于蚀刻停止层1002中的硅的约20原子％到约60原子％、约20原子％到约40原子％或约40原子％到约60原子％。例如，蚀刻停止层1002可为或包括(例如)SixGe1-x，其中x在约0.4到约0.8、约0.4到约0.6或约0.6到约0.8的范围内。在一些实施例中，蚀刻停止层1002的厚度Tes介于约10纳米到约200纳米、约30纳米到约140纳米、约10纳米到约100纳米或约100纳米到约200纳米之间。在一些实施例中，对蚀刻停止层1002的晶格常量分级以减少蚀刻停止层1002与缓冲层904之间的晶格失配。例如，晶格常量可经分级使得晶格常量沿从蚀刻停止层1002的底面到蚀刻停止层1002的顶面的单一方向改变(例如增大或减小)，因此，晶格常量与底面处的缓冲层904的晶格常量大致相等。可(例如)通过变动蚀刻停止层1002中的元素的相对比例来实现晶格常量的分级。例如，假定蚀刻停止层1002包括第一材料(例如硅)及第二材料(例如锗)，那么第二材料的浓度可沿从蚀刻停止层1002的底面到蚀刻停止层1002的顶面的单一方向改变(例如增大或减小)。
在一些实施例中，装置层108为或包括(例如)单晶硅、一些其它半导体材料或上述的任何组合。在一些实施例中，装置层108的厚度Td小于约10纳米、约50纳米、约110纳米、约120纳米或约150纳米及/或介于约110纳米到约150纳米、约10纳米到约60纳米、约60纳米到约100纳米或约100纳米到约150纳米之间。在一些实施例中，装置层108的厚度Td小于临界厚度。临界厚度是在高于其时装置层108的结晶晶格部分或完全松弛的厚度。当装置层108的结晶晶格部分或完全松弛时，形成错位或其它结晶缺陷，其增大泄漏电流且降低随后将形成于装置层108上的半导体装置的性能。
在一些实施例中，临界厚度随装置层108的晶格常量与蚀刻停止层1002的晶格常量之间的绝对差增大而减小。例如，当装置层108为或包括单晶硅且蚀刻停止层1002为或包括硅锗时，提高蚀刻停止层1002中的锗浓度增大蚀刻停止层1002的晶格常量。这继而增大装置层108的晶格常量与蚀刻停止层1002的晶格常量之间的绝对差，其减小临界厚度。
通过外延来形成蚀刻停止层1002及装置层108。例如，可通过MBE、VPE、LPE、一些其它适合外延过程或上述的任何组合来分别形成蚀刻停止层1002及装置层108。在一些实施例中，缓冲层904充当蚀刻停止层1002的晶种层，及/或蚀刻停止层1002充当装置层108的晶种层。由于使用蚀刻停止层1002作为晶种层来形成装置层108且使用缓冲层904作为晶种层来形成蚀刻停止层1002，所以蚀刻停止层1002及装置层108的结晶质量较高且结晶缺陷较低。因此，形成于装置层108上的半导体装置尤其具有高性能及低泄漏电流。
在其中蚀刻停止层1002充当装置层108的晶种层的一些实施例中，对蚀刻停止层1002的晶格常量分级(如上文所描述)以减少蚀刻停止层1002与缓冲层904之间的晶格失配。蚀刻停止层1002与缓冲层904之间的晶格失配导致蚀刻停止层1002中的错位及/或其它结晶缺陷，使得蚀刻停止层1002会具有较差结晶质量。当蚀刻停止层1002充当晶种层时，蚀刻停止层1002的较差结晶质量会接着转移到装置层108。因此，对蚀刻停止层1002的晶格常量分级可提高装置层108的结晶质量且减少装置层108中的结晶缺陷。
在一些实施例中，在低温下形成装置层108以增大临界厚度。如上文所提及，临界厚度是在高于其时装置层108的结晶晶格部分或完全松弛的厚度。低温可(例如)为约450℃到约650℃之间、约500℃到约600℃之间或小于约450℃、约550℃或约650℃的温度。
如由图11的横截面图1100所绘示，去除图10的装置衬底1004的边缘部分1006(参阅图10)。边缘去除可(例如)用于防止边缘缺陷在后续研磨及/或化学湿式蚀刻中形成。边缘部分1006具有覆于牺牲衬底902上的一对区段，且区段分别位于牺牲衬底902的对置侧上。在一些实施例中，边缘部分1006具有在环形路径或一些其它适合闭合路径中沿图10的结构的边缘延伸的顶部布局。去除使缓冲层904的侧壁、蚀刻停止层1002的侧壁及装置层108的侧壁相对于牺牲衬底902的侧壁横向凹进一凹进量R。凹进量R可为(例如)约2毫米到约4毫米、约2毫米到约3毫米、约3毫米到约4毫米或小于约2毫米、约3毫米或约4毫米。
在一些实施例中，用于去除边缘部分1006的过程包括：形成覆盖装置衬底1004的硬掩模层(图中未展示)。例如，硬掩模层可为或包括(例如)氧化硅、氮化硅、氮氧化硅、一些其它适合介电质或上述的任何组合。此外，可(例如)通过CVD、PVD、ALD或一些其它沉积过程来形成硬掩模层。使用光刻过程或一些其它适合图案化过程来以边缘部分1006的布局图案化硬掩模层，且在图案化硬掩模层处于适当位置中时使蚀刻执行到缓冲层904、蚀刻停止层1002及装置层108中以去除边缘部分1006。在一些实施例中，使用晶片边缘暴露工具来图案化光刻过程的光阻剂。在一些实施例中，还使蚀刻部分执行到牺牲衬底902中。在完成蚀刻之后，去除硬掩模层。可(例如)通过蚀刻过程或一些其它适合去除过程来执行硬掩模层的去除。
如由图12的横截面图1200所绘示，在装置层108上形成第二绝缘层106b。在一些实施例中，第二绝缘层106b为或包括氧化硅、与图8的第一绝缘层106a相同的半导体材料、一些其它介电质或上述的任何组合。在一些实施例中，第二绝缘层106b的厚度Tsi为约15埃到约30埃、约15埃到约20埃、约20埃到约30埃或约23埃。
在一些实施例中，用于形成第二绝缘层106b的过程包括：通过热氧化、CVD、PVD、ALD、一些其它适合氧化或沉积过程或上述的任何组合来沉积或生长第二绝缘层106b。在一些实施例中，通过槽孔平面天线(SPA)氧化来形成第二绝缘层106b以限制第二绝缘层106b形成于装置层108的顶面上。在一些实施例中，在低温处执行用于形成第二绝缘层106b的过程。低温可(例如)介于约350℃到约400℃、约350℃到约375℃或约375℃到约400℃之间及/或可(例如)小于约350℃、约375℃或约400℃。
如由图13的横截面图1300所绘示，将装置衬底1004垂直翻转且在两个结构之间的接合界面1302处接合到图8的结构。在一些实施例中，第一绝缘层106a及第二绝缘层106b在接合界面1302处直接接触。在一些实施例中，用于执行接合的过程包括直接或熔化接合。在一些实施例中，过程进一步包括接合退火。可(例如)在约200℃到约500℃、约300℃到约400℃、约200℃到约350℃或约350℃到约500℃之间的温度处执行接合退火。此外，可(例如)在约0.5小时到约4小时、约1小时到约3小时、约0.5小时到约2小时或约2小时到约4小时内执行接合退火。
如由图14的横截面图1400所绘示，对牺牲衬底902执行第二薄化过程以减小牺牲衬底902的厚度Tss。在一些实施例中，通过机械研磨过程、CMP、一些其它适合薄化过程或上述的任何组合来执行第二薄化过程。
如由图15的横截面图1500所绘示，使第一蚀刻执行到牺牲衬底902中(参阅图14)以去除牺牲衬底902的剩余部分。第一蚀刻停止于缓冲层904上且可(例如)通过氢氟酸/硝酸/乙酸(HNA)蚀刻、一些其它湿式蚀刻、干式蚀刻或一些其它蚀刻来执行。HNA蚀刻可(例如)使用包括氢氟酸、硝酸及乙酸的化学溶液来蚀刻牺牲衬底902。第一蚀刻具有针对牺牲衬底902的材料的第一蚀刻速率且进一步具有针对缓冲层904的材料的第二蚀刻速率，第二蚀刻速率小于第一蚀刻速率。在一些实施例中，第一蚀刻速率为第二蚀刻速率的约90倍到约100倍、约90倍到约95倍或约95倍到约100倍。这些实施例可(例如)发生于通过HNA蚀刻来执行第二蚀刻，牺牲衬底902为或包括P+硅，且缓冲层904为或包括P-硅时。
如由图16的横截面图1600所绘示，使第三薄化过程执行到缓冲层904中以减小缓冲层904的厚度Tb。在一些实施例中，通过CMP、一些其它适合薄化过程或上述的任何组合来执行第三薄化过程。
如由图17的横截面图1700所绘示，使第二蚀刻执行到缓冲层904中(参阅图16)以去除缓冲层904的剩余部分。第二蚀刻停止于蚀刻停止层1002上且可(例如)通过四甲基氢氧化铵(TMAH)蚀刻、一些其它适合湿式蚀刻、干式蚀刻或一些其它适合蚀刻来执行。TMAH蚀刻可(例如)使用包括四甲基氢氧化铵的化学溶液来蚀刻缓冲层904。第二蚀刻具有针对缓冲层904的材料的第一蚀刻速率且进一步具有针对蚀刻停止层1002的材料的第二蚀刻速率，第二蚀刻速率小于第一蚀刻速率。在一些实施例中，第一蚀刻速率为第二蚀刻速率的约5倍到约15倍、约7倍到约12倍、约5倍到约10倍或约10倍到约15倍。这些实施例可(例如)发生于通过TMAH蚀刻来执行第二蚀刻，缓冲层904为或包括P-硅，且蚀刻停止层1002为或包括硅锗(其中锗浓度介于约20原子％到约60原子％、约20原子％到约40原子％或约40原子％到约60原子％之间)时。
如由图18的横截面图1800所绘示，使第三蚀刻执行到蚀刻停止层1002中(参阅图17)以去除蚀刻停止层1002。第三蚀刻停止于装置层108上且可(例如)通过湿式蚀刻、干式蚀刻或一些其它适合蚀刻来执行。第三蚀刻具有针对蚀刻停止层1002的材料的第一蚀刻速率且进一步具有针对装置层108的材料的第二蚀刻速率，第二蚀刻速率小于第一蚀刻速率。在一些实施例中，第一蚀刻速率为第二蚀刻速率的约30倍到约60倍、约30倍到约45倍、约45倍到约60倍或约60倍到约80倍，及/或第一蚀刻速率超过第二蚀刻速率的约30倍、约45倍、约60倍或约80倍。这些实施例可(例如)发生于通过增强湿式蚀刻过程来执行第三蚀刻，蚀刻停止层1002为或包括硅锗，且装置层108为或包括单晶硅时。
在一些实施例中，增强湿式蚀刻过程使用包括氢氟酸、过氧化氢及乙酸的增强湿式蚀刻剂来蚀刻蚀刻停止层1002。在增强湿式蚀刻过程期间，将氢氟酸、过氧化氢及乙酸同时施加到蚀刻停止层1002。在一些实施例中，在约25℃到约60℃、约25℃到约45℃或约45℃到约60℃之间的温度处将增强湿式蚀刻剂及因此将氢氟酸、过氧化氢及乙酸施加到蚀刻停止层1002。在一些实施例中，增强湿式蚀刻剂为化学溶液，其中增强湿式蚀刻剂进一步包括其中溶解氢氟酸、过氧化氢及乙酸的溶剂。溶剂可为(例如)去离子水或一些其它溶剂。在一些实施例中，氢氟酸在化学溶液中具有约8到约10、约9或约8.5到约9.5的测定重量百分比(例如wt％)。在一些实施例中，过氧化氢在化学溶液中具有约5.25到约15.75、约5.25到约10或约10到约15.75的测定重量百分比(例如wt％)。在一些实施例中，乙酸在化学溶液中具有约38.4到约56.7、约38.4到约47.5或约47.5到约56.7的测定重量百分比(例如wt％)。
在一些实施例中，增强湿式蚀刻剂包括第一化学溶液、第二化学溶液及第三化学溶液。第一化学溶液可为(例如)约30体积％到约50体积％、约30体积％到约40体积％、约40体积％到约50体积％或约49体积％的氢氟酸，且第一化学溶液的剩余部分可(例如)为或包括去离子水或一些其它溶剂。第二化学溶液可为(例如)约20体积％到约50体积％、约20体积％到约35体积％或约35体积％到约50体积％的过氧化氢，且第二化学溶液的剩余部分可(例如)为或包括去离子水或一些其它溶剂。第三化学溶液可为(例如)约90体积％到约100体积％、约90体积％到约95体积％、约95体积％到约100体积％或约99.8体积％的乙酸，且第三化学溶液的剩余部分可(例如)为或包括去离子水或一些其它溶剂。在一些实施例中，第一化学溶液、第二化学溶液、第三化学溶液、上述的任何组合或上述的全部各为水溶液。在一些实施例中，将第一化学溶液、第二化学溶液及第三化学溶液同时施加到蚀刻停止层1002。在一些实施例中，增强湿式蚀刻剂中的第一化学溶液与第二化学溶液的体积比为约1:1到约1:3、约1:1到约1:2或约1:2到约1:3。在一些实施例中，增强湿式蚀刻剂中的第一化学溶液与第三化学溶液的体积比为约1:1到约1:5、约1:1到约1:2.5或约1:2.5到约1:5。
可由于增强湿式蚀刻过程及增强湿式蚀刻剂而高选择性地去除蚀刻停止层1002。因而，装置层108可极少受第三蚀刻过程损坏且可具有低TTV。低TTV可(例如)小于约20纳米、约10纳米或约5纳米及/或介于约5纳米到约20纳米、约5纳米到约12纳米、约12纳米到约20纳米或约8纳米到约12纳米之间。低TTV促成稍后形成于装置层108上的半导体装置的参数的均匀性。这些参数可(例如)包含临限电压、接通电流等等。随着半导体装置不断缩小，低TTV变得越来越重要。
如由图19的横截面图1900所绘示，对装置层108执行第四薄化过程以减小厚度Td。在方法的替代实施例中，省略第四薄化过程。在一些实施例中，将装置层108的厚度Td减小到小于约10纳米、约50纳米、约110纳米、约120纳米或约150纳米及/或介于约110纳米到约150纳米、约10纳米到约60纳米、约60纳米到约100纳米或约100纳米到约150纳米之间。在一些实施例中，通过CMP或一些其它薄化过程来执行第四薄化过程。
如由图20的横截面图2000所绘示，在装置层108上形成多个半导体装置502。为便于绘示，仅对半导体装置502的若干者标记502。半导体装置502可(例如)为相对于图5所描述及/或可为(例如)MOSFET、一些其它MOS装置、一些其它IGFET、一些其它适合半导体装置或上述的任何组合。
在一些实施例中，用于形成半导体装置502的过程包括：将栅极介电层及导电层沉积于装置层108上方，且随后将介电层及导电层图案化成栅极电极512及栅极介电层510(例如，通过光刻)。为便于绘示，仅对栅极电极512的一者标记512，且仅对栅极介电层510的一者标记510。形成覆盖半导体装置502且进一步加衬于栅极电极512的侧壁上的间隔介电层。使回蚀执行到间隔介电层中以去除间隔介电层的横向区段且保留界定间隔物514之间隔介电层的垂直区段。为便于绘示，仅对间隔物514的一者标记514。对装置层108掺杂(例如，通过离子植入)以形成界限栅极电极512的侧壁的源极/漏极区域506。为便于绘示，仅对源极/漏极区域506的一者标记506。
如由图21的横截面图2100所绘示，在半导体装置502上方形成BEOL互连结构516。BEOL互连结构516包括互连介电层518、多个导线520及多个通路522。为便于绘示，仅对导线520的若干者标记520，且仅对通路522的若干者标记522。导线520及通路522交替堆叠于半导体装置502上方且界定电耦合到半导体装置502的导电路径。在一些实施例中，导线520的最上导线比导线520的下伏导线厚。
在一些实施例中，用于形成BEOL互连结构516的过程包括：通过单镶嵌过程来形成通路522的最下层。此外，在一些实施例中，过程包括：通过重复执行双镶嵌过程来形成通路522的上覆层及导线520的上覆层。
参考图22，提供图7到20的方法的一些实施例的框图2200。方法可(例如)形成具有小厚度及/或低TTV的SOI衬底。此外，由于方法不依赖于氢植入及分割，所以方法可以低成本形成SOI衬底。
在2202中，提供处置衬底。例如，参阅图7。
在2204中，在处置衬底上形成第一绝缘层。例如，参阅图8。
在2206中，通过外延来形成堆叠于牺牲衬底上的缓冲层、蚀刻停止层及装置层，其中牺牲衬底、缓冲层、蚀刻停止层及装置层共同界定装置衬底。例如，参阅图9及10。由于通过外延来形成装置层，所以可高度控制装置层的厚度，且在至少一些实施例中，装置层可具有小于一小厚度(其小于约120纳米或约150纳米)的厚度。此外，由于通过外延来形成装置层，所以装置层具有高结晶质量及低错位及其它结晶缺陷密度。因此，形成于装置层上的半导体装置可具有低泄漏电流、高功率效率及高速度。
在2208中，去除缓冲层、蚀刻停止层及装置层的边缘部分。例如，参阅图11。
在2210中，在装置层上形成第二绝缘层。例如，参阅图12。
在2212中，在第一绝缘层与第二绝缘层之间的界面处将装置衬底接合到处置衬底。例如，参阅图13。
在2214中，去除牺牲衬底。例如，参阅图14及15。
在2216中，去除缓冲层，其中缓冲层的去除包括停止于蚀刻停止层上的第一蚀刻。例如，参阅图16及17。当缓冲层为或包括P-单晶硅且缓冲层为或包括硅锗时，可(例如)通过TMAH蚀刻来执行第一蚀刻。
在2218中，通过第二蚀刻来去除蚀刻停止层，其中第二蚀刻采用增强蚀刻溶液(或配方)来达成高选择性。例如，参阅图18。当蚀刻停止层为或包括硅锗且装置层为或包括单晶硅时，增强蚀刻溶液可(例如)包括氢氟酸、过氧化氢及乙酸。增强蚀刻溶液具有针对蚀刻停止层的高选择性，使得装置层极少受第二蚀刻损坏且使得装置层具有低TTV。
在2220中，使薄化过程执行到装置层中以减小装置层的厚度。例如，参阅图19。
在2222中，在装置层上形成半导体装置及BEOL互连结构。例如，参阅图20及21。由于装置层具有低TTV，所以半导体装置之间的均匀性较高。
尽管本文中将图22的框图2200绘示及描述为一系列动作或事件，但应了解，这些动作或事件的绘示顺序不应被解译为具限制意义。例如，一些动作可能以不同顺序发生及/或与除本文中所绘示及/或描述的动作或事件之外的其它动作或事件同时发生。此外，未必需要全部绘示动作来实施本文中的描述的一或多个方面或实施例，而是可在一或多个单独动作及/或阶段中实施本文中所描绘的一或多个动作。
参考图23A及23B，曲线图2300A、2300B绘示图7到21的方法期间的各种制造阶段中的装置衬底1004的一些实施例的各种厚度曲线2302。
厚度曲线2302因不同尺度而跨图23A及23B展开。例如，图23A中的厚度T可跨越约0微米到约3.5微米，而图23B中的厚度T可跨越约0纳米到约200纳米。此外，厚度曲线2302各描述装置衬底1004的厚度，其依据沿装置衬底1004的直径的位置而变化，使得应了解，在图23A及23B的实施例中，装置衬底1004具有圆形顶部布局及/或为圆形晶片。装置衬底1004的直径具有装置衬底1004的半径R的两倍的长度且相对于装置衬底1004的中心C从-R延伸到+R。直径可为(例如)约12英寸。
具体参考图23A，图15中的第一蚀刻导致第一厚度曲线2302A。第一厚度曲线2302A的第一TTV(TTV1)可为(例如)约150纳米到约170纳米、约150纳米到约160纳米、约160纳米到约170纳米或约158纳米。在一些实施例中，在完成图15中的第一蚀刻之后，缓冲层904还具有第一TTV。另外，图16中的薄化过程导致第二厚度曲线2302B。第二厚度曲线2302B的第二TTV(TTV2)大于第一TTV且可为(例如)约175纳米到约195纳米、约175纳米到约185纳米、约185纳米到约195纳米或约184纳米。在一些实施例中，在完成图16中的薄化过程之后，缓冲层904还具有第二TTV。
具体参考图23B，图17中的第二蚀刻导致第三厚度曲线2302C。第三厚度曲线2302C的第三TTV(TTV3)小于第二TTV且可为(例如)约25纳米到约45纳米、约25纳米到约35纳米、约35纳米到约45纳米或约33.9纳米。在一些实施例中，在完成图17中的第二蚀刻之后，蚀刻停止层1002还具有第三TTV。另外，图18中的第三蚀刻导致第四厚度曲线2302D。第四厚度曲线2302D的第四TTV(TTV4)小于第三TTV且可为(例如)约5纳米到约20纳米、约5纳米到约10纳米、约10纳米到约20纳米、约9纳米或小于约10纳米。在一些实施例中，在完成图18中的第三蚀刻之后，装置层108还具有第四TTV。
在一些实施例中，本申请案提供一种用于形成SOI衬底的方法，所述方法包含：在牺牲衬底上外延形成蚀刻停止层；在所述蚀刻停止层上外延形成装置层，其中所述装置层具有不同于所述蚀刻停止层的结晶晶格；将所述牺牲衬底接合到处置衬底，使得所述装置层及所述蚀刻停止层处于所述牺牲衬底与所述处置衬底之间；去除所述牺牲衬底；及使蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层，其中使用包含氢氟酸、过氧化氢及乙酸的蚀刻剂来执行所述蚀刻。在一些实施例中，所述蚀刻剂包含其内溶解所述氢氟酸、所述过氧化氢及所述乙酸的溶剂，且其中所述氢氟酸、所述过氧化氢及所述乙酸的重量百分比分别为约8.5到约9.5、约5.25到约15.75及约38.4到约56.7。在一些实施例中，所述装置层具有小于约10纳米的TTV且在完成所述蚀刻之后进一步具有小于约120纳米的厚度。在一些实施例中，所述蚀刻停止层包含硅锗层，且其中所述装置层包含单晶硅。在一些实施例中，所述蚀刻剂包含第一化学溶液、第二化学溶液及第三化学溶液，其中所述第一化学溶液为小于约50体积％的氢氟酸，其中所述第二化学溶液为小于约51体积％的过氧化氢，且其中所述第三化学溶液为大于约90体积％的乙酸。在一些实施例中，所述第一化学溶液与所述第二化学溶液的体积比为约1:1到约1:3，且其中所述第一化学溶液与所述第三化学溶液的体积比为约1:1到约1:5。在一些实施例中，所述蚀刻剂具有针对所述蚀刻停止层的第一蚀刻速率且进一步具有针对所述装置层的第二蚀刻速率，且其中所述第一蚀刻速率为所述第二蚀刻速率的约30倍到约60倍。
在一些实施例中，本申请案提供另一种用于形成SOI衬底的方法，所述方法包含：在牺牲衬底上外延形成缓冲层；在所述缓冲层上外延形成蚀刻停止层；在所述蚀刻停止层上外延形成装置层，其中所述装置层具有不同于所述蚀刻停止层的结晶晶格；将所述牺牲衬底接合到处置衬底，使得所述装置层、所述蚀刻停止层及所述缓冲层处于所述牺牲衬底与所述处置衬底之间；去除所述牺牲衬底；使第一蚀刻执行到所述缓冲层中以去除所述缓冲层，其中所述第一蚀刻具有针对所述缓冲层的第一蚀刻速率且进一步具有针对所述蚀刻停止层的第二蚀刻速率；及使第二蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层，其中所述第二蚀刻具有针对所述蚀刻停止层的第三蚀刻速率且进一步具有针对所述装置层的第四蚀刻速率，且其中所述第一蚀刻速率与所述第二蚀刻速率的比率小于所述第三蚀刻速率与所述第四蚀刻速率的比率。在一些实施例中，所述第一蚀刻速率为所述第二蚀刻速率的约7倍到约12倍，且其中所述第三蚀刻速率为所述第四蚀刻速率的约30倍到约60倍。在一些实施例中，通过使用所述蚀刻停止层作为晶种层来外延而生长所述装置层，且其中所述装置层经受来自所述蚀刻停止层的拉伸应力。在一些实施例中，所述装置层直接接触所述蚀刻停止层且包含硅锗，且其中所述蚀刻停止层包含单晶硅。在一些实施例中，所述蚀刻停止层包含约20质量％到约60质量％的锗。在一些实施例中，使用包含第一水溶液、第二水溶液及第三水溶液的蚀刻剂来执行所述第二蚀刻，其中所述第一水溶液为约40体积％到约60体积％的氢氟酸，其中所述第二水溶液为约20体积％到约50体积％的过氧化氢，其中所述第三水溶液为大于约90体积％的乙酸，其中所述第一水溶液与所述第二水溶液的体积比为约1:1到约1:3，其中所述第一水溶液与所述第三水溶液的体积比为约1:1到约1:5，且其中在约25℃到约60℃的温度处执行所述第二蚀刻。在一些实施例中，所述第一蚀刻完成之后的所述蚀刻停止层的TTV大于所述第二蚀刻完成之后的所述装置层的TTV。
在一些实施例中，本申请案提供一种方法，其包含：在牺牲衬底上外延形成缓冲层；在所述缓冲层上外延形成蚀刻停止层，其中所述蚀刻停止层包含不同于所述缓冲层的半导体材料；在所述蚀刻停止层上外延形成装置层，其中所述装置层包含与所述缓冲层相同的半导体材料；将所述牺牲衬底接合到处置衬底，使得所述缓冲层、所述蚀刻停止层及所述装置层处于所述牺牲衬底与所述处置衬底之间；使第一蚀刻执行到所述牺牲衬底中以去除所述牺牲衬底且暴露所述缓冲层，其中在完成所述第一蚀刻之后，所述缓冲层具有第一TTV；使薄化过程执行到所述缓冲层中以部分去除所述缓冲层，其中在完成所述薄化过程之后，所述缓冲层具有第二TTV；使第二蚀刻执行到所述缓冲层中以去除所述缓冲层的剩余部分且暴露所述蚀刻停止层，其中在完成所述第二蚀刻之后，所述蚀刻停止层具有第三TTV；及使第三蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层且暴露所述装置层，其中在完成所述第三蚀刻之后，所述装置层具有第四TTV，其中所述第一TTV小于所述第二TTV且大于所述第三TTV，且其中所述第四TTV小于所述第三TTV。在一些实施例中，所述第一蚀刻采用HNA蚀刻剂，其中所述第二蚀刻采用TMAH蚀刻剂，且其中所述第三蚀刻采用包含氢氟酸、过氧化氢及乙酸的蚀刻剂。在一些实施例中，所述方法进一步包含：在所述接合之前，去除所述装置层的环形边缘部分、所述蚀刻停止层的环形边缘部分及所述缓冲层的环形边缘部分。在一些实施例中，所述第四TTV小于约10纳米。在一些实施例中，所述方法进一步包含：在所述处置衬底上形成绝缘层，其中所述接合使得在完成所述接合之后，所述绝缘层处于所述处置衬底与所述装置层之间。在一些实施例中，所述方法进一步包含：在所述装置层上形成半导体装置，其中所述半导体装置至少部分由所述装置层界定。
上文已概述若干实施例的特征，使得本领域技术人员可较好地理解本揭露的方面。本领域技术人员应了解，其可易于将本揭露用作用于设计或修改用于实施相同目的及/或达成本文中所引入的实施例的相同优点的其它过程及结构的基础。本领域技术人员还应认知，这些等效构建不应背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下对本文作出各种改变、替换及更改。
符号说明
100A 横截面图
100B 放大横截面图
102 绝缘体上半导体(SOI)衬底
104 处置衬底
106 绝缘层
106a 第一绝缘层
106b 第二绝缘层
108 装置层
108ts 顶面
200 横截面图
202 高电阻衬底
204 富含陷阱层
300 俯视图
302 IC裸片
400 曲线图
402 厚度曲线
500 横截面图
502 半导体装置
504 IC裸片
506 源极/漏极区域
508 选择性导电通道
510 栅极介电层
512 栅极电极
514 间隔物
516 后段工艺(BEOL)互连结构
518 互连介电层
520 导线
522 通路
600 横截面图
602 半导体装置
604 BEOL互连结构
606 电阻器
608 电感器
610 电容器
612 电阻层
614 绝缘层
616 电感器导线
618 电感器通路
620 电容器极板
622 电容器绝缘层
700 横截面图
800 横截面图
900 横截面图
902 牺牲衬底
904 缓冲层
1000 横截面图
1002 蚀刻停止层
1004 装置衬底
1006 边缘部分
1100 横截面图
1200 横截面图
1300 横截面图
1302 接合界面
1400 横截面图
1500 横截面图
1600 横截面图
1700 横截面图
1800 横截面图
1900 横截面图
2000 横截面图
2100 横截面图
2200 框图
2202 提供处置衬底
2204 在处置衬底上形成第一绝缘层
2206 通过外延来形成堆叠于牺牲衬底上的缓冲层、蚀刻停止层及装置层
2208 去除缓冲层、蚀刻停止层及装置层的边缘部分
2210 在装置层上形成第二绝缘层
2212 第一绝缘层与第二绝缘层之间的界面处将装置衬底接合到处置衬底
2214 去除牺牲衬底
2216 去除缓冲层
2218 通过第二蚀刻来去除蚀刻停止层
2220 使薄化过程执行到装置层中以减小装置层的厚度
2222 在装置层上形成半导体装置及BEOL互连结构
2300A 曲线图
2300B 曲线图
2302 厚度曲线
2302A 第一厚度曲线
2302B 第二厚度曲线
2302C 第三厚度曲线
2302D 第四厚度曲线
A 圆圈
C 中心
D 直径
R 凹进量/半径
Tb 缓冲层的厚度
Td 装置层的厚度
Tes 蚀刻停止层的厚度
Tfi 第一绝缘层的厚度
Ti 绝缘层的厚度
Tsi 第二绝缘层的厚度
Tss 牺牲衬底的厚度
Ttr 富含陷阱层的厚度
TTV1 第一总厚度变动(TTV)
TTV2 第二TTV
TTV3 第三TTV
TTV4 第四TTV
ΔH 高度差

Claims (10)

1.一种用于形成绝缘体上半导体SOI衬底的方法，所述方法包括：
在牺牲衬底上外延形成蚀刻停止层；
在所述蚀刻停止层上外延形成装置层，其中所述装置层具有不同于所述蚀刻停止层的结晶晶格；
将所述牺牲衬底接合到处置衬底，使得所述装置层及所述蚀刻停止层处于所述牺牲衬底与所述处置衬底之间；
去除所述牺牲衬底；及
使蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层，其中使用包括氢氟酸、过氧化氢及乙酸的蚀刻剂来执行所述蚀刻。
2.根据权利要求1所述的方法，其中所述蚀刻剂进一步包括其内溶解有所述氢氟酸、所述过氧化氢及所述乙酸的溶剂，且其中所述氢氟酸、所述过氧化氢及所述乙酸在所述蚀刻剂中具有分别为约8.5到约9.5、约5.25到约15.75及约38.4到约56.7的个别重量百分比。
3.根据权利要求1所述的方法，其中所述蚀刻停止层包括硅锗层，且其中所述装置层包括单晶硅。
4.根据权利要求1所述的方法，其中所述蚀刻剂包括第一化学溶液、第二化学溶液及第三化学溶液，其中所述第一化学溶液为小于约50体积％的氢氟酸，其中所述第二化学溶液为小于约51体积％的过氧化氢，且其中所述第三化学溶液为大于约90体积％的乙酸。
5.根据权利要求1所述的方法，其中所述蚀刻剂具有针对所述蚀刻停止层的第一蚀刻速率且进一步具有针对所述装置层的第二蚀刻速率，且其中所述第一蚀刻速率为所述第二蚀刻速率的约30倍到约60倍。
6.一种用于形成绝缘体上半导体SOI衬底的方法，所述方法包括：
在牺牲衬底上外延形成缓冲层；
在所述缓冲层上外延形成蚀刻停止层；
在所述蚀刻停止层上外延形成装置层，其中所述装置层具有不同于所述蚀刻停止层的结晶晶格；
将所述牺牲衬底接合到处置衬底，使得所述装置层、所述蚀刻停止层及所述缓冲层处于所述牺牲衬底与所述处置衬底之间；
去除所述牺牲衬底；
使第一蚀刻执行到所述缓冲层中以去除所述缓冲层，其中所述第一蚀刻具有针对所述缓冲层的第一蚀刻速率且进一步具有针对所述蚀刻停止层的第二蚀刻速率；及
使第二蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层，其中所述第二蚀刻具有针对所述蚀刻停止层的第三蚀刻速率且进一步具有针对所述装置层的第四蚀刻速率，且其中所述第一蚀刻速率与所述第二蚀刻速率的比率小于所述第三蚀刻速率与所述第四蚀刻速率的比率。
7.根据权利要求6所述的方法，其中通过使用所述蚀刻停止层作为晶种层来外延而生长所述装置层，且其中所述装置层经受来自所述蚀刻停止层的拉伸应力。
8.根据权利要求6所述的方法，其中所述装置层直接接触所述蚀刻停止层且包括硅锗，且其中所述蚀刻停止层包括单晶硅。
9.一种形成半导体衬底的方法，其包括：
在牺牲衬底上外延形成缓冲层；
在所述缓冲层上外延形成蚀刻停止层，其中所述蚀刻停止层包括不同于所述缓冲层的半导体材料；
在所述蚀刻停止层上外延形成装置层，其中所述装置层包括与所述缓冲层相同的半导体材料；
将所述牺牲衬底接合到处置衬底，使得所述缓冲层、所述蚀刻停止层及所述装置层处于所述牺牲衬底与所述处置衬底之间；
使第一蚀刻执行到所述牺牲衬底中以去除所述牺牲衬底且暴露所述缓冲层，其中在完成所述第一蚀刻之后，所述缓冲层具有第一总厚度变动TTV；
使薄化过程执行到所述缓冲层中以部分去除所述缓冲层，其中在完成所述薄化过程之后，所述缓冲层具有第二TTV；
使第二蚀刻执行到所述缓冲层中以去除所述缓冲层的剩余部分且暴露所述蚀刻停止层，其中在完成所述第二蚀刻之后，所述蚀刻停止层具有第三TTV；及
使第三蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层且暴露所述装置层，其中在完成所述第三蚀刻之后，所述装置层具有第四TTV，其中所述第一TTV小于所述第二TTV且大于所述第三TTV，且其中所述第四TTV小于所述第三TTV。
10.根据权利要求9所述的方法，其进一步包括：
在所述接合之前，去除所述装置层的环形边缘部分、所述蚀刻停止层的环形边缘部分及所述缓冲层的环形边缘部分。
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