CN101826544B - 半导体相变存储器件 - Google Patents

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Abstract

本发明提供了一种半导体相变存储器件。半导体相变存储器件包括：数据线，设置在半导体基板上；以及数据存储结构，设置在数据线之下并具有在沿数据线的方向上延伸的凹部。数据接触结构构造为接触数据存储结构，并具有填充数据存储结构的凹部的下部以及至少围绕数据线的下部的上部。数据存储结构的每个侧壁设置在与数据接触结构的上部的相应一个侧壁基本相同的平面。

Description

半导体相变存储器件
技术领域
本发明涉及一种半导体相变存储器件。 
背景技术
近年来，半导体相变存储器件已经制造为在绝缘层中提供信息存储结构，以此方式处理对具有不断地更小的设计规则的器件的更深度的集成的需求。为以常用的构造实现这个目的，信息存储结构形成为填充限定在绝缘层中的开口。信息存储结构可以包括相变材料。此外，信息存储结构可以与数据接触结构接触，数据接触结构通过多个层间绝缘层形成以提供传输通道，通过该传输通道所存储的数据可以传输到数据线。数据接触结构可以与数据线接触。 
常见的数据接触结构具有不同尺寸的多个导电图案。导电图案可以被依次堆叠以设置在所选的层间绝缘层上并在其余的层间绝缘层中。在此情况下，采用一次半导体光刻工艺，每个导电图案可以形成在层间绝缘层的相应一个中。因此，半导体光刻工艺应当被重复与导电图案的数目一样多的次数，由此使半导体相变存储器件的结构和制造方法复杂。 
发明内容
示例实施例提供了一种适于使半导体光刻工艺的执行次数最小化的半导体相变存储器件。 
在一方面，半导体相变存储器件包括：数据线，设置在半导体基板上；以及数据存储结构，设置在数据线之下并具有在沿数据线的方向上延伸的凹部。数据接触结构构造为接触数据存储结构，并具有填充数据存储结构的凹部的下部和至少围绕数据线的下部的上部。数据存储结构的每个侧壁设置在与数据接触结构的上部的相应一个侧壁基本相同的平面。 
在一个实施例中，在沿数据线的方向上延伸的数据存储结构的纵向轴和数据线的纵向轴在数据存储结构的中心区域处对准。 
在另一实施例中，数据存储结构的凹部与数据存储结构的纵向轴对准。 
在另一实施例中，数据接触结构的下部包括依次堆叠且具有不同蚀刻速率的绝缘材料，数据接触结构的上部包括导电材料。 
在另一实施例中，数据接触结构的下部包括依次堆叠且具有不同蚀刻速率的绝缘材料和导电材料，数据接触结构的上部包括导电材料。 
在另一实施例中，数据接触结构的下部包括依次堆叠且具有不同蚀刻速率的第一导电材料和绝缘材料，数据接触结构的上部包括第二导电材料，第一导电材料和第二导电材料包括相同的材料或不同的材料。 
在另一实施例中，数据接触结构的下部包括依次堆叠且具有不同蚀刻速率的第一导电材料和第二导电材料，数据接触结构的上部包括第二导电材料，第一导电材料和第二导电材料包括相同的材料或不同的材料。 
在另一实施例中，器件还包括：上绝缘层，构造为围绕数据线、数据接触结构和数据存储结构；以及焊垫电极，设置在与数据存储结构接触的上绝缘层之下且并构造为从数据存储结构的侧壁延伸，其中焊垫电极沿数据存储结构设置在半导体基板上。 
在另一实施例中，上绝缘层包括至少一种绝缘材料。 
在另一实施例中，焊垫电极包括与数据接触结构的上部相同的材料或不同的材料。 
在另一实施例中，器件还包括：单元选择柱(cell selection stud)，插设在焊垫电极与半导体基板之间并电连接到数据线和半导体基板；以及下绝缘层，构造为围绕焊垫电极和单元选择柱，其中下绝缘层包括至少一种绝缘材料，单元选择柱包括至少两种导电材料。 
附图说明
下面参照附图更具体地描述示例实施例。应当理解，为了清晰起见，附图的各个方面可以被夸大： 
图1是根据示例实施例的半导体相变存储器件的平面图； 
图2是半导体相变存储器件沿图1的线I-I’截取的截面图； 
图3到图8是沿图1的线I-I’截取的截面图，示出了根据示例实施例的半导体相变存储器件的制造方法； 
图9到图11是沿图1的线I-I’截取的截面图，示出了根据示例实施例的 半导体相变存储器件的制造方法； 
图12到图16是沿图1的线I-I’截取的截面图，示出了根据示例实施例的半导体相变存储器件的制造方法； 
图17到图19是沿图1的线I-I’截取的截面图，示出了根据示例实施例的半导体相变存储器件的制造方法。 
具体实施方式
在下文将参照附图更充分地描述本发明的实施例，附图中示出了本发明的优选实施例。然而，本发明可以以不同的形式实施，而不应被解释为限于此处所述的实施例。相同的附图标记在整个说明书中指代相同的元件。 
应当理解，虽然这里使用术语第一、第二等描述各种元件，但这些元件不应受限于这些术语。这些术语用于将一个元件与另一元件区别开。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件，而不背离本发明的范围。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。 
应当理解，当称一元件在另一元件“上”、“连接到”或“耦接到”另一元件时，它可以直接在另一元件上、连接到或耦接到另一元件，或者还可以存在插入的元件。相反，当称一元件“直接在”另一元件上、“直接连接到”或“直接耦接到”另一元件时，不存在插入的元件。用于描述元件之间关系的其它术语(例如，“在...之间”与“直接在...之间”，“相邻”与“直接相邻”等)应当以类似的方式解释。当一元件在这里被称为在另一元件“上方”时，它可以在另一元件上方或下方，或者直接耦接到另一元件，或者可以存在插入的元件，或者元件可以通过空隙或间隙分隔开。如上所述，附图不一定按比例，尽管附图中特定特征看起来具有符合直角的矩形边缘，但这些特征在实际的器件中实际上可以为椭圆形、轮廓形(contoured)或圆形的形状。 
如此处所用，术语“图案”可以用于描述在半导体生产线中对期望的层进行的所选半导体制造工艺时所获得的所得结构。此外，术语“结构”可以用于描述在对期望的层进行选定的半导体制造工艺之后所获得的具体物体。为便于描述此处可以使用诸如“初始”、“上”、“下”、“选择”、“部分”、“其余”、“之下”、“之上”等空间相对性术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。这里所用的术语仅仅是为了描述 特定的实施例，并非要限制本发明。 
如此处所用的，除非上下文另有明确表述，否则单数形式“一(a)”、“一(an)”和“该(the)”均同时旨在包括复数形式。还应当理解，术语“包括”和/或“包含”，当在这里使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。 
现在将参照图1和图2更全面地描述根据示例实施例的半导体相变存储器件。 
图1是根据示例实施例的半导体相变存储器件的平面图，图2是半导体相变存储器件沿图1的线I-I’截取的截面图。 
参照图1，根据示例实施例的半导体相变存储器件110可以包括在有源区10上的数据接触结构DCS。有源区10可以设置为在第一方向上延伸。数据接触结构DCS可以设置为跨过有源区10在第二方向上延伸。数据线105可以设置在数据接触结构DCS的中心区域中。数据线105可以被数据接触结构DCS暴露并与数据接触结构DCS接触。 
数据线105可以设置为在与数据接触结构DCS相同的方向(在此情况下为第二方向)上延伸。焊垫电极25可以设置在数据接触结构DCS和数据线105之下。焊垫电极25可以设置在与数据线105相同的方向上。焊垫电极25在第一方向上的宽度可以大于数据接触结构DCS和数据线105的宽度。单元选择柱(stud)20可以设置在焊垫电极25之下。 
参照图2，在根据示例实施例的半导体相变存储器件110中，数据线105定位在有源区10上。有源区10可以设置在半导体基板5中。数据线105可以从有源区10的上部沿垂直向上的方向延伸。 
数据存储结构55可以设置在数据线105之下。数据存储结构55可以在第二方向上具有与数据线105相同的中心轴。数据存储结构55可以具有凹部，该凹部取向为沿数据线105延伸。数据存储结构55的凹部可以设置在数据存储结构55的中心区域中。数据存储结构55的凹部可以不必具有与数据存储结构55相同的中心。 
保护图案68或78和填充图案88可以依次设置在数据存储结构55的凹部中。保护图案68或78可以共形地覆盖数据存储结构55的凹部。填充图案88可以填充数据存储结构55的保护图案68或78的所得的凹部，或者备 选地，在另一实施例中，不设置在数据存储结构55的凹部中。保护图案68或78和填充图案88可以一起构成图1的数据接触结构DCS的下部。 
接触图案95可以设置在保护图案68或78和填充图案88上。接触图案95可以接触数据存储结构55。接触图案95可以围绕数据线105。当填充图案88没有设置在保护图案68或78上时，接触图案95可以充分接触保护图案68或78的内凹壁。接触图案95可以构成图1的数据接触结构DCS的上部。 
数据接触结构DCS的上部的每个侧壁可以设置在与数据存储结构55的相应一个侧壁基本相同的平面上。上绝缘层43和46可以设置为围绕数据接触结构DCS、数据存储结构55和数据线105。焊垫电极25可以设置在上绝缘层43和46之下。焊垫电极25可以接触数据存储结构55的底部，并且另外地(尽管没有示出)可以从数据存储结构55的侧壁延伸。 
单元选择柱20可以设置在焊垫电极25之下。单元选择柱20可以接触有源区10且通过焊垫电极25电连接到数据存储结构55。下绝缘层15和30可以围绕焊垫电极25和单元选择柱20。 
在下文中，将参照图3到图19描述根据示例实施例的半导体相变存储器件的制造方法。 
图3到图8是沿图1的线I-I’的截面图，示出了根据示例实施例的半导体相变存储器件的制造方法。 
参照图3，有源区10可以形成在半导体基板5中。有源区10可以包括至少一个杂质扩散区。第一绝缘层15和单元选择柱20可以依次形成在有源区10上。第一绝缘层15可以形成为暴露单元选择柱20。第一绝缘层15可以包括绝缘材料。单元选择柱20可以通过进行半导体沉积和蚀刻工艺形成。备选地，单元选择柱20可以通过进行半导体沉积、光刻和蚀刻工艺形成。 
单元选择柱20可以包括至少两种导电材料。在一个实施例中，单元选择柱20可以包括金属硅化物和二极管。焊垫电极25可以形成在单元选择柱20上。焊垫电极25可以包括导电材料。在一个实施例中，焊垫电极25可以包括金属氮化物。焊垫电极25可以通过进行半导体沉积和蚀刻工艺而形成。备选地，焊垫电极25可以通过进行半导体沉积、光刻和蚀刻工艺而形成。 
第二绝缘层30可以围绕焊垫电极25。第二绝缘层30可以包括具有与第一绝缘层15相同的蚀刻速率或不同的蚀刻速率的绝缘材料。第一绝缘层15 和第二绝缘层30可以包括硅氧化物层或掺有杂质离子的硅氧化物层。第一绝缘层15和第二绝缘层30可以构成下绝缘层。下绝缘层15和30可以通过进行半导体沉积工艺形成。 
参照图4和图5，第三绝缘层43和第四绝缘层46可以依次形成在第二绝缘层30上以覆盖焊垫电极25，如图4所示。第三绝缘层43可以包括具有与第二绝缘层30和第四绝缘层46的蚀刻速率不同的蚀刻速率的绝缘材料。在一个实施例中，第三绝缘层43可以包括氮化硅或氮氧化硅。第三绝缘层43可以为半导体蚀刻工艺提供工艺余量(margin)。第四绝缘层46可以包括具有与第二绝缘层30相同的蚀刻速率或不同的蚀刻速率的绝缘材料。 
第四绝缘层46可以包括具有高介电常数(k＞2.5)或低介电常数(k≤2.5)的绝缘材料。如图4所示，开口49可以穿过第三绝缘层43和第四绝缘层46形成。根据如图1所示的DCS和数据线105，第三绝缘层43和第四绝缘层46的开口49可以形成为跨过有源区10在第二方向上延伸。第三绝缘层43和第四绝缘层46的开口49可以暴露焊垫电极25。第三绝缘层43和第四绝缘层46的开口49可以采用半导体光刻和蚀刻工艺形成。 
第三绝缘层43和第四绝缘层46可以构成上绝缘层。上绝缘层43和46可以通过进行半导体沉积工艺形成。如图4所示，相变材料层50和保护层60可以依次形成在第三绝缘层43和第四绝缘层46上。相变材料层50和保护层60可以形成为共形地覆盖开口49。 
相变材料层50可以包括硫族化物(chalcogenide)。保护层60可以包括具有与相变材料层50不同的蚀刻速率的绝缘材料。保护层60可以包括氮化硅。如图5所示，填充层80可以形成在保护层60上。填充层80可以填充开口49。填充层80可以包括具有与保护层60不同的蚀刻速率的绝缘材料。填充层80可以通过半导体沉积工艺与相变材料层50和保护层60一起形成。 
参照图6，填充层80和保护层60可以被部分去除，从而在开口49中形成初始保护图案64和初始填充图案84。初始保护图案64可以形成为部分暴露相变材料层50。初始填充图案84可以形成为部分地暴露出相变材料层50和初始保护图案64。 
初始保护图案64和初始填充图案84可以通过半导体蚀刻工艺形成。初始保护图案64和初始填充图案84可以设置在开口49的中心区域中以至少保护设置在开口49的底表面上的相变材料层50。 
参照图7，相变材料层50、初始保护图案64和初始填充图案84可以被部分去除，从而在开口49中形成数据存储结构55、保护图案68和填充图案88。数据存储结构55、保护图案68和填充图案88可以通过半导体蚀刻工艺形成。数据存储结构55、保护图案68和填充图案88可以暴露上绝缘层43和46的顶表面以及开口49的上侧壁。 
在此情况下，数据存储结构55可以形成为具有凹部。保护图案68和填充图案88可以形成为填充数据存储结构55的凹部。接触层90可以形成为覆盖上绝缘层43和46、数据存储结构55、保护图案68和填充图案88。接触层90可以共形地覆盖开口49的上侧壁。接触层90可以包括金属和/或金属氮化物。 
接触层90可以包括选自由氮化钛(TiN)、钛/氮化钛(Ti/TiN)和氮化钽(TaN)组成的组中的至少一种材料。接触层90可以包括与焊垫电极25相同的材料或不同的材料。导电层100可以形成在接触层90上。导电层100可以填充开口49。导电层100可以包括金属或其它合适的导电材料。导电层100可以包括钨(W)或铜(Cu)。接触层90和导电层100可以通过半导体沉积工艺形成。 
参照图8，导电层100和接触层90可以被部分去除，从而形成接触图案95和数据线105。接触图案95和数据线105可以通过半导体蚀刻工艺形成。接触图案95可以与保护图案68和填充图案88一起构成数据接触结构DCS。因此，接触图案95可以形成数据接触结构DCS的上部，而保护图案68和填充图案88可以形成DCS的下部。 
数据线105可以包括在第二方向上延伸的位线。数据线105可以与单元选择柱20、焊垫电极25、数据接触结构DCS和数据存储结构55一起作为半导体相变存储器件110的一部分。 
图9到图11是沿图1的线I-I’的截面图，示出了根据示例实施例的半导体相变存储器件的制造方法。对于与图3到图8相同的元件，图9到图11将使用相同的附图标记。此外，可以对图6中示出的所得结构进行以下描述的工艺。 
参照图9，相变材料层50、初始保护图案64和初始填充图案84可以被部分去除，从而在开口49中形成数据存储结构55、保护图案68和填充图案88。数据存储结构55、保护图案68和填充图案88可以暴露上绝缘层43和 46的顶表面并且暴露开口49的上侧壁。在此情况下，数据存储结构55可以形成为具有凹部。 
保护图案68和填充图案88可以形成为填充数据存储结构55的凹部。之后，可以采用上绝缘层43和46、数据存储结构55和保护图案68作为蚀刻缓冲层来去除填充图案88。填充图案88可以通过进行半导体蚀刻工艺来去除。 
参照图10，接触层90可以形成为覆盖上绝缘层43和46、数据存储结构55和保护图案68。接触层90可以共形地覆盖开口49的上侧壁。此外，接触层90可以形成为填充数据存储结构55的凹部。导电层100可以形成在接触层90上。导电层100可以形成为填充开口49。 
参照图11，导电层100和接触层90可以被部分去除，从而形成接触图案95和数据线105。接触图案95可以与保护图案68一起构成数据接触结构DCS。因此，部分接触图案95可以形成数据接触结构DCS的上部，而保护图案68和接触图案95的其余部分可以形成DCS的下部。接触图案95的其余部分可以填充数据存储结构55的凹部。数据线105可以包括位线。 
数据线105可以与单元选择柱20、焊垫电极25、数据接触结构DCS和数据存储结构55一起构成半导体相变存储器件110的一部分。 
图12到图16是沿图1的线I-I’的截面图，示出了根据示例实施例的半导体相变存储器件的制造方法。对于与图3到图8相同的元件，图12到图16将使用相同的附图标记。此外，可以对图3中示出的所得结构进行以下将描述的工艺。 
参照图12，第三绝缘层43和第四绝缘层46可以依次形成在第二绝缘层30上以覆盖焊垫电极25。开口49可以穿过第三绝缘层43和第四绝缘层46形成。第三绝缘层43和第四绝缘层46的开口49可以形成为暴露焊垫电极25。第三绝缘层43和第四绝缘层46可以构成上绝缘层。相变材料层50、保护层70和填充层80可以依次形成在第三绝缘层43和第四绝缘层46上。 
相变材料层50、保护层70和填充层80可以通过进行半导体沉积工艺形成。相变材料层50和保护层70可以形成为共形地覆盖开口49。相变材料层50可以包括硫族化物。保护层70可以包括具有与相变材料层50不同的蚀刻速率的导电材料。保护层70可以包括与焊垫电极25相同的材料或不同的材料。保护层70可以包括氮化钛。 
填充层80可以形成为填充开口49。填充层80可以包括具有不同于保护层70的蚀刻速率的绝缘材料。 
参照图13，填充层80和保护层70可以被部分去除，从而在开口49中形成初始保护图案74和初始填充图案84。初始保护图案74和初始填充图案84可以通过进行半导体蚀刻工艺形成。初始保护图案74可形成为暴露相变材料层50。备选地，初始填充图案84可以形成为暴露相变材料层50和初始保护图案74。 
初始保护图案74和初始填充图案84可以设置在开口49的中心区域中以至少保护设置在开口49的底表面上的相变材料层50。 
参照图14和图15，相变材料层50、初始保护图案74和初始填充图案84可以被部分去除，从而如图14所示在开口49中形成数据存储结构55、保护图案78和填充图案88。数据存储结构55、保护图案78和填充图案88可以通过进行半导体蚀刻工艺形成。数据存储结构55、保护图案78和填充图案88可以暴露上绝缘层43和46的顶表面以及开口49的上侧壁。 
在此情况下，数据存储结构55可以形成为具有凹部。保护图案78和填充图案88可以形成为填充数据存储结构55的凹部。如图15所示，接触层90可以形成为覆盖上绝缘层43和46、数据存储结构55、保护图案78和填充图案88。接触层90可以包括与焊垫电极25相同的材料或不同的材料。 
接触层90可以包括与保护图案78相同的材料或不同的材料。接触层90可以共形地覆盖开口49的上侧壁。如图15所示，导电层100可以形成在接触层90上。导电层100可以形成为填充开口90。接触层90和导电层100可以通过进行半导体沉积工艺形成。 
参照图16，导电层100和接触层90可以被部分去除，从而形成接触图案95和数据线105。接触图案95和数据线105可以通过进行半导体蚀刻工艺形成。接触图案95可以与保护图案78和填充图案88一起构成数据接触结构DCS。因此，接触图案95可以形成数据接触结构DCS的上部，而保护图案78和填充图案88可以形成DCS的下部。 
在此情况下，数据接触结构DCS可以在采用接触图案95和保护图案78的上部和下部中具有导电材料。保护图案78和接触图案95可以沿开口49形成以限定填充图案88。数据线105可以与单元选择柱20、焊垫电极25、数据接触结构DCS和数据存储结构55一起构成半导体相变存储器件110。 
图17到图19是沿图1的线I-I’的截面图，示出了根据示例实施例的半导体相变存储器件的制造方法。对于与图3到图8中相同的元件，图17到图19将使用相同的附图标记。此外，可以对图14中示出的所得结构进行以下描述的工艺。 
参照图17和图18，可以采用上绝缘层43和46、数据存储结构55和保护图案78作为蚀刻缓冲层来去除填充图案88，如图17所示。填充图案88可以通过进行半导体蚀刻工艺来去除。接触层90可以形成为覆盖上绝缘层43和46、数据存储结构55和保护图案78，如图18所示。 
接触层90可以共形地覆盖开口49的上侧壁。此外，接触层90可以形成为填充数据存储结构55的凹部。导电层100可以形成在接触层90上，如图18所示。导电层100可以形成为填充开口49。 
参照图19，导电层100和接触层90可以被部分去除，从而在开口49中形成接触图案95和数据线105。接触图案95可以与保护图案78一起构成数据接触结构DCS。因此，部分接触图案95可以形成数据接触结构DCS的上部，而保护图案78和接触图案95的其余部分可以形成DCS的下部。接触图案95的其余部分可以填充数据存储结构55的凹部。 
数据线105可以与单元选择柱20、焊垫电极25、数据接触结构DCS和数据存储结构55一起构成半导体相变存储器件110。 
如上所述，示例实施例提供了一种半导体相变存储器件，其包括依次堆叠在绝缘层中的数据存储结构、数据接触结构和数据线。为此，绝缘层形成为具有开口。绝缘层的开口可以采用半导体沉积和蚀刻工艺由数据存储结构、数据接触结构和数据线填充。因此，绝缘层的开口可以使数据存储结构、数据接触结构和数据线彼此自对准。因此，与常规的情况不同。数据存储结构、数据接触结构和数据线可以设置在半导体相变存储器件中而不需要进行半导体光刻工艺。 
尽管这里已经公开了示例实施例，但是应当理解可以有其它的变化。这种变化不应被认为脱离本申请的示例实施例的精神和范围，所有这种修改对于本领域技术人员将是显而易见的并旨在包括在下面的权利要求书的范围内。 
本申请要求于2009年1月5日提交的韩国专利申请No.10-2009-0000436的权益，其全部内容在此引入以做参考。 

Claims (11)

1.一种半导体相变存储器件，包括：
数据线，设置在半导体基板上；
数据存储结构，设置在所述数据线之下并具有沿所述数据线的方向上延伸的凹部；以及
数据接触结构，构造为接触所述数据存储结构，并具有填充所述数据存储结构的凹部的下部和至少围绕所述数据线的下部的上部，
其中所述数据存储结构的每个侧壁设置在与所述数据接触结构的上部的相应一个侧壁基本相同的平面。
2.如权利要求1所述的器件，其中沿所述数据线的方向上延伸的所述数据存储结构的纵向轴与所述数据线的纵向轴在所述数据存储结构的中心区域处对准。
3.如权利要求2所述的器件，其中所述数据存储结构的所述凹部与所述数据存储结构的纵向轴对准。
4.如权利要求1所述的器件，其中所述数据接触结构的所述下部包括依次堆叠且具有不同蚀刻速率的绝缘材料，并且所述数据接触结构的所述上部包括导电材料。
5.如权利要求1所述的器件，其中所述数据接触结构的所述下部包括依次堆叠且具有不同蚀刻速率的绝缘材料和导电材料，所述数据接触结构的所述上部包括所述导电材料。
6.如权利要求1所述的器件，其中所述数据接触结构的所述下部包括依次堆叠且具有不同蚀刻速率的第一导电材料和绝缘材料，所述数据接触结构的所述上部包括第二导电材料，并且所述第一导电材料和所述第二导电材料包括相同的材料或不同的材料。
7.如权利要求1所述的器件，其中所述数据接触结构的所述下部包括依次堆叠且具有不同蚀刻速率的第一导电材料和第二导电材料，所述数据接触结构的所述上部包括所述第二导电材料，并且所述第一导电材料和所述第二导电材料包括不同的材料。
8.如权利要求1所述的器件，还包括：
上绝缘层，构造为围绕所述数据线、所述数据接触结构和所述数据存储结构；以及
焊垫电极，设置在与所述数据存储结构接触的所述上绝缘层之下并构造为从所述数据存储结构的侧壁延伸，
其中所述焊垫电极沿所述数据存储结构设置在所述半导体基板上。
9.如权利要求8所述的器件，其中所述上绝缘层包括至少一种绝缘材料。
10.如权利要求9所述的器件，其中所述焊垫电极包括与所述数据接触结构的所述上部相同的材料或不同的材料。
11.如权利要求10所述的器件，还包括：
单元选择柱，插设在所述焊垫电极与所述半导体基板之间并电连接到所述数据线和所述半导体基板；以及
下绝缘层，构造为围绕所述焊垫电极和所述单元选择柱，
其中所述下绝缘层包括至少一种绝缘材料，并且所述单元选择柱包括至少两种导电材料。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10084016B2 (en) 2013-11-21 2018-09-25 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
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US9577010B2 (en) 2014-02-25 2017-02-21 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9484196B2 (en) 2014-02-25 2016-11-01 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US10249819B2 (en) 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners
US9768378B2 (en) 2014-08-25 2017-09-19 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9748311B2 (en) 2014-11-07 2017-08-29 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR20170042388A (ko) * 2015-10-08 2017-04-19 에스케이하이닉스 주식회사 상변화 구조물을 포함하는 가변 저항 메모리 장치 및 그 제조방법
CN111785733A (zh) * 2020-07-03 2020-10-16 长江存储科技有限责任公司 3d nand存储器的形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761083A (zh) * 2004-10-15 2006-04-19 旺宏电子股份有限公司 相转移元件及其制造方法与相转移记忆胞
CN101252169A (zh) * 2007-01-05 2008-08-27 三星电子株式会社 相变存储器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
KR100626381B1 (ko) * 2004-07-19 2006-09-20 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
EP1729355B1 (en) * 2005-06-03 2008-11-19 STMicroelectronics S.r.l. Self-aligned process for manufacturing phase change memory cells
KR100642645B1 (ko) 2005-07-01 2006-11-10 삼성전자주식회사 고집적 셀 구조를 갖는 메모리 소자 및 그 제조방법
JP4847743B2 (ja) 2005-11-28 2011-12-28 エルピーダメモリ株式会社 不揮発性メモリ素子
KR100651756B1 (ko) 2005-12-06 2006-12-01 한국전자통신연구원 상변화층 스페이서를 갖는 상변화 메모리 소자 및 그제조방법
KR100827661B1 (ko) * 2006-10-31 2008-05-07 삼성전자주식회사 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법
US8030635B2 (en) * 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761083A (zh) * 2004-10-15 2006-04-19 旺宏电子股份有限公司 相转移元件及其制造方法与相转移记忆胞
CN101252169A (zh) * 2007-01-05 2008-08-27 三星电子株式会社 相变存储器件及其制造方法

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