KR20110116520A - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자가 제공된다. 이 반도체 소자의 형성방법은 하부 도전체를 노출하는 개구부를 포함하는 층간 절연막을 형성하는 단계, 층간 절연막 및 개구부 상에 배리어막을 형성하는 단계, 층간 절연막 상부 및 개구부의 상부 측벽 상에 제공된 배리어막의 표면에 핵생성 억제영역을 형성하는 단계, 및 개구부에 도전 물질을 채워서 도전막을 형성하는 단계를 포함한다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 구체적으로는 개구부를 채우는 도전막을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 도전막을 형성하기 위해 미세한 패턴에 도전 물질을 증착하는 과정에서 공정마진의 부족으로 인한 여러 가지 문제점들이 발생 되어서 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명의 개념에 의한 실시 예들이 해결하고자 하는 일 기술적 과제는 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
본 발명의 개념에 의한 실시 예들이 해결하고자 하는 일 기술적 과제는 전기적 특성이 향상된 반도체 소자의 형성 방법을 제공하는 것이다.
본 발명의 개념에 의한 실시 예들이 해결하고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자를 제공하는 것이다.
본 발명의 개념에 의한 실시 예들이 해결하고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자의 형성 방법을 제공하는 것이다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자 형성 방법이 제공된다. 본 발명의 개념에 의한 실시 예들에 따른 반도체 소자의 형성 방법은 하부 도전체를 노출하는 개구부를 포함하는 층간 절연막을 형성하는 것, 상기 층간 절연막 및 상기 개구부 상에 배리어막을 형성하는 것, 상기 층간 절연막 상부 및 상기 개구부의 상부 측벽 상에 제공된 배리어막의 표면에 핵생성 억제영역을 형성하는 것, 및 상기 개구부에 도전 물질을 채워서 도전막을 형성하는 것을 포함한다.
일 실시 예에 의하면, 상기 핵생성 억제영역을 형성하기 전에 상기 배리어막 전체 표면에 붕소가 포함된 가스를 제공하여 핵생성 촉진층을 형성하는 단계를 더 포함할 수 있다.
일 실시 예에 의하면, 상기 이온 주입 공정(Implant Process)은 저마늄(Ge) 또는 실리콘(Si)을 사용하는 선비정질화 이온 주입 공정 (Pre-amorphization Implant), 또는 산소 이온 주입 공정(O₂Implant Process)을 포함할 수 있다.
일 실시 예에 의하면, 상기 플라즈마 처리 공정(Plasma Treatment)은 Ar,H₂,N₂,O₂,N₂O,및 NH₃중에서 선택된 적어도 하나 이상의 가스를 이용하는 것을 포함할 수 있다.
일 실시 예에 의하면, 상기 광원 처리 공정(Light Sources Treatment)은 레이저 광원 또는 자외선을 이용하는 것을 포함할 수 있다.
일 실시 예에 의하면, 상기 배리어막을 형성하는 것은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 및 코발트질화물(CoN) 중에서 선택된 적어도 하나 이상의 물질을 순차적으로 적층하는 것을 포함할 수 있다.
일 실시 예에 의하면, 상기 도전막을 형성하는 것은 화학 기상 증착 방법으로 수행되는 것을 포함할 수 있다.
상기 기술적 과제들을 해결하기 위한 반도체 소자 형성 방법이 제공된 본 발명의 개념에 의한 실시 예들에 따른 형성된 반도체 소자는 하부 도전체를 포함하는 기판, 상기 기판을 노출하는 개구부를 포함하는 층간 절연막, 상기 층간 절연막 및 상기 개구부에 제공된 배리어막, 상기 개구부의 상부 측벽 및 상기 층간 절연막의 상부에 있는 배리어막에 제공되는 핵생성 억제영역, 상기 개구부의 하부 측벽 및 바닥에 있는 상기 배리어막에 제공되고, 상기 층간 절연막보다 붕소 함유량이 높은 핵생성 촉진층, 및 상기 개구부 내부 및 상기 핵생성 억제영역에 제공된 도전막을 포함한다.
일 실시 예에 의하면, 상기 핵생성 억제영역은 상기 배리어막보다 저마늄(Ge) 또는 실리콘(Si)의 함유량이 높은 것을 특징으로 할 수 있다.
본 발명의 개념에 의한 실시 예들에 의하면, 개구부에 도전물질을 채워서 도전막을 형성할 때, 개구부의 상부 측벽 및 층간 절연막 상부보다 개구부의 바닥 및 하부 측벽에 핵생성이 촉진되므로 개구부의 상부 측벽의 도전물질 증착 속도가 개구부의 바닥 및 하부 측벽보다 느리게 된다. 따라서 도전막을 형성할 때, 보이드(Void) 발생을 방지할 수 있으며, 이에 따라 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
도1는 본 발명의 개념에 의한 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 플로우 챠트이다.
도2 내지 도6은 본 발명의 개념에 따른 실시 예들에 따른 반도체 소자의 형성 방법 및 구조를 설명하기 위한 단면도들이다.
도7은 핵생성 촉진층의 형성에 따른 도전막의 증착 속도의 변화를 설명하기 위한 그래프이다.
도8 내지 도13은 본 발명의 개념에 의한 일 실시 예에 따른 낸드형 비휘발성 기억 소자의 형성방법을 설명하기 위한 단면도들이다.
도14 내지 도19는 본 발명의 개념에 의한 다른 실시 예에 따른 디램(DRAM) 소자의 형성 방법을 설명하기 위한 단면도들이다.
도20은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도21은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장되는 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도1는 본 발명의 개념에 의한 실시 예들에 따른 반도체 소자의 형성방법을 설명하기 위한 플로우 차트이고, 도2 내지 도6은 본 발명의 개념에 의한 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 단면도들이며, 도7은 본 발명의 개념에 의한 실시 예들에 있어서, 핵생성 측진층의 형성에 따른 도전막의 증착 속도의 변화를 설명하기 위한 그래프이다.
도1 및 도2를 참조하면, 하부 도전체(110)을 포함하는 기판(100)상에 상기 하부 도전체(110)를 노출하는 개구부(124)를 포함하는 층간 절연막(120)이 형성된다(S150). 상기 하부 도전체(110)는 라인 형태 또는 홀 형태일 수 있으며, 텅스텐, 알루미늄 또는 구리 등으로 형성될 수 있다. 또는 상기 기판(100)은 반도체 기판을 포함하고, 상기 하부 도전체(110)는 상기 반도체 기판상에 제공된 유전막 상에 배치된 도전체 또는 상기 반도체 기판상에 불순물로 도핑된 불순물 영역일 수 있다.
상기 층간 절연막(120)은 단일 층 또는 복수 층으로 형성될 수 있다. 상기 층간 절연막(120)은 화학 기상 증착 방법에 의해 형성될 수 있다. 상기 하부 도전체(110)가 구리로 형성되는 경우에 상기 층간 절연막(120)은 차례로 적층된 배리어 절연막 및 산화막의 이중막으로 형성될 수 있다. 상기 배리어 절연막은 구리 원소의 확산을 방지할 수 있는 절연 물질로 형성된다. 예컨대, 상기 배리어 절연막은 질화막 또는 산화 질화막으로 형성될 수 있다.
상기 개구부(124)는 홀 형태이거나 그루브 형태일 수 있다. 상기 개구부(124)를 형성하는 것은 식각 마스크층을 형성하는 단계, 상기 식각 마스크층을 패터닝는 단계, 및 상기 식각 마스크층에 의해 노출된 상기 층간 절연막(120)을 식각하여 상기 하부 도전체(110)를 노출하는 단계를 포함할 수 있다.
상기 층간 절연막(120) 및 상기 개구부(124) 상에 콘포멀(conformal)하게 배리어막(130)이 형성된다(S160). 상기 배리어막(130)은 화학 기상 증착 방법으로 형성될 수 있으며, 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 및 코발트질화물(CoN) 중에서 선택된 적어도 하나 이상의 물질을 순차적으로 적층하여 형성할 수 있다. 상기 배리어막(130)이 티타늄(Ti) 및 티타늄질화물(TiN)로 형성되는 경우에는 티타늄(Ti) 및 티타늄질화물(TiN)은 하나의 공정으로 형성될 수 있다.
도1 및 도3을 참조하면, 상기 배리어막(130) 표면에 핵생성 촉진층(134)이 형성된다(170). 상기 핵생성 촉진층(134)은 붕소가 포함된 가스를 플로우하는 공정에 의해 형성될 수 있으며, 바람직하게는
Figure pat00001
을 플로우하는 공정에 의해 형성될 수 있다. 예를 들면, 상기 핵생성 촉진층을 형성하는 것은 100~1000sccm의
Figure pat00002
유량, 5~10mT의 압력 및 200~500℃ 온도에서 수행될 수 있다.
도7을 참조하면, 그래프의 종축은 텅스텐의 증착 싸이클(Cycle)에 따른 텅스텐의 증착 두께를 나타낸다. 여기서,
Figure pat00003
가스를 이용하여서 배리어막 표면 처리하는 것이 텅스텐의 핵생성 증착 속도에 영향을 미치는지 알아보기 위해
Figure pat00004
처리를 한 경우와
Figure pat00005
처리를 하지 않은 경우에 텅스텐의 증착 싸이클 횟수별 증착 두께를 측정하였다.
Figure pat00006
가스를 이용하여 핵생성 촉진층을 형성한 경우, 텅스텐 증착 초기에 핵생성이 지연되는 것이 없이 바로 텅스텐이 증착되는 것을 확인할 수 있다. 그리고 텅스텐 증착 싸이클(Cycle)을 10회 한 후 텅스텐의 두께를 비교해 보면,
Figure pat00007
가스를 이용하여 핵생성 촉진층을 형성한 것이 20Å정도 더 많이 증착된 것을 확인할 수 있다. 붕소가 포함된 가스 처리 공정을 진행하는 것이 도전막의 핵생성을 촉진시키는 이유는 붕소가 배리어막 표면에 증착되어 표면의 깁스 프리 에너지(Gibbs Free Energy)를 낮추어서 도전막 증착 공정시에 반응성을 높이기 때문이다.
도1 및 도4를 참조하면, 상기 층간 절연막(120) 상부 및 상기 개구부(124)의 상부 측벽 상에 제공된 배리어막(130)의 표면에 핵생성 억제영역(136)이 형성된다(S180). 이때, 상기 핵생성 촉진층(134)은 상기 개구부(124)의 바닥 및 하부 측벽에서 상기 핵생성 억제영역(136)에 의하여 노출되고, 상기 개구부(124)의 상부 측벽 및 상기 층간 절연막(120) 상부의 핵생성 촉진층(134)은 핵생성 억제영역이 된다. 상기 핵생성 억제영역(136)을 형성하는 것은 이온 주입 공정(Implant Process), 플라즈마 처리(Plasma Treatment), 및 광원 처리(Light Sources Treatment) 중에서 선택된 적어도 하나 이상의 공정을 이용할 수 있다.
상기 이온 주입 공정(Implant Process)은 저마늄(Ge) 또는 실리콘(Si)을 사용하는 선비정질화 이온 주입 공정(Pre-amorphization Implant), 또는 산소 이온 주입 공정(O₂Implant Process)일 수 있다. 상기 이온 주입 공정은 상기 배리어막 (130) 표면의 깁스 프리 에너지(Gibbs Free Energy)를 높여서 도전막 증착 공정시에 반응성을 낮추어서 핵생성을 억제한다.
상기 플라즈마 처리 공정(Plasma Treatment)은 Ar,H₂,N₂,O₂,N₂O,및 NH₃중에서 선택된 적어도 하나 이상의 가스를 이용할 수 있다. 상기 플라즈마 처리 공정(Plasma Treatment)은 도전막을 형성하는 것과 인시츄(In-situ)로 진행될 수 있다.
상기 광원 처리 공정(Light Sources Treatment)은 레이저 광원 또는 자외선을 이용할 수 있다. 상기 레이저 광원 또는 상기 자외선은 에너지를 가지는 광원으로서, 상기 배리어막(130) 표면의 깁스 프리 에너지(Gibbs Free Energy)를 높여서, 도전막 증착 공정시에 반응성을 낮추어서 핵생성을 억제한다. 상기 광원 처리 공정(Light Sources Treatment)은 상기 자외선 및 상기 레이저 광원을 상기 층간 절연막의 상부면으로부터 소정의 각도를 가지고 비스듬하게 제공하는 것일 수 있다.
도1 및 도5를 참조하면, 상기 개구부(124)에 도전 물질을 채워서 도전막(140)이 형성된다(S190). 상기 도전막(140)은 화학 기상 증착 방법에 의해 형성될 수 있으며, 상기 도전막(140)은 텅스텐 또는 알루미늄을 포함할 수 있다. 상기 핵생성 촉진층(134)이 형성된 상기 개구부(124)의 바닥 및 하부 측벽은 상기 핵생성 억제영역(136)이 형성된 상기 개구부(124)의 상부 측벽 및 상기 층간 절연막(120)보다 도전 물질의 증착이 더 촉진되므로 상기 도전막(140)을 형성할 때, 상기 개구부(124) 내에 보이드(Void)가 발생하는 것을 방지할 수 있다.
도6을 참조하면, 상기 도전막(140)은 제1 도전막(142) 및 제2 도전막(144)을 순차적으로 증착하여 형성될 수 있다. 상기 제1 도전막(142) 및 제2 도전막(144)는 동일 종류의 도전 물질일 수 있으며, 바람직하게는 텅스텐 또는 알루미늄을 포함할 수 있다. 상기 제1 도전막(142)은 화학 기상 증착 방법으로 형성되고, 상기 제2 도전막(144)은 물리 기상 증착 공정으로 형성될 수 있다.
본 발명의 개념에 따른 반도체 소자를 설명한다.
도5를 재차 참조하면, 하부 도전체(110)를 포함하는 기판(100)상에 상기 하부 도전체(110)를 노출하는 개구부(124)를 포함하는 층간 절연막(120)이 배치된다. 상기 하부 도전체(110)는 라인 형태 또는 홀(Hole) 형태일 수 있으며, 텅스텐, 알루미늄 또는 구리 등을 포함할 수 있다. 또한 상기 기판(100)은 반도체 기판을 포함하고, 상기 하부 도전체(110)는 상기 반도체 기판상에 제공된 유전막 상에 배치된 도전체 또는 상기 반도체 기판상에 도핑된 영역일 수 있다.
상기 층간 절연막(120)은 단일 층 또는 복수 층일 수 있다. 상기 하부 도전체(110)가 구리인 경우에 상기 층간 절연막(120)은 차례로 적층된 배리어 절연막 및 산화막을 포함할 수 있다. 상기 배리어 절연막은 구리 원소의 확산을 방지할 수 있는 절연 물질을 포함할 수 있다. 예컨대, 상기 배리어 절연막은 질화막 또는 산화 질화막으로 형성될 수 있다.
상기 개구부(124)는 홀 형태이거나 그루브 형태일 수 있다.
상기 층간 절연막(120) 및 상기 개구부(124) 상에 배리어막(130)이 배치된다. 상기 배리어막(130)은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 및 코발트질화물(CoN) 중에서 선택된 적어도 하나 이상의 물질을 포함할 수 있다.
상기 개구부(124)의 상부 측벽 및 상기 층간 절연막(120)의 상부에 있는 배리어막(130)에 핵생성 억제영역(136)이 배치된다. 상기 핵생성 억제영역(136)은 상기 배리어막(130)보다 깁스 프리 에너지(Gibbs Free Energy)가 높은 영역이다. 또한 상기 핵생성 억제영역(136)은 상기 배리어막보다 저마늄(Ge) 또는 실리콘(Si)의 함유량이 높을 수 있다.
상기 개구부(124)의 하부 측벽 및 바닥에 있는 상기 배리어막(130)에 핵생성 촉진층(134)이 배치된다. 상기 핵생성 촉진층(134)은 상기 핵생성 억제영역(136)보다 깁스 프리 에너지(Gibbs Free Energy)가 낮은 영역이다. 또한 상기 핵생성 촉진층(134)은 상기 층간 절연막(120) 및/또는 상기 배리어막(130)보다 붕소 함유량이 높을 수 있다.
상기 개구부(124) 내부 및 상기 핵생성 억제영역(136)에 도전막(140)이 배치된다. 상기 도전막(140)은 알루미늄 및 텅스텐을 포함할 수 있다.
도6을 재차 참조하면, 상기 도전막(140)은 제1 도전막(142) 및 제2 도전막(144)으로 구성된 이중막일 수 있다. 상기 제1 도전막(142) 및 제2 도전막(144)는 동일 종류의 도전 물질일 수 있으며, 바람직하게는 텅스텐 또는 알루미늄을 포함할 수 있다
본 발명의 개념에 따른 개구부를 채우는 도전막을 포함하는 낸드형 비휘발성 기억 소자의 형성 방법이 개시된다.
도8 내지 도13은 본 발명의 일 실시 예에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도8을 참조하면, 반도체 기판(200)에 소자분리막(미도시함)을 형성하여 활성 영역들을 한정한다. 상기 활성영역들은 일방향으로 나란히 배열된다. 상기 반도체 기판(200)상에 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 복수의 워드 라인들(WL)을 형성한다. 상기 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)은 상기 활성영역들을 나란히 가로지르고, 상기 복수의 워드 라인들(WL)은 상기 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 사이의 활성영역들을 나란히 가로지른다. 상기 스트링 선택 라인들(SSL)은 차례로 적층된 게이트 절연막 및 스트링 선택 게이트 라인을 포함하고, 상기 접지 선택 라인들(GSL)은 차례로 적층된 게이트 절연막 및 접지 선택 게이트 라인을 포함한다. 상기 워드 라인들(WL)은 차례로 적층된 터널 절연막, 전하 저장 패턴, 블로킹 절연 패턴 및 제어 게이트 라인을 포함한다. 상기 전하 저장 패턴은 도프트 폴리실리콘(doped polysilicon) 또는 언도프트 폴리실리콘(undoped polysilicon)으로 형성될 수 있다. 상기 전하 저장 패턴이 도프트 폴리실리콘(doped polysilicon)으로 형성되는 경우, 상기 기판에 도핑된 도펀트와 동일한 타입으로 도핑될 수 있는데, 예컨데 상기 기판이 P형 도펀트에 의해 도핑되고, 상기 전하 저장 패턴이 P형 도펀트에 의해 도핑된 폴리실리콘으로 형성될 수 있다. 이와는 달리, 상기 전하 저장 패턴은 깊은 준위의 트랩들을 갖는 물질 (ex. 질화실리콘, 나노크리스탈들등)로 형성될 수도 있다. 상기 블로킹 절연 패턴은 산화막 또는 ONO막(Oxide-Nitride-Oxide layer)으로 형성될 수 있다. 이와는 달리, 상기 블로킹 절연 패턴은 상기 터널 절연막에 비하여 높은 유전상수를 갖는 고유전막(ex. 산화하프늄 또는 산화알루미늄등과 같은 절연성 금속산화물등)을 포함할 수 있다.
상기 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 접지 선택 라인들(GSL) 사이에 드레인 영역(202D) 셀 소오스/드레인 영역들(202C) 및 공통 소오스 영역(202S)을 형성한다. 상기 셀 소오스/드레인 영역들(202C)은 상기 워드 라인들(WL) 양측의 활성 영역에 형성되고, 상기 드레인 영역(202D)은 상기 스트링 선택 라인(SSL) 일측의 상기 활성 영역에 형성되며, 상기 공통 소오스 영역(202S)은 상기 접지 선택 라인(GSL) 일측의 상기 활성 영역에 형성된다. 상기 드레인 영역(202D) 및 공통 소오스 영역(202S) 사이에 상기 스트링 선택 라인(SSL), 복수의 워드 라인들(WL), 셀 소오스/드레인 영역들(202C) 및 접지 선택 라인(GSL)이 배치된다.
상기 반도체 기판(200) 전면에 제1 층간 절연막(212)을 형성한다. 상기 제1 층간 절연막(212)을 패터닝하여 상기 공통 소오스 영역(202S)을 노출시키는 그루브를 형성한다. 상기 그루브는 상기 접지 선택 라인들(GSL)과 평행할 수 있다. 상기 그루브를 채우는 제1 도전막을 형성하고, 상기 제1 도전막을 상기 제1층간 절연막이 노출될 때까지 평탄화시키어 상기 그루브를 채우는 공통 소오스 라인(214)을 형성한다. 상기 제1 도전막은 도전 물질로 형성될 수 있으며, 바람직하게는 텅스텐으로 형성될 수 있다. 상기 공통 소오스 라인(214)은 상기 공통 소오스 영역(202S)과 접한다. 상기 반도체 기판(200) 전면에 제2 층간 절연막(216)을 형성한다. 상기 제2 층간 절연막(216)은 상기 공통 소오스 라인(214)을 덮는다.
도9를 참조하면, 상기 제1 층간 절연막(212) 및 제2 층간 절연막(216)을 관통하며, 상기 스트링 선택 라인들(SSL) 사이에 있고 상기 드레인 영역(202D)을 노출하는 개구부(218)를 형성한다. 상기 개구부(218)는 식각 마스크층을 형성하는 단계, 상기 식각 마스크층을 패터닝하는 단계, 및 상기 패터닝된 식각 마스크층을 이용하여서 상기 제1 층간 절연막(212) 및 제2 층간 절연막(216)을 식각하여 드레인 영역(202D)을 노출하는 단계를 포함할 수 있다.
도10을 참조하면, 상기 제2 층간 절연막(216) 및 상기 개구부(218)에 배리어막(220)이 형성된다. 상기 배리어막(220)은 화학 기상 증착 방법에 의해 형성될 수 있으며, 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 및 코발트질화물(CoN) 중에서 선택된 적어도 하나 이상의 물질을 순차적으로 적층하여 형성할 수 있다.
도11을 참조하면, 상기 배리어막(220) 표면에 핵생성 촉진층(224)을 형성한다. 상기 핵생성 촉진층(224)은 붕소가 포함된 가스를 플로우하는 공정에 의해 형성될 수 있으며, 바람직하게는
Figure pat00008
를 플로우하는 공정에 의해 형성할 수 있다. 예를 들면, 상기 핵생성 촉진층(224)을 형성하는 것은 100~1000sccm의
Figure pat00009
유량, 5~10mT의 압력 및 200~500℃ 온도에서 수행될 수 있다.
도12를 참조하면, 상기 제2 층간 절연막(216) 및 상기 개구부(218)의 상부 측벽에 제공된 상기 배리어막(220)에 핵생성 억제영역(226)이 형성된다. 이때, 상기 개구부(218)의 바닥 및 하부 측벽에 상기 핵생성 촉진층(224)은 상기 핵생성 억제영역(226)으로부터 노출되게 되고, 상기 제2 층간 절연막(216) 및 상기 개구부(218)의 상부 측벽 상의 핵생성 촉진층(134)이 핵생성 억제영역이 된다. 상기 핵생성 억제영역(226)을 형성하는 것은 이온 주입 공정(Implant Process), 플라즈마 처리(Plasma Treatment), 및 광원 처리(Light Sources Treatment) 중에서 선택된 적어도 하나 이상의 공정을 이용할 수 있다.
상기 이온 주입 공정(Implant Process)은 저마늄(Ge) 또는 실리콘(Si)을 사용하는 선비정질화 이온 주입 공정(Pre-amorphization Implant), 또는 산소 이온 주입 공정(O₂Implant Process)일 수 있다. 상기 이온 주입 공정은 상기 배리어막(220) 표면에 깁스 프리 에너지(Gibbs Free Energy)를 높여서 도전막 증착 공정시에 반응성을 낮추어서 핵생성을 억제한다.
상기 플라즈마 처리 공정(Plasma Treatment)은 Ar,H₂,N₂,O₂,N₂O,및 NH₃중에서 선택된 적어도 하나 이상의 가스를 이용할 수 있다. 상기 플라즈마 처리 공정(Plasma Treatment)은 도전막을 형성하는 것과 인시츄(In-situ)로 진행될 수 있다.
상기 광원 처리 공정(Light Sources Treatment)은 레이저 광원 또는 자외선을 이용할 수 있다. 상기 레이저 광원 또는 상기 자외선은 에너지를 가지는 광원으로서, 상기 배리어막(220) 표면에 깁스 프리 에너지(Gibbs Free Energy)를 높여서, 도전막 증착 공정시에 반응성을 낮추어서 핵생성을 억제한다. 상기 광원 처리 공정(Light Sources Treatment)은 상기 자외선 및 상기 레이저 광원을 상기 층간 절연막의 상부면으로부터 소정의 각도를 가지고 비스듬하게 제공하는 것일 수 있다.
도13을 참조하면, 상기 개구부(218) 내부 및 상기 핵생성 억제영역(226)상에 제2 도전막(230)이 형성된다. 상기 제2 도전막(230)은 화학 기상 증착 방법에 의해 형성될 수 있으며, 상기 제2 도전막(230)은 텅스텐 또는 알루미늄을 포함할 수 있다.
상기 제2 도전막(230)을 형성한 후에 상기 제2 층간 절연막에 있는 상기 제2 도전막(230)을 식각하고 평탄화하여서 비트라인 콘택을 형성할 수 있다.
이상으로 본 실시 예에서는 본 발명에 따른 개구부를 채우는 도전막을 포함하는 낸드형 비휘발성 기억 소자의 형성 방법을 개시하였다. 본 실시 예에서는 본 발명에 따라 형성되는 비트라인 콘택을 포함하는 낸드형 비휘발성 기억 소자의 형성 방법을 개시하였으나, 본 발명의 개념에 따라 상기 공통 소오스 라인(214), 비트 라인, 및 메탈 콘택 등이 형성될 수 있다.
본 발명의 개념에 따른 개구부를 채우는 도전막을 포함하는 디램 소자의 형성 방법이 개시된다.
도14 내지 도19는 본 발명의 개념에 따른 다른 실시 예에 따른 디램 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
셀 영역(a)과 주변회로 영역(b)을 구비하는 반도체 기판(300)에 활성영역과 필드영역을 정의하는 소자분리막들(302)을 형성한다. 상기 반도체 기판(300) 상에 스페이서를 구비한 게이트 전극들(312)을 형성하고, 상기 게이트 전극들(312)의 측면에 소스/드레인 영역들(304)을 형성하기 위한 이온주입 공정을 진행한다. 상기 셀 영역(a)의 상기 게이트 전극들(312) 사이에 자기 정렬되도록 형성된 콘택 플러그들(314)을 포함하는 제1 층간 절연막(310)을 형성한다. 상기 제1 층간절연막(310) 상에 비트라인(322)을 패터닝한 후, 상기 비트라인(322)을 덮는 제 2 층간절연막(320)을 형성한다. 다음으로 상기 제2 층간절연막(320) 및 상기 제1 층간절연막(310)을 관통하여 상기 콘택 플러그(314)와 접하는 스토리지 노드 콘택 플러그(storage node contact plug)(324)를 형성한다. 상기 스토리지 노드 콘택 플러그(324)는 도프트 폴리실리콘(Doped Silicon) 또는 텅스텐 등으로 형성될 수 있으며, 상기 스토리지 노드 콘택 플러그(324)의 최상부에는 확산방지막(미도시)이 구비될 수도 있다.
상기 스토리지 노드 콘택 플러그(324)를 포함하는 상기 제2 층간절연막(320) 상에 제3 층간 절연막(330)을 형성한다.
상기 제3 층간 절연막(330)상에 상기 스토리지 노드 콘택 플러그(324)를 노출하는 개구부를 형성한다. 상기 개구부에 상기 스토리지 노트 콘택 플러그(324)와 접하고, 하부 전극막(332), 유전막(334) 및 상부 전극막(336)이 순차적으로 적층된 실린더 형태의 캐패시터가 형성된다.
상기 하부 전극막(332)은 티타늄(Ti) 및 티타늄질화물(TiN)를 포함할 수 있으며, 상기 하부 전극막(332)은 화학 기상 증착 방법으로 형성될 수 있다. 상기 유전막(334)이 하프늄 산화막(HfO2)인 경우, 하프늄(Hf)을 화학 기상 증착 방법으로 증착한 후, 산소 열처리를 진행하여 하프늄 산화막(HfO2)이 형성될 수 있다. 상기 상부 전극막(336)은 화학 기상 증착 방법 또는 자기 이온화 플라즈마 물리 기상 증착(SIP-PVD: Self-Ionized Plasma Physical Vapor Deposition) 방법을 순차적으로 사용하여 이중으로 증착된 티타늄질화물(TiN)로 형성될 수 있다.
상기 반도체 기판(300) 전면에 제4 층간 절연막(340)을 형성한다.
도15를 참조하면, 상기 주변회로 영역(b)에서 상기 제4 층간 절연막(340), 상기 제3 층간 절연막(330) 및 상기 제2 층간 절연막(320)을 연속적으로 식각하여 상기 비트라인(322)을 노출시키는 개구부(342)를 형성한다. 상기 개구부(342)를 형성하는 것은 식각 마스크층을 형성하는 단계, 상기 식각 마스크층을 패터닝하는 단계, 및 상기 패터닝 된 식각 마스크층을 이용하여서 상기 제4 층간 절연막(340), 상기 제3 층간 절연막(330) 및 상기 제2 층간 절연막(320)을 식각하는 단계를 포함할 수 있다.
도16을 참조하면, 상기 개구부(342) 및 제4 층간 절연막(340)에 배리어막(350)을 형성한다. 상기 배리어막(350)은 화학 기상 증착 방법에 의해 형성될 수 있으며, 상기 배리어막(350)은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 및 코발트질화물(CoN) 중에서 선택된 적어도 하나 이상의 물질을 순차적으로 적층하여 형성할 수 있다.
도17을 참조하면, 상기 배리어막(350) 표면에 핵생성 촉진층(352)을 형성한다. 상기 핵생성 촉진층(352)은 붕소가 포함된 가스를 플로우하는 공정에 의해 형성될 수 있으며, 바람직하게는
Figure pat00010
를 플로우하는 공정에 의해 형성될 수 있다. 예를 들면, 상기 핵생성 촉진층(352)을 형성하는 것은 100~1000sccm의
Figure pat00011
유량, 5~10mT의 압력 및 200~500℃ 온도에서 수행될 수 있다.
도18를 참조하면, 상기 제4 층간 절연막(340) 및 상기 개구부(342)의 상부 측벽에 제공된 상기 배리어막(350)의 표면에 핵생성 억제영역(354)이 형성된다. 이때, 상기 개구부(342)의 바닥 및 하부 측벽에 상기 핵생성 촉진층(352)은 상기 핵생성 억제영역(354)으로부터 노출되고, 상기 개구부(342)의 상부 측벽 및 상기 제4 층간 절연막(340)에 상기 핵생성 촉진층(352)이 상기 핵생성 억제영역(354)이 된다. 상기 핵생성 억제영역(354)을 형성하는 것은 이온 주입 공정(Implant Process), 플라즈마 처리(Plasma Treatment), 및 광원 처리(Light Sources Treatment) 중에서 선택된 적어도 하나 이상의 공정을 이용할 수 있다.
상기 이온 주입 공정(Implant Process)은 저마늄(Ge) 또는 실리콘(Si)을 사용하는 선비정질화 이온 주입 공정(Pre-amorphization Implant), 또는 산소 이온 주입 공정(O₂Implant Process)일 수 있다. 상기 이온 주입 공정은 상기 배리어막(350) 표면에 깁스 프리 에너지(Gibbs Free Energy)를 높여서 도전막 증착 공정시에 반응성을 낮추어서 핵생성을 억제한다.
상기 플라즈마 처리 공정(Plasma Treatment)은 Ar,H₂,N₂,O₂,N₂O,및 NH₃중에서 선택된 적어도 하나 이상의 가스를 이용할 수있다. 상기 플라즈마 처리 공정(Plasma Treatment)은 도전막을 형성하는 공정과 인시츄(In-situ)로 진행될 수 있다.
상기 광원 처리 공정(Light Sources Treatment)은 레이저 광원 또는 자외선을 이용할 수 있다. 상기 레이저 광원 또는 자외선은 에너지를 가지는 광원으로서, 상기 배리어막(350)의 표면에 깁스 프리 에너지(Gibbs Free Energy)를 높여서 도전막 증착 공정시에 반응성을 낮추어서 핵생성을 억제한다. 상기 광원 처리 공정(Light Sources Treatment)은 상기 자외선 및 상기 레이저 광원을 상기 제4 층간 절연막(340)의 상부면으로부터 소정의 각도를 가지고 비스듬하게 제공하는 것일 수 있다.
도19를 참조하면, 상기 개구부(342) 내부 및 상기 핵생성 억제영역(354)상에 도전막(360)이 형성된다. 상기 도전막(360)은 화학 기상 증착 방법에 의해 형성될 수 있으며, 상기 도전막(360)은 텅스텐 또는 알루미늄을 포함할 수 있다.
상기 도전막(360)을 형성한 후에 상기 제4 층간 절연막(340)상에 상기 도전막(360)을 식각하고 평탄화하여 메탈 콘택을 형성할 수 있다.
이상으로 본 실시 예들에서는 본 발명에 따른 개구부를 채우는 도전막을 포함하는 낸드형 비휘발성 기억 소자의 형성 방법 및 디램(DRAM) 소자의 형성 방법을 개시하였다. 하지만, 본 발명의 개념은 낸드형 비휘발성 기억 소자의 형성 방법 및 디램(DRAM) 소자의 형성 방법에 제한되지 않는다. 본 발명의 개념에 따른 반도체 소자의 형성 방법은 논리 소자, 로직 소자, 상변화 기억 소자, 강유전체 기억 소자, 및 노어형 비휘발성 기억 소자 등을 포함하는 모든 반도체 소자에 적용될 수 있다.
도 20은 본 발명의 개념에 따른 실시 예들에 따라 형성된 반도체 소자들을 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다.
메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시 예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 21은 본 발명의 개념에 따른 실시 예들에 따라 형성된 반도체 소자들을 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 비휘발성 기억 소자(1210), SRAM(1221), 메모리 인터페이스(1225) 또는 프로세싱 유닛(1222)를 장착한다. 메모리 카드(1200)는 호스트(Host)와 비휘발성 기억 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다. 상기 비휘발성 기억 소자(1210), 상기 SRAM(1221), 상기 메모리 인터페이스(1225) 및 상기 프로세싱 유닛(1222)은 본 발명의 실시 예들에 따른 반도체 소자를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 비휘발성 기억 소자(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 비휘발성 기억 소자(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 본 발명에 따른 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 반도체 소자 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 반도체 소자를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명에 따른 비휘발성 기억 소자, 논리 소자, 로직 소자, 또는 휘발성 기억 소자가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 22는 본 발명의 개념에 따른 실시 예들에 따라 형성된 반도체 소자들을 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 상기 중앙처리장치(1330) 및 상기 램(1340)은 본 발명의 실시 예들에 따른 반도체 소자를 포함한다. 본 발명의 실시 예들에 따른 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 비휘발성 기억 소자 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 비휘발성 기억 소자 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 하부 도전체를 노출하는 개구부를 포함하는 층간 절연막을 형성하는 것;
    상기 층간 절연막 및 상기 개구부 상에 배리어막을 형성하는 것;
    상기 층간 절연막 상부 및 상기 개구부의 상부 측벽 상에 제공된 배리어막의 표면에 핵생성 억제영역을 형성하는 것; 및
    상기 개구부에 도전 물질을 채워서 도전막을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제1항에 있어서,
    상기 핵생성 억제영역을 형성하기 전에 상기 배리어막 표면에 붕소가 포함된 가스를 제공하여 핵생성 촉진층을 형성하는 단계를 더 포함하는 반도체 소자 형성 방법.
  3. 제2항에 있어서,
    상기 핵생성 억제영역을 형성하는 것은 이온 주입 공정(Implant Process), 플라즈마 처리(Plasma Treatment), 및 광원 처리(Light Sources Treatment) 중에서 선택된 적어도 하나 이상의 공정을 이용하는 것을 포함하는 반도체 소자 형성 방법.
  4. 제3항에 있어서,
    상기 이온 주입 공정(Implant Process)은 저마늄(Ge) 또는 실리콘(Si)을 사용하는 선비정질화 이온 주입 공정(Pre-amorphization Implant), 또는 산소 이온 주입 공정(O₂Implant Process)을 포함하는 반도체 소자 형성 방법.
  5. 제3항에 있어서,
    상기 플라즈마 처리 공정(Plasma Treatment)은 Ar,H₂,N₂,O₂,N₂O,및 NH₃중에서 선택된 적어도 하나 이상의 가스를 이용하는 것을 포함하는 반도체 소자 형성 방법.
  6. 제3항에 있어서,
    상기 광원 처리 공정(Light Sources Treatment)은 레이저 광원 또는 자외선을 이용하는 것을 포함하는 반도체 소자 형성 방법.
  7. 제1항에 있어서,
    상기 배리어막을 형성하는 것은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 및 코발트질화물(CoN) 중에서 선택된 적어도 하나 이상의 물질을 순차적으로 적층하는 것을 포함하는 반도체 소자 형성 방법.
  8. 제1항에 있어서,
    상기 도전막을 형성하는 단계는 화학 기상 증착 방법으로 수행되는 것을 포함하는 반도체 소자 형성 방법.
  9. 하부 도전체를 포함하는 기판;
    상기 기판을 노출하는 개구부를 포함하는 층간 절연막;
    상기 층간 절연막 및 상기 개구부에 제공된 배리어막;
    상기 개구부의 상부 측벽 및 상기 층간 절연막의 상부에 있는 배리어막에 제공되는 핵생성 억제영역;
    상기 개구부의 하부 측벽 및 바닥에 있는 상기 배리어막에 제공되고, 상기 층간 절연막보다 붕소 함유량이 높은 핵생성 촉진층;
    상기 개구부 내부 및 상기 핵생성 억제영역에 제공된 도전막을 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 핵생성 억제영역은 상기 배리어막보다 저마늄(Ge) 또는 실리콘(Si)의 함유량이 높은 것을 특징으로 하는 반도체 소자.
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