KR20090000357A - 반도체 소자의 형성 방법 - Google Patents

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KR20090000357A
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박인선
임현석
임낙현
강신재
김태열
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Abstract

균일한 선폭의 하부 전극을 포함하는 반도체 소자의 형성 방법에 있어서, 기판을 부분적으로 노출시키는 개구를 한정하며 상기 기판의 내부로부터 상기 기판 표면보다 도출되도록 연장되는 절연막 패턴을 형성한다. 상기 절연막 패턴의 측면에 질화물을 포함하는 제1 스페이서들을 형성한다. 상기 스페이서들 상에 산화물을 포함하는 제2 스페이서들을 형성한다. 상기 개구의 일부를 매립하도록 상기 노출된 기판 상에 에피택시얼 실리콘막을 형성한다. 상기 에피택시얼 실리콘막의 표면에 생성된 자연 산화막을 제거하기 위하여 세정한다. 상기 에피택시얼 실리콘막 상에 오믹막을 형성한다. 이때, 자연 산화막을 제거하는 세정 공정 동안 제1 스페이서들에 의해 절연막 패턴이 보호되어, 절연막 패턴 사이의 선폭이 균일하게 유지되어 이후 형성되는 하부 전극의 선폭이 균일할 수 있다.

Description

반도체 소자의 형성 방법{Method of manufacturing a semiconductor device}
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 108 : 절연막 패턴
112 : 불순물 영역 114 : 제1 스페이서
116 : 제2 스페이서 126 : 다이오드
134 : 오믹막 136 : 제3 스페이서
140 : 하부 전극 142 : 상변화 물질층 패턴
144 : 상부 전극
본 발명은 반도체 소자의 형성 방법에 관한 것이다. 보다 상세하게는, 에피택시얼 실리콘막을 다이오드로 사용하는 상변화 메모리 소자의 형성 방법에 관한 것이다.
최근 디지털 카메라, MP3 플레이어 및 휴대 전화기 등에 데이터 저장용으로 사용되는 기억 소자는 전원 공급 없이 상태에서도 데이터가 보관되기 위해 비 휘발성 메모리 소자 특히 플래시 메모리가 주로 사용되고 있다.
그러나, 상기 플래시 메모리는 데이터를 읽거나 쓰는데 많은 시간이 필요해서 새로운 반도체 장치가 요구되어 왔다. 이러한 새로운 차세대 반도체 장치로는 FRAM(ferro-electric RAM), MRAM(magnetic RAM), PRAM(phase-change RAM) 등이 제안되어 왔다.
상기 PRAM 소자는 열에 의하여 그 결정 상태가 변하여 저항이 크게 달라지는 상변화 물질층을 포함한다. 통상적으로 상기 상변화 물질층은 게르마늄(Ge), 안티몬(Sb) 및 텔루리움(Te)으로 이루어진 칼코켄 화합물(chalcogenides)을 사용하여 형성된다. 상기 상변화 물질층에 상전이에 요구되는 열을 제공하기 위해서는 하부 전극을 통해 전류가 인가되며, 상변화 물질층의 결정 상태는 주로 공급되는 전류의 크기 및 공급 시간에 의존하여 변하게 된다. 또한, 상기 상변화 물질층은 결정 상태에 따라 그 저항의 크기가 다르게 때문에(결정 상태는 저항이 낮고 비정질 상태는 저항이 높음) 이러한 저항 차이를 감지하여 논리 정보를 결정할 수 있다. 이때, 하부 전극의 균일한 저항 특성을 유지하기 위하여 하부 전극은 작은 단면적을 가져야 하는 한편 전극의 표면 평탄도가 일정하게 유지되어야 한다.
그리고, 상기 하부 전극들은 스위칭 소자로 기능하는 다이오드(diode)와 전기적으로 연결되어 구비된다. 통상 상기 하부 전극과 다이오드 사이에는 코발트 실리사이드(CoxSiy)를 포함하는 오믹막(ohmic layer)이 더 구비될 수 있다.
여기에서, 상기 다이오드, 오믹막 및 하부 전극을 형성하는 방법을 구체적으 로 살펴보면, 기판을 부분적으로 노출시키는 개구를 한정하며, 상기 기판의 내부로부터 상기 기판 표면보다 돌출되도록 연장되는 절연막 패턴을 형성한다. 상기 기판 표면 부위는 불순물이 주입되어 불순물 영역이 형성되어 있다.
이어서, 절연막 패턴 측면에 산화물을 포함하는 스페이서들을 형성한다. 상기 스페이서들은 이후 선택적 에피택시얼 성장 공정 시, 상기 절연막 패턴으로부터 에피택시얼 실리콘막이 성장하는 것을 억제한다.
계속해서, 선택적 에피택시얼 성장 공정을 수행하여 상기 개구의 일부에 선택적 에피택시얼 실리콘막을 형성한다. 상기 에피택시얼 실리콘막은 제1 도전형을 갖는 불순물을 포함하는 하부와, 상기 제1 도전형과 반대의 제2 도전형을 갖는 불순물을 포함하는 상부를 포함하며 다이오드로 기능할 수 있다.
상기 다이오드 상에 오믹막으로써 코발트 실리사이드막을 형성한다. 이전에, 상기 에피택시얼 실리콘막의 상부 표면에 생성된 자연 산화막을 제거하기 위하여 전세정 공정을 수행한다. 이때, 상기 코발트 실리사이드막을 형성하기 전, 자연 산화막을 완전하게 제거하는 것이 매우 중요하다. 그러나, 상기 전세정 공정을 강하게 수행하는 경우, 상기 스페이서들 상부가 식각되어 절연막 패턴의 상부 측면 일부가 식각될 수 있다. 따라서, 상기 전세정 공정 시, 상기 절연막 패턴 사이 폭이 넓어져, 목적하는 선폭의 하부 전극을 형성하기 어렵다.
또한, 상기 문제를 해결하기 위하여 전세정을 약하게 처리하는 경우, 코발트 실리사이드막이 목적하는 두께만큼 형성되지 않는 문제가 발생하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 목적하는 선폭을 갖는 하부 전극과, 목적하는 두께를 갖는 오믹막을 포함하는 반도체 소자의 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 형성 방법에 있어서, 기판을 부분적으로 노출시키는 개구를 한정하며, 상기 기판의 내부로부터 상기 기판 표면보다 돌출되도록 연장되는 절연막 패턴을 형성한다. 상기 절연막 패턴의 측면에 질화물을 포함하는 제1 스페이서들을 형성한다. 상기 제1 스페이서들 상에 산화물을 포함하는 제2 스페이서들을 형성한다. 상기 개구의 일부를 매립하도록 상기 노출된 기판 상에 에피택시얼 실리콘막을 형성한다. 상기 에피택시얼 실리콘막의 표면에 생성된 자연 산화막을 제거하기 위하여 세정한다. 상기 에피택시얼 실리콘막 상에 오믹막을 형성한다.
본 발명의 일 실시예에 따르면, 상기 개구에 의해 노출된 기판 표면 부위에 불순물 영역을 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 에피택시얼 실리콘막은 제1 도전형을 갖는 불순물을 포함하는 하부와, 상기 제1 도전형과 반대의 제2 도전형을 갖는 불순물을 포함하는 상부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 에피택시얼 실리콘막 상에 생성된 자연 자연막을 제거하기 위하여 세정 공정을 수행하는 동안, 상기 제2 스페이서들의 상부 일부가 식각될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연막 패턴은 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴이 순차적으로 적층된 다층 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 에피택시얼 실리콘막은, 상기 개구에 의해 노출된 기판 상에, 상기 개구를 매립하는 예비 에피택시얼 실리콘막을 형성하고, 상기 예비 에피택시얼 실리콘막 및 절연막 패턴 상에 희생막을 형성하며, 상기 절연막 패턴의 상부면이 노출되도록 상기 희생막 및 예비 에피택시얼 실리콘막의 상부를 연마하고, 상기 상부가 연마된 예비 에피택시얼 실리콘막의 상부 일부를 식각함으로써 형성되며, 상기 에피택시얼 실리콘막은, 상기 절연막 패턴의 제1 산화막 패턴의 상부면과 동일한 높이의 상부면을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연막 패턴의 질화막 패턴 및 제2 산화막 패턴 측면에 질화물을 포함하는 제3 스페이서들을 형성되고, 상기 제3 스페이서들 사이를 매립하는 하부 전극을 형성하고, 상기 하부 전극 상에 상변화 물질층 및 상부 전극을 더 형성할 수 있다.
상기와 같은 본 발명에 따르면, 절연막 패턴 측면에 질화물을 포함하는 제1 스페이서들과 산화물을 포함하는 제2 스페이서들을 형성함으로써, 자연 산화막을 제거하는 세정 공정 시, 상기 제1 스페이서들이 세정 용액이 절연막 패턴으로 침투하는 것을 억제하여, 목적하는 선폭의 하부 전극을 형성할 수 있다.
또한, 제1 스페이서들에 의해 세정 공정을 강화할 수 있으며, 상기 세정 공정 시 제2 스페이서들의 상부 일부가 제거되어 이후 오믹막을 형성하는데 있어서, 상기 오믹막이 목적하는 두께를 가질 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "예비"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법에 대해 상세하게 설명하면 다음과 같다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 1을 참조하면, 기판(100)을 부분적으로 노출시키는 제1 개구(110)를 한정하며, 상기 기판(100)의 내부로부터 기판(100) 표면보다 돌출되도록 연장되는 절연막 패턴(108)을 형성한다.
상기 기판(100)은 실리콘(silicon) 또는 게르마늄(germanium)을 포함하는 반도체 기판이며, 본 실시예에서는 상기 기판으로 단결정(single crystal) 실리콘 기판(100)을 사용하기로 한다. 또한, 상기 기판(100)은 제1 도전형을 갖는 불순물이 도핑되어 있다.
상기 절연막 패턴(108)을 형성하는 공정을 보다 상세하게 설명하면, 상기 기판(100) 상에 패드 산화막(pad oxide layer, 도시되지 않음)을 형성하고, 상기 패드 산화막 상에 마스크(도시되지 않음)를 형성한다. 상기 마스크 식각 마스크로 사용하여 상기 패드 산화막 및 기판(100)을 식각하여 패드 산화막 패턴(도시되지 않음) 및 트렌치(trench, 도시되지 않음)를 형성한다.
이어서, 상기 트렌치를 매립하도록 상기 마스크 상에 절연막을 형성한다. 상기 절연막은 제1 산화막(도시되지 않음), 질화막(도시되지 않음) 및 제2 산화막(도시되지 않음)이 순차적으로 적층된 구조를 갖는다.
상기 마스크 상부면이 노출되도록 상기 절연막 상부를 연마하여 절연막 패턴(108)을 형성한다. 상기 연마 공정으로는 화학 기계적 연마(chemical mechanical polishing) 공정, 에치-백(etch-back) 공정 또는 화학 기계적 연마 및 에치-백의 혼합 공정을 들 수 있다.
상기 절연막 패턴(108)은 제1 산화막 패턴(102), 질화막 패턴(104) 및 제2 산화막 패턴(106)이 순차적으로 적층된 구조를 갖는다.
계속해서, 마스크 및 패드 산화막 패턴을 제거하여 상기 기판(100)이 부분적으로 노출된 제1 개구(110)를 생성시킨다. 이때, 상기 마스크가 포토레지스트 패턴일 경우, 상기 마스크는 에싱(ahsing) 공정 및 스트립(strip) 공정에 의해 제거될 수 있다.
도 2를 참조하면, 상기 제1 개구(110)에 의해 노출된 기판(100) 표면 부위에 불순물을 주입하여 불순물 영역(112)을 형성한다.
상기 불순물을 영역의 불순물은 상기 기판(100)에 도핑된 불순물의 제1 도전형과 반대의 제2 도전형을 갖는다.
상기 불순물 영역(112)은, 이온 주입 공정을 수행한 후, 확산 공정을 수행함으로써 형성될 수 있다. 상기 이온 주입 공정은, 상기 불순물을 이온화시킨 후, 가속 시켜 높은 운동에너지를 기판(100) 표면 부위에 강제 주입하는 기술이다. 상기 확산 공정은 상기 강제 주입된 불순물에 의해 손상된 기판(100) 표면을 회복시키고, 상기 불순물들을 상기 기판(100) 표면 내로 재배열한다.
도 3을 참조하면, 상기 절연막 패턴(108) 측면에 질화물을 포함하는 제1 스페이서들(spacers, 114)을 형성한다.
보다 상세하게 설명하면, 상기 절연막 패턴(108) 및 기판(100)의 표면 프로파일을 따라 제1 스페이서막(도시되지 않음)을 연속적으로 형성한다. 상기 제1 스페이서막은 질화물을 포함하며, 예컨대 실리콘 질화물을 포함할 수 있다.
이어서, 상기 제1 스페이서막을 이방성 식각하여, 상기 절연막 패턴(108) 측 면에 제1 스페이서들(114)을 형성한다.
상기 제1 스페이서들(114)은 후속되는 세정 공정 시, 상기 절연막 패턴(108)들이 식각되는 것을 억제하는 기능을 수행할 수 있다.
도 4를 참조하면, 상기 제1 스페이서들(114) 상에 산화물을 포함하는 제2 스페이서들(116)을 형성한다.
보다 상세하게 설명하면, 상기 절연막 패턴(108), 기판(100) 및 제1 스페이서들(114)의 표면 프로파일을 따라 제2 스페이서막(도시되지 않음)을 연속적으로 형성한다. 이때, 상기 제2 스페이서막은 산화물을 포함하며, 예컨대 중온 산화물(middle temperature oxide)을 포함할 수 있다.
이어서, 상기 제2 스페이서막을 이방성 식각하여, 상기 제1 스페이서들(114) 상에 제2 스페이서들(116)을 형성한다.
상기 제2 스페이서들(116)은 후속의 선택적 에피택시얼 성장(selective epitaxial growth) 공정 시, 에피택시얼 성장을 억제하는 기능을 수행한다.
도 5를 참조하면, 선택적 에피택시얼 성장 공정을 수행하여, 상기 제1 스페이서들(114) 및 제2 스페이서들(116)이 형성된 제1 개구(110)를 매립하는 예비 에피택시얼 실리콘막(118)을 형성한다.
상기 예비 에피택시얼 실리콘막(118)을 형성하는 공정은, 상기 기판(100)을 시드(seed)로 사용하여, 실리콘을 포함하는 소스(source)를 이용하여 수행된다.
이때, 상기 예비 에피택시얼 실리콘막(118)은 상기 기판(100)의 구조와 실질적으로 동일한 구조를 가지며, 본 실시예에 따르면 상기 예비 에피택시얼 실리콘 막(118)을 단결정 구조를 갖는다. 또한, 상기 예비 에피택시얼 실리콘막(118)은 상기 기판(100)에 도핑된 불순물과 실질적으로 동일한 제1 도전형을 갖는 불순물을 포함한다.
상세하게 도시되어 있지는 않지만, 상기 선택적 에피택시얼 성장 공정을 수행하는 동안, 상기 기판(100) 표면에 형성된 불순물 영역(112)이 상기 예비 에피택시얼 실리콘막(118) 하부 일부로 확산될 수 있다.
한편, 상기 제1 개구(110)를 매립하는 예비 에피택시얼 실리콘막(118)의 상부면은 도 5에 도시된 바와 같이 균일하지 않다. 이는 선택적 에피택시얼 성장 공정에 의한 예비 에피택시얼 실리콘막(118)이 수직 방향뿐만 아니라 수평 방향으로도 성장하기 때문이다.
도 6을 참조하면, 상기 예비 에피택시얼 실리콘막(118) 및 절연막 패턴(108) 상에 희생막(도시되지 않음)을 형성한다. 상기 희생막은 폴리실리콘(polysilicon)을 포함한다.
상기 절연막 패턴(108) 상부면을 노출시키도록 상기 희생막 및 예비 에피택시얼 실리콘막(118)의 일부를 식각하여 상기 절연막 패턴(108)과 실질적으로 동일한 상부면을 갖는 에피택시얼 실리콘막(120)을 형성할 수 있다.
도 7을 참조하면, 상기 에피택시얼 실리콘막(120)의 상부 일부를 식각하여, 상기 절연막 패턴(108)의 제2 산화막 패턴(106) 및 질화막 패턴(104) 측면에 형성된 제2 스페이서들(116) 상부 부위를 노출시키는 제2 개구(128)를 생성시킨다.
이어서, 상기 에피택시얼 실리콘막(120)으로 상기 에피택시얼 실리콘막(120) 에 도핑된 제1 도전형의 불순물과 실질적으로 반대되는 제2 도전형의 불순물을 주입하고 확산시켜, 제2 도전형 불순물을 포함하는 하부(122)와, 제1 도전형 불순물을 포함하는 상부(124)를 포함하는 다이오드(diode, 126)를 형성한다. 상기 다이오드(126)는 이후 형성되는 반도체 소자의 스위칭 소자로 기능할 수 있다.
이때, 상기 다이오드(126)는 실리콘을 포함하고 있어, 상기 다이오드(126) 표면 부위에 자연 산화막(native oxide layer, 130)이 생성된다.
도 8을 참조하면, 상기 다이오드(126) 표면에 생성된 자연 산화막(130)을 제거하기 위하여 세정 공정을 수행한다.
상기 세정 공정은 희석된 불산(diluted HF)을 이용하는 일차 세정과, 불화 암모늄(NH4F), 불산(HF) 및 물(H2O)을 포함하는 LAL 용액을 이용하는 이차 세정을 포함한다.
일차 세정은 상기 다이오드(126) 표면에 생성된 자연 산화막(130)을 제거하기 위하여 수행되며, 그 시간이 종래 6초에서 48초로 증가시켜, 상기 자연 산화막(130)을 보다 확실하게 제거할 수 있다. 이 경우, 상기 일차 세정의 시간을 증가시켰음에도 불구하고, 상기 절연막 패턴(108)을 식각되지 않는다. 이는 상기 질화물을 포함하는 제1 스페이서들(114)이 상기 희석된 불산의 침투를 억제하기 때문이다.
이차 세정은 상기 제2 스페이서들(116)의 상부 일부를 제거하기 위하여 수행된다. 물론, 제2 스페이서들(116)은 상기 일차 세정을 수행하는 동안에도 제거된 다. 상기 이차 세정 시에서는 상기 다이오드(126) 상부 측면에 형성된 제2 스페이서들(116)의 일부가 제거된다. 즉, 상기 이차 세정을 수행한 후, 상기 다이오드(126) 상부와 제1 스페이서들(114) 사이에는 갭들(gaps, 132)이 생성될 수 있다. 상기 갭들(132)의 기능에 대해서는 이후에 상세하게 설명하기로 한다.
상기 일차 세정 및 이차 세정을 수행하는 동안 상기 제2 개구(128)에 의해 노출된 제2 스페이서들(116)을 제거되고, 상기 이차 세정에 의해 상기 다이오드(126) 양측 제2 스페이서들(116) 일부가 식각될 수 있다.
상기와 같이 세정 공정을 강화함으로써, 자연 산화막(130)을 실질적으로 보다 확실하게 제거할 수 있다. 또한, 세정 공정을 강화하여도 절연막 패턴(108) 측면이 식각되지 않아, 후속 공정에서 형성되는 하부 전극이 목적하는 선폭을 가질 수 있다.
도 9를 참조하면, 상기 다이오드(126) 상에 오믹막(ohmic layer, 134)을 형성한다.
상기 오믹막(134)은 금속 실리사이드(metal silicide)를 포함하며, 예컨대, 코발트 실리사이드(CoxSiy)를 포함할 수 있다.
상기 오믹막(134)은 금속 소스를 주입하여 열처리함으로써, 다이오드(126)의 실리콘과 반응함으로써 형성되는데, 이 경우, 상기 금속은 다이오드(126) 양단의 실리콘들과 더욱 용이하게 반응하여, 상기 오믹막(134)의 양단이 중심 부위보다 두꺼운 두께를 갖게 된다.
따라서, 본 실시예에서 상기 다이오드(126) 양측에 갭들(132)에 의해 상기 오믹막(134)은 중심 부위 및 양단의 표면 평탄도가 실질적으로 동일할 수 있다. 이로써, 상기와 같은 상부면이 평탄한 오믹막(134)은 저항이 낮아, 상기 오믹막(134)을 포함하는 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 10을 참조하면, 상기 제1 스페이서들(114) 상에 질화물을 포함하는 제3 스페이서들(136)을 형성한다.
보다 상세하게 설명하면, 상기 제3 스페이서들(136)은 오믹막(134), 절연막 패턴(108) 및 제1 스페이서들(114)의 표면 프로파일을 따라 제3 스페이서막(도시되지 않음)을 연속적으로 형성한다. 이때, 상기 제3 스페이서막은 질화물을 포함하며, 예컨대 실리콘 질화물을 포함할 수 있다.
이어서, 상기 제3 스페이서막을 이방성 식각하여, 상기 제1 스페이서들(114) 상에 제3 스페이서들(136)을 형성한다. 상기 제3 스페이서들(136)을 형성함으로써, 상기 제2 개구(128)로부터 상기 제2 개구(128)보다 작은 폭을 갖는 제3 개구(138)가 생성된다.
도 11을 참조하면, 상기 제3 개구(138)를 매립하도록 하부 전극막(도시되지 않음)을 형성한다. 상기 하부 전극막은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
이어서, 상기 하부 전극막의 상부, 제1 스페이서들(114) 상부, 제3 스페이서들(136) 상부 및 절연막 패턴(108)의 제2 산화막 패턴(106)을 식각하여 하부 전극(140)을 형성한다. 이 경우, 상기 절연막 패턴(108)의 질화막 패턴(104)의 상부 일부가 제거될 수 있다.
상기 절연막 패턴(108)의 질화막 패턴(104) 및 제3 마스크는 상기 하부 전극(140) 사이를 절연하는 기능을 수행하게 된다. 그리고, 상기 절연막 패턴(108)의 제1 산화막 패턴(102)은 상기 다이오드(126) 및 오믹막(134) 사이를 절연하는 기능을 수행한다.
상기 하부 전극(140)은 상부 및 하부가 실질적으로 동일한 선폭을 가질 수 있다. 이는 상기 세정 공정 시, 절연막 패턴(108)이 제1 스페이서들(114)에 의해 식각되지 않아, 실질적으로 수직된 프로파일을 갖는 절연막 패턴(108) 및 제1 스페이서들(114) 상에 형성된 제3 스페이서들(136) 사이 제3 개구(138)를 매립하여 형성되기 때문이다. 또한, 선폭이 다른 제3 스페이서들(136) 상부, 제1 스페이서들(114) 상부 및 하부 전극막 상부를 제거함으로써, 실질적으로 동일한 선폭을 갖는 하부 전극(140)을 형성할 수 있다.
도 12를 참조하면, 상기 하부 전극(140) 상에 상변화층(phase change layer, 도시되지 않음) 및 상부 전극막(도시되지 않음)을 순차적으로 형성한다.
이어서, 상기 상부 전극막 및 상변화층을 패터닝하여, 상기 하부 전극 상에 상부 전극(144) 및 상변화층 패턴(142)을 형성한다.
이로써, 상기 다이오드(126) 및 오믹막(134) 상에 하부 전극(140), 상변화층 패턴(142) 및 상부 전극(144)이 형성된 상변화 소자를 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 절연막 패턴 상에 질화물을 포함하는 제1 스페이서들 및 산화물을 포함하는 제2 스페이서들을 형성함 으로써, 세정 공정 시, 제1 스페이서들에 의해 절연막 패턴측면이 식각되는 것을 억제할 수 있다. 이로써, 목적하는 선폭을 갖는 하부 전극을 형성할 수 있다.
또한, 희석된 불산 용액을 이용한 일차 세정 및 LAL 용액을 이용한 이차 세정을 수행함으로써, 상기 다이오드 양측에 갭들을 형성하며, 이후 형성되는 오믹막이 평탄한 표면을 가질 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 기판을 부분적으로 노출시키는 개구를 한정하며, 상기 기판의 내부로부터 상기 기판 표면보다 돌출되도록 연장되는 절연막 패턴(isolation layer pattern)을 형성하는 단계;
    상기 절연막 패턴의 측면에 질화물을 포함하는 제1 스페이서들(spacers)을 형성하는 단계;
    상기 제1 스페이서들 상에 산화물을 포함하는 제2 스페이서들을 형성하는 단계;
    상기 개구의 일부를 매립하도록 상기 노출된 기판 상에 에피택시얼 실리콘막(epitaxial silicon layer)을 형성하는 단계;
    상기 에피택시얼 실리콘막의 표면에 생성된 자연 산화막(native oxide layer)을 제거하기 위하여 세정하는 단계; 및
    상기 에피택시얼 실리콘막 상에 오믹막(ohmic layer)을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  2. 제1항에 있어서, 상기 개구에 의해 노출된 기판 표면 부위에 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제1항에 있어서, 상기 에피택시얼 실리콘막은 제1 도전형을 갖는 불순물을 포함하는 하부와, 상기 제1 도전형과 반대의 제2 도전형을 갖는 불순물을 포함하는 상부를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제1항에 있어서, 상기 에피택시얼 실리콘막 상에 생성된 자연 자연막을 제거하기 위하여 세정 공정을 수행하는 동안, 상기 제2 스페이서들의 상부 일부가 식각되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제1항에 있어서, 상기 절연막 패턴은 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴이 순차적으로 적층된 다층 구조를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제5항에 있어서, 상기 에피택시얼 실리콘막을 형성하는 단계는,
    상기 개구에 의해 노출된 기판 상에, 상기 개구를 매립하는 예비 에피택시얼 실리콘막을 형성하는 단계;
    상기 예비 에피택시얼 실리콘막 및 절연막 패턴 상에 희생막을 형성하는 단계;
    상기 절연막 패턴의 상부면이 노출되도록 상기 희생막 및 예비 에피택시얼 실리콘막의 상부를 연마하는 단계; 및
    상기 상부가 연마된 예비 에피택시얼 실리콘막의 상부 일부를 식각하여, 상기 절연막 패턴의 제1 산화막 패턴의 상부면과 동일한 높이의 상부면을 갖는 에피 택시얼 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제5항에 있어서, 상기 절연막 패턴의 질화막 패턴 및 제2 산화막 패턴 측면에 질화물을 포함하는 제3 스페이서들을 형성하는 단계;
    상기 제3 스페이서들 사이를 매립하는 하부 전극을 형성하는 단계; 및
    상기 하부 전극 상에 상변화 물질층 및 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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