CN106374036A - 电子设备及其制造方法 - Google Patents

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Abstract

本技术提供一种用于制造电子设备的方法。一种用于制造包括可变电阻元件的电子设备的方法，所述可变电阻元件包括：自由层，具有可变磁化方向；钉扎层，具有第一不可变磁化方向，且包括第一铁磁材料和介于第一铁磁材料之中的两个相邻第一铁磁材料之间的第一间隔件层；隧道阻障层，介于自由层与钉扎层之间；磁性校正层，具有与第一磁化方向反向平行的第二磁化方向；以及第三间隔件层，介于磁性校正层与钉扎层之间，且在磁性校正层与钉扎层之间提供反铁磁交换耦合。

Description

电子设备及其制造方法
相关申请的交叉引用
本专利文件要求2015年7月24日提交的申请号为10-2015-0104875的标题为“电子设备”的韩国专利申请的优先权，其全部内容通过引用其整体合并于此。
技术领域
本专利申请文件涉及一种存储电路或设备以及它们在电子设备或系统中的应用。
背景技术
近来，随着电子设备或电子装置趋向于小型化、低功耗、高性能、多功能等，存在对能够将信息储存在各种电子设备或装置(诸如计算机、便携式通信设备等)的电子设备的需求，且已经进行了这种电子设备的研究和开发。这种电子设备的示例包括能够使用根据所施加的电压或电流而在不同阻态之间切换的特性来储存数据的电子设备，并且可以以各种配置来实施，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等等。
发明内容
在本专利文件中所公开的技术包括存储电路或设备及其在电子设备或系统中的应用以及电子设备的各种实施方式，在这些实施方式中，电子设备包括半导体存储器，其能够改善可变电阻元件的特性。
在一个方面，一种用于制造包括可变电阻元件的电子设备的方法，所述可变电阻元件包括：自由层，形成在衬底之上且具有可变磁化方向；钉扎层，具有钉扎磁化方向；隧道阻障层，介于自由层与钉扎层之间；磁性校正层，具有与钉扎层的钉扎磁化方向相反的磁化方向以减小钉扎层所产生的杂散磁场的影响；以及间隔件层，介于磁性校正层与钉扎层之间，且在磁性校正层与钉扎层之间提供反铁磁交换耦合，其中，所述方法包括在形成间隔件层之前冷却衬底，以便在冷却的衬底之上形成间隔件层。
上述方法的实施方式可以包括以下实施方式中的一种或更多种。
冷却衬底是在第一温度范围内在第一级腔室中执行。第一温度范围是约0℃或更低。形成间隔件层是在具有比第一温度范围高的第二温度的第二级腔室中执行。第二温度是室温。形成自由层、形成钉扎层和形成磁性校正层中的至少一种是在具有比第一温度范围高的第二温度的第二级腔室中执行。第二温度是室温。形成自由层、形成钉扎层和形成磁性校正层中的至少一种是用旋转式沉积方法来执行。冷却的衬底起到抑制在间隔件层与磁性校正层之间或者在间隔件层与钉扎层产生混合层的作用。间隔件层包括金属非磁性材料。钉扎层和磁性校正层中的至少一种包括：多个铁磁材料和介于铁磁材料之中的两个相邻铁磁材料之间的间隔件，且该间隔件在两个相邻铁磁材料之间提供具有弹性磁体机制的交换耦合。铁磁材料之中最相邻于间隔件层的铁磁材料具有比剩余铁磁材料中的每个的厚度大的厚度。自由层、钉扎层和磁性校正层具有与自由层的表面垂直的磁化方向，且其中，钉扎层的磁化方向与磁性校正层的磁化方向反向平行。
在另一个方面，一种用于制造包括SAF(合成反铁磁)结构的电子设备的方法，SAF结构包括介于第一铁磁材料与第二铁磁材料之间的间隔件，所述方法可以包括：提供衬底；在第一温度下形成第一铁磁材料和第二铁磁材料中的至少一个；将衬底冷却到比第一温度低的第二温度；以及在冷却的衬底之上形成间隔件。
上述方法的实施方式可以包括以下实施方式中的一种或更多种。
第一温度是室温，且第二温度是约0℃或更低。形成间隔件是在比第二温度高的第三温度下执行。第三温度是室温。形成第一铁磁材料和第二铁磁材料中的至少一个是通过旋转式沉积方法来执行的。冷却的衬底起到抑制在间隔件层与第一铁磁材料和第二铁磁材料中的至少一个之间产生混合层的作用。间隔件包括金属非磁性材料。
在另一个方面，一种包括半导体存储器的电子设备，所述半导体存储器包括：自由层，具有可变磁化方向；钉扎层，具有第一不可变磁化方向，且包括第一铁磁材料和介于第一铁磁材料之中的两个相邻第一铁磁材料之间的第一间隔件层；隧道阻障层，介于自由层与钉扎层之间；磁性校正层，具有与第一磁化方向反向平行的第二磁化方向；以及第三间隔件层，介于磁性校正层与钉扎层之间，且在磁性校正层与钉扎层之间提供反铁磁交换耦合。
上述设备的实施方式可以包括以下实施方式中的一种或更多种。
每个第一铁磁材料具有第一磁化方向。第一间隔件层在第一铁磁材料之间提供具有弹性磁体机制的交换耦合。第一铁磁材料之中最相邻于第三间隔件层的第一铁磁材料具有比剩余第一铁磁材料中的每个的厚度大的厚度。磁性校正层包括多个第二铁磁材料和介于第二铁磁材料之中两个相邻第二铁磁材料之间的第二间隔件层。每个第二铁磁材料具有第二磁化方向。第二间隔件层在第二铁磁材料之间提供具有弹性磁体机制的交换耦合。第二铁磁材料之中最相邻于第三间隔件层的第二铁磁材料具有比剩余第二铁磁材料中的每个的厚度大的厚度。第一间隔件层、第二间隔件层和第三间隔件层中的至少一个包括金属非磁性材料。电子设备还包括混合层，所述混合层形成在自由层、钉扎层、隧道阻障层、磁性校正层和第三间隔件层之中的任意两个相邻层之间的交界面处，其中，形成在第三间隔件层与钉扎层之间的交界面处的混合层的厚度或者形成在第三间隔件层与磁性校正层之间的交界面处的混合层的厚度比其他混合层中的每个的厚度小。第三间隔件层与钉扎层之间的交界面处的粗糙度或者第三间隔件层与磁性校正层之间的交界面的粗糙度小于另一交界面的粗糙度。自由层、钉扎层和磁性校正层分别具有与这些层的表面垂直的磁化方向。
在另一个方面，一种包括半导体存储器的电子设备，所述半导体存储器包括：自由层，具有可变磁化方向；钉扎层，具有钉扎的第一磁化方向；隧道阻障层，介于自由层与钉扎层之间；磁性校正层，具有与第一磁化方向反向平行的第二磁化方向，且包括多个第二铁磁材料和介于这些第二铁磁材料之中两个相邻第二铁磁材料之间的第二间隔件层；以及第三间隔件层，介于磁性校正层与钉扎层之间，且在磁性校正层与钉扎层之间提供反铁磁交换耦合。
上述设备的实施方式可以包括以下实施方式中的一种或更多种。
每个第二铁磁材料具有第二磁化方向。第二间隔件层在第二铁磁材料之间提供具有弹性磁体机制的交换耦合。第二铁磁材料之中最相邻于第三间隔件层的第二铁磁材料具有比剩余第二铁磁材料中的每个的厚度大的厚度。
在另一个方面，一种包括半导体存储器的电子设备，所述半导体存储器包括：衬底；MTJ(磁隧道结)结构，形成在衬底之上且包括具有可变磁化方向的自由层、具有不可变磁化方向的钉扎层以及形成在自由层与钉扎层之间的隧道阻障层；磁性校正层，面对MTJ结构的钉扎层且具有允许减小由钉扎层产生的磁场的影响的磁化方向；以及间隔件层，形成在钉扎层与磁性校正层之间且具有等于或小于0.3nm的RMS(均方根)粗糙度。
上述设备的实施方式可以包括以下实施方式中的一种或更多种。
在钉扎层与磁性校正层之间提供交换耦合，使钉扎层和磁性校正层足以保持沿磁化方向的反向平行状态。在钉扎层与磁性校正层之间提供交换耦合，使钉扎层足以保持垂直各向异性。在钉扎层与磁性校正层之间提供比在间隔件层具有大于0.3nm的RMS粗糙度时产生的交换耦合大的交换耦合。与在间隔件层具有大于0.3nm的RMS粗糙度时相比，该交换耦合提供增加30％的交换耦合常数Jex。与在间隔件层具有大于0.3nm的RMS粗糙度时相比，钉扎层具有具有较小的厚度。自由层和钉扎层包括铁磁材料。磁性校正层包括铁磁材料。钉扎层和磁性校正层中的至少一个包括：铁磁材料；以及介于两个相邻铁磁材料之间的间隔件。
在另一个方面，一种包括半导体存储器的电子设备，所述半导体存储器包括：衬底；SAF(合成反铁磁)结构，形成在衬底之上且包括第一铁磁材料、第二铁磁材料和形成在第一铁磁材料与第二铁磁材料之间的间隔件层，其中间隔件层具有等于或小于0.3nm的RMS(均方根)粗糙度。
上述设备的实施方式可以包括以下实施方式中的一种或更多种。
第一铁磁材料与第二铁磁材料之间的交换耦合足够强，使得第一铁磁材料保持与第二铁磁材料的反向平行状态。第一铁磁材料与第二铁磁材料之间的交换耦合比在间隔件层具有大于0.3nm的RMS粗糙度时产生的交换耦合强。与间隔件层具有大于0.3nm的RMS粗糙度时相比，SAF结构具有较小的尺寸。
电子设备还可以包括微处理器，所述微处理器包括：控制单元，被配置为接收包括来自微处理器外部的命令的信号，以及执行命令的提取、解码或控制微处理器的信号的输入或输出；操作单元，被配置为基于控制单元解码命令的结果来执行操作；以及存储单元，被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址，其中，半导体存储器是微处理器中的存储单元的部件。
电子设备还可以包括处理器，所述处理器包括：核心单元，被配置为基于从处理器外部输入的命令而通过使用数据来执行与所述命令相对应的操作；高速缓冲存储单元，被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传送数据，其中，半导体存储器是处理器中的高速缓冲存储单元的部件。
电子设备还可以包括处理系统，所述处理系统包括：处理器，被配置为对由处理器接收到的命令解码，以及基于解码命令的结果来控制对信息的操作；辅助存储器件，被配置为储存用于对命令解码的程序和信息；主存储器件，被配置为调用和储存来自辅助存储器件的程序和信息，使得处理器在运行程序时能够使用程序和信息来执行操作；以及接口设备，被配置为在处理器、辅助存储器件和主存储器件中的至少一个与外部之间执行通信，其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的部件。
电子设备还可以包括数据储存系统，所述数据储存系统包括：储存设备，被配置为储存数据，并且无论电源如何都保存储存的数据；控制器，被配置为根据从外部输入的命令来控制将数据输入至储存设备以及从储存设备输出数据；临时储存设备，被配置为临时地储存在储存设备与外部之间交换的数据；以及接口，被配置为在储存设备、控制器和临时储存设备中的至少一个与外部之间执行通信，其中，半导体存储器是数据储存系统中的储存设备或临时储存设备的部件。
电子设备还可以包括存储系统，所述存储系统包括：存储器，被配置为储存数据，并且无论电源如何都保存储存的数据；存储器控制器，被配置为根据从外部输入的命令来控制将数据输入至存储器以及从存储器输出数据；缓冲存储器，被配置为缓存在存储器与外部之间交换的数据；以及接口，被配置为在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间执行通信，其中，半导体存储器是存储系统中的存储器或缓冲存储器的部件。
在附图、说明书和权利要求中更加详细地描述了这些和其他方面、实施方式和相关优点。
附图说明
图1是图示根据本公开的一个实施方式的示例性可变电阻元件的剖视图。
图2是图示用于制造图1所示的可变电阻元件的方法的一个示例的剖视图。
图3是根据衬底温度的间隔件层的粗糙度的RMS(均方根)值的图。
图4是图示图2所示的间隔件层根据沉积温度的交换耦合常数Jex的示图。
图5是图示根据本公开的另一个实施方式的示例性可变电阻元件的剖视图。
图6是图示根据本公开的一个实施方式的示例性存储器件及其制造方法的剖视图。
图7是图示根据本公开的另一个实施方式的存储器件及其制造方法的剖视图。
图8是图示图1所示的钉扎层、间隔件层和磁性校正层的示例的剖视图。
图9是实现基于本公开技术的存储电路的微处理器的配置图的示例。
图10是实现基于本公开技术的存储电路的处理器的配置图的示例。
图11是实现基于本公开技术的存储电路的系统的配置图的示例。
图12是实现基于本公开技术的存储电路的数据储存系统的配置图的示例。
图13是实现基于本公开技术的存储电路的存储系统的配置图的示例。
具体实施方式
以下参照附图来详细描述本公开技术的各种示例和实施方式。
附图可能不一定成比例，在某些情况下，可以放大附图中的至少一些结构的比例以清楚地说明所述示例或实施方式的特定特征。在附图或描述中呈现具有多层结构中的两层或更多层的特定示例中，这些层的相对位置关系或所示层的布置顺序反映了所述示例或所示示例的特定实施方式，而这些层的不同的相对位置关系或布置顺序可以是可能的。另外，所述或所示的多层结构的示例可以不反映在特定多层结构中存在的所有层(例如，一个或更多个额外层可以存在于两个所示层之间)。作为特定示例，当所述或所示多层结构中的第一层被称为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层不仅可以直接形成在第二层或衬底上，还可以表示一个或更多个其他的中间层可以存在于第一层和第二层或衬底之间的结构。
图1是图示根据本公开的一个实施方式的示例性可变电阻元件的剖视图。
参见图1，根据本公开的一个实施方式的可变电阻元件100可以包括：下层110；自由层120，具有可变磁化方向且设置在下层110之上；隧道阻障层130，设置在自由层120之上；钉扎层140，具有钉扎磁化方向且设置在隧道阻障层130之上；间隔件层150，设置在钉扎层140之上；磁性校正层160，设置在间隔件层150之上；以及覆盖层170，设置在磁性校正层160之上。这里，自由层120、钉扎层140和形成在自由层120与钉扎层140之间的隧道阻障层130可以被称为MTJ(磁隧道结)结构。
在MTJ结构中，由于自由层120的磁化方向可变，因此自由层120实际上可以根据其磁化方向储存不同的数据，且自由层120可以被称为储存层等。自由层120的磁化方向可以通过自旋转移力矩来改变。由于钉扎层140的磁化方向是钉扎的，因此钉扎层140可以与自由层120相比较，且可以被称为参考层等。隧道阻障层130可以通过在写入操作期间隧穿电子来改变自由层120的磁化方向。自由层120和钉扎层140可以分别具有与自由层120的顶表面和钉扎层140的顶表面垂直的磁化方向。例如，如箭头所示，自由层120的磁化方向可以在向下的方向与向上的方向之间改变，而钉扎层140的磁化方向可以固定为向上的方向。
根据被施加至可变电阻元件100的电压或电流，自由层120的磁化方向可以改变，以与钉扎层140的磁化方向平行或反向平行。结果，可变电阻元件100可以在低电阻状态与高电阻状态之间切换来储存不同的数据。以此方式，可变电阻元件100可以用作存储单元。
自由层120和钉扎层140中的每个可以具有包括铁磁材料的单层结构或多层结构。例如，自由层120和钉扎层140中的每个可以包括主要成分是Fe、Ni或Co的合金，诸如Co-Fe-B合金、Co-Fe-B-X合金(这里，X可以是Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt。)、Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金或Co-Ni-Pt合金等等。可选地，自由层120和钉扎层140中的每个可以包括Co/Pt或Co/Pd等的层叠结构，或者磁性材料与非磁性材料的交替层叠结构。隧道阻障层130可以包括绝缘氧化物，例如，MgO、CaO、SrO、TiO、VO或NbO等。
在一些实施方式中，可变电阻元件100还可以包括执行各种功能以改善MTJ结构的特性的一个或更多个额外层。在此实施方式中，可以在下层110、间隔件层150、磁性校正层160和遮盖层170中示范出额外的层，然而本公开不局限于此。
下层110可以用于改善设置在下层110之上的层(诸如，自由层120)的垂直磁各向异性等。下层110可以具有包括导电材料(诸如，金属或金属氮化物等)的单层结构或多层结构。
磁性校正层160可以用来抵消或减小由钉扎层140产生的杂散场的影响。在这种情况下，可以降低钉扎层140的杂散场对自由层120的影响，使得减小自由层120中的偏置磁场。磁性校正层160可以具有与钉扎层140的磁化方向反向平行的磁化方向。在此实施方式中，当钉扎层140具有向上的磁化方向时，磁性校正层160可以具有向下的磁化方向。相反地，当钉扎层140具有向下的磁化方向时，磁性校正层160可以具有向上的磁化方向。磁性校正层160可以具有包括铁磁材料的单层结构或多层结构。
间隔件层150可以介于磁性校正层160与钉扎层140之间且用来提供磁性校正层160与钉扎层140之间的反铁磁交换耦合。间隔件层150可以包括金属非磁性材料，例如，Cr、Ru、Ir或Rh等。
在将可变电阻元件100图案化的期间，覆盖层170可以发挥硬掩模的作用，且包括诸如金属等的各种导电材料。
同时，随着包括上述的可变电阻元件100的半导体器件的集成度增加，供可变电阻元件100用的面积变小。在这种情况下，为了保持磁性校正层160对钉扎层140的影响，磁性校正层160的厚度趋向于增加。然而，增加磁性校正层160的厚度可能导致可变电阻元件100的图案化变得困难。作为减小由钉扎层140所产生的杂散磁场的另一种方法，可以减小钉扎层140的厚度。然而，该方法导致钉扎层140的垂直各向异性减弱。
按照上述问题，提供了下面的实施方式且下面的实施方式能用来在某种程度上缓解这些问题或降低不希望的效果。例如，即使在钉扎层140的厚度减小时，通过产生钉扎层140与磁性校正层160之间的强交换耦合，也可以使用公开的实施方式来保持钉扎层140的垂直各向异性。这是基于钉扎层140的垂直各向异性与磁性校正层160的交换耦合成正比。因此，可以保持钉扎层140的磁化方向和磁性校正层160的磁化方向的反向平行状态。以此方式，可以减小钉扎层140的厚度。因此，在不增加磁性校正层160的厚度的情况下，可以充分地降低自由层120的偏置磁场。另外，钉扎层140与磁性校正层160之间的强交换耦合可以导致省略额外的初始化过程(用于使钉扎层140的磁化方向反向平行于磁性校正层160的磁化方向且防止在自由层120切换期间切换钉扎层140的错误。
将参照图2详细解释用于产生钉扎层140与磁性校正层160之间的强交换耦合的方法。
图2是图示用于制造图1的可变电阻元件的方法的一个示例的剖视图。
参见图2，首先，可以在衬底(未示出)之上顺序地沉积下层110、自由层120、隧道阻障层130和钉扎层140(S201)。
这里，可以通过使用PVD(物理气相沉积)工艺来形成包括铁磁材料的自由层120和钉扎层140。由于铁磁材料通常包含或包括各种元素，因此在用于形成自由层120和钉扎层140的PVD工艺中，可以使用具有小尺寸的各种靶材，且可以在旋转衬底时沉积自由层120和钉扎层140。另外，可以在较高温度下(例如，在室温级腔室中)执行用于形成自由层120和钉扎层140的PVD工艺。在使用低温级腔室(例如，在-100℃或更低温度)的情况下，可能会存在工艺局限(诸如难以执行旋转式沉积)。
随后，可以将沉积有下层110、自由层120、隧道阻障层130和钉扎层140的衬底转移到较低温度级别的腔室，例如，0℃或更低的温度。通过这么做，可以冷却衬底(S203)。
接着，可以在冷却的衬底之上沉积间隔件层150(S205)。
可以通过PVD工艺形成间隔件层150。这里，可以在冷却的衬底处在低温级腔室的状态下，执行间隔件层150的沉积。可选地，在冷却的衬底被转移到室温级腔室之后，可以执行间隔件层150的沉积。由于衬底的温度即使在冷却的衬底被转移到室温级腔室之后也可以保持给定时间，甚至在衬底被转移到室温级腔室之后执行间隔件层150的沉积，因此可以在室温级腔室中保持在冷却状态的衬底之上沉积间隔件层150。在冷却的衬底被转移到室温级腔室之后沉积间隔件层150的情况下，可以执行沉积工艺而没有任何工艺局限例如，也可以在室温级腔室中执行旋转式沉积。
随后，可以在间隔件层150之上顺序地沉积磁性校正层160和覆盖层170(S207)。
这里，可以通过使用PVD工艺利用旋转式沉积方法来形成包括铁磁材料的磁性校正层160。可以在室温级腔室中执行磁性校正层160的沉积。当在低温级腔室中沉积间隔件层150时，可以在将衬底转移到室温级腔室之后执行磁性校正层160的沉积。在这种情况下，可以在冷却的衬底保持在室温级腔室的状态下或者在衬底的温度增加而未保持冷却状态的状态下，沉积磁性校正层160。
接着，可以通过将沉积的下层110、自由层120、隧道阻障层130、钉扎层140、间隔件层150、磁性校正层160和覆盖层170图案化，来形成可变电阻元件100(S209)。在一些实施方式中，可变电阻元件100形成为如图1所示的柱状。
如上所述，当在冷却的衬底之上沉积间隔件层150时，钉扎层140与磁性校正层160之间的交换耦合可以变强。这是由于以下事实造成的，即：在间隔件层150的沉积期间溅射的电子在达到钉扎层140的上部(例如，顶部)时具有低的热能。因此，可以抑制在间隔件层150与钉扎层140之间的交界面处产生混合层或交界面层，且可以降低另一交界面层或混合层处(间隔件层150与钉扎层140之间的交界面)的粗糙度，由此防止磁性特性的劣化。
一般而言，混合层或交界面层产生在可变电阻元件100中在彼此相邻的任意两层的交界面处。在本公开技术的一些实施方式中，形成在间隔件层150与钉扎层140之间的交界面处的混合层具有比室温下沉积的两个相邻层之间的交界面处所形成的其它混合层的厚度和粗糙度小的厚度和粗糙度。例如，形成在间隔件层150与钉扎层140的交界面处的混合层具有比形成在隧道阻障层130与钉扎层140之间的交界面处的混合层的厚度和粗糙度小的厚度和粗糙度。
图3示出间隔件层的粗糙度的RMS(均方根)值根据其上形成有混合层的衬底温度的图。如图3所示，当晶片被冷却到较低的温度(例如，低于0℃)，与晶片未冷却时间隔件层150的层粗糙度相比，间隔件层150具有较小的粗糙度。例如，进行的测试示出了这样形成的间隔件层的RMS(均方根)粗糙度可以等于或小于0.3nm。在具有冷却衬底的条件下，间隔件层150的形成产生不太粗糙的表面(随后在其上形成有磁性校正层160)。因而，该条件通常减小间隔件层150和磁性校正层160两者的层粗糙度。在制造期间通过冷却衬底实现的这种减小的层粗糙度可以导致磁性校正层160与钉扎层140之间的改善的交换耦合。
进行测试以示例性地展示钉扎层140与磁性校正层160之间的交换耦合在间隔件层150被沉积于冷却衬底之上时变强。图4是图示图2的间隔件层的交换耦合常数Jex根据沉积温度的图。
参见图4，情况1示出在没有冷却衬底的情况下，在室温级腔室中沉积了间隔件层150时被规范化的Jex值。
相反地，情况2示出在衬底转被移到低温级腔室且被冷却之后，在冷却衬底之上沉积间隔件层150时被规范化的Jex值。针对情况2，通过将低温级腔室的温度从0℃逐渐降低到约-220℃来冷却衬底之后，在冷却衬底之上沉积间隔件层150和磁性校正层160时，测量Jex值。从这个实验发现：当温度下降到约-215℃时，Jex值与低温级腔室的温度下降成比例地增加，然后，当温度为-215℃或更低时，Jex值变成饱和，不再下降。参见图3，与情况1相比，情况2的Jex值最大增加了30％。
因此，所进行的测试展示出：在制造期间冷却衬底能改善(1)间隔件层以及形成在该间隔件层上的磁性校正层的层粗糙度，以及(2)钉扎层与磁性校正层之间的合成的交换耦合强度二者。这种改善是可测量的，因而有利于获得改善的设备质量和数据储存性能。
在图1所示的实施方式中，下层110、自由层120、隧道阻障层130、钉扎层140、间隔件层150、磁性校正层160以及覆盖层170顺序地沉积在所示的衬底之上，且层的其它顺序也可以是可能的。如果隧道阻障层130介于自由层120与钉扎层140之间，且间隔件层150介于钉扎层140与磁性校正层160之间，则图1的层的层叠顺序可以改变。这将参照图5来示例性地描述。
图5是图示根据本公开的另一个实施方式的示例性可变电阻元件的剖视图。
参见图5，根据本公开的另一个实施方式的可变电阻元件可以包括：下层410、设置在下层410之上的磁性校正层460、设置在磁性校正层460之上的间隔件层450、设置在间隔件层450之上的钉扎层440、设置在钉扎层440之上的隧道阻障层430、设置在隧道阻障层430之上的自由层420、以及设置在自由层420之上的覆盖层470。
这里，下层410、自由层420、隧道阻障层430、钉扎层440、间隔件层450、磁性校正层460和覆盖层470可以由相同的材料形成或包括相同的材料，且执行分别与图1所示的下层110、自由层120、隧道阻障层130、钉扎层140、间隔件层150、磁性校正层160和覆盖层170相同的功能。此外，可以在其上形成有下层410和磁性校正层460的衬底被冷却的状态下，形成间隔件层450。因此，可以抑制在间隔件层450与磁性校正层460之间的交界面处的混合层，且可以减小间隔件层450与磁性校正层460之间的交界面处的粗糙度。
可以提供多个根据本公开的实施方式的可变电阻元件(例如，图1中的可变电阻元件100)，以形成单元阵列。单元阵列可以包括各种组件(诸如线、元件等)来驱动可变电阻元件100。这将参照图6和图7来示例性地描述。
图6是图示根据本公开的实施方式的存储器件及其制造方法的剖视图。
参照图6，本实施方式的存储器件可以包括衬底500、下接触520、可变电阻元件100和上接触550。衬底500可以包括控制访问可变电阻元件100所需的特定结构(未示出，例如，晶体管)。下接触520可以设置在衬底500之上，并且将可变电阻元件100的下端与衬底500的部分(例如，晶体管的漏极)耦接。上接触550可以设置在可变电阻元件100之上，并且将可变电阻元件100的上端与特定线(未示出，例如，位线)耦接。图6中的存储器件包括衬底500上的可变电阻元件100的阵列，其中示出了两个元件100作为示例。
以上存储器件可以通过以下过程来制造。
首先，可以提供其中形成有晶体管的衬底500，然后可以在衬底500之上形成第一层间电介质层510。随后，可以通过选择性刻蚀第一层间电介质层510以形成暴露衬底500的部分的孔，以及用导电材料填充所述孔而形成下接触520。然后，可以通过在第一层间电介质层510和下接触520之上形成针对每个可变电阻元件100的材料层，以及选择性地刻蚀所述材料层而形成可变电阻元件100(通常为多个元件100)。可以通过用绝缘材料填充可变电阻元件100之间的空间而形成第二层间电介质层530。然后，可以在可变电阻元件100与第二层间电介质层530之上形成第三层间电介质层540，然后可以形成穿透第三层间电介质层540并耦接至可变电阻元件100的上端的上接触550。
在该实施方式的存储器件中，包括在可变电阻元件100中的所有层可以具有彼此对准的侧壁。这是因为可变电阻元件100可以通过使用单个掩膜的刻蚀工艺而形成。
然而，与图6的实施方式不同，在一些实施方式中，可变电阻元件100的部分和可变电阻元件100的剩余部分可以被分别地图案化。这种设计在图7中示例性地示出。
图7是图示根据本公开的另一个实施方式的存储器件及其制造方法的剖视图。将主要描述与图6的实施方式的差别之处。
参照图7，在该实施方式的存储器件中，可变电阻元件100的部分(例如，下层110)可以具有与可变电阻元件100的剩余层的侧壁不对准的侧壁。下层110的侧壁可以与下接触620的侧壁(而不是可变电阻元件100的剩余层的侧壁)对准。
以上存储器件可以通过以下过程来制造。
首先，可以在衬底600之上形成第一层间电介质层610，然后可以通过选择性地刻蚀第一层间电介质层610来形成暴露衬底600的部分的孔H。然后，可以形成填充在孔H的下部中的下接触620。具体地，可以通过形成覆盖其中形成有孔H的所得结构的导电材料，以及通过例如回刻蚀过程来去除导电材料的部分直到导电材料具有目标高度而形成下接触620。然后，可以形成填充在孔H(其中形成有下接触620)的剩余空间中的下层110。具体地，可以通过形成包括轻金属且覆盖其中形成有下接触620的所得结构的材料层，以及执行平坦化过程(例如，CMP(化学机械抛光)过程)直到暴露第一层间电介质层610的顶表面来形成下层110。然后，可以通过形成除下层110以外的用于可变电阻元件100的剩余层的材料层，以及选择性地刻蚀所述材料层来形成可变电阻元件100的剩余部分。以下过程与图6的实施方式基本相同。
在该实施方式中，由于要被刻蚀以形成可变电阻元件100的厚度减少，因此可以降低刻蚀过程的难度。
在该实施方式中，描述了仅下层110填充在孔H中，但是其它实施方式也是可能的。例如，可变电阻元件100的另一额外部分也可以被填充在孔H中。
图8示出钉扎层140和磁性校正层160中的每个具有多层结构的另一实施方式。
图8是示出图1所示的钉扎层、间隔件层和磁性校正层的示例性剖视图。
参见图8，钉扎层140可以是合成的多层结构，且可以包括多个铁磁材料140A、140C、140E和140G以及介于两个相邻铁磁材料之间的间隔件140B、140D和140F。
这里，间隔件140B、140D和140F可以用来提供多个铁磁材料140A、140C、140E和140G之间的交换耦合，且可以由金属非磁性材料形成或者包括金属非磁性材料。
多个铁磁材料140A、140C、140E和140G可以通过彼此的交换耦合而具有垂直的磁化特性。这里，这种交换耦合可以是具有弹性磁体机制(spring magnet mechanism)的交换耦合。因此，多个铁磁材料140A、140C、140E和140G可以具有相同的磁化方向，例如，向上的磁化方向。即，钉扎层140可以包括多个铁磁材料140A、140C、140E和140G，但用作单个的磁偶极子。
相似地，磁性校正层160可以是合成的多层结构且可以包括多个铁磁材料160A、160C、160E和160G以及介于两个相邻铁磁材料之间的间隔件160B、160D和160F。多个铁磁材料160A、160C、160E和160G可以通过具有弹性磁体机制的交换耦合而具有相同的磁化方向，例如，向下的磁化方向。
这里，钉扎层140中最相邻于间隔件层150的铁磁材料140A的厚度TA可以大于剩余铁磁材料140C、140E和140G的厚度。另外，磁性校正层160中最相邻于间隔件层150的铁磁材料160A的厚度TB可以大于剩余铁磁材料160C、160E和160G的厚度。原因在于，当钉扎层140和磁性校正层160形成为在这两个层140与160之间具有间隔件层时，钉扎层140与磁性校正层160之间的交换耦合主要发生在与间隔件层150最相邻的层之间，即，在铁磁材料140A与铁磁材料160A之间。
已经描述了各种实施方式，这允许增加钉扎层与磁性校正层之间的交换耦合常数Jex。通过增加交换耦合常数Jex，在具有可变电阻元件的电子设备中能提供各种技术优势。例如，由于钉扎层和磁性校正层的厚度可以减小，因此可以有助于可变电阻元件的图案化工艺，以及尽管厚度下降，也能满足可变电阻元件的所需特性。
另外，实施方式不限于应用其中在间隔件层的两侧上形成钉扎层和磁性校正层的结构。在制造其中两个铁磁材料分别形成在间隔件层的两侧上的合成反铁磁(“SAF”)结构的情况下，该实施方式可以用于增加两个铁磁材料之间的交换耦合。
因此，当在冷却的衬底之上形成间隔件层时，两个铁磁材料之间的交换耦合增大。关于间隔件层的粗糙度的RMS值的数据(图3所示)也可以应用于具有SAF结构的电子设备。在一些实施方式中，间隔件层具有等于或小于0.3nm的RMS(均方根)粗糙度。
通过在冷却的衬底之上形成间隔件层，交换耦合变得足够强，使得磁性校正层与第一铁磁材料和第二铁磁材料中的至少一个保持反向平行状态。另外，交换耦合变得比在间隔件层具有大于0.3nm的RMS粗糙度时产生的交换耦合强。由于在SAF结构与磁性校正层之间提供强交换耦合，因此可以减小SAF结构的厚度。因此，与间隔件层具有大于0.3nm的RMS粗糙度时相比，SAF结构具有较小的尺寸。
根据上述实施方式的制造电子设备的方法，可以改善可变电阻元件的特性。
可以在设备或系统的范围内使用基于本公开技术的以上和其它存储电路或半导体器件。图9-图13提供能实施本文公开的存储电路的设备或系统的一些示例。
图9是实施基于本公开的技术的存储电路的微处理器的配置图的一个示例。
参见图9，微处理器1000可以执行用于控制和调节从各种外部设备接收数据、处理数据和将处理结果输出到外部设备的一系列过程的任务。微处理器1000可以包括存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是在微处理器1000中储存数据的部件，如处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。除此之外，存储单元1010可以包括各种寄存器。存储单元1010可以执行临时储存操作单元1020要对其执行操作的数据、执行操作的结果数据、以及执行操作的数据被储存的地址的功能。
存储单元1010可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储单元1010可以包括：自由层，具有可变的磁化方向；钉扎层，具有第一不可变磁化方向且包括第一铁磁材料和介于第一铁磁材料之中的两个相邻第一铁磁材料之间的第一间隔件层；隧道阻障层，介于自由层与钉扎层之间；磁性校正层，具有与第一磁化方向反向平行的第二磁化方向；以及第三间隔件层，介于磁性校正层与钉扎层之间且提供磁性校正层与钉扎层之间的反铁磁交换耦合。由此，可以改善存储单元1010的存储单元特性。结果，可以改善微处理器1000的操作特性。
操作单元1020可以根据控制单元1030解码命令的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从微处理器1000的存储单元1010、操作单元1020和外部设备接收信号，执行命令的提取、解码，以及控制微处理器1000的信号的输入和输出，以及运行由程序表示的处理。
根据本实施方式的微处理器1000还可以额外地包括高速缓冲存储单元1040，其能够临时储存要从除存储单元1010以外的外部设备输入的数据或要被输出至外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050而与存储单元1010、操作单元1020和控制单元1030交换数据。
图10是实现基于本公开技术的存储电路的处理器的配置图的示例。
参照图10，处理器1100可以通过包括除微处理器的功能以外的各种功能来改善性能和实现多功能性，所述微处理器执行用于控制和调整从各种外部设备接收数据、处理数据和将处理结果输出至外部设备的一系列过程的任务。处理器1100可以包括用作微处理器的核心单元1110、用于临时储存数据的高速缓冲存储单元1120、以及用于在内部设备与外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元1111、操作单元1112和控制单元1113。
存储单元1111是处理器1100中储存数据的部件，如处理器寄存器或寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行临时储存操作单元1112要对其执行操作的数据、执行操作的结果数据以及执行操作的数据被储存的地址的功能。操作单元1112是处理器1100中执行操作的部件。操作单元1112可以根据控制单元1113解码命令的结果来执行四则算术运算或逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从处理器1100的存储单元1111、操作单元1112和外部设备接收信号，执行命令的提取、解码，控制处理器1100的信号的输入和输出，以及运行由程序表示的处理。
高速缓冲存储单元1120是临时储存数据的部件以补偿高速操作的核心单元1110与低速操作的外部设备之间在数据处理速度上的差异。高速缓冲存储单元1120可以包括一级储存部1121、二级储存部1122和三级储存部1123。一般而言，高速缓冲存储单元1120包括一级储存部1121、二级储存部1122，以及在需要大储存容量的情况下可以包括三级储存部1123。根据场合需要，高速缓冲存储单元1120可以包括更多数量的储存部。即是说，包括在高速缓冲存储单元1120中的储存部的数量可以根据设计而改变。一级储存部1121、二级储存部1122和三级储存部1123储存和区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，一级储存部1121的速度可以是最大的。高速缓冲存储单元1120的一级储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括根据实施方式的一个或更多个上述半导体器件。例如，高速缓冲存储单元1120可以包括：自由层，具有可变磁化方向；钉扎层，具有第一不可变磁化方向，且包括第一铁磁材料和介于第一铁磁材料之中的两个相邻第一铁磁材料之间的第一间隔件层；隧道阻障层，介于自由层与钉扎层之间；磁性校正层，具有与第一磁化方向反向平行的第二磁化方向；以及第三间隔件层，介于磁性校正层与钉扎层之间，且提供磁性校正层与钉扎层之间的反铁磁交换耦合。由此，可以改善高速缓冲存储单元1120的存储单元特性。结果，可以改善处理器1100的操作特性。
虽然在图10中示出了所有的一级储存部1121、二级储存部1122和三级储存部1123都被配置在高速缓冲存储单元1120的内部，但是要注意的是，所有的高速缓冲存储单元1120的一级储存部1121、二级储存部1122和三级储存部1123都可以配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间在数据处理速度上的差异。同时要注意的是，高速缓冲存储单元1120的一级储存部1121可以设置在核心单元1110的内部，而二级储存部1122和三级储存部1123可以配置在核心单元1110的外部来加强补偿数据处理速度的差异的功能。在另一个实施方式中，一级储存部1121和二级储存部1122可以设置在核心单元1110的内部，而三级储存部1123可以设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120与外部设备的部件，并且允许有效地传送数据。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或者经由总线接口1130连接。多个核心单元1110可以与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的一级储存部1121可以相应于多个核心单元1110的数量而配置在每个核心单元1110中，而二级储存部1122和三级储存部1123可以以通过总线接口1130共享的方式配置在多个核心单元1110的外部。一级储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一实施方式中，一级储存部1121和二级储存部1122可以相应于多个核心单元1110的数量而配置在每个核心单元1110中，而三级储存部1123可以以通过总线接口1130共享的方式配置在多个核心单元1110的外部。
根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，储存数据；通信模块单元1150，能够以有线方式或无线方式将数据传送至外部设备以及接收来自外部设备的数据；存储器控制单元1160，驱动外部存储设备；以及媒体处理单元1170，处理在处理器1100中处理的数据或者从外部输入设备输入的数据，以及将处理数据输出至外部接口设备等。此外，处理器1100可以包括各种各样的多个模块和设备。在这种情况下，添加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据，以及彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)和具有与以上提及的存储器类似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、或非型快闪存储器、与非型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们二者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线收发数据的各种设备等。无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带英特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下收发数据的各种设备等。
存储器控制单元1160用来管理和处理在处理器1100与根据不同通信标准来操作的外部储存设备之间传送的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小计算机系统接口)、RAID(独立盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备。
媒体处理单元1170可以处理在处理器1100中处理的数据，或者以图像、声音及其他形式从外部输入设备输入的数据，以及将数据输出至外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清音频设备(HD音频)、高清多媒体接口(HDMI)控制器等。
图11是实现基于本公开技术的存储电路的系统的配置图的示例。
参照图11，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以进行针对数据的一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络板、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器1210可以对输入的命令解码，以及处理针对储存在系统1200中的数据的操作、比较等，以及控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是这样一种储存器，其能够在运行程序时临时储存、调用和运行来自辅助存储器件1230的程序代码或数据，以及即使在电源中断时也能够保存存储内容。主存储器件1220可以包括根据实施方式的一个或更多个上述半导体器件。例如，主存储器件1220可以包括：自由层，具有可变磁化方向；钉扎层，具有第一不可变磁化方向且包括第一铁磁材料和介于第一铁磁材料之中的两个相邻第一铁磁材料之间的第一间隔件层；隧道阻障层，介于自由层与钉扎层之间；磁性校正层，具有与第一磁化方向反向平行的第二磁化方向；以及第三间隔件层，介于磁性校正层与钉扎层之间且提供磁性校正层与钉扎层之间的反铁磁交换耦合。由此，可以改善主存储器件1220的存储单元特性。结果，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，在电源中断时易失性存储器中的所有内容都被擦除。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而是可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，在电源中断时易失性存储器中的所有内容都被擦除。
辅助存储器件1230是用于储存程序代码或数据的存储器件。当辅助存储器件1230的速度比主存储器件1220慢时，辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施方式的一个或更多个上述半导体器件。例如，辅助存储器件1230可以包括：自由层，具有可变磁化方向；钉扎层，具有第一不可变磁化方向且包括第一铁磁材料和介于第一铁磁材料之中的两个相邻第一铁磁材料之间的第一间隔件层；隧道阻障层，介于自由层与钉扎层之间；磁性校正层，具有与第一磁化方向反向平行的第二磁化方向；以及第三间隔件层，介于磁性校正层与钉扎层之间且提供磁性校正层与钉扎层之间的反铁磁交换耦合。由此，可以改善辅助存储器件1230的存储单元特性。结果，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(见图10的附图标记1300)，诸如利用磁学的磁带、磁盘、利用光学的光盘、利用磁学和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据本实施方式的半导体器件，而是可以包括数据储存系统(见图10的附图标记1300)，诸如利用磁学的磁带、磁盘、利用光学的光盘、利用磁学和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
接口设备1240可以用来执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以是键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)、通信设备等。通信设备可以包括能与有线网络连接的模块、能与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线收发数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址联接(CDMA)、时分多址联接(TDMA)、频分多址联接(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带网络(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下收发数据的各种设备等。
图12是实施基于本公开技术的存储电路的数据储存系统的配置图的示例。
参见图12，数据储存系统1300可以包括：储存设备1310，作为用于储存数据的组件而具有非易失性特性；控制器1320，控制储存设备1310；接口1330，用于与外部设备连接；以及临时储存设备1340，用于临时储存数据。数据储存系统1300可以是诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用盘(DVD)、固态盘(SSD)等盘型，以及诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的卡型。
储存设备1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等。
控制器1320可以控制储存设备1310与接口1330之间的数据交换。为此，控制器1320可以包括用于对经由接口1330从数据储存系统1300外部输入的命令执行操作、处理的处理器1321。
接口1330用来执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡型的情况下，接口1330可以与用在以下设备中的接口兼容，诸如：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者可以与用在与上述设备相似的设备中的接口兼容。在数据储存系统1300是盘型的情况下，接口1330可以与以下接口兼容，诸如：IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者可以与上述接口类似的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
临时储存设备1340能临时地储存数据，用于根据与外部设备、控制器和系统交互的多样化和高性能而在接口1330与储存设备1310之间高效地传送数据。用于临时储存数据的临时储存设备1340可以包括根据实施方式的上述半导体器件中的一个或更多个。临时储存设备1340可以包括：自由层，具有可变磁化方向；钉扎层，具有第一不可变磁化方向且包括第一铁磁材料和介于第一铁磁材料之中的两个相邻第一铁磁材料之间的第一间隔件层；隧道阻障层，介于自由层与钉扎层之间；磁性校正层，具有与第一磁化方向反向平行的第二磁化方向；以及第三间隔件层，介于磁性校正层与钉扎层之间，且提供磁性校正层与钉扎层之间的反铁磁交换耦合。由此，可以改善储存设备1310或临时储存设备1340的存储单元特性。结果，可以改善数据储存系统1300的操作特性和数据储存特性。
图13是实施基于本公开技术的存储电路的存储系统的配置图的示例。
参见图13，存储系统1400可以包括作为用于储存数据的组件而具有非易失性特性的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的卡型。
用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储器1410可以包括：自由层，具有可变磁化方向；钉扎层，具有第一不可变磁化方向且包括第一铁磁材料和介于第一铁磁材料之中的两个相邻第一铁磁材料之间的第一间隔件层；隧道阻障层，介于自由层与钉扎层之间；磁性校正层，具有与第一磁化方向反向平行的第二磁化方向；以及第三间隔件层，介于磁性校正层与钉扎层之间且提供磁性校正层与钉扎层之间的反铁磁交换耦合。由此，可以改善存储器1410的存储单元特性。结果，可以改善存储系统1400的操作特性和存储特性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括用于对经由接口1430从存储系统1400的外部输入的命令执行操作和处理的处理器1421。
接口1430用来执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与用在以下设备中的接口兼容，诸如：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者与用在与上述设备相似的设备中的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，用于根据与外部设备、存储器控制器和存储系统交互的多样化和高性能而在接口1430与存储器1410之间高效地传送数据。例如，用于临时储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：自由层，具有可变磁化方向；钉扎层，具有第一不可变磁化方向且包括第一铁磁材料和介于第一铁磁材料之中的两个相邻第一铁磁材料之间的第一间隔件层；隧道阻障层，介于自由层与钉扎层之间；磁性校正层，具有与第一磁化方向反向平行的第二磁化方向；以及第三间隔件层，介于磁性校正层与钉扎层之间且提供磁性校正层与钉扎层之间的反铁磁交换耦合。由此，可以改善缓冲存储器1440的存储单元特性。结果，可以改善存储系统1400的操作特性和存储特性。
另外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及可以包括具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而是可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及可以包括具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
基于本文件中公开的存储器件的图9至图13中的电子设备或系统的上述示例中的特征可以实现在各种设备、系统或应用中。一些示例包括移动电话或其它便携式通信设备、平板电脑、笔记本电脑或膝上计算机、游戏机、智能电视机、电机机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信能力的手表或其它可穿戴设备。
尽管本专利文件包含许多具体细节，但是这些细节不应理解为对任何发明或要求保护的范围的限制，而是作为针对特定发明的特定实施例的特征的描述。本申请文件中，在各个实施例的上下文中描述的某些特征还可以结合单个实施例来实施。相反地，在单个实施例上下文中描述的各个特征还可以在多个实施例中单独地实施或以任何合适的子组合来实施。另外，尽管特征之前可能被描述为用作某些组合，甚至最初这样被要求保护，但是来自要求保护的组合中的一个或更多的特征在一些情况下可能从该组合中被去除，并且该要求保护的组合可以涉及子组合或者子组合的变体。
类似地，尽管在附图中以特定的顺序描绘了操作，但是这不应理解为需要以所示顺序或顺序次序来执行这些操作，或者不应理解为需要执行全部所示操作来实现希望的结果。另外，本申请文件中描述的实施例中的各个系统组件的分离不应被理解为在全部实施例中都需要这种分离。
仅描述了少数实施方式和示例。可以基于本专利文件描述和示出的内容来得到其它实施方式、改进实施方式和变型。

Claims (20)

1.一种包括半导体存储器的电子设备，其中半导体存储器包括：
自由层，具有可变磁化方向；
钉扎层，具有第一不可变磁化方向，且包括第一铁磁材料和介于第一铁磁材料之中的两个相邻第一铁磁材料之间的第一间隔件层；
隧道阻障层，介于自由层与钉扎层之间；
磁性校正层，具有与第一磁化方向反向平行的第二磁化方向；以及
第三间隔件层，介于磁性校正层与钉扎层之间，且在磁性校正层与钉扎层之间提供反铁磁交换耦合。
2.根据权利要求1所述的电子设备，其中，第一铁磁材料中的每个具有第一磁化方向。
3.根据权利要求1所述的电子设备，其中，第一间隔件层在第一铁磁材料之间提供具有弹性磁体机制的交换耦合。
4.根据权利要求1所述的电子设备，其中，第一铁磁材料之中最相邻于第三间隔件层的第一铁磁材料具有比剩余第一铁磁材料中的每个的厚度大的厚度。
5.根据权利要求1所述的电子设备，其中，磁性校正层包括多个第二铁磁材料和介于这些第二铁磁材料之中的两个相邻第二铁磁材料之间的第二间隔件层。
6.根据权利要求5所述的电子设备，其中，这些第二铁磁材料中的每个具有第二磁化方向。
7.根据权利要求5所述的电子设备，其中，第二间隔件层在这些第二铁磁材料之间提供具有弹性磁体机制的交换耦合。
8.根据权利要求5所述的电子设备，其中，
这些第二铁磁材料之中最相邻于第三间隔件层的第二铁磁材料具有比剩余第二铁磁材料中的每个的厚度大的厚度。
9.根据权利要求5所述的电子设备，其中，第一间隔件层、第二间隔件层和第三间隔件层中的至少一个包括金属非磁性材料。
10.根据权利要求1所述的电子设备，还包括混合层，所述混合层形成在自由层、钉扎层、隧道阻障层、磁性校正层和第三间隔件层之中的任意两个相邻层之间的交界面处，其中，形成在第三间隔件层与钉扎层之间的交界面处的混合层的厚度或者形成在第三间隔件层与磁性校正层之间的交界面处的混合层的厚度比其他混合层中的每个的厚度小。
11.根据权利要求1所述的电子设备，其中，第三间隔件层与钉扎层之间的交界面的粗糙度或者第三间隔件层与磁性校正层之间的交界面的粗糙度小于另一交界面处的粗糙度。
12.根据权利要求1所述的电子设备，其中，自由层、钉扎层和磁性校正层分别具有与这些层的表面垂直的磁化方向。
13.根据权利要求1所述的电子设备，还包括处理器，所述处理器包括：
核心单元，被配置为基于从处理器外部输入的命令而通过使用数据来执行与所述命令相对应的操作；
高速缓冲存储单元，被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址；以及
总线接口，连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传送数据，
其中，半导体存储器是处理器中的高速缓冲存储单元的部件。
14.根据权利要求1所述的电子设备，还包括处理系统，所述处理系统包括：
处理器，被配置为对由处理器接收到的命令解码，以及基于解码命令的结果来控制对信息的操作；
辅助存储器件，被配置为储存用于对命令解码的程序和信息；
主存储器件，被配置为调用和储存来自辅助存储器件的程序和信息，使得处理器在运行程序时能够使用程序和信息来执行操作；以及
接口设备，被配置为在处理器、辅助存储器件和主存储器件中的至少一个与外部之间执行通信，
其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的部件。
15.根据权利要求1所述的电子设备，还包括数据储存系统，所述数据储存系统包括：
储存设备，被配置为储存数据，并且无论电源如何都保存储存的数据；
控制器，被配置为根据从外部输入的命令来控制将数据输入至储存设备以及从储存设备输出数据；
临时储存设备，被配置为临时地储存在储存设备与外部之间交换的数据；以及
接口，被配置为在储存设备、控制器和临时储存设备中的至少一个与外部之间执行通信，
其中，半导体存储器是数据储存系统中的储存设备或临时储存设备的部件。
16.根据权利要求1所述的电子设备，还包括存储系统，所述存储系统包括：
存储器，被配置为储存数据，并且无论电源如何都保存储存的数据；
存储器控制器，被配置为根据从外部输入的命令来控制将数据输入至存储器以及从存储器输出数据；
缓冲存储器，被配置为缓存在存储器与外部之间交换的数据；以及
接口，被配置为在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间执行通信，
其中，半导体存储器是存储系统中的存储器或缓冲存储器的部件。
17.一种包括半导体存储器的电子设备，其中半导体存储器包括：
自由层，具有可变磁化方向；
钉扎层，具有钉扎的第一磁化方向；
隧道阻障层，介于自由层与钉扎层之间；
磁性校正层，具有与第一磁化方向反向平行的第二磁化方向，且包括多个第二铁磁材料和介于这些第二铁磁材料之中的两个相邻第二铁磁材料之间的第二间隔件层；以及第三间隔件层，介于磁性校正层与钉扎层之间，且在磁性校正层与钉扎层之间提供反铁磁交换耦合。
18.根据权利要求17所述的电子设备，其中，这些第二铁磁材料中的每个具有第二磁化方向。
19.根据权利要求17所述的电子设备，其中，第二间隔件层在这些第二铁磁材料之间提供具有弹性磁体机制的交换耦合。
20.根据权利要求17所述的电子设备，其中，在这些第二铁磁材料之中最相邻于第三间隔件层的第二铁磁材料具有比其他剩余第二铁磁材料中的每个的厚度大的厚度。
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