KR20140123340A - 자기 터널 접합을 갖는 반도체 소자의 형성 방법 및 관련된 소자 - Google Patents

자기 터널 접합을 갖는 반도체 소자의 형성 방법 및 관련된 소자 Download PDF

Info

Publication number
KR20140123340A
KR20140123340A KR20130040584A KR20130040584A KR20140123340A KR 20140123340 A KR20140123340 A KR 20140123340A KR 20130040584 A KR20130040584 A KR 20130040584A KR 20130040584 A KR20130040584 A KR 20130040584A KR 20140123340 A KR20140123340 A KR 20140123340A
Authority
KR
South Korea
Prior art keywords
magnetic field
layer
applying
vertical
free layer
Prior art date
Application number
KR20130040584A
Other languages
English (en)
Inventor
김우진
김기웅
김영현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20130040584A priority Critical patent/KR20140123340A/ko
Priority to US14/217,917 priority patent/US20140308759A1/en
Publication of KR20140123340A publication Critical patent/KR20140123340A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

기판 상에 수직 자화 자성 소자를 형성한다. 상기 수직 자화 자성 소자를 어닐링하여 결정화한다. 상기 수직 자화 자성 소자에 수직 자기장을 인가한다. 상기 수직 자기장을 인가하는 것은 상기 수직 자화 자성 소자를 어닐링하는 동안 수행되거나 상기 수직 자화 자성 소자를 어닐링한 다음 순차적으로 수행될 수 있다. 상기 수직 자기장은 상기 수직 자화 자성 소자의 계면에 수직한 방향으로 인가될 수 있다.

Description

자기 터널 접합을 갖는 반도체 소자의 형성 방법 및 관련된 소자{Method of forming semiconductor device having Magnetic Tunnel Junction and related device}
본 발명은 자기 터널 접합을 갖는 반도체 소자의 형성 방법, 관련된 소자, 및 관련된 장치에 관한 것이다.
스핀 전달 토크 - 자기저항 램(Spin Transfer Torque - Magnetoresistive Random Access Memory; STT-MRAM)과 같은 반도체 소자에 있어서, 자기저항 비를 개선하기 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 자기저항 비를 개선할 수 있는 자기 터널 접합을 갖는 반도체 소자의 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 자기 터널 접합을 갖는 반도체 소자의 형성에 이용될 수 있는 설비를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 수직 자화 자성 소자를 형성하는 것을 포함한다. 상기 수직 자화 자성 소자를 어닐링한다. 상기 수직 자화 자성 소자에 수직 자기장을 인가한다.
상기 수직 자화 자성 소자에 수직 자기장을 인가하는 것은 제1 수직 자기장을 인가하고, 제2 수직 자기장을 인가하는 것을 포함할 수 있다. 상기 제1 수직 자기장을 인가하는 것은 상기 수직 자화 자성 소자를 어닐링하는 것과 동시에 수행될 수 있다.
상기 수직 자화 자성 소자를 형성하고, 상기 수직 자화 자성 소자를 어닐링하는 것은 동일 챔버 내에서 인-시츄(in-situ) 공정으로 수행될 수 있다.
상기 수직 자기장을 인가하는 것은 상기 수직 자화 자성 소자를 어닐링한 후에 수행될 수 있다.
상기 수직 자화 자성 소자를 어닐링하고, 상기 수직 자화 자성 소자에 수직 자기장을 인가하는 것은 동일 챔버 내에서 인-시츄(in-situ) 공정으로 수행될 수 있다.
상기 수직 자기장을 인가하는 것은 상기 수직 자화 자성 소자를 어닐링하는 것과 동시에 수행될 수 있다.
상기 수직 자화 자성 소자에 수평 자기장을 인가할 수 있다. 상기 수평 자기장을 인가하는 것은 상기 수직 자화 자성 소자를 어닐링하는 것과 동시에 수행될 수 있다.
상기 수직 자기장은 0.01T 내지 5T 일 수 있다.
상기 수직 자화 자성 소자를 어닐링하는 것은 250 ℃ 내지 400℃ 에서 수행될 수 있다.
상기 수직 자화 자성 소자는 고정 층(pinned layer), 상기 고정 층과 마주보는 자유 층(free layer), 및 상기 고정 층 및 상기 자유 층 사이의 배리어 층(barrier layer)을 포함할 수 있다. 상기 수직 자기장은 상기 배리어 층 및 상기 자유 층 사이의 계면에 대하여 수직한 방향으로 인가될 수 있다.
상기 고정 층은 버퍼 층(first buffer layer) 및 수직 자기 이방성 층(perpendicular magnetic anisotropy layer)을 포함할 수 있다. 상기 버퍼 층은 상기 수직 자기 이방성 층 및 상기 배리어 층 사이에 형성될 수 있다.
상기 자유 층은 제1 자유 층, 제2 자유 층, 및 상기 제1 자유 층 및 상기 제2 자유 층 사이의 중간 층을 포함할 수 있다. 상기 제1 자유 층은 상기 중간 층 및 상기 배리어 층 사이에 형성될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 제조용 설비를 제공한다. 이 설비는 수직 자화 자성 소자가 형성된 기판이 로딩되는 제1 챔버를 포함한다. 상기 제1 챔버에 가깝게 배치되고, 상기 기판에 수직 자기장을 인가하는 자기장 발생 장치가 제공된다.
상기 제1 챔버에 가깝게 배치되고, 상기 기판을 가열하기 위한 가열 장치가 장착될 수 있다.
상기 제1 챔버와 떨어지고 상기 수직 자화 자성 소자가 형성된 상기 기판이 로딩되는 제2 챔버가 배치될 수 있다. 상기 제2 챔버에 가깝게 배치되고, 상기 기판을 가열하기 위한 가열 장치가 장착될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 수직 자화 자성 소자를 어닐링하여 결정화하고, 상기 수직 자화 자성 소자에 수직 자기장을 인가하는 것을 포함하는 반도체 소자의 형성 방법이 제공될 수 있다. 상기 수직 자화 자성 소자는 고정 층(Pinned layer), 자유 층(Free layer), 및 상기 고정 층 및 상기 자유 층 사이의 배리어 층(Barrier layer)을 포함할 수 있다. 상기 수직 자기장은 상기 자유 층 및 상기 배리어 층의 계면에 수직한 방향으로 인가될 수 있으며, 상기 수직 자기장은 상기 고정 층 및 상기 배리어 층의 계면에 수직한 방향으로 인가될 수 있다. 상기 수직 자화 자성 소자의 자기저항 비는 현저히 증가될 수 있다.
도 1 내지 도 4는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법들을 설명하기 위한 플로 차트들(flow charts) 이다.
도 5는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 개략적인 블록도 이다.
도 6은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 셀 어레이 블록의 일부분을 보여주는 등가회로도 이다.
도 7 내지 도 12는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 자성 소자를 설명하기 위한 단면도들 이다.
도 13 내지 도 18은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 적용되는 설비를 설명하기 위한 개략적인 블록도들 이다.
도 19 내지 도 24는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들 이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 4는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법들을 설명하기 위한 플로 차트들(flow charts) 이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 수직 자화 자성 소자를 형성하고(S100), 제1 수직 자기장을 인가하면서 어닐링 공정을 수행하고(S110), 제2 수직 자기장을 인가하는 것(S120)을 포함할 수 있다.
도 2를 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 수직 자화 자성 소자를 형성하고(S100), 어닐링 공정을 수행하고(S111), 수직 자기장을 인가하는 것(S120)을 포함할 수 있다.
도 3을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 수직 자화 자성 소자를 형성하고(S100), 수직 자기장을 인가하면서 어닐링 공정을 수행하고(S110)을 포함할 수 있다.
도 4를 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 수직 자화 자성 소자를 형성하고(S100), 수평 자기장을 인가하면서 어닐링 공정을 수행하고(S113), 수직 자기장을 인가하는 것(S120)을 포함할 수 있다.
도 5는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 개략적인 블록도 이다.
도 5를 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자는 다수의 셀 어레이 블록들(cell array blocks; 11), 다수의 제1 디코더들(12), 및 다수의 제2 디코더들(13)을 포함할 수 있다. 상기 제1 디코더들(12) 및 상기 셀 어레이 블록들(11)은 하나씩 번갈아 배치될 수 있다. 상기 제2 디코더들(13)은 상기 셀 어레이 블록들(11)의 측면들에 배치될 수 있다. 상기 제1 디코더들(12) 및 상기 제2 디코더들(13)은 상기 셀 어레이 블록들(11)에 전기적으로 접속될 수 있다.
도 6은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 셀 어레이 블록의 일부분을 보여주는 등가회로도 이다.
도 5 및 도 6을 참조하면, 상기 셀 어레이 블록들(11)의 각각은 다수의 비트 라인들(BL), 다수의 워드 라인들(WL), 및 다수의 메모리 셀들(CE)을 포함할 수 있다. 상기 메모리 셀들(CE)의 각각은 데이터 저장 요소(DSP) 및 스위칭 소자(SE)를 포함할 수 있다. 상기 메모리 셀들(CE)은 스핀 전달 토크 자기저항 램(Spin Transfer Torque Magnetoresistive Random Access Memory; STT-MRAM)으로 해석될 수 있다. 상기 워드 라인들(WL)은 서로 평행할 수 있다. 상기 비트 라인들(BL)은 서로 서로 평행할 수 있다. 상기 비트 라인들(BL)은 상기 워드 라인들(WL)을 가로지를 수 있다. 상기 메모리 셀들(CE)은 상기 비트 라인들(BL) 및 상기 워드 라인들(WL)의 교차점들에 형성될 수 있다.
상기 데이터 저장 요소(DSP)는 인터페이스 수직 이방성(interface perpendicular anisotropy)을 이용한 수직 자화 자성 소자일 수 있다. 상기 데이터 저장 요소(DSP)는 자기 터널 접합(Magnetic Tunnel Junction)을 포함할 수 있다. 상기 스위칭 소자(SE)는 트랜지스터일 수 있다. 상기 스위칭 소자(SE)의 드레인은 상기 데이터 저장 요소(DSP)에 접속될 수 있으며, 상기 스위칭 소자(SE)의 게이트 전극은 상기 워드 라인들(WL) 중 선택된 하나와 접속될 수 있다. 상기 데이터 저장 요소(DSP)의 일단은 상기 비트 라인들(BL) 중 선택된 하나와 접속될 수 있다. 상기 스위칭 소자(SE)는 상기 데이터 저장 요소(DSP)를 경유하여 상기 비트 라인들(BL) 중 선택된 하나에 흐르는 전기 신호를 제어하는 역할을 할 수 있다.
도 7 내지 도 12는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 자성 소자를 설명하기 위한 단면도들 이다.
도 7을 참조하면, 데이터 저장 요소(DSP)는 고정 층(pinned layer; 30), 배리어 층(barrier layer; 40), 및 자유 층(free layer; 50)을 포함할 수 있다. 상기 고정 층(30)은 레퍼런스 층(reference layer)으로 지칭될 수 있으며, 상기 자유 층(50)은 스토리지 층(storage layer)으로 지칭될 수 있다. 상기 고정 층(pinned layer; 30)은 제1 버퍼 층(first buffer layer; 31) 및 수직 자기 이방성 층(perpendicular magnetic anisotropy layer; 33)을 포함할 수 있다. 상기 자유 층(free layer; 50)은 제1 자유 층(51), 중간 층(52), 및 제2 자유 층(53)을 포함할 수 있다. 상기 수직 자기 이방성 층(33)은 상기 스위칭 소자(도 6의 SE)에 접속될 수 있다. 상기 제2 자유 층(53)은 상기 비트 라인들(도 6의 BL) 중 선택된 하나와 접속될 수 있다.
상기 배리어 층(40)은 상기 제1 버퍼 층(31) 및 상기 제1 자유 층(51) 사이에 형성될 수 있다. 상기 배리어 층(40)은 터널 배리어 층(tunnel barrier layer) 또는 터널 층(tunnel layer)으로 지칭될 수 있다. 상기 배리어 층(40)은 MgO와 같은 금속 산화물을 포함할 수 있다. 상기 배리어 층(40)은 절연 막으로 해석될 수 있다. 상기 제1 버퍼 층(31)은 상기 배리어 층(40) 및 상기 수직 자기 이방성 층(33) 사이에 형성될 수 있다. 상기 제1 버퍼 층(31)은 상기 배리어 층(40) 및 상기 수직 자기 이방성 층(33)에 접촉될 수 있다. 상기 제1 버퍼 층(31)은 CoFeB를 포함할 수 있다. 상기 수직 자기 이방성 층(33)은 CoFeTb, FePt, Co/Pd, 또는 이들의 조합을 포함할 수 있다.
상기 제1 자유 층(51)은 상기 배리어 층(40) 및 상기 중간 층(52) 사이에 형성될 수 있다. 상기 제1 자유 층(51)은 상기 배리어 층(40) 및 상기 중간 층(52)에 접촉될 수 있다. 상기 중간 층(52)은 상기 제1 자유 층(51) 및 상기 제2 자유 층(53) 사이에 형성될 수 있다. 상기 중간 층(52)은 상기 제1 자유 층(51) 및 상기 제2 자유 층(53)에 접촉될 수 있다. 상기 제1 자유 층(51)은 CoFeB, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함할 수 있다. 상기 중간 층(52)은 Ta, W, Mo, Nb, 또는 이들의 조합을 포함할 수 있다. 상기 제2 자유 층(53)은 CoFeB, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함할 수 있다.
도 8을 참조하면, 데이터 저장 요소(DSP)는 고정 층(pinned layer; 30), 배리어 층(barrier layer; 40), 및 자유 층(free layer; 50A)을 포함할 수 있다. 상기 고정 층(pinned layer; 30)은 제1 버퍼 층(first buffer layer; 31) 및 수직 자기 이방성 층(perpendicular magnetic anisotropy layer; 33)을 포함할 수 있다. 상기 자유 층(free layer; 50A)은 제2 버퍼 층(second buffer layer; 55) 및 제3 자유 층(56)을 포함할 수 있다.
상기 제2 버퍼 층(second buffer layer; 55)은 상기 배리어 층(40) 및 상기 제3 자유 층(56) 사이에 형성될 수 있다. 상기 제2 버퍼 층(55)은 상기 배리어 층(40) 및 상기 제3 자유 층(56)에 접촉될 수 있다. 상기 제3 자유 층(56)은 상기 비트 라인들(도 6의 BL) 중 선택된 하나와 접속될 수 있다. 상기 제2 버퍼 층(55)은 CoFeB를 포함할 수 있다. 상기 제3 자유 층(56)은 CoFeB, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, Ta, W, Mo, Nb, 또는 이들의 조합을 포함할 수 있다. 상기 제3 자유 층(56)은 단일 막 또는 다중 막일 수 있다.
도 9를 참조하면, 데이터 저장 요소(DSP)는 고정 층(pinned layer; 30A), 배리어 층(barrier layer; 40), 및 자유 층(free layer; 50B)을 포함할 수 있다. 상기 배리어 층(40)은 상기 고정 층(30A) 및 상기 자유 층(50B) 사이에 형성될 수 있다. 상기 배리어 층(40)은 상기 고정 층(30A) 및 상기 자유 층(50B)에 접촉될 수 있다. 상기 고정 층(30A)은 상기 스위칭 소자(도 6의 SE)에 접속될 수 있다. 상기 자유 층(50B)은 상기 비트 라인들(도 6의 BL) 중 선택된 하나와 접속될 수 있다. 상기 고정 층(30A)은 CoFeTb, FePt, Co/Pd, CoFeB, 또는 이들의 조합을 포함할 수 있다. 상기 자유 층(50B)은 CoFeB, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, Ta, W, Mo, Nb, 또는 이들의 조합을 포함할 수 있다. 상기 고정 층(30A)의 하부에 다른 전극 층 들이 형성될 수 있으며, 상기 자유 층(50B)의 상부에 캐핑 막 및 다른 전극 층 들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
도 10을 참조하면, 데이터 저장 요소(DSP)는 고정 층(pinned layer; 30), 배리어 층(barrier layer; 40), 및 자유 층(free layer; 50)을 포함할 수 있다. 상기 고정 층(pinned layer; 30)은 제1 버퍼 층(first buffer layer; 31) 및 수직 자기 이방성 층(perpendicular magnetic anisotropy layer; 33)을 포함할 수 있다. 상기 자유 층(free layer; 50)은 제1 자유 층(51), 중간 층(52), 및 제2 자유 층(53)을 포함할 수 있다.
상기 배리어 층(40)은 상기 제1 버퍼 층(31) 및 상기 제1 자유 층(51) 사이에 형성될 수 있다. 상기 제1 버퍼 층(31)은 상기 배리어 층(40) 및 상기 수직 자기 이방성 층(33) 사이에 형성될 수 있다. 상기 수직 자기 이방성 층(33)은 상기 비트 라인들(도 6의 BL) 중 선택된 하나와 접속될 수 있다. 상기 중간 층(52)은 상기 제1 자유 층(51) 및 상기 제2 자유 층(53) 사이에 형성될 수 있다. 상기 제2 자유 층(53)은 상기 스위칭 소자(도 6의 SE)에 접속될 수 있다.
도 11을 참조하면, 데이터 저장 요소(DSP)는 고정 층(pinned layer; 30), 배리어 층(barrier layer; 40), 및 자유 층(free layer; 50A)을 포함할 수 있다. 상기 고정 층(pinned layer; 30)은 제1 버퍼 층(first buffer layer; 31) 및 수직 자기 이방성 층(perpendicular magnetic anisotropy layer; 33)을 포함할 수 있다. 상기 자유 층(free layer; 50A)은 제2 버퍼 층(second buffer layer; 55) 및 제3 자유 층(56)을 포함할 수 있다. 상기 배리어 층(40)은 상기 제1 버퍼 층(31) 및 상기 제2 버퍼 층(55)사이에 형성될 수 있다. 상기 제2 버퍼 층(55)은 상기 배리어 층(40) 및 상기 제3 자유 층(56) 사이에 형성될 수 있다. 상기 제3 자유 층(56) 은 상기 스위칭 소자(도 6의 SE)에 접속될 수 있다.
도 12를 참조하면, 데이터 저장 요소(DSP)는 고정 층(pinned layer; 30A), 배리어 층(barrier layer; 40), 및 자유 층(free layer; 50B)을 포함할 수 있다. 상기 데이터 저장 요소(DSP)는 수직 자화 자성 소자로 해석될 수 있다. 상기 자유 층(50B)은 상기 스위칭 소자(도 6의 SE)에 접속될 수 있다. 상기 고정 층(30A)은 상기 비트 라인들(도 6의 BL) 중 선택된 하나와 접속될 수 있다.
도 13 내지 도 18은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 적용되는 설비를 설명하기 위한 개략적인 블록도들 이다.
도 13을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 적용되는 설비(60)는 챔버(61), 가열 장치(65), 및 자기장 발생 장치(67)를 포함할 수 있다. 상기 챔버(61) 내에 다수의 웨이퍼들(63)이 적재된 매거진(62)이 설치될 수 있다.
상기 챔버(61)는 약 1E-7 Torr 의 진공 챔버일 수 있다. 상기 웨이퍼들(63)은 도 5 내지 도 12를 참조하여 설명된 상기 데이터 저장 요소(도 6의 DSP) 및 상기 스위칭 소자(도 6의 SE)가 형성된 상태일 수 있다. 상기 데이터 저장 요소(DSP) 및 상기 스위칭 소자(SE)는 상기 웨이퍼들(63)의 일면들에 형성될 수 있다. 예를 들면, 상기 웨이퍼들(63) 각각의 전면(front surface) 상에 상기 스위칭 소자들(SE) 및 상기 워드 라인들(도 6의 WL)이 형성될 수 있다. 상기 스위칭 소자들(SE) 상에 상기 데이터 저장 요소들(DSP)이 형성될 수 있다. 상기 데이터 저장 요소들(DSP) 상에 상기 워드 라인들(도 6의 WL)을 가로지르는 상기 비트 라인들(도 6의 BL)이 형성될 수 있다. 상기 웨이퍼들(63)은 반도체 기판으로 해석될 수 있다.
다른 실시 예에서, 상기 웨이퍼들(63)은 글라스 기판, 인쇄 회로 기판, 또는 이들의 조합으로 대체될 수 있다.
상기 매거진(62)은 쿼츠, 금속, 세라믹, 엔지니어링 플라스틱, 또는 이들의 조합을 포함할 수 있다. 상기 웨이퍼들(63)은 상기 매거진(62) 내에 수직 적재될 수 있다. 상기 웨이퍼들(63)의 전면들(front surfaces)은 수평 방향과 평행할 수 있다.
상기 가열 장치(65)는 상기 챔버(61)에 가깝게 배치될 수 있다. 상기 가열 장치(65)는 상기 웨이퍼들(63)을 250 ℃ 내지 400℃ 로 가열하는 역할을 할 수 있다. 상기 자기장 발생 장치(67)는 상기 챔버(61)에 가깝게 배치될 수 있다. 상기 자기장 발생 장치(67)는 상기 챔버(61)의 외부에 배치될 수 있다. 상기 자기장 발생 장치(67)는 상기 웨이퍼들(63)에 0.01T 내지 5T의 수직 자기장(71)을 인가하는 역할을 할 수 있다. 상기 자기장 발생 장치(67)는 전자석, 영구자석, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 자기장 발생 장치(67)는 전자석을 포함할 수 있다. 상기 수직 자기장(71)은 수직 방향에 평행하게 인가될 수 있다. 상기 수직 자기장(71)은 상기 웨이퍼들(63)의 표면에 수직한 방향으로 인가될 수 있다. 상기 수직 자기장(71)은 상기 데이터 저장 요소(DSP)의 표면에 수직한 방향으로 인가될 수 있다.
도 14를 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 적용되는 설비(60A)는 챔버(61), 가열 장치(65), 및 자기장 발생 장치(67A)를 포함할 수 있다. 웨이퍼들(63)이 매거진(62) 내에 수평 적재될 수 있다. 상기 웨이퍼들(63)의 전면들(front surfaces)은 수직 방향과 평행할 수 있다. 상기 자기장 발생 장치(67A)는 상기 웨이퍼들(63)에 수직 자기장(71A)을 인가하는 역할을 할 수 있다. 상기 자기장 발생 장치(67A)는 전자석, 영구자석, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 자기장 발생 장치(67A)는 영구 자석을 포함할 수 있다. 상기 수직 자기장(71A)은 수평 방향에 평행하게 인가될 수 있다. 상기 수직 자기장(71A)은 상기 데이터 저장 요소(DSP)의 표면에 수직한 방향으로 인가될 수 있다.
도 15를 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 적용되는 설비(60B, 60C)는 제1 설비(60B) 및 제2 설비(60C)를 포함할 수 있다. 상기 제1 설비(60B)는 제1 챔버(61A) 및 가열 장치(65)를 포함할 수 있다. 상기 제1 챔버(61A) 내에 다수의 웨이퍼들(63)이 적재된 매거진(62)이 로딩될 수 있다. 상기 제2 설비(60C)는 제2 챔버(61) 및 자기장 발생 장치(67)를 포함할 수 있다. 상기 제2 챔버(61) 내에 다수의 웨이퍼들(63)이 적재된 매거진(62)이 로딩될 수 있다. 상기 제1 설비(60B)는 상기 자기장 발생 장치(67)가 생략된 구성일 수 있으며, 상기 제2 설비(60C)는 상기 가열 장치(65)가 생략된 구성일 수 있다.
도 16을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 적용되는 설비(60D, 60E)는 제3 설비(60D) 및 제4 설비(60E)를 포함할 수 있다. 상기 제3 설비(60D)는 제1 챔버(61A) 및 가열 장치(65)를 포함할 수 있다. 상기 제4 설비(60E)는 제2 챔버(61) 및 자기장 발생 장치(67A)를 포함할 수 있다. 상기 제3 설비(60D)는 상기 자기장 발생 장치(67A)가 생략된 구성일 수 있으며, 상기 제4 설비(60E)는 상기 가열 장치(65)가 생략된 구성일 수 있다.
도 17을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 적용되는 설비(60C)는 챔버(61) 및 자기장 발생 장치(67)를 포함할 수 있다. 상기 설비(60C)는 상기 가열 장치(도 13의 65)가 생략된 구성일 수 있다.
도 18을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 적용되는 설비(60E)는 챔버(61) 및 자기장 발생 장치(67A)를 포함할 수 있다. 상기 설비(60E)는 상기 가열 장치(도 14의 65)가 생략된 구성일 수 있다.
도 1, 도 7 내지 도 12, 및 도 13을 참조하면, 상기 웨이퍼들(63) 내에 상기 데이터 저장 요소(DSP) 및 상기 스위칭 소자(SE)가 형성될 수 있다(S100).
상기 데이터 저장 요소(DSP)는 스핀의 방향(자화의 방향)이 막 면에 수직한 일축 자기 이방성을 갖는 스핀 밸브 자기 저항 소자로 해석될 수 있다. 상기 데이터 저장 요소(DSP)는 인터페이스 수직 이방성(interface perpendicular anisotropy)을 이용하는 수직 자화 자성 소자일 수 있다. 상기 고정 층(pinned layer; 30, 30A)이 갖는 스핀의 방향은 상기 고정 층(30, 30A) 및 상기 배리어 층(barrier layer; 40)의 계면에 수직한 어느 하나의 방향으로 고정될 수 있다. 상기 자유 층(free layer; 50, 50A, 50B)이 갖는 스핀의 방향은 상기 자유 층(50, 50A, 50B) 및 상기 배리어 층(40)의 계면에 수직하되 상기 고정 층(30, 30A)이 갖는 스핀의 방향과 동일한 방향 또는 상기 고정 층(30, 30A)이 갖는 스핀의 방향과 반대 방향을 보일 수 있다.
상기 데이터 저장 요소(DSP)는 상기 자유 층(free layer; 50, 50A, 50B)이 갖는 스핀의 방향이 상기 고정 층(30, 30A)이 갖는 스핀의 방향과 동일한 방향일 때 저 저항 상태를 보일 수 있다. 상기 데이터 저장 요소(DSP)는 상기 자유 층(free layer; 50, 50A, 50B)이 갖는 스핀의 방향이 상기 고정 층(30, 30A)이 갖는 스핀의 방향과 반대 방향일 때 고 저항 상태를 보일 수 있다. 상기 데이터 저장 요소(DSP)의 자기저항 비는 (고 저항 - 저 저항) / 저 저항 X 100 (%)와 같이 표기될 수 있다. 상기 데이터 저장 요소(DSP)의 자기저항 비를 높이는 것이 메모리 소자로서의 이용에 유리할 수 있다.
상기 매거진(62) 내에 수직 적재된 상기 웨이퍼들(63)은 상기 챔버(61) 내에 로딩될 수 있다. 상기 웨이퍼들(63)에 제1 수직 자기장(71)을 인가하면서 어닐링 공정이 수행될 수 있다(S110). 상기 제1 수직 자기장(71)은 0.01T 내지 5T 일 수 있다. 상기 어닐링 공정은 250 ℃ 내지 400℃ 에서 30분 내지 24시간 동안 수행될 수 있다. 상기 어닐링 공정은 상기 데이터 저장 요소(DSP)의 결정화 온도 및 결정화 시간에 의하여 결정될 수 있다. 예를 들면, 상기 어닐링 공정은 약275 ℃ 에서 약30분 동안 수행될 수 있다. 상기 제1 수직 자기장(71)은 상기 데이터 저장 요소(DSP)의 표면에 수직한 방향으로 인가될 수 있다. 상기 제1 수직 자기장(71)은 상기 자유 층(50, 50A, 50B) 및 상기 배리어 층(40)의 계면에 대하여 수직한 방향으로 인가될 수 있으며, 상기 제1 수직 자기장(71)은 상기 고정 층(30, 30A) 및 상기 배리어 층(40)의 계면에 대하여 수직한 방향으로 인가될 수 있다.
상기 웨이퍼들(63)에 제2 수직 자기장이 인가될 수 있다(S120). 상기 제2 수직 자기장은 상기 제1 수직 자기장(71)과 유사한 강도를 보일 수 있다. 상기 제2 수직 자기장은 상기 데이터 저장 요소(DSP)의 표면에 수직한 방향으로 인가될 수 있다. 상기 제2 수직 자기장은 상기 자유 층(50, 50A, 50B) 및 상기 배리어 층(40)의 계면에 대하여 수직한 방향으로 인가될 수 있으며, 상기 제2 수직 자기장은 상기 고정 층(30, 30A) 및 상기 배리어 층(40)의 계면에 대하여 수직한 방향으로 인가될 수 있다.
상기 웨이퍼들(63)에 상기 제1 수직 자기장(71)을 인가하면서 어닐링 공정을 수행하고(S110), 상기 웨이퍼들(63)에 상기 제2 수직 자기장을 인가하는 것은(S120) 상기 챔버(61) 내에서 인-시츄(in-situ) 공정으로 수행될 수 있다. 본 발명자들이 확인한 바에 따르면, 상기 웨이퍼들(63) 내의 상기 데이터 저장 요소(DSP)의 자기저항 비는 현저히 증가하는 것으로 나타났다. 몇몇 실시 예들에서 상기 웨이퍼들(63)에 상기 제1 수직 자기장(71)을 인가하면서 어닐링 공정을 수행하고(S110), 상기 웨이퍼들(63)에 상기 제2 수직 자기장을 인가하는 것(S120)에 의하여 상기 데이터 저장 요소(DSP)의 자기저항 비를 1.5배 이상 증가시킬 수 있는 것으로 확인되었다.
다른 실시 예에서, 상기 제1 수직 자기장(71)을 인가하면서 어닐링 공정을 수행하고(S110), 상기 제2 수직 자기장을 인가하는 것은(S120) 서로 다른 설비를 이용하여 순차적으로 수행될 수 있다. 또 다른 실시 예에서, 상기 제1 수직 자기장(71)을 인가하면서 어닐링 공정을 수행하고(S110), 상기 제2 수직 자기장을 인가하는 것은(S120) 도 14와 유사한 설비(60A)를 이용하여 수행될 수도 있다.
또 다른 실시 예에서, 상기 제2 수직 자기장을 인가하는 것은(S120) 생략될 수 있다. 예를 들면, 도 3을 참조하여 설명된 바와 같이, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 수직 자화 자성 소자를 형성하고(S100), 수직 자기장을 인가하면서 어닐링 공정을 수행하는 것을(S110) 포함할 수 있다.
도 2, 도 7 내지 도 12, 및 도 15를 참조하면, 상기 웨이퍼들(63) 내에 상기 데이터 저장 요소(DSP) 및 상기 스위칭 소자(SE)가 형성될 수 있다(S100). 상기 매거진(62) 내에 수직 적재된 상기 웨이퍼들(63)은 상기 제1 설비(60B)의 상기 제1 챔버(61A) 내에 로딩될 수 있다. 상기 제1 챔버(61A)의 주변에 상기 가열 장치(65)가 배치될 수 있으며, 상기 제1 챔버(61A)의 주변에 상기 자기장 발생 장치(67)는 생략될 수 있다. 상기 웨이퍼들(63)에 어닐링 공정이 수행될 수 있다(S111). 상기 어닐링 공정은 250 ℃ 내지 400℃ 에서 30분 내지 24시간 동안 수행될 수 있다.
상기 어닐링 공정이 완료된 상기 웨이퍼들(63)은 상기 제2 설비(60C)의 상기 제2 챔버(61) 내에 로딩될 수 있다. 상기 제2 챔버(61)의 주변에 상기 자기장 발생 장치(67)가 배치될 수 있으며, 상기 제2 챔버(61)의 주변에 상기 가열 장치(65)는 생략될 수 있다. 상기 웨이퍼들(63)에 수직 자기장(71)이 인가될 수 있다(S120). 상기 수직 자기장(71)은 상기 자유 층(50, 50A, 50B) 및 상기 배리어 층(40)의 계면에 대하여 수직한 방향으로 인가될 수 있으며, 상기 수직 자기장(71)은 상기 고정 층(30, 30A) 및 상기 배리어 층(40)의 계면에 대하여 수직한 방향으로 인가될 수 있다.
다른 실시 예에서, 상기 웨이퍼들(63)에 어닐링 공정을 수행하고(S111), 상기 웨이퍼들(63)에 상기 수직 자기장(71)을 인가하는 것은(S120), 도 13, 도 14, 도 16, 도 17, 도 18, 또는 이들의 조합을 이용하여 수행될 수도 있다.
또 다른 실시 예에서, 상기 제1 설비(60B)의 상기 제1 챔버(61A)는 상기 데이터 저장 요소(DSP)를 구성하는 박막 형성 장치를 포함할 수 있다. 상기 웨이퍼들(63) 내에 상기 데이터 저장 요소(DSP)를 구성하는 박막을 형성하는 것과, 상기 웨이퍼들(63)에 어닐링 공정을 수행하는 것은(S111) 상기 제1 챔버(61A) 내에서 인-시츄(in-situ) 공정으로 수행될 수 있다.
도 4, 도 7 내지 도 12, 및 도 17을 참조하면, 상기 웨이퍼들(63) 내에 상기 데이터 저장 요소(DSP) 및 상기 스위칭 소자(SE)가 형성될 수 있다(S100). 상기 웨이퍼들(63)에 수평 자기장을 인가하면서 어닐링 공정이 수행될 수 있다(S113). 상기 웨이퍼들(63)에 수평 자기장을 인가하면서 어닐링 공정을 수행하는 것은(S113) 다양한 설비들이 적용될 수 있다.
상기 웨이퍼들(63)은 상기 설비(60C)의 상기 챔버(61) 내에 로딩될 수 있다. 상기 설비(60C)의 상기 챔버(61) 주변에 상기 자기장 발생 장치(67)가 배치될 수 있으며, 상기 설비(60C)의 상기 챔버(61) 주변에 상기 가열 장치(도 13의 65)는 생략될 수 있다. 상기 웨이퍼들(63)에 수직 자기장(71)이 인가될 수 있다(S120). 상기 수직 자기장(71)은 상기 자유 층(50, 50A, 50B) 및 상기 배리어 층(40)의 계면에 대하여 수직한 방향으로 인가될 수 있으며, 상기 수직 자기장(71)은 상기 고정 층(30, 30A) 및 상기 배리어 층(40)의 계면에 대하여 수직한 방향으로 인가될 수 있다.
다른 실시 예에서, 상기 웨이퍼들(63)에 상기 수직 자기장(71)을 인가하는 것은(S120) 도 13, 도 14, 도 15, 도 16, 도 18, 또는 이들의 조합을 이용하여 수행될 수도 있다.
도 19는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도이고, 도 20은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD; 1100)와 같은 데이터 저장 장치일 수 있다.
도 19 및 도 20을 참조하면, 상기 솔리드 스테이트 드라이브(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 드라이브(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보일 수 있다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 비-휘발성 메모리(non-volatile memory; 1118)는 도 1 내지 도 18을 참조하여 설명한 것과 유사한 구성을 보일 수 있다. 예를 들면, 상기 비-휘발성 메모리(non-volatile memory; 1118)는 상기 데이터 저장 요소(도 7의 DSP)를 포함할 수 있다.
도 21 내지 도 23은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도이고, 도 24는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도이다.
도 21 내지 도 23을 참조하면, 도 1 내지 도 18을 참조하여 설명된 반도체 소자는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 18을 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 18을 참조하여 설명한 것과 유사한 반도체 소자는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 24를 참조하면, 도 1 내지 도 18을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 18을 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 데이터 저장 요소(도 7의 DSP)를 포함할 수 있다. 상기 데이터 저장 요소(도 7의 DSP)는 상기 바디(2110)에 전기적으로 접속될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
11: 셀 어레이 블록(cell array block)
12, 13: 디코더
BL: 비트 라인 WL: 워드 라인
CE: 메모리 셀 DSP: 데이터 저장 요소
SE: 스위칭 소자
30, 30A: 고정 층(pinned layer) 31: 제1 버퍼 층(first buffer layer)
33: 수직 자기 이방성 층(perpendicular magnetic anisotropy layer)
40: 배리어 층(barrier layer)
50, 50A, 50B: 자유 층(free layer)
51: 제1 자유 층 52: 중간 층
53: 제2 자유 층 55: 제2 버퍼 층(second buffer layer)
56: 제3 자유 층
60, 60A, 60B, 60C, 60D, 60E: 설비
61, 61A: 챔버 62: 매거진
63: 웨이퍼 65: 가열 장치
67, 67A: 자기장 발생 장치
71, 71A: 수직 자기장
1002: 호스트(Host) 1100: 솔리드 스테이트 디스크(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 수직 자화 자성 소자를 형성하고,
    상기 수직 자화 자성 소자를 어닐링하고,
    상기 수직 자화 자성 소자에 수직 자기장을 인가하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제1 항에 있어서,
    상기 수직 자화 자성 소자에 수직 자기장을 인가하는 것은
    제1 수직 자기장을 인가하고,
    제2 수직 자기장을 인가하는 것을 포함하되,
    상기 제1 수직 자기장을 인가하는 것은 상기 수직 자화 자성 소자를 어닐링하는 것과 동시에 수행되는 반도체 소자 형성 방법.
  3. 제1 항에 있어서,
    상기 수직 자화 자성 소자를 형성하고, 상기 수직 자화 자성 소자를 어닐링하는 것은 동일 챔버 내에서 인-시츄(in-situ) 공정으로 수행되는 반도체 소자 형성 방법.
  4. 제1 항에 있어서,
    상기 수직 자기장을 인가하는 것은 상기 수직 자화 자성 소자를 어닐링한 후에 수행되는 반도체 소자 형성 방법.
  5. 제1 항에 있어서,
    상기 수직 자화 자성 소자를 어닐링하고, 상기 수직 자화 자성 소자에 수직 자기장을 인가하는 것은 동일 챔버 내에서 인-시츄(in-situ) 공정으로 수행되는 반도체 소자 형성 방법.
  6. 제1 항에 있어서,
    상기 수직 자기장을 인가하는 것은 상기 수직 자화 자성 소자를 어닐링하는 것과 동시에 수행되는 반도체 소자 형성 방법.
  7. 제1 항에 있어서,
    상기 수직 자화 자성 소자에 수평 자기장을 인가하는 것을 더 포함하되,
    상기 수평 자기장을 인가하는 것은 상기 수직 자화 자성 소자를 어닐링하는 것과 동시에 수행되는 반도체 소자 형성 방법.
  8. 제1 항에 있어서,
    상기 수직 자기장은 0.01T 내지 5T 인 반도체 소자 형성 방법.
  9. 제1 항에 있어서,
    상기 수직 자화 자성 소자를 어닐링하는 것은 250 ℃ 내지 400℃ 에서 수행되는 반도체 소자 형성 방법.
  10. 수직 자화 자성 소자가 형성된 기판이 로딩되는 제1 챔버;
    상기 제1 챔버에 가깝게 배치되고, 상기 기판에 수직 자기장을 인가하는 자기장 발생 장치를 포함하는 반도체 제조용 설비.
KR20130040584A 2013-04-12 2013-04-12 자기 터널 접합을 갖는 반도체 소자의 형성 방법 및 관련된 소자 KR20140123340A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20130040584A KR20140123340A (ko) 2013-04-12 2013-04-12 자기 터널 접합을 갖는 반도체 소자의 형성 방법 및 관련된 소자
US14/217,917 US20140308759A1 (en) 2013-04-12 2014-03-18 Method of forming semiconductor device having magnetic tunnel junction and related device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130040584A KR20140123340A (ko) 2013-04-12 2013-04-12 자기 터널 접합을 갖는 반도체 소자의 형성 방법 및 관련된 소자

Publications (1)

Publication Number Publication Date
KR20140123340A true KR20140123340A (ko) 2014-10-22

Family

ID=51687067

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130040584A KR20140123340A (ko) 2013-04-12 2013-04-12 자기 터널 접합을 갖는 반도체 소자의 형성 방법 및 관련된 소자

Country Status (2)

Country Link
US (1) US20140308759A1 (ko)
KR (1) KR20140123340A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170047683A (ko) 2015-10-23 2017-05-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9705071B2 (en) * 2015-11-24 2017-07-11 International Business Machines Corporation Structure and method to reduce shorting and process degradation in STT-MRAM devices
KR20180084497A (ko) * 2017-01-17 2018-07-25 삼성전자주식회사 메모리 소자 제조 방법
KR20180095147A (ko) * 2017-02-16 2018-08-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8139325B2 (en) * 2007-06-19 2012-03-20 Canon Anelva Corporation Tunnel magnetoresistive thin film
JP4649457B2 (ja) * 2007-09-26 2011-03-09 株式会社東芝 磁気抵抗素子及び磁気メモリ
KR101255474B1 (ko) * 2008-12-10 2013-04-16 가부시키가이샤 히타치세이사쿠쇼 자기 저항 효과 소자, 그것을 이용한 자기 메모리 셀 및 자기 랜덤 액세스 메모리
FR2963152B1 (fr) * 2010-07-26 2013-03-29 Centre Nat Rech Scient Element de memoire magnetique
US8971100B2 (en) * 2012-01-27 2015-03-03 Avalanche Technology, Inc. Initialization method of a perpendicular magnetic random access memory (MRAM) device

Also Published As

Publication number Publication date
US20140308759A1 (en) 2014-10-16

Similar Documents

Publication Publication Date Title
TWI622049B (zh) Magnetic memory
KR102132650B1 (ko) 열 내성 강화 고정 층을 갖는 반도체 소자
US7221585B2 (en) Choosing read/write current polarities to reduce errors in a magnetic memory
CN104241286A (zh) 存储元件、存储装置、制造存储元件的方法及磁头
EP3198603B1 (en) Magnetic field-assisted memory operation
US20120002466A1 (en) Storage apparatus
CN110383461B (zh) 磁存储器、磁存储器记录方法以及磁存储器读取方法
JP6829172B2 (ja) 半導体記憶装置
CN103137855A (zh) 存储元件和存储设备
KR20140123340A (ko) 자기 터널 접합을 갖는 반도체 소자의 형성 방법 및 관련된 소자
CN104662654A (zh) 存储单元、存储装置和磁头
US10290338B2 (en) Tilted synthetic antiferromagnet polarizer/reference layer for STT-MRAM bits
CN103137851A (zh) 存储元件和存储装置
US9653182B1 (en) Testing method, manufacturing method, and testing device of memory device
TWI566418B (zh) 儲存元件及記憶體
ZHANG et al. STT-RAM cell design considering MTJ asymmetric switching
KR20160084317A (ko) 스핀 전달 토크 자기 램의 응용 분야에서 사용될 수 있는 수직 자기 접합에 하부 기준층을 제공하는 방법 및 시스템
US9767874B2 (en) Memory apparatus and memory device
CN106663466B (zh) 具有用于在其中的磁性层上引发应变的界面的自旋转移矩存储器和自旋逻辑器件
JP2014036146A (ja) 半導体装置及びその製造方法
WO2023171402A1 (ja) 記憶装置、電子機器及び記憶装置の制御方法
KR102593427B1 (ko) 전자 장치
TW202315181A (zh) 記憶裝置、記憶胞陣列、記憶胞陣列之製造方法、磁頭及電子機器
KR20110046285A (ko) 정보 기억 소자 및 그 구동 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid