TW202315181A - 記憶裝置、記憶胞陣列、記憶胞陣列之製造方法、磁頭及電子機器 - Google Patents

記憶裝置、記憶胞陣列、記憶胞陣列之製造方法、磁頭及電子機器 Download PDF

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Abstract

本發明之記憶裝置(100)具備：複數個磁性記憶體元件(30)；及選擇電路(8)，其自複數個磁性記憶體元件(30)選擇所期望之磁性記憶體元件(30)；且複數個磁性記憶體元件(30)包含：第1磁性記憶體元件(30-1)，其具有相應於環境值而變化之特性；及第2磁性記憶體元件(30-2)，其具有與第1磁性記憶體元件(30-1)不同之特性；且選擇電路(8)基於環境值之檢測結果，排他性地選擇第1磁性記憶體元件(30-1)及第2磁性記憶體元件(30-2)。

Description

記憶裝置、記憶胞陣列、記憶胞陣列之製造方法、磁頭及電子機器
本揭示係關於一種記憶裝置、記憶胞陣列、記憶胞陣列之製造方法、磁頭及電子機器。
例如專利文獻1揭示一種相應於溫度設定向磁性記憶體元件之讀寫電流脈寬之方法。 [先前技術文獻] [專利文獻]
專利文獻1：日本特開2010-92521號公報 [非專利文獻]
非專利文獻1：S. Mangin et al. Nature materials, vol.5 March 2006, p.210
[發明所欲解決之課題]
於專利文獻1之方法中，因電力消耗或寫入時間等之動作條件相應於溫度而變化，故動作變得複雜。對於溫度變化以外之環境變化亦可謂相同。
本揭示之一態樣提供一種可將對於環境變化之適應容易化之記憶裝置、記憶胞陣列、記憶胞陣列之製造方法、磁頭及電子機器。 [解決課題之技術手段]
本揭示之一態樣之記憶裝置具備：複數個磁性記憶體元件；及選擇電路，其自複數個磁性記憶體元件選擇所期望之磁性記憶體元件；且複數個磁性記憶體元件包含：第1磁性記憶體元件，其具有相應於環境值而變化之特性；及第2磁性記憶體元件，其具有與第1磁性記憶體元件不同之特性；選擇電路基於環境值之檢測結果，排他性地選擇第1磁性記憶體元件及第2磁性記憶體元件。
本揭示之一態樣之記憶胞陣列具備：第1磁性記憶體元件，其具有相應於環境值而變化之特性；第2磁性記憶體元件，其具有與第1磁性記憶體元件不同之特性；及配線，其可排他性地選擇第1磁性記憶體元件及第2磁性記憶體元件。
本揭示之一態樣之記憶胞陣列之製造方法包含：形成具有相應於環境值而變化之特性之第1磁性記憶體元件，形成具有與第1磁性記憶體元件不同之特性之第2磁性記憶體元件，及形成可排他性地選擇第1磁性記憶體元件及第2磁性記憶體元件之配線。
本揭示之一態樣之磁頭具備：第1磁性記憶體元件，其具有相應於環境值而變化之特性；第2磁性記憶體元件，其具有與第1磁性記憶體元件不同之特性；構成為可排他性地選擇第1磁性記憶體元件及第2磁性記憶體元件。
本揭示之一態樣之電子機器係搭載有記憶裝置者，記憶裝置具備：複數個磁性記憶體元件；及選擇電路，其自複數個磁性記憶體元件選擇所期望之磁性記憶體元件；且複數個磁性記憶體元件包含：第1磁性記憶體元件，其具有相應於環境值而變化之特性；及第2磁性記憶體元件，其具有與第1磁性記憶體元件不同之特性；選擇電路基於環境值之檢測結果，排他性地選擇第1磁性記憶體元件及第2磁性記憶體元件。
以下，基於圖式就本揭示之一實施形態詳細地進行說明。再者，於以下之各實施形態中，藉由對於同一要素賦予同一符號而省略重複之說明。再者，圖中顯現之各要素之大小不一定準確。於若干個圖中顯示有XYZ座標系。
依照以下所示之項目順序就本揭示進行說明。 0.序 1.實施形態 2.變化例 3.用途之例 4.效果之例
0.序 自大容量伺服器至行動終端，伴隨著各種資訊機器之飛躍性之發展，於構成其之記憶體或邏輯等之元件中亦追求高積體化、高速化、低耗電化等之進一步之高性能化。特別是半導體非揮發性記憶體之進步顯著，其中作為大容量檔案記憶體之快閃記憶體以驅逐硬碟驅動器之勢頭在推進普及。另一方面，覬覦碼儲存用進而向工作記憶體之展開，為了置換目前一般使用之NOR快閃記憶體、DRAM等之FeRAM(Ferroelectric Random Access Memory，鐵電式隨機存取記憶體)、MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)、PCRAM(Phase-Change Random Access Memory，相變隨機存取記憶體)等之開發正在推進，一部分已經被實用化。
其中，MRAM因藉由磁性體之磁化方向而進行資料記憶，故可進行高速且大致無限次(1015次以上)之覆寫，已經在產業自動化或飛機等領域中使用。MRAM因其高速動作及可靠性，期待今後向碼儲存或工作記憶體之展開，但現實中在低耗電化、大容量化上存在課題。此係由MRAM之記錄原理、即藉由自配線產生之電流磁場使磁化反轉此一方式引起之本質性之課題。作為用於解決該問題之一個方法，研究不依賴於電流磁場之記錄(即磁化反轉)方式，其中與自旋轉矩磁化反轉相關之研究較為活躍。自旋轉矩磁化反轉之記憶元件與MRAM相同地藉由MTJ(Magnetic Tunnel Junction，磁穿隧接面)構成，為利用如下方式者：通過固定於某方向之磁性層之自旋偏極電子，在進入其他自由之(未固定方向之)磁性層時對該磁性層賦予轉矩，若流動某臨限值以上之電流則自由磁性層反轉。0/1之覆寫藉由改變電流之極性而進行。對於0.1 um左右之尺寸之元件而言，用於該反轉之電流之絕對值為1 mA以下，並且因該電流值與元件體積成比例地減少而可進行定比。而且，因不需要在MRAM中為必須之記錄用電流磁場產生用之字元線，故亦有胞構造變得簡單之優點。
於本揭示中，將利用自旋轉矩磁化反轉之MRAM稱為STT-MRAM(Spin Transfer Torque - Magnetic Random Access Memory，自旋轉移矩-磁性隨機存取記憶體)。作為保持高速且覆寫次數為大致無限大此一MRAM之利點不變、且可實現低耗電化、大容量化之非揮發記憶體，對於STT-MRAM寄予較大之期待。
作為使用於STT-MRAM之鐵磁體，對各種材料進行了研究，一般而言與具有面內磁各向異性者相比具有垂直磁各向異性者更適合於低電力化、大容量化。此係緣於垂直磁化在自旋轉矩磁化反轉時應超過之能量障壁更低、且垂直磁化層(或膜)所具有之高磁各向異性在保持因大容量化而細微化之記憶媒體之熱穩定性上有利之故。
為了將STT-MRAM作為具有競爭力之記憶體，以適用於各種用途，而舉出如下述之課題。例如於面向車載之STT-MRAM中，須要在如-40℃～125℃之廣範圍下保證動作，特別是為了同時滿足低溫下之寫入電壓、高溫下之資訊保持，而對於具有溫度依存性之MTJ元件之要求規格變得非常高。亦有如專利文獻1般將適合於MTJ元件之寫入脈寬就每一溫度而控制之方式，但因電力消耗或寫入時間變動而記憶體動作變得繁雜。
於所揭示之技術之一個態樣中，2種以上之不同之MTJ(材料/加工/尺寸)例如存在於同一記憶體巨集內。不同之MTJ配置於不同之字元線上，藉由進行反映所監測之溫度之字元線選擇而切換使用之MTJ。藉此，藉由相對於STT-MRAM之動作溫度，切換在各個溫度下成為最佳之動作條件之複數個MTJ元件(高溫用、低溫用)，而提供無需改變記憶體之動作條件而適應於廣溫度範圍之STT-MRAM。
1.實施形態 圖1係顯示實施形態之記憶裝置之概略構成之例之圖。記憶裝置100包含記憶體巨集1。記憶體巨集1包含記憶胞陣列2、檢測電路7、及選擇電路8。
記憶胞陣列2包含複數個記憶胞3。複數個記憶胞3在X軸方向及Y軸方向陣列狀配置。如之後參照圖2所說明般，1個記憶胞3包含1個磁性記憶體元件。在此意義上，可謂記憶胞陣列2為包含複數個磁性記憶體元件之記憶體元件陣列。
圖2係顯示記憶胞陣列之概略構成之例之圖。記憶胞陣列2除了磁性記憶體元件30以外，亦包含半導體基體60、及配線。作為配線，例示有位元線BL、字元線WL及感測線SL。半導體基體60例如為矽基板等半導體基板。
存在複數條位元線BL、複數條字元線WL及複數條感測線SL，該等自記憶胞陣列2即複數個磁性記憶體元件30延伸至選擇電路8(圖1)。位元線BL及字元線WL為相互交叉之2種位址配線。感測線SL與位元線BL對應地設置。於本例中，位元線BL沿X軸方向延伸，字元線WL沿Y軸方向延伸。
磁性記憶體元件30配置於半導體基體60上(於本例中為Z軸正方向側)。各磁性記憶體元件30和位元線BL與字元線WL之交點建立對應關係(例如交點附近)地配置。磁性記憶體元件30之一個端子與位元線BL連接。例如磁性記憶體元件30之未圖示之上部電極與位元線BL電性連接。磁性記憶體元件30之另一端子與後述之選擇電晶體40連接。例如磁性記憶體元件30之未圖示之下部電極與選擇電晶體40連接。
再者，「連接」可為電性連接之意思。在不失去相互連接之要素之功能之範圍內，在該等要素彼此之間亦可介置其他要素。
半導體基體60包含複數個選擇電晶體40、及元件分離區域50。元件分離區域50賦予電性分離之區域。選擇電晶體40形成於藉由元件分離區域50分離之區域。複數個選擇電晶體40各者以與1個磁性記憶體元件30對應、而選擇該磁性記憶體元件30之方式設置。
如於圖2中以虛線包圍所示般，1個記憶胞3包含對應之磁性記憶體元件30及選擇電晶體40。於圖2中，示意性地顯示記憶胞陣列2所含之複數個記憶胞3中之與4個記憶胞3對應之部分。於1個記憶胞3，磁性記憶體元件30及選擇電晶體40連接於對應之位元線BL與感測線SL之間。
例示之選擇電晶體40為FET，包含源極區域41、汲極區域42、及閘極區域。針對閘極區域設置之閘極電極與字元線WL連接。於圖2所示之例中，字元線WL包含閘極電極。於源極區域41，連接有感測線SL。於汲極區域42，連接有磁性記憶體元件30之另一端子。再者，於本例中，源極區域41與鄰接之選擇電晶體40之源極區域41共通地形成。
磁性記憶體元件30於Z軸方向上，連接於選擇電晶體40之汲極區域42、與位元線BL之間。連接例如經由接觸層(導通孔等)等而確立。
位元線BL、字元線WL及感測線SL以可對磁性記憶體元件30施加電壓而流過所期望之電流之方式，連接於選擇電路8(圖1)。在資訊之寫入時，經由與所期望之記憶胞對應之位元線BL及感測線SL，施加用於將電流流過磁性記憶體元件30之電壓。藉由對與所期望之記憶胞對應之字元線WL即選擇電晶體40之閘極電極施加電壓，而選擇電晶體40成為導通狀態(ON)，而電流流過磁性記憶體元件30。藉由電流流過磁性記憶體元件10，自旋轉矩磁化反轉，而寫入(記憶)資訊。在資訊之讀出時，對與所期望之記憶胞對應之字元線WL即選擇電晶體40之閘極電極施加電壓，而檢測在位元線BL與感測線SL之間流動之電流、即在磁性記憶體元件30中流動之電流。電流之檢測意指電阻大小之檢測，藉由該檢測而讀出資訊。
圖3係示意性地顯示磁性記憶體元件之概略構成之例之剖視圖。磁性記憶體元件30為垂直磁化型STT-MRAM，具有積層構造。Z軸方向對應於積層方向(垂直方向)。X軸方向及Y軸方向對應於層之延伸方向(面方向)。
磁性記憶體元件30包含：基底層31、磁化固定層32、絕緣層33、記憶層34、上部穿隧障壁層35、上部磁化固定層36、及覆蓋層37。於本例中，朝向Z軸正方向依序積層基底層31、磁化固定層32、絕緣層33、記憶層34、上部穿隧障壁層35、上部磁化固定層36及覆蓋層37。記憶層34之磁化之朝向藉由自旋轉矩磁化反轉而反轉，但磁化固定層32及上部磁化固定層36之磁化配置不反轉，而記憶層34、與磁化固定層32及上部磁化固定層36成為相互反平行狀態。於如此之自旋注入型記憶體中，藉由記憶層34之磁化與上部磁化固定層36之磁化之相對之角度而規定資訊之「0」、「1」。
在記憶層34、與磁化固定層32及上部磁化固定層36各者之間，設置成為穿隧障壁層(穿隧絕緣層)之絕緣層33及上部穿隧障壁層35，而構成MTJ元件。於磁化固定層32之下形成基底層31，於上部磁化固定層36之上形成覆蓋層37。
絕緣層33或上部穿隧障壁層35之材料之例為MgO(氧化鎂)。並不限於此，例如亦可使用Al2O3(氧化鋁)、AlN(氮化鋁)、SiO2、Bi2O3、MgF2、CaF、SrTiO2、AlLaO3、Al-N-O等各種絕緣體、介電體、半導體而構成。
記憶層34由具有磁化方向在層面垂直方向(Z軸方向)上自由變化之磁矩之鐵磁體構成。磁化固定層32及上部磁化固定層36由具有磁化固定於層面垂直方向之磁矩之鐵磁體構成。
資訊之記憶藉由具有單軸(例如Z軸方向)各向異性之記憶層之磁化之朝向進行。寫入藉由對層面垂直方向施加電流，產生自旋轉矩磁化反轉而進行。相對於藉由自旋注入而磁化之朝向反轉之記憶層34隔著絕緣層33設置磁化固定層32，又，隔著上部穿隧障壁層35設置上部磁化固定層36，而設為記憶層34之記憶資訊(磁化方向)之基準。
記憶層34、磁化固定層32及上部磁化固定層36之材料之例為Co-Fe-B。因磁化固定層32或上部磁化固定層36為資訊之基準，故要求磁化方向不因記錄或讀出而變化。惟，磁化方向未必一定固定於特定之方向，只要與記憶層34相比不易移動即可，可使頑磁力大於記憶層34、加厚層厚(或膜厚)、或者增大磁阻尼係數。於固定磁化之情形下，可使PtMn、IrMn等之反鐵磁體與磁化固定層32或上部磁化固定層36接觸；或者使與該等反鐵磁體接觸之磁性體經由Ru等之非磁性體磁性結合、而將磁化固定層32或上部磁化固定層36間接地固定。
於一實施形態中，以記憶層34之垂直磁化層接收之實效性之反磁場之大小小於飽和磁化量(以下，亦稱為「飽和磁化量Ms」)之方式，調整記憶層34之組成。如前述般，選定記憶層34之鐵磁材料Co-Fe-B組成，降低記憶層34接收之實效性之反磁場之大小，而設為小於記憶層34之飽和磁化量Ms。藉此，記憶層34之磁化朝向層面垂直方向。
於一實施形態中，可藉由將絕緣層33或上部穿隧障壁層35設為氧化鎂層，而提高磁阻變化率(MR比)。如此般，藉由提高MR比，而可提高自旋注入之效率，且降低用於使記憶層34之磁化之朝向反轉所需之電流密度。又，亦可將作為中間層之絕緣層33或上部穿隧障壁層35之材料置換為金屬材料，進行藉由巨磁阻(GMR)效應而實現之自旋注入。
根據上述之磁性記憶體元件30，磁性記憶體元件30之記憶層34以記憶層34接收之實效性之反磁場之大小，小於記憶層34之飽和磁化量(亦稱為飽和磁化量Ms)之方式構成。記憶層34接收之反磁場變低，可降低用於使記憶層34之磁化之朝向反轉所需之寫入電流量。此係由於記憶層34具有垂直磁各向異性因而適用垂直磁化型STT-MRAM之反轉電流，在反磁場之點上為有利之故。
另一方面，即便不降低記憶層34之飽和磁化量Ms，亦可降低寫入電流量，因此可將記憶層34之飽和磁化量Ms設為充分之量，而可確保記憶層34之熱穩定性。進而，因磁化固定層32或上部磁化固定層36成為積層ferri-pinned構造，故可使該等固定層相對於外部磁場鈍化，而遮斷由該等固定層引起之漏磁場，且謀求藉由複數個磁性層之層間結合來實現之磁化固定層32及上部磁化固定層36之垂直磁各向異性之強化。如此般，由於可充分地確保資訊保持能力即熱穩定性，故可構成在特性平衡上優異之磁性記憶體元件30。
如前所述，資訊之記憶(寫入)藉由具有單軸各向異性之記憶層34之磁化之朝向而進行。在寫入時藉由對層面垂直方向(Z軸方向)施加電流，產生自旋轉矩磁化反轉而進行。
此處，就自旋轉矩磁化反轉簡單地進行說明。電子具有2種自旋角動量。假設將其定義為向上、向下。在非磁性體內部，兩者為相同數目，在鐵磁體內部兩者之數目存在差異。設想在2層之鐵磁體中相互之磁矩之朝向為反平行狀態，使電子自下部磁性體向上部磁性體移動之情形。此處，下部磁性體為因高頑磁力等而其朝向被固定之磁化固定層32或上部磁化固定層36，上部磁性體為記憶層34。通過磁化固定層32或上部磁化固定層36之電子在自旋偏極，意即向上與向下之數目上產生差異。非磁性體之厚度充分薄，若該偏極和緩而在成為通常之非磁性體之非偏極(向上與向下為相同數目)狀態之前到達其他磁性體、亦即記憶層34，則因自旋偏極度之符號成為相反，而降低系統之能量，故一部分之電子反轉、亦即使自旋角動量之朝向改變。此時系統之全角動量必須守恆，故與因改變了朝向之電子所致之角動量變化之合計等效之反作用亦賦予磁性之磁矩。在電流即單位時間內通過之電子數為少時，因改變了朝向之電子之總數亦少，故在記憶層34之磁矩產生之角動量變化亦小，但若電流增加，則可在單位時間內賦予較多之角動量變化。角動量之時間變化為轉矩，若轉矩超過某臨限值則記憶層34之磁矩開始反轉，因其單軸各向異性而在旋轉180度時為穩定。即產生自反平行狀態向平行狀態之反轉。
在處於磁化平行狀態時，若將電流反向地沿自記憶層34向磁化固定層32或上部磁化固定層36輸送電子之朝向流動時，此次於在磁化固定層32或上部磁化固定層36被反射時自旋反轉之電子進入記憶層34時賦予轉矩，而可向反平行狀態反轉。惟，此時，產生反轉所需之電流量，與自反平行狀態向平行狀態反轉之情形相比更多。雖難以直觀性地理解自平行狀態向反平行狀態之反轉，但可考量為因磁化固定層32或上部磁化固定層36被固定而無法反轉，為了守恆系統整體之角動量而將記憶層34反轉。如此般，0/1之資訊之記錄藉由自磁化固定層32或上部磁化固定層36向記憶層34之方向或其反方向，流動與各個極性對應之某臨限值以上之電流而進行。
若將垂直磁化型STT-MRAM之反轉電流設為Ic_perp，則 平行→反平行  Ic_perp=(A・α・Ms・V/g(0)/P)(Hk-4πMs) 反平行→平行  Ic_perp=-(A・α・Ms・V/g(π)/P)(Hk-4πMs)。
另一方面，若將面內磁化型STT-MRAM之反轉電流設為Ic_para，則 平行→反平行  Ic_para=(A・α・Ms・V/g(0)/P)(Hk+2πMs) 反平行→平行  Ic_para=-(A・α・Ms・V/g(π)/P)(Hk+2πMs)。
於上述之式中，A為常數、α為阻尼常數、Ms為飽和磁化、V為元件體積、g(0)P、g(π)P分別為平行、反平行時與自旋轉矩傳遞至對方磁性層之效率對應之係數、Hk為磁各向異性(非專利文獻1)。於上述之式中，若對垂直磁化型時之(Hk-4πMs)與面內磁化型時之(Hk+2πMs)進行比較，則可理解垂直磁化型更適合於低記錄電流化。
資訊之讀出使用TMR(穿隧磁阻)效應進行。亦即，於磁性記憶體元件30中，相應於磁化固定層32或上部磁化固定層36之磁化方向與記憶層34之磁化方向之關係(例如為平行及反平行之何一者)，電極間之電阻之大小變化。藉由利用電流檢測檢測電阻，而讀出寫入(記憶於)記憶層34之磁化方向即記憶層34之資訊。再者，讀出時之電流遠小於寫入時之電流，對記憶層34之磁化方向不帶來影響。因此，可在非破壞下進行資訊讀出。
磁性記憶體元件30之特性根據環境而變化。環境之例為溫度、光、磁場、衝擊等。將直接或間接地表示如此之環境之值稱為「環境值」。例如，在環境為表示溫度之值時，環境值可為溫度本身，亦可為藉由溫度感測器等檢測出之電流值或電壓值。磁性記憶體元件30具有相應於環境值而變化之特性。特性之例為對於環境值之保持之特性(保持特性)，例如可藉由上述之磁各向異性Hk或保持力(Oe)等之指標表示。在環境值為溫度時，保持係熱穩定性之保持。以下，除了有特別說明時以外，環境值設為溫度。特性之其他例為資訊之寫入或資訊之讀出所需之電壓、例如施加於位元線BL、感測線SL及字元線WL等之電壓(包含選擇電晶體40之驅動電壓)。該電壓可意指某程度之範圍內之電壓，亦將如此之電壓稱為電壓Vc。特性之其他例為磁阻變化率TMR。
根據揭示之技術，在不改變動作條件下，亦即在相同之動作條件下，可在寬溫度範圍內獲得實用性之保持、抵抗變化率TMR等。此處之動作條件，為與對於磁性記憶體元件30之資訊之讀寫相關之動作條件。動作條件之例為上述之電壓Vc。所謂相同之動作條件，意指電壓Vc之大小(範圍)、施加期間(脈寬)等、以及由此引起之電力消耗等實質上為相同(例如設計上之誤差、偏差等之範圍內)。
於本實施形態中，記憶裝置100包含具有互不相同之特性之複數個磁性記憶體元件30。作為具有不同之特性之複數個磁性記憶體元件30，舉出磁性記憶體元件30-1(第1磁性記憶體元件)及磁性記憶體元件30-2(第2磁性記憶體元件)之2種磁性記憶體元件30為例進行說明。
圖4及圖5係示意性地顯示磁性記憶體元件之特性之例之圖。圖之橫軸示意性地表示溫度，圖之縱軸示意性地表示保持之程度。動作條件為相同。於圖中，實用性之保持之範圍(上限及下限)以一對虛線示意性地示出。
圖4顯示磁性記憶體元件30-1之特性。磁性記憶體元件30-1在溫度T11～溫度T12之範圍內具有實用性之保持等。溫度T11例如可為-40℃以下。圖5顯示磁性記憶體元件30-2之特性。磁性記憶體元件30-2在溫度T21～溫度T22之範圍內具有實用性之保持等。溫度T22例如可為125℃以上。溫度T21高於溫度T11，且為溫度T12以下。溫度T22高於溫度T12。藉由相應於溫度區分使用如此之磁性記憶體元件30-1及磁性記憶體元件30-2，而可在不改變動作條件下，在溫度T11～溫度T22(例如-40℃至125℃)寬溫度範圍內獲得實用性之保持。再者，此處作為磁性記憶體元件30之特性而舉出保持為例進行了說明，但就電壓Vc或抵抗變化率TMR亦可進行同樣之說明。該情形下，圖之縱軸可對應於電壓Vc或抵抗變化率TMR。
若對於磁性記憶體元件30-1及磁性記憶體元件30-2進行比較，則磁性記憶體元件30-1為適合於在比較低之溫度下之使用之低溫用MTJ元件。磁性記憶體元件30-2為適合於在比較高之溫度下之使用之高溫用MTJ元件。磁性記憶體元件30-1以在低溫下之寫入較磁性記憶體元件30-2更容易進行之方式，設計為具有相對低之RA(磁阻面積積)及小的熱穩定性。磁性記憶體元件30-2以在高溫下之寫入較磁性記憶體元件30-1更容易地進行之方式，設計為具有相對高之RA及大的熱穩定性。
具有不同之特性之磁性記憶體元件30-1及磁性記憶體元件30-2，可藉由改變磁性記憶體元件30之材料、加工條件、尺寸等而實現。例如，藉由改變各層之材料而獲得不同之特性。藉由改變成膜或蝕刻等之加工條件，亦可獲得不同之特性。藉由改變各層之層厚或面積，亦可獲得不同之特性。磁性記憶體元件30-2與磁性記憶體元件30-1相比，材料、加工條件及尺寸之至少一者可相異。
圖6係示意性地顯示磁性記憶體元件之配置之例之剖視圖。作為設置於選擇電晶體40之上方(Z軸正方向側)之配線層，例示配線層L1～配線層L6。朝向Z軸正方向依序積層配線層L1、配線層L2、配線層L3、配線層L4、配線層L5及配線層L6。雖未賦予符號，但亦圖示連接各配線層彼此之導通孔等。
於圖6所示之例中，磁性記憶體元件30-1及磁性記憶體元件30-2配置於高度不同之位置。具體而言，磁性記憶體元件30-1及磁性記憶體元件30-02配置於不同之配線層間。於本例中，磁性記憶體元件30-1設置於配線層L3與配線層L4之間。磁性記憶體元件30-2設置於配線層L5與配線層L6之間。再者，位元線BL、感測線SL及字元線WL設置於互不相同之配線層，在本例中設置於配線層L6、配線層L3及配線層L2。
在字元線WL之延伸方向、即Y軸方向上，複數個磁性記憶體元件30-1以相鄰之方式配置，且磁性記憶體元件30-2以相鄰之方式配置。於X軸方向上，複數個磁性記憶體元件30-1及複數個磁性記憶體元件30-2交替配置。
圖7係顯示記憶胞陣列之等效電路之例之圖。例示3條位元線BL、3條感測線SL及2條字元線WL。2條字元線WL中之一條字元線WL連接於連接有磁性記憶體元件30-1之選擇電晶體40之閘極電極。另一條字元線WL連接於連接有磁性記憶體元件30-2之選擇電晶體40之閘極電極。亦即，複數條字元線WL各者排他性地連接於連接有磁性記憶體元件30-1之選擇電晶體40之閘極電極及連接有磁性記憶體元件30-2之選擇電晶體40之閘極電極。可藉由位元線BL、感測線SL及字元線WL，排他性地選擇磁性記憶體元件30-1及磁性記憶體元件30-2。
返回圖1，檢測電路7檢測環境值，產生表示其檢測結果之信號。將檢測電路7產生之信號稱為檢測信號TH。檢測信號TH之例為表示檢測出之環境值與特定值之大小關係之信號、表示檢測出之環境值之範圍之信號等。
如亦於前文中所述般，此處說明環境值為溫度之情形。該情形下，檢測電路7可為檢測記憶體巨集1、更具體而言為檢測記憶胞陣列2之溫度之溫度檢測電路。對於溫度檢測，可使用各種周知之方法。例如可在記憶胞陣列2內設置溫度檢測用之配線(電阻器)、二極體等。根據由溫度變化引起之該等之電性特性之變化，檢測溫度。再者，在檢測電路7檢測光、磁場、衝擊等時，檢測電路7可為光檢測電路、磁檢測電路、衝擊檢測電路等。對於檢測可使用各種周知之方法。
以下，說明檢測信號TH為表示檢測溫度與特定溫度之大小關係之信號之情形。特定溫度為磁性記憶體元件30-1與磁性記憶體元件30-2之切換之基準(臨限值)，稱為切換溫度TS。例如，檢測信號TH為表示檢測溫度為切換溫度TS值以下、即為低溫，或檢測溫度大於（高於）切換溫度TS值、即為高溫之信號。再者，切換溫度TS亦可以具有磁滯之方式決定。
切換溫度TS設定為磁性記憶體元件30-1具有實用性之保持之溫度範圍、與磁性記憶體元件30-2具有實用性之保持之溫度範圍之邊界之溫度、或者該等之溫度範圍重複之範圍內之溫度。於前文說明之圖4及圖5之例中，磁性記憶體元件30-1在溫度T11～溫度T12之範圍內具有實用性之保持，磁性記憶體元件30-2在溫度T21～溫度T22之範圍內具有實用性之保持。因此，切換溫度TS設定為溫度T12以下且為溫度T21以上。
檢測電路7輸出所產生之檢測信號TH。藉由檢測電路7輸出之檢測信號TH輸入至選擇電路8。
選擇電路8經由位元線BL、感測線SL及字元線WL等連接於記憶胞陣列2。將選擇電路8中之連接有在X軸方向上延伸之配線之部分亦稱為選擇電路81並圖示。將連接有在Y軸方向上延伸之配線之部分亦稱為選擇電路82並圖示。選擇電路8自記憶胞陣列2所含之複數個磁性記憶體元件30(複數個記憶胞3內之磁性記憶體元件30)中，選擇所期望之磁性記憶體元件30。選擇藉由向位元線BL、字元線WL及感測線SL之電壓施加等(配線之啟動)而進行。選擇電路8可具備與各種周知之記憶體選擇電路之構成相同之構成。
於本實施形態中，選擇電路8基於檢測電路7之檢測結果、更具體而言為檢測信號TH，排他性地選擇磁性記憶體元件30-1及磁性記憶體元件30-2。相應於溫度而切換磁性記憶體元件30-1及磁性記憶體元件30-2。具體而言，在檢測信號TH表示低溫時，選擇電路8選擇磁性記憶體元件30-1。在檢測信號TH表示高溫時，選擇電路8選擇磁性記憶體元件30-2。
圖8係顯示磁性記憶體元件之切換之例之圖。在溫度T11～切換溫度TS之範圍內即低溫時，選擇磁性記憶體元件30-1。在切換溫度TS～溫度T22之範圍內即高溫時，選擇磁性記憶體元件30-2。如前文中所述般，低溫下之磁性記憶體元件30-1之動作條件、與高溫下之磁性記憶體元件30-2之動作條件相同。因此，可在相同之動作條件不變下，在溫度T11～溫度T22之寬溫度範圍內，獲得實用性之保持。亦即，在讀出或寫入特性因MTJ元件之溫度依存而變動之情形下，藉由適切地切換複數個MTJ元件，而可將所有使用溫度之MTJ元件特性控制在可藉由同一設計之選擇電晶體40對應之動作條件內。
圖9係顯示在記憶裝置中執行之處理之例之流程圖。該處理例如相應於向記憶裝置100之資訊之讀寫要求而開始。就與目前為止所說明之內容重複之內容，不再重複詳細之說明。
於步驟S1中，檢測電路7例如檢測溫度，產生檢測信號TH並輸出。於步驟S2中，檢測信號TH輸入選擇電路8。於步驟S3中，選擇電路8選擇與檢測信號TH相應之磁性記憶體元件30。排他性地選擇磁性記憶體元件30-1及磁性記憶體元件30-2。於步驟S4中，選擇電路8對於所選擇之磁性記憶體元件30進行資訊之讀寫。
例如如以上般，相應於溫度而排他性地選擇(切換)磁性記憶體元件30-1及磁性記憶體元件30-2之2種磁性記憶體元件30，進行資訊之讀寫。與僅使用1種磁性記憶體元件30之情形相比，可進行遍及寬溫度範圍之資訊之讀寫。因無需改變動作條件，故容易適用於溫度變化。
對於記憶胞陣列2包含磁性記憶體元件30-1及磁性記憶體元件30-2之2種磁性記憶體元件30時之記憶胞陣列2之製造方法進行描述。記憶胞陣列2之製造方法包含：準備半導體基體60之步序(基體準備步序)；形成配線之步序；以磁性記憶體元件30位於配線層間之方式，積層、形成配線及磁性記憶體元件30(磁性記憶體元件30-1及磁性記憶體元件30-2)之步序(積層、形成步序)。於積層、形成步序中，依序形成包含位元線BL、感測線SL及字元線WL之配線層(例如配線層L1～配線層L6)。此時，磁性記憶體元件30形成於配線層間。磁性記憶體元件30之積層構造，例如藉由在真空裝置內，將基底層31至覆蓋層37之各層依序成膜等而獲得。又，磁性記憶體元件30藉由蝕刻等之加工而形成圖案。例如，磁性記憶體元件30藉由離子研磨等而形成為柱狀。
藉由如前文所說明之圖6般將磁性記憶體元件30-1及磁性記憶體元件30-2設置於不同之配線層間，而磁性記憶體元件30-1及磁性記憶體元件30-2分別在不同之時序形成。於圖6所示之例中，在形成位於下方之磁性記憶體元件30-1時，尚未存在其後形成之磁性記憶體元件30-2，而容易確保磁性記憶體元件30-1之橫向之空間。相應地，例如防止因柱形成而可能產生之異物向相鄰之元件之附著等，而可減低短路風險等。
2.變化例 於上述實施形態中，就磁性記憶體元件30-1及磁性記憶體元件30-2連接於互不相同之字元線WL之例進行了說明。惟，磁性記憶體元件30-1及磁性記憶體元件30-2亦可連接於互不相同之位元線BL(及感測線SL)。
圖10係顯示記憶胞陣列之等效電路之例之圖。3條位元線BL中之中央之位元線BL(及感測線SL)連接於磁性記憶體元件30-1(及連接於該磁性記憶體元件30-1之選擇電晶體40)。兩側之位元線BL(及感測線SL)連接於磁性記憶體元件30-2(及連接於該磁性記憶體元件30-2之選擇電晶體40)。亦即，複數條位元線BL分別排他性地連接於磁性記憶體元件30-1及磁性記憶體元件30-2。亦可藉由如此之位元線BL、感測線SL及字元線WL，排他性地選擇磁性記憶體元件30-1及磁性記憶體元件30-2。
於上述實施形態中，就磁性記憶體元件30-1及磁性記憶體元件30-2配置於高度不同之位置之例進行了說明。惟，磁性記憶體元件30-1及磁性記憶體元件30-2亦可配置於高度相同之位置。
圖11係示意性地顯示磁性記憶體元件之配置之例之剖視圖。磁性記憶體元件30-1及磁性記憶體元件30-2配置於高度相同之位置。具體而言，磁性記憶體元件30-1及磁性記憶體元件30-2配置於相同之配線層間。於本例中，磁性記憶體元件30-1及磁性記憶體元件30-2均設置於配線層L3與配線層L4之間。因磁性記憶體元件30-1及磁性記憶體元件30-2在同一步序中製作，故有效率性。
於上述實施形態中，就記憶裝置100包含1個記憶體巨集1之例進行了說明。惟，記憶裝置100亦可包含複數個記憶體巨集1。該情形下，種類不同之磁性記憶體元件30可配置於不同之記憶體巨集1之記憶胞陣列2。
圖12係顯示記憶裝置之概略構成之例之圖。於本例中，記憶裝置100包含2個記憶體巨集1、及切換部150。以可區別各記憶體巨集1之方式，稱為記憶體巨集1-1及記憶體巨集1-2並圖示。於記憶體巨集1-1及記憶體巨集1-2，包含不同種類之磁性記憶體元件30。例如，於記憶體巨集1-1之記憶胞陣列2配置磁性記憶體元件30-1，於記憶體巨集1-1之記憶胞陣列2配置磁性記憶體元件30-2。切換部150以相應於環境值來切換磁性記憶體元件30-1及磁性記憶體元件30-2之方式，控制記憶體巨集1-1及記憶體巨集1-2各者之選擇電路8。環境值係例如作為來自記憶體巨集1-1或記憶體巨集1-2內之檢測電路7之檢測信號TH，賦予給切換部150。
於上述實施形態中，對於使用特性不同之2種30-1及磁性記憶體元件30-2之例進行了說明。惟，亦可使用特性不同之3種以上之磁性記憶體元件30。例如在使用3種磁性記憶體元件30時，檢測電路7產生之檢測信號TH可為表示低溫、中溫及高溫之3種類型之任一者之信號。選擇電路8可基於檢測信號TH排他性地選擇記憶胞3種磁性記憶體元件30。
記憶胞陣列2所含之磁性記憶體元件30-1之數目、與磁性記憶體元件30-2之數目可為相同，亦可為不同。在後者之情形時，可構成為僅於記憶胞陣列2之一部分之區域，可切換磁性記憶體元件30-1及磁性記憶體元件30-2。
磁性記憶體元件30之積層構造並不限定於圖3所示之例。例如，磁性記憶體元件30亦可不具備上部穿隧障壁層35及上部磁化固定層36。並不限於此，亦可採用各種周知之MTJ之積層構造。
3.用途之例 以上所說明之記憶裝置100可使用於各種用途。例如，記憶裝置100搭載於電子機器而使用。電子機器之例為遊戲機器、如智慧型手機或平板終端之行動機器、筆記本PC、可佩帶裝置、音樂機器、視訊機器、數位相機等。記憶裝置100可用作行動用之資料單元或固定用之資料單元等。
具備複數種磁性記憶體元件30、例如具備磁性記憶體元件30-1及磁性記憶體元件30-2之磁頭亦為用途之一例。亦可適用於搭載該磁頭之硬碟驅動器、磁感測器機器等。磁頭例如具備與如目前為止所說明之檢測電路7或選擇電路8相同之構成(檢測機構、選擇機構等)，藉此，可構成為可排他性地選擇磁性記憶體元件30-1及磁性記憶體元件30-2。
4.效果之例 以上所說明之技術例如如下述般被特定。揭示之技術之一為記憶裝置100。如參照圖1～圖9等而說明般，記憶裝置100具備：複數個磁性記憶體元件30；及選擇電路8，其自複數個磁性記憶體元件30選擇所期望之磁性記憶體元件30。複數個磁性記憶體元件30包含：磁性記憶體元件30-1(第1磁性記憶體元件)，其具有相應於環境值而變化之特性；及磁性記憶體元件30-2(第2磁性記憶體元件)，其具有與磁性記憶體元件30-1不同之特性。選擇電路8基於環境值之檢測結果，排他性地選擇磁性記憶體元件30-1及磁性記憶體元件30-2。
根據上述之記憶裝置100，藉由排他性地選擇、即切換使用特性不同之種類之磁性記憶體元件30-1及磁性記憶體元件30-2，而與僅使用1種磁性記憶體元件30之情形相比，可適應於廣範圍之環境值。可將對於環境變化之適用容易化。
磁性記憶體元件30-2與磁性記憶體元件30-1相比，材料、加工條件及尺寸之至少1者可相異。例如，藉此，可獲得相互特性之不同之磁性記憶體元件30-1及磁性記憶體元件30-2。
環境值可包含(直接或間接性地)表示溫度之值、表示磁場之值、表示光之值及表示衝擊之值中之至少1者。可將對於以如此之各種環境值表示之環境變化之適用容易化。
如參照圖4、圖5及圖8等而說明般，選擇電路8可在環境值為特定值以下(例如溫度為切換溫度TS以下)時，選擇磁性記憶體元件30-1，在環境值大於特定值(例如溫度高於切換溫度TS)時，選擇磁性記憶體元件30-2。該情形下，在前述環境值為特定值以下時用於將資訊寫入磁性記憶體元件30-1之動作條件(例如電壓Vc)、與在環境值大於特定值時用於將資訊寫入磁性記憶體元件30-2之動作條件可相同。與無需改變動作條件相應地，容易適用於環境變化。
如參照圖6等而說明般，磁性記憶體元件30-1及磁性記憶體元件30-2可設置於不同之配線層間。例如在製造時，容易確保在形成一個磁性記憶體元件30時之橫向之空間，而可降低短路風險等。
如參照圖11等而說明般，磁性記憶體元件30-1及磁性記憶體元件30-2可設置於相同之配線層間。例如在製造時，可在同一步序中高效率地製作磁性記憶體元件30-1及磁性記憶體元件30-2。
如參照圖1、圖2、圖6及圖7等而說明般，記憶裝置100可進一步具備複數條位元線BL、複數條感測線SL、複數條字元線WL、及複數個選擇電晶體40。複數條位元線BL可自複數個磁性記憶體元件30(自記憶胞陣列2)延伸至選擇電路8。複數條感測線SL可自複數個磁性記憶體元件30延伸至選擇電路8。複數條字元線WL可與複數條位元線BL交叉且自複數個磁性記憶體元件30延伸至選擇電路8。複數個選擇電晶體40各者可與1個磁性記憶體元件30對應地設置。複數個磁性記憶體元件30各者可和複數條位元線BL與複數條字元線WL之交點建立對應關係地配置。對應之磁性記憶體元件30及選擇電晶體40，可連接於對應之位元線BL與感測線SL之間。選擇電晶體40之閘極電極可連接於對應之字元線WL。複數條字元線WL各者可排他性地連接於連接有磁性記憶體元件30-1之選擇電晶體40之閘極電極及連接有磁性記憶體元件30-2之選擇電晶體40之閘極電極。或者，如參照圖10等而說明般，複數條位元線BL各者，可排他性地連接於磁性記憶體元件30-1及磁性記憶體元件30-2。例如，藉此，可排他性地選擇磁性記憶體元件30-1及磁性記憶體元件30-2。
如參照圖12等而說明般，磁性記憶體元件30-1及磁性記憶體元件30-2可配置於不同之記憶胞陣列2(例如記憶體巨集1-1之記憶胞陣列2及記憶體巨集1-2之記憶胞陣列2)。亦可進行如此之磁性記憶體元件30-1及磁性記憶體元件30-2之配置。
參照圖1～圖9等而說明之記憶胞陣列2亦為揭示之技術之一。記憶胞陣列2具備：磁性記憶體元件30-1，其具有相應於環境值而變化之特性；磁性記憶體元件30-2，其具有與磁性記憶體元件30-1不同之特性；及配線(位元線BL、感測線SL、字元線WL)，其可排他性地選擇磁性記憶體元件30-1及磁性記憶體元件30-2。藉由如此之記憶胞陣列2，亦可如目前為止所說明般，將對於環境變化之適用容易化。記憶胞陣列2之製造方法亦為揭示之技術之一。記憶胞陣列2之製造方法包含：形成具有相應於環境值而變化之特性之磁性記憶體元件30-1，形成具有與磁性記憶體元件30-1不同之特性之磁性記憶體元件30-2，及形成可排他性地選擇磁性記憶體元件30-1及磁性記憶體元件30-2之配線(位元線BL、感測線SL、字元線WL)。
具備磁性記憶體元件30-1及磁性記憶體元件30-2之磁頭亦為揭示之技術之一。磁頭構成為可排他性地選擇磁性記憶體元件30-1及磁性記憶體元件30-2。搭載有記憶裝置100之電子機器亦為揭示之技術之一。藉由如此之磁頭或電子機器，亦可如目前為止所說明般，將對於環境變化之適用容易化。
再者，本揭示所記載之效果終極而言僅為例示，並不限定於所揭示之內容。亦可為其他效果。
以上，對於本揭示之實施形態進行了說明，但本揭示之技術範圍，並不限定於上述實施形態其本身，在不脫離本揭示之要旨之範圍內，可進行各種變更。
再者，本技術亦可採用如以下之構成。 (1) 一種記憶裝置，其具備：複數個磁性記憶體元件；及 選擇電路，其自前述複數個磁性記憶體元件選擇所期望之磁性記憶體元件；且 前述複數個磁性記憶體元件包含： 第1磁性記憶體元件，其具有相應於環境值而變化之特性；及 第2磁性記憶體元件，其具有與前述第1磁性記憶體元件不同之特性；並且 前述選擇電路基於環境值之檢測結果，排他性地選擇前述第1磁性記憶體元件及前述第2磁性記憶體元件。 (2) 如(1)之記憶裝置，其中前述第2磁性記憶體元件與前述第1磁性記憶體元件相比，材料、加工條件及尺寸之至少1者相異。 (3) 如(1)或(2)之記憶裝置，其中前述環境值包含表示溫度之值、表示磁場之值、表示光之值及表示衝擊之值中之至少1者。 (4) 如(1)至(3)中任一項之記憶裝置，其中前述選擇電路在前述環境值為特定值以下時，選擇前述第1磁性記憶體元件，在前述環境值大於前述特定值時，選擇前述第2磁性記憶體元件。 (5) 如(4)之記憶裝置，其中在前述環境值為前述特定值以下時用於將資訊寫入前述第1磁性記憶體元件之動作條件，與在前述環境值大於前述特定值時用於將資訊寫入前述第2磁性記憶體元件之動作條件相同。 (6) 如(1)至(5)中任一項之記憶裝置，其中前述第1磁性記憶體元件及前述第2磁性記憶體元件設置於不同之配線層間。 (7) 如(1)至(5)中任一項之記憶裝置，其中前述第1磁性記憶體元件及前述第2磁性記憶體元件設置於相同之配線層間。 (8) 如(1)至(7)中任一項之記憶裝置，其進一步具備：複數條位元線，其等自前述複數個磁性記憶體元件延伸至前述選擇電路； 複數條感測線，其等自前述複數個磁性記憶體元件延伸至前述選擇電路； 複數條字元線，其等與前述複數條位元線交叉且自前述複數個磁性記憶體元件延伸至前述選擇電路；及 複數個選擇電晶體，其等各自與1個前述磁性記憶體元件對應地設置；且 前述複數個磁性記憶體元件各者，係和前述複數條位元線與前述複數條字元線之交點建立對應關係地配置， 對應之前述磁性記憶體元件及前述選擇電晶體，係連接於對應之前述位元線與前述感測線之間， 前述選擇電晶體之閘極電極，連接於對應之前述字元線， 前述複數條字元線各者係排他性地連接於連接有前述第1磁性記憶體元件之前述選擇電晶體之閘極電極、及連接有前述第2磁性記憶體元件之前述選擇電晶體之閘極電極。 (9) 如(1)至(7)中任一項之記憶裝置，其進一步具備：複數條位元線，其等自前述複數個磁性記憶體元件延伸至前述選擇電路； 複數條感測線，其等自前述複數個磁性記憶體元件延伸至前述選擇電路； 複數條字元線，其等與前述複數條位元線交叉且自前述複數個磁性記憶體元件延伸至前述選擇電路；及 複數個選擇電晶體，其等各自與1個前述磁性記憶體元件對應地設置；且 前述複數個磁性記憶體元件各者，係和前述複數條位元線與前述複數條字元線之交點建立對應關係地配置， 對應之前述磁性記憶體元件及前述選擇電晶體，係連接於對應之前述位元線與前述感測線之間， 前述選擇電晶體之閘極電極，連接於對應之前述字元線， 前述複數條位元線各者，排他性地連接於前述第1磁性記憶體元件及前述第2磁性記憶體元件。 (10) 如(1)至(9)中任一項之記憶裝置，其中前述第1磁性記憶體元件及前述第2磁性記憶體元件配置於不同之記憶胞陣列。 (11) 一種記憶胞陣列，其具備：第1磁性記憶體元件，其具有相應於環境值而變化之特性； 第2磁性記憶體元件，其具有與前述第1磁性記憶體元件不同之特性；及 配線，其可排他性地選擇前述第1磁性記憶體元件及前述第2磁性記憶體元件。 (12) 一種記憶胞陣列之製造方法，其包含：形成具有相應於環境值而變化之特性之第1磁性記憶體元件； 形成具有與前述第1磁性記憶體元件不同之特性之第2磁性記憶體元件；及 形成可排他性地選擇前述第1磁性記憶體元件及前述第2磁性記憶體元件之配線。 (13) 一種磁頭，其具備：第1磁性記憶體元件，其具有相應於環境值而變化之特性； 第2磁性記憶體元件，其具有與前述第1磁性記憶體元件不同之特性；且 構成為可排他性地選擇前述第1磁性記憶體元件及前述第2磁性記憶體元件。 (14) 一種電子機器，其搭載有記憶裝置；且 前述記憶裝置具備： 複數個磁性記憶體元件；及 選擇電路，其自前述複數個磁性記憶體元件選擇所期望之磁性記憶體元件；且 前述複數個磁性記憶體元件包含： 第1磁性記憶體元件，其具有相應於環境值而變化之特性；及 第2磁性記憶體元件，其具有與前述第1磁性記憶體元件不同之特性；並且 前述選擇電路基於環境值之檢測結果，排他性地選擇前述第1磁性記憶體元件及前述第2磁性記憶體元件。
1:記憶體巨集 1-1:記憶體巨集 1-2:記憶體巨集 2:記憶胞陣列 3:記憶胞 7:檢測電路 8:選擇電路 30:磁性記憶體元件 30-1:磁性記憶體元件(第1磁性記憶體元件) 30-2:磁性記憶體元件(第2磁性記憶體元件) 31:基底層 32:磁化固定層 33:絕緣層 34:記憶層 35:上部穿隧障壁層 36:上部磁化固定層 37:覆蓋層 40:選擇電晶體 41:源極區域 42:汲極區域 50:元件分離區域 60:半導體基體 81:選擇電路 82:選擇電路 100:記憶裝置 150:切換部 BL:位元線 L1:配線層 L2:配線層 L3:配線層 L4:配線層 L5:配線層 L6:配線層 S1:步驟 S2:步驟 S3:步驟 S4:步驟 SL:感測線 T11:溫度 T12:溫度 T21:溫度 T22:溫度 Ts:切換溫度 WL:字元線 X:軸 Y:軸 Z:軸
圖1係顯示實施形態之記憶裝置之概略構成之例之圖。 圖2係顯示記憶胞陣列之概略構成之例之圖。 圖3係示意性地顯示磁性記憶體元件之概略構成之例之剖視圖。 圖4係示意性地顯示磁性記憶體元件之特性之例之圖。 圖5係示意性地顯示磁性記憶體元件之特性之例之圖。 圖6係示意性地顯示磁性記憶體元件之配置之例之剖視圖。 圖7係顯示記憶胞陣列之等效電路之例之圖。 圖8係顯示磁性記憶體元件之切換之例之圖。 圖9係顯示在記憶裝置中執行之處理之例之流程圖。 圖10係顯示記憶胞陣列之等效電路之例之圖。 圖11係示意性地顯示磁性記憶體元件之配置之例之剖視圖。 圖12係顯示記憶裝置之概略構成之例之圖。
1:記憶體巨集
2:記憶胞陣列
3:記憶胞
7:檢測電路
8:選擇電路
81:選擇電路
82:選擇電路
100:記憶裝置
X:軸
Y:軸
Z:軸

Claims (14)

  1. 一種記憶裝置，其包含：複數個磁性記憶體元件；及 選擇電路，其自前述複數個磁性記憶體元件選擇所期望之磁性記憶體元件；且 前述複數個磁性記憶體元件包含： 第1磁性記憶體元件，其具有相應於環境值而變化之特性；及 第2磁性記憶體元件，其具有與前述第1磁性記憶體元件不同之特性；並且 前述選擇電路基於環境值之檢測結果，排他性地選擇前述第1磁性記憶體元件及前述第2磁性記憶體元件。
  2. 如請求項1之記憶裝置，其中前述第2磁性記憶體元件與前述第1磁性記憶體元件相比，材料、加工條件及尺寸之至少1者相異。
  3. 如請求項1之記憶裝置，其中前述環境值包含表示溫度之值、表示磁場之值、表示光之值及表示衝擊之值中之至少1者。
  4. 如請求項1之記憶裝置，其中前述選擇電路在前述環境值為特定值以下時，選擇前述第1磁性記憶體元件，在前述環境值大於前述特定值時，選擇前述第2磁性記憶體元件。
  5. 如請求項4之記憶裝置，其中在前述環境值為前述特定值以下時用於將資訊寫入前述第1磁性記憶體元件之動作條件，與在前述環境值大於前述特定值時用於將資訊寫入前述第2磁性記憶體元件之動作條件相同。
  6. 如請求項1之記憶裝置，其中前述第1磁性記憶體元件及前述第2磁性記憶體元件，設置於不同之配線層間。
  7. 如請求項1之記憶裝置，其中前述第1磁性記憶體元件及前述第2磁性記憶體元件，設置於相同之配線層間。
  8. 如請求項1之記憶裝置，其進一步包含：複數條位元線，其等自前述複數個磁性記憶體元件延伸至前述選擇電路； 複數條感測線，其等自前述複數個磁性記憶體元件延伸至前述選擇電路； 複數條字元線，其等與前述複數條位元線交叉，且自前述複數個磁性記憶體元件延伸至前述選擇電路；及 複數個選擇電晶體，其等各自與1個前述磁性記憶體元件對應地設置；且 前述複數個磁性記憶體元件各者，係和前述複數條位元線與前述複數條字元線之交點建立對應關係地配置， 對應之前述磁性記憶體元件及前述選擇電晶體，係連接於對應之前述位元線與前述感測線之間， 前述選擇電晶體之閘極電極，連接於對應之前述字元線， 前述複數條字元線各者係排他性地連接於連接有前述第1磁性記憶體元件之前述選擇電晶體之閘極電極、及連接有前述第2磁性記憶體元件之前述選擇電晶體之閘極電極。
  9. 如請求項1之記憶裝置，其進一步包含：複數條位元線，其等自前述複數個磁性記憶體元件延伸至前述選擇電路； 複數條感測線，其等自前述複數個磁性記憶體元件延伸至前述選擇電路； 複數條字元線，其等與前述複數條位元線交叉，且自前述複數個磁性記憶體元件延伸至前述選擇電路；及 複數個選擇電晶體，其等各自與1個前述磁性記憶體元件對應地設置；且 前述複數個磁性記憶體元件各者，係和前述複數條位元線與前述複數條字元線之交點建立對應關係地配置， 對應之前述磁性記憶體元件及前述選擇電晶體，係連接於對應之前述位元線與前述感測線之間， 前述選擇電晶體之閘極電極，連接於對應之前述字元線， 前述複數條位元線各者，排他性地連接於前述第1磁性記憶體元件及前述第2磁性記憶體元件。
  10. 如請求項1之記憶裝置，其中前述第1磁性記憶體元件及前述第2磁性記憶體元件，配置於不同之記憶胞陣列。
  11. 一種記憶胞陣列，其包含：第1磁性記憶體元件，其具有相應於環境值而變化之特性； 第2磁性記憶體元件，其具有與前述第1磁性記憶體元件不同之特性；及 配線，其可排他性地選擇前述第1磁性記憶體元件及前述第2磁性記憶體元件。
  12. 一種記憶胞陣列之製造方法，其包含：形成具有相應於環境值而變化之特性之第1磁性記憶體元件； 形成具有與前述第1磁性記憶體元件不同之特性之第2磁性記憶體元件；及 形成可排他性地選擇前述第1磁性記憶體元件及前述第2磁性記憶體元件之配線。
  13. 一種磁頭，其包含：第1磁性記憶體元件，其具有相應於環境值而變化之特性； 第2磁性記憶體元件，其具有與前述第1磁性記憶體元件不同之特性；且 構成為可排他性地選擇前述第1磁性記憶體元件及前述第2磁性記憶體元件。
  14. 一種電子機器，其搭載有記憶裝置；且 前述記憶裝置包含： 複數個磁性記憶體元件；及 選擇電路，其自前述複數個磁性記憶體元件選擇所期望之磁性記憶體元件；且 前述複數個磁性記憶體元件包含： 第1磁性記憶體元件，其具有相應於環境值而變化之特性；及 第2磁性記憶體元件，其具有與前述第1磁性記憶體元件不同之特性；並且 前述選擇電路基於環境值之檢測結果，排他性地選擇前述第1磁性記憶體元件及前述第2磁性記憶體元件。
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JP2004288311A (ja) * 2003-03-24 2004-10-14 Toshiba Corp 半導体記憶装置及びその制御方法
US20090097303A1 (en) * 2007-10-15 2009-04-16 Honeywell International Inc. MRAM with Resistive Property Adjustment
JP5227133B2 (ja) * 2008-10-06 2013-07-03 株式会社日立製作所 半導体記憶装置
JP2017139399A (ja) * 2016-02-05 2017-08-10 Tdk株式会社 磁気メモリ
US10650875B2 (en) * 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory

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