JP2022190838A - 記憶装置、メモリセルアレイ、メモリセルアレイの製造方法、磁気ヘッド及び電子機器 - Google Patents

記憶装置、メモリセルアレイ、メモリセルアレイの製造方法、磁気ヘッド及び電子機器 Download PDF

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Abstract

【課題】環境変化への適応を容易化する。【解決手段】記憶装置は、複数の磁気メモリ素子と、複数の磁気メモリ素子から、所望の磁気メモリ素子を選択する選択回路と、を備え、複数の磁気メモリ素子は、環境値に応じて変化する特性を有する第１の磁気メモリ素子と、第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、を含み、選択回路は、環境値の検出結果に基づいて、第１の磁気メモリ素子及び第２の磁気メモリ素子を排他的に選択する。【選択図】図１

Description

本開示は、記憶装置、メモリセルアレイ、メモリセルアレイの製造方法、磁気ヘッド及び電子機器に関する。
例えば特許文献１は、温度に応じて磁気メモリ素子への読み書き電流パルス幅を設定する手法を開示する。
特開２０１０－９２５２１号公報
Ｓ.Ｍａｎｇｉｎ ｅｔ ａｌ. Ｎａｔｕｒｅ ｍａｔｅｒｉａｌｓ,ｖｏｌ.５ Ｍａｒｃｈ２００６,ｐ.２１０
特許文献１の手法では、温度に応じて消費電力や書き込み時間等の動作条件が変化するので、動作が複雑になる。温度変化以外の環境変化についても同様のことがいえる。
本開示の一側面は、環境変化への適応を容易化することが可能な記憶装置、メモリセルアレイ、メモリセルアレイの製造方法、磁気ヘッド及び電子機器を提供する。
本開示の一側面に係る記憶装置は、複数の磁気メモリ素子と、複数の磁気メモリ素子から、所望の磁気メモリ素子を選択する選択回路と、を備え、複数の磁気メモリ素子は、環境値に応じて変化する特性を有する第１の磁気メモリ素子と、第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、を含み、選択回路は、環境値の検出結果に基づいて、第１の磁気メモリ素子及び第２の磁気メモリ素子を排他的に選択する。
本開示の一側面に係るメモリセルアレイは、環境値に応じて変化する特性を有する第１の磁気メモリ素子と、第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、第１の磁気メモリ素子及び第２の磁気メモリ素子を排他的に選択可能な配線と、を備える。
本開示の一側面に係るメモリセルアレイの製造方法は、環境値に応じて変化する特性を有する第１の磁気メモリ素子を形成することと、第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子を形成することと、第１の磁気メモリ素子及び第２の磁気メモリ素子を排他的に選択可能な配線を形成することと、を含む。
本開示の一側面に係る磁気ヘッドは、環境値に応じて変化する特性を有する第１の磁気メモリ素子と、第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、を備え、第１の磁気メモリ素子及び第２の磁気メモリ素子を排他的に選択可能に構成されている。
本開示の一側面に係る電子機器は、記憶装置が搭載された電子機器であって、記憶装置は、複数の磁気メモリ素子と、複数の磁気メモリ素子から、所望の磁気メモリ素子を選択する選択回路と、を備え、複数の磁気メモリ素子は、環境値に応じて変化する特性を有する第１の磁気メモリ素子と、第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、を含み、選択回路は、環境値の検出結果に基づいて、第１の磁気メモリ素子及び第２の磁気メモリ素子を排他的に選択する。
実施形態に係る記憶装置の概略構成の例を示す図である。 メモリセルアレイの概略構成の例を示す図である。 磁気メモリ素子の概略構成の例を模式的に示す断面図である。 磁気メモリ素子の特性の例を模式的に示す図である。 磁気メモリ素子の特性の例を模式的に示す図である。 磁気メモリ素子の配置の例を模式的に示す断面図である。 メモリセルアレイの等価回路の例を示す図である。 磁気メモリ素子の切り替えの例を示す図である。 記憶装置において実行される処理の例を示すフローチャートである。 メモリセルアレイの等価回路の例を示す図である。 磁気メモリ素子の配置の例を模式的に示す断面図である。 記憶装置の概略構成の例を示す図である。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の要素には同一の符号を付することにより重複する説明を省略する。なお、図に現れる各要素の大きさは必ずしも正確ではない。いくつかの図において、ＸＹＺ座標系が示される。
以下に示す項目順序に従って本開示を説明する。
０．序
１．実施形態
２．変形例
３．用途の例
４．効果の例
０．序
大容量サーバからモバイル端末に至るまで、各種情報機器の飛躍的な発展に伴い、これを構成するメモリやロジックなどの素子においても高集積化、高速化、低消費電力化等、さらなる高性能化が追求されている。特に半導体不揮発性メモリの進歩は著しく、就中大容量ファイルメモリとしてのフラッシュメモリはハードディスクドライブを駆逐する勢いで普及が進んでいる。一方、コードストレージ用さらにはワーキングメモリへの展開を睨み、現在一般に用いられているＮＯＲフラッシュメモリ、ＤＲＡＭ等を置き換えるべくＦｅＲＡＭ(Ferroelectric Random Access Memory)、ＭＲＡＭ(Magnetic Random Access Memory)、ＰＣＲＡＭ(Phase-Change Random Access Memory)等の開発が進められており、一部はすでに実用化されている。
なかでもＭＲＡＭは、磁性体の磁化方向によりデータ記憶を行うために高速かつほぼ無限(１０１５回以上)の書換えが可能であり、すでに産業オートメーションや航空機等の分野で使用されている。ＭＲＡＭはその高速動作と信頼性から、今後コードストレージやワーキングメモリへの展開が期待されているが、現実には低消費電力化、大容量化に課題を有している。これはＭＲＡＭの記録原理、すなわち配線から発生する電流磁界により磁化を反転させるという方式に起因する本質的な課題である。この問題を解決するための一つの方法として、電流磁界によらない記録(すなわち磁化反転)方式が検討されており、なかでもスピントルク磁化反転に関する研究は活発である。スピントルク磁化反転の記憶素子はＭＲＡＭと同じくＭＴＪ(Magnetic Tunnel Junction)により構成されており、ある方向に固定された磁性層を通過するスピン偏極電子が、他の自由な(方向を固定されない)磁性層に進入する際にその磁性層にトルクを与えることを利用したもので、あるしきい値以上の電流を流せば自由磁性層が反転する。０／１の書換えは電流の極性を変えることにより行う。この反転のための電流の絶対値は０．１ｕｍ程度のスケールの素子で１ｍＡ以下であり、しかもこの電流値が素子体積に比例して減少するためスケーリングが可能である。しかもＭＲＡＭで必要であった記録用電流磁界発生用のワード線が不要であるため、セル構造が単純になるという利点もある。
本開示において、スピントルク磁化反転を利用したＭＲＡＭを、ＳＴＴ－ＭＲＡＭ(Spin Transfer Torque - Magnetic Random Access Memory)と呼ぶ。高速かつ書換え回数がほぼ無限大であるというＭＲＡＭの利点を保ったまま、低消費電力化、大容量化を可能とする不揮発メモリとして、ＳＴＴ－ＭＲＡＭに大きな期待が寄せられている。
ＳＴＴ－ＭＲＡＭに用いる強磁性体として、さまざまな材料が検討されているが、一般に面内磁気異方性を有するものよりも垂直磁気異方性を有するものの方が低電力化、大容量化に適しているとされている。これは垂直磁化の方がスピントルク磁化反転の際に超えるべきエネルギバリアが低く、また垂直磁化層（又は膜）の有する高い磁気異方性が大容量化により微細化した記憶媒体の熱安定性を保持するのに有利なためである。
ＳＴＴ－ＭＲＡＭを競争力のあるメモリとして、様々な用途に適用するためには、次のような課題が挙げられる。例えば車載向けＳＴＴ－ＭＲＡＭでは、－４０℃～１２５℃のような広範囲で動作を保証する必要があり、特に低温での書き込み電圧、高温での情報保持を同時に満たすためには、温度依存性を持つＭＴＪ素子への要求スペックが非常に高くなる。特許文献１のようにＭＴＪ素子に適した書き込みパルス幅を温度毎に制御する方式もあるが、消費電力や書き込み時間が変動するためメモリ動作が煩雑となる。
開示される技術の一つの側面では、２種類以上の異なるＭＴＪ(材料・加工・サイズ)が例えば同一のメモリマクロ内に存在する。異なるＭＴＪは異なるワード線上に配置され、モニタされた温度を反映したワード線選択で使用するＭＴＪを切り替える。これにより、ＳＴＴ－ＭＲＡＭの動作温度に対し、それぞれの温度で最適な動作条件となる複数のＭＴＪ素子(高温用、低温用)を切り替えることで、メモリの動作条件を変えることなく広い温度範囲に適応したＳＴＴ－ＭＲＡＭを提供する。
１．実施形態
図１は、実施形態に係る記憶装置の概略構成の例を示す図である。記憶装置１００は、メモリマクロ１を含む。メモリマクロ１は、メモリセルアレイ２と、検出回路７と、選択回路８とを含む。
メモリセルアレイ２は、複数のメモリセル３を含む。複数のメモリセル３は、Ｘ軸方向及びＹ軸方向にアレイ状に配置される。この後で図２を参照して説明するように、１つのメモリセル３は１つの磁気メモリ素子を含む。この意味において、メモリセルアレイ２は、複数の磁気メモリ素子を含むメモリ素子アレイともいえる。
図２は、メモリセルアレイの概略構成の例を示す図である。メモリセルアレイ２は、磁気メモリ素子３０の他に、半導体基体６０と、配線とを含む。配線として、ビット線ＢＬ、ワード線ＷＬ及びセンス線ＳＬが例示される。半導体基体６０は、例えばシリコン基板等の半導体基板である。
複数のビット線ＢＬ、複数のワード線ＷＬ及び複数のセンス線ＳＬが存在し、それらは、メモリセルアレイ２すなわち複数の磁気メモリ素子３０から、選択回路８（図１）まで延在する。ビット線ＢＬ及びワード線ＷＬは、互いに交差する２種類のアドレス配線である。センス線ＳＬは、ビット線ＢＬに対応して設けられる。この例では、ビット線ＢＬはＸ軸方向に延在し、ワード線ＷＬはＹ軸方向に延在する。
磁気メモリ素子３０は、半導体基体６０上（この例ではＺ軸正方向側）に配置される。各磁気メモリ素子３０は、ビット線ＢＬとワード線ＷＬとの交点に対応付けて（例えば交点付近に）配置される。磁気メモリ素子３０の一方の端子は、ビット線ＢＬに接続される。例えば磁気メモリ素子３０の図示しない上部電極が、ビット線ＢＬに電気的に接続される。磁気メモリ素子３０の他方の端子は、後述の選択トランジスタ４０に接続される。例えば磁気メモリ素子３０の図示しない下部電極が、選択トランジスタ４０に接続される。
なお、「接続される」は、電気的に接続される意味であってよい。互いに接続される要素の機能が失われない範囲において、それらの要素どうしの間に別の要素が介在してもよい。
半導体基体６０は、複数の選択トランジスタ４０と、素子分離領域５０とを含む。素子分離領域５０は、電気的に分離された領域を与える。選択トランジスタ４０は、素子分離領域５０によって分離された領域に形成される。複数の選択トランジスタ４０の各々は、１つの磁気メモリ素子３０に対応し、その磁気メモリ素子３０を選択するように設けられる。
図２において破線で囲まれて示されるように、１つのメモリセル３は、対応する磁気メモリ素子３０及び選択トランジスタ４０を含む。図２には、メモリセルアレイ２に含まれる複数のメモリセル３のうち、４つのメモリセル３に対応する部分が模式的に示される。１つのメモリセル３において、磁気メモリ素子３０及び選択トランジスタ４０は、対応するビット線ＢＬとセンス線ＳＬとの間に接続される。
例示される選択トランジスタ４０は、ＦＥＴであり、ソース領域４１と、ドレイン領域４２と、ゲート領域とを含む。ゲート領域に対して設けられるゲート電極は、ワード線ＷＬに接続される。図２に示される例では、ワード線ＷＬがゲート電極を含む。ソース領域４１には、センス線ＳＬが接続される。ドレイン領域４２には、磁気メモリ素子３０の他方の端子が接続される。なお、この例では、ソース領域４１は、隣接する選択トランジスタ４０のソース領域４１と共通に形成される。
磁気メモリ素子３０は、Ｚ軸方向において、選択トランジスタ４０のドレイン領域４２と、ビット線ＢＬとの間に接続される。接続は、例えばコンタクト層（ビア等）等を介して確立される。
ビット線ＢＬ、ワード線ＷＬ及びセンス線ＳＬは、磁気メモリ素子３０に電圧を印可して所望の電流を流すことができるように、選択回路８（図１）に接続される。情報の書き込み時には、所望のメモリセルに対応するビット線ＢＬ及びセンス線ＳＬを介して、磁気メモリ素子３０に電流を流すための電圧が印可される。所望のメモリセルに対応するワード線ＷＬすなわち選択トランジスタ４０のゲート電極に電圧が印可され、選択トランジスタ４０がオン（導通状態）になることで、磁気メモリ素子３０に電流が流れる。磁気メモリ素子１０に電流が流れ、スピントルク磁化反転によって、情報が書き込まれる（記憶される）。情報の読み出し時には、所望のメモリセルに対応するワード線ＷＬすなわち選択トランジスタ４０のゲート電極に電圧が印可され、ビット線ＢＬとセンス線ＳＬとの間を流れる電流、すなわち磁気メモリ素子３０を流れる電流が検出される。電流の検出は、電気抵抗の大きさの検出を意味し、この検出によって情報が読み出される。
図３は、磁気メモリ素子の概略構成の例を模式的に示す断面図である。磁気メモリ素子３０は、垂直磁化型ＳＴＴ－ＭＲＡＭであり、積層構造を有する。Ｚ軸方向は、積層方向（垂直方向）に対応する。Ｘ軸方向及びＹ軸方向は、層の延在方向（面方向）に対応する。
磁気メモリ素子３０は、下地層３１と、磁化固定層３２と、絶縁層３３と、記憶層３４と、上部トンネルバリア層３５と、上部磁化固定層３６と、キャップ層３７を含む。この例では、Ｚ軸正方向に向かって、下地層３１、磁化固定層３２、絶縁層３３、記憶層３４、上部トンネルバリア層３５、上部磁化固定層３６及びキャップ層３７がこの順に積層される。スピントルク磁化反転によって記憶層３４の磁化の向きは反転するが、磁化固定層３２及び上部磁化固定層３６の磁化配置は反転せず、記憶層３４と、磁化固定層３２及び上部磁化固定層３６とは互いに反平行状態となる。このようなスピン注入型メモリにおいては、記憶層３４の磁化と上部磁化固定層３６の磁化の相対的な角度によって情報の「０」、「１」が規定される。
記憶層３４と、磁化固定層３２及び上部磁化固定層３６それぞれとの間には、トンネルバリア層（トンネル絶縁層）となる絶縁層３３及び上部トンネルバリア層３５が設けられ、ＭＴＪ素子が構成される。磁化固定層３２の下には下地層３１が形成され、上部磁化固定層３６の上にはキャップ層３７が形成される。
絶縁層３３や上部トンネルバリア層３５の材料の例は、ＭｇＯ（酸化マグネシウム）である。これに限らず、例えばＡｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、ＳｉＯ2、Ｂｉ2Ｏ3、ＭｇＦ2、ＣａＦ、ＳｒＴｉＯ2、ＡｌＬａＯ3、Ａｌ－Ｎ－Ｏ等の各種の絶縁体、誘電体、半導体を用いて構成することもできる。
記憶層３４は、磁化の方向が層面垂直方向（Ｚ軸方向）に自由に変化する磁気モーメントを有する強磁性体から構成されている。磁化固定層３２及び上部磁化固定層３６は、磁化が層面垂直方向に固定された磁気モーメントを有する強磁性体から構成されている。
情報の記憶は一軸（例えばＺ軸方向）異方性を有する記憶層の磁化の向きにより行う。書込みは、層面垂直方向に電流を印加し、スピントルク磁化反転を起こすことにより行う。スピン注入により磁化の向きが反転する記憶層３４に対して、絶縁層３３を介して磁化固定層３２が設けられ、また、上部トンネルバリア層３５を介して上部磁化固定層３６が設けられ、記憶層３４の記憶情報（磁化方向）の基準とされる。
記憶層３４、磁化固定層３２及び上部磁化固定層３６の材料の例は、Ｃｏ－Ｆｅ－Ｂである。磁化固定層３２や上部磁化固定層３６は情報の基準であるので、記録や読み出しによって磁化の方向が変化しないことが求められる。ただし、磁化方向は必ずしも特定の方向に固定されている必要はなく、記憶層３４よりも保磁力を大きくするか、層厚（又は膜厚）を厚くするか、或いは磁気ダンピング定数を大きくして記憶層３４よりも動きにくくすればよい。磁化を固定する場合には、ＰｔＭｎ、ＩｒＭｎ等の反強磁性体を磁化固定層３２や上部磁化固定層３６に接触させるか、或いはそれらの反強磁性体に接触した磁性体をＲｕ等の非磁性体を介して磁気的に結合させ、磁化固定層３２や上部磁化固定層３６を間接的に固定してもよい。
一実施形態において、記憶層３４における垂直磁化層が受ける実効的な反磁界の大きさが飽和磁化量（以下、「飽和磁化量Ｍｓ」ともいう。）よりも小さくなるように、記憶層３４の組成が調整される。前述したように、記憶層３４の強磁性材料Ｃｏ－Ｆｅ－Ｂ組成を選定し、記憶層３４が受ける実効的な反磁界の大きさを低くして、記憶層３４の飽和磁化量Ｍｓよりも小さくなるようにする。これにより記憶層３４の磁化は層面垂直方向を向く。
一実施形態において、絶縁層３３や上部トンネルバリア層３５を酸化マグネシウム層とすることで、磁気抵抗変化率（ＭＲ比）を高くすることができる。このようにＭＲ比を高くすることによって、スピン注入の効率を向上して、記憶層３４の磁化の向きを反転させるために必要な電流密度を低減することができる。また、中間層として絶縁層３３や上部トンネルバリア層３５の材料を金属材料に置き換え、巨大磁気抵抗(ＧＭＲ)効果によるスピン注入を行ってもよい。
上述の磁気メモリ素子３０によれば、磁気メモリ素子３０の記憶層３４が、記憶層３４が受ける実効的な反磁界の大きさが記憶層３４の飽和磁化量（飽和磁化量Ｍｓともいう）よりも小さくなるように構成されている。記憶層３４が受ける反磁界が低くなっており、記憶層３４の磁化の向きを反転させるために必要な書き込み電流量を低減することができる。これは垂直磁気異方性を記憶層３４がもつために垂直磁化型ＳＴＴ－ＭＲＡＭの反転電流が適用で、反磁界の点で有利になるためである。
一方、記憶層３４の飽和磁化量Ｍｓを低減しなくても書き込み電流量を低減することができるため、記憶層３４の飽和磁化量Ｍｓを充分な量として、記憶層３４の熱安定性を確保することが可能になる。さらに、磁化固定層３２や上部磁化固定層３６が積層フェリピン構造になっていることから、それらの固定層を外部磁界に対して鈍化させ、それらの固定層に起因する漏洩磁界を遮断するとともに複数の磁性層の層間結合による、磁化固定層３２や上部磁化固定層３６の垂直磁気異方性の強化を図ることができる。このように、情報保持能力である熱安定性を充分に確保することができるため、特性バランスに優れた磁気メモリ素子３０を構成することができる。
先にも触れたが、情報の記憶（書き込み）は、一軸異方性を有する記憶層３４の磁化の向きにより行う。書込み時には層面垂直方向（Ｚ軸方向）に電流を印加し、スピントルク磁化反転を起こさせることにより行う。
ここでスピントルク磁化反転について簡単に説明する。電子は２種類のスピン角運動量をもつ。仮にこれを上向き、下向きと定義する。非磁性体内部では両者が同数であり、強磁性体内部では両者の数に差がある。２層の強磁性体において互いの磁気モーメントの向きが反平行状態にあり、電子を下部磁性体から上部磁性体に移動させる場合について考える。ここで下部磁性体は、高い保磁力などのためにその向きを固定された磁化固定層３２や上部磁化固定層３６であり、上部磁性体は記憶層３４である。磁化固定層３２や上部磁化固定層３６を通過した電子はスピン偏極、すなわち上向きと下向きの数に差が生じている。非磁性体の厚さが十分に薄く、この偏極が緩和して通常の非磁性体における非偏極(上向きと下向きが同数)状態になる前に他方の磁性体、すなわち記憶層３４に達すると、スピン偏極度の符号が逆になっていることにより、系のエネルギーを下げるために一部の電子は反転、すなわちスピン角運動量の向きをかえさせられる。このとき系の全角運動量は保存されなくてはならないため、向きを変えた電子による角運動量変化の合計と等価な反作用が磁性の磁気モーメントにも与えられる。電流すなわち単位時間に通過する電子の数が少ない場合には、向きを変える電子の総数も少ないために記憶層３４の磁気モーメントに発生する角運動量変化も小さいが、電流が増えると多くの角運動量変化を単位時間内に与えることができる。角運動量の時間変化はトルクであり、トルクがあるしきい値を超えると記憶層３４の磁気モーメントは反転を開始し、その一軸異方性により１８０度回転したところで安定となる。すなわち反平行状態から平行状態への反転が起こる。
磁化平行状態にあるとき、電流を逆に記憶層３４から磁化固定層３２や上部磁化固定層３６へ電子を送る向きに流すと、今度は磁化固定層３２や上部磁化固定層３６で反射される際にスピン反転した電子が記憶層３４に進入する際にトルクを与え、反平行状態へと反転させることができる。ただしこの際、反転を起こすのに必要な電流量は、反平行状態から平行状態へと反転させる場合よりも多くなる。平行状態から反平行状態への反転は直感的な理解が困難であるが、磁化固定層３２や上部磁化固定層３６が固定されているために反転できず、系全体の角運動量を保存するために記憶層３４が反転する、と考えてもよい。このように、０／１の情報の記録は、磁化固定層３２や上部磁化固定層３６から記憶層３４の方向またはその逆向きに、それぞれの極性に対応する、あるしきい値以上の電流を流すことによって行われる。
垂直磁化型ＳＴＴ－ＭＲＡＭの反転電流をIc_perpとすると、
平行→反平行 Ic_perp=(A・α・Ms・V/g(0)/P)(Hk-4πMs)
反平行→平行 Ic_perp=-(A・α・Ms・V/g(π)/P)(Hk-4πMs)
である。
一方、面内磁化型ＳＴＴ－ＭＲＡＭの反転電流をIc_paraとすると、
平行→反平行 Ic_para=(A・α・Ms・V/g(0)/P)(Hk+2πMs)
反平行→平行 Ic_para=-(A・α・Ms・V/g(π)/P)(Hk+2πMs)
である。
上記の式において、Aは定数、αはダンピング定数、Msは飽和磁化、Vは素子体積、g(0)P、g(π)Pはそれぞれ平行、反平行時にスピントルクが相手の磁性層に伝達される効率に対応する係数、Hkは磁気異方性である(非特許文献１)。上記の式において、垂直磁化型の場合の(Hk-4πMs)と面内磁化型の場合の(Hk+2πMs)とを比較すると、垂直磁化型が低記録電流化により適していることが理解できる。
情報の読み出しは、ＴＭＲ（トンネル磁気抵抗）効果を用いて行われる。すなわち、磁気メモリ素子３０においては、磁化固定層３２や上部磁化固定層３６の磁化方向と記憶層３４の磁化方向との関係（例えば平行及び反平行のいずれであるのか）に応じて、電極間の電気抵抗の大きさが変化する。電流検出により電気抵抗を検出することによって、記憶層３４の磁化方向すなわち記憶層３４に書き込まれた（記憶された）情報が読み出される。なお、読み出し時の電流は、書き込み時の電流よりもはるかに小さく、記憶層３４の磁化方向に影響を与えない。従って、非破壊での情報読み出しが可能である。
磁気メモリ素子３０の特性は、環境によって変化する。環境の例は、温度、光、磁場、衝撃等である。このような環境を直接的に又は間接的に示す値を、「環境値」と称する。例えば、環境が温度を示す値の場合、環境値は温度そのものであってもよいし、温度センサ等によって検出される電流値や電圧値であってもよい。磁気メモリ素子３０は、環境値に応じて変化する特性を有する。特性の例は、環境値に対する保持の特性（保持特性）であり、例えば上述の磁気異方性Hkや保持力（Ｏｅ）等の指標で表される。環境値が温度の場合、保持は、熱安定性の保持である。以下、とくに説明がある場合を除き、環境値は温度であるものとする。特性の別の例は、情報の書き込みや情報の読み出しに必要な電圧、例えばビット線ＢＬ、センス線ＳＬ及びワード線ＷＬ等に印可される電圧（選択トランジスタ４０の駆動電圧を含む）である。この電圧は、ある程度の範囲内の電圧を意味していてよく、そのような電圧を電圧Ｖｃとも称する。特性の別の例は、抵抗変化率ＴＭＲである。
開示される技術によれば、動作条件を変えることなく、すなわち同じ動作条件で、広い温度範囲において実用的な保持、抵抗変化率ＴＭＲ等を得ることができる。ここでの動作条件は、磁気メモリ素子３０への情報の読み書きに関する動作の条件である。動作条件の例は、上述の電圧Ｖｃである。同じ動作条件とは、電圧Ｖｃの大きさ（範囲）、印可期間（パルス幅）等、またそれによる消費電力等が実質的に同じ（例えば設計上の誤差、バラつき等の範囲内）であることを意味する。
本実施形態では、記憶装置１００は、互いに異なる特性を有する複数の磁気メモリ素子３０を含む。異なる特性を有する複数の磁気メモリ素子３０として、磁気メモリ素子３０－１（第１の磁気メモリ素子）及び磁気メモリ素子３０－２（第２の磁気メモリ素子）の２種類の磁気メモリ素子３０を例に挙げて説明する。
図４及び図５は、磁気メモリ素子の特性の例を模式的に示す図である。グラフの横軸は温度を模式的に示し、グラフの縦軸は保持の程度を模式的に示す。動作条件は同じである。図において、実用的な保持の範囲（上限及び下限）が、一対の破線で模式的に示される。
図４には、磁気メモリ素子３０－１の特性が示される。磁気メモリ素子３０－１は、温度Ｔ１１～温度Ｔ１２の範囲において実用的な保持等を有する。温度Ｔ１１は、例えば－４０℃以下であってよい。図５には、磁気メモリ素子３０－２の特性が示される。磁気メモリ素子３０－２は、温度Ｔ２１～温度Ｔ２２の範囲において実用的な保持等を有する。温度Ｔ２２は、例えば１２５℃以上であってよい。温度Ｔ２１は、温度Ｔ１１よりも高く、温度Ｔ１２以下である。温度Ｔ２２は、温度Ｔ１２よりも高い。このような磁気メモリ素子３０－１及び磁気メモリ素子３０－２を温度に応じて使い分けることで、動作条件を変えることなく、温度Ｔ１１～温度Ｔ２２（例えば－４０℃から１２５℃）もの広い温度範囲において、実用的な保持を得ることができる。なお、ここでは磁気メモリ素子３０の特性として保持を例に挙げて説明したが、電圧Ｖｃや抵抗変化率ＴＭＲについても同様の説明が可能である。その場合、グラフの縦軸は、電圧Ｖｃや抵抗変化率ＴＭＲに対応し得る。
磁気メモリ素子３０－１及び磁気メモリ素子３０－２を比較すると、磁気メモリ素子３０－１は、比較的低い温度での使用に適した低温用のＭＴＪ素子である。磁気メモリ素子３０－２は、比較的高い温度での使用に適した高温用のＭＴＪ素子である。磁気メモリ素子３０－１は、低温での書き込みが磁気メモリ素子３０－２よりも容易に行えるように、相対的に低いＲＡ（抵抗面積積）及び小さい熱安定性を有するように設計される。磁気メモリ素子３０－２は、高温での書き込みが磁気メモリ素子３０－１よりも容易に行えるように、相対的に高いＲＡ及び大きい熱安定性を有するように設計される。
異なる特性を有する磁気メモリ素子３０－１及び磁気メモリ素子３０－２は、磁気メモリ素子３０の材料、加工条件、サイズ等を変えることによって実現される。例えば、各層の材料を変えることで、異なる特性が得られる。成膜やエッチング等の加工条件を変えることでも、異なる特性が得られる。各層の層厚や面積を変えることでも、異なる特性が得られる。磁気メモリ素子３０－２は、磁気メモリ素子３０－１と比較して、材料、加工条件及びサイズの少なくとも１つが相違し得る。
図６は、磁気メモリ素子の配置の例を模式的に示す断面図である。選択トランジスタ４０の上方（Ｚ軸正方向側）に設けられる配線層として、配線層Ｌ１～配線層Ｌ６が例示される。Ｚ軸正方向に向かって、配線層Ｌ１、配線層Ｌ２、配線層Ｌ３、配線層Ｌ４、配線層Ｌ５及び配線層Ｌ６がこの順に積層される。符号は付していないが、各配線層どうしを接続するビア等も図示される。
図６に示される例では、磁気メモリ素子３０－１及び磁気メモリ素子３０－２は、高さが異なる位置に配置される。具体的に、磁気メモリ素子３０－１及び磁気メモリ素子３０－０２は、異なる配線層間に配置される。この例では、磁気メモリ素子３０－１は、配線層Ｌ３と配線層Ｌ４との間に設けられる。磁気メモリ素子３０－２は、配線層Ｌ５と配線層Ｌ６との間に設けられる。なお、ビット線ＢＬ、センス線ＳＬ及びワード線ＷＬは、互いに異なる配線層、この例では配線層Ｌ６、配線層Ｌ３及び配線層Ｌ２に設けられる。
ワード線ＷＬの延在方向、すなわちＹ軸方向において、複数の磁気メモリ素子３０－１が隣り合うように配置され、また、磁気メモリ素子３０－２が隣り合うように配置される。Ｘ軸方向において、複数の磁気メモリ素子３０－１及び複数の磁気メモリ素子３０－２は、交互に配置される。
図７は、メモリセルアレイの等価回路の例を示す図である。３本のビット線ＢＬ、３本のセンス線ＳＬ及び２本のワード線ＷＬが例示される。２本のワード線ＷＬのうち、一方のワード線ＷＬは、磁気メモリ素子３０－１が接続された選択トランジスタ４０のゲート電極に接続される。他方のワード線ＷＬは、磁気メモリ素子３０－２が接続された選択トランジスタ４０のゲート電極に接続される。すなわち、複数のワード線ＷＬそれぞれは、磁気メモリ素子３０－１が接続された選択トランジスタ４０のゲート電極及び磁気メモリ素子３０－２が接続された選択トランジスタ４０のゲート電極に排他的に接続される。ビット線ＢＬ、センス線ＳＬ及びワード線ＷＬにより、磁気メモリ素子３０－１及び磁気メモリ素子３０－２を排他的に選択することができる。
図１に戻り、検出回路７は、環境値を検出し、その検出結果を示す信号を生成する。検出回路７が生成する信号を、検出信号ＴＨと称する。検出信号ＴＨの例は、検出した環境値と所定値との大小関係を示す信号、検出した環境値の範囲を示す信号等である。
先にも述べたように、ここでは環境値は温度であるものとして説明する。この場合、検出回路７は、メモリマクロ１、より具体的にはメモリセルアレイ２の温度を検出する温度検出回路であってよい。温度検出には、種々の公知の手法が用いられてよい。例えばメモリセルアレイ２内に温度検出用の配線（抵抗器）、ダイオード等が設けられてよい。温度変化に起因するそれらの電気的特性の変化から、温度が検出される。なお、検出回路７が光、磁場、衝撃等を検出する場合、検出回路７は、光検出回路、磁気検出回路、衝撃検出回路等であってよい。検出には種々の公知の手法が用いられてよい。
以下では、検出信号ＴＨが、検出温度と所定温度との大小関係を示す信号であるものとして説明する。所定温度は、磁気メモリ素子３０－１と磁気メモリ素子３０－２との切り替えの基準（閾値）であり、切替温度ＴＳと称する。例えば、検出信号ＴＨは、検出温度が切替温度ＴＳ値以下であること、すなわち低温であることを示したり、検出温度が切替温度ＴＳ値よりも大きい（高い）こと、すなわち高温であることを示したりする信号である。なお、切替温度ＴＳは、ヒステリシスを持つように定められてもよい。
切替温度ＴＳは、磁気メモリ素子３０－１が実用的な保持を有する温度範囲と、磁気メモリ素子３０－２が実用的な保持を有する温度範囲との境界の温度、或いはそれらの温度範囲が重複する範囲内の温度に設定される。先に説明した図４及び図５の例では、磁気メモリ素子３０－１は温度Ｔ１１～温度Ｔ１２の範囲内で実用的な保持を有し、磁気メモリ素子３０－２は温度Ｔ２１～温度Ｔ２２の範囲内で実用的な保持を有する。従って、切替温度ＴＳは、温度Ｔ１２以下且つ温度Ｔ２１以上に設定される。
検出回路７は、生成した検出信号ＴＨを出力する。検出回路７によって出力された検出信号ＴＨは、選択回路８に入力される。
選択回路８は、ビット線ＢＬ、センス線ＳＬ及びワード線ＷＬ等を介してメモリセルアレイ２に接続される。選択回路８のうち、Ｘ軸方向に延在する配線が接続される部分を選択回路８１とも称し図示する。Ｙ軸方向に延在する配線が接続される部分を、選択回路８２とも称し図示する。選択回路８は、メモリセルアレイ２に含まれる複数の磁気メモリ素子３０（複数のメモリセル３内の磁気メモリ素子３０）から、所望の磁気メモリ素子３０を選択する。選択は、ビット線ＢＬ、ワード線ＷＬ及びセンス線ＳＬへの電圧印可等（配線の活性化）によって行われる。選択回路８は、種々の公知のメモリ選択回路の構成と同様の構成を備えていてよい。
本実施形態では、選択回路８は、検出回路７の検出結果、より具体的には検出信号ＴＨに基づいて、磁気メモリ素子３０－１及び磁気メモリ素子３０－２を排他的に選択する。温度に応じて、磁気メモリ素子３０－１及び磁気メモリ素子３０－２が切り替えられる。具体的に。検出信号ＴＨが低温を示す場合、選択回路８は、磁気メモリ素子３０－１を選択する。検出信号ＴＨが高温を示す場合、選択回路８は、磁気メモリ素子３０－２を選択する。
図８は、磁気メモリ素子の切り替えの例を示す図である。温度Ｔ１１～切替温度ＴＳの範囲内すなわち低温時には、磁気メモリ素子３０－１が選択される。切替温度ＴＳ～温度Ｔ２２の範囲内すなわち高温時には、磁気メモリ素子３０－２が選択される。先にも述べたように、低温における磁気メモリ素子３０－１の動作条件と、高温における磁気メモリ素子３０－２の動作条件とは同じである。したがって、同じ動作条件のままで、温度Ｔ１１～温度Ｔ２２もの広い温度範囲において、実用的な保持を得ることができる。すなわち、ＭＴＪ素子の温度依存によって読み出しや書き込み特性が変動した場合でも、複数のＭＴＪ素子を適切に切り替えることで、同一設計の選択トランジスタ４０で対応できる動作条件内にすべての使用温度のＭＴＪ素子特性を収めることが可能である。
図９は、記憶装置において実行される処理の例を示すフローチャートである。この処理は、例えば記憶装置１００への情報の読み書き要求に応じて開始される。これまで説明した内容と重複する内容については、詳細な説明は繰り返さない。
ステップＳ１において、検出回路７は、例えば温度を検出し、検出信号ＴＨを生成し、出力する。ステップＳ２において、検出信号ＴＨが選択回路８に入力される。ステップＳ３において、選択回路８は、検出信号ＴＨに応じた磁気メモリ素子３０を選択する。磁気メモリ素子３０－１及び磁気メモリ素子３０－２が排他的に選択される。ステップＳ４において、選択回路８が、選択した磁気メモリ素子３０に対して情報の読み書きを行う。
例えば以上のようにして、温度に応じて磁気メモリ素子３０－１及び磁気メモリ素子３０－２の２種類の磁気メモリ素子３０が排他的に選択され（切り替えられ）、情報の読み書きが行われる。１種類の磁気メモリ素子３０だけを用いる場合よりも、広い温度範囲にわたる情報の読み書きが可能になる。動作条件を変える必要が無いので、温度変化への適用が容易である。
メモリセルアレイ２が磁気メモリ素子３０－１及び磁気メモリ素子３０－２の２種類の磁気メモリ素子３０を含む場合の、メモリセルアレイ２の製造方法について述べる。メモリセルアレイ２の製造方法は、半導体基体６０を準備する工程（基体準備工程）と、配線を形成する工程と、磁気メモリ素子３０が配線層間に位置するように、配線及び磁気メモリ素子３０（磁気メモリ素子３０－１及び磁気メモリ素子３０－２）を積層、形成する工程（積層、形成工程）とを含む。積層、形成工程では、ビット線ＢＬ、センス線ＳＬ及びワード線ＷＬを含む配線層（例えば配線層Ｌ１～配線層Ｌ６）が順に形成される。その際、磁気メモリ素子３０が、配線層間に形成される。磁気メモリ素子３０の積層構造は、例えば、真空装置内で、下地層３１からキャップ層３７までの各層を順に成膜等することによって得られる。また、エッチング等の加工により、磁気メモリ素子３０がパターンを形成する。例えば、イオンミリング等によって、磁気メモリ素子３０がピラー状に形成される。
先に説明した図６のように磁気メモリ素子３０－１及び磁気メモリ素子３０－２を異なる配線層間に設けることにより、磁気メモリ素子３０－１及び磁気メモリ素子３０－２は、それぞれ異なるタイミングで形成される。図６に示される例では、下方に位置する磁気メモリ素子３０－１を形成するときには、その後で形成される磁気メモリ素子３０－２は未だ存在せず、磁気メモリ素子３０－１の横方向のスペースを確保しやすくなる。その分、例えばピラー形成によって発生し得る異物の隣の素子への付着等を防ぎ、ショートリスク等を低減することができる。
２．変形例
上記実施形態では、磁気メモリ素子３０－１及び磁気メモリ素子３０－２が互いに異なるワード線ＷＬに接続される例について説明した。ただし、磁気メモリ素子３０－１及び磁気メモリ素子３０－２は、互いに異なるビット線ＢＬ（及びセンス線ＳＬ）に接続されてもよい。
図１０は、メモリセルアレイの等価回路の例を示す図である。３本のビット線ＢＬのうちの中央のビット線ＢＬ（及びセンス線ＳＬ）は、磁気メモリ素子３０－１（及び当該磁気メモリ素子３０－１に接続された選択トランジスタ４０）に接続される。両側のビット線ＢＬ（及びセンス線ＳＬ）は、磁気メモリ素子３０－２（及び当該磁気メモリ素子３０－２に接続された選択トランジスタ４０）に接続される。。すなわち、複数のビット線ＢＬそれぞれは、磁気メモリ素子３０－１及び磁気メモリ素子３０－２に排他的に接続される。このようなビット線ＢＬ、センス線ＳＬ及びワード線ＷＬによっても、磁気メモリ素子３０－１及び磁気メモリ素子３０－２を排他的に選択することができる。
上記実施形態では、磁気メモリ素子３０－１及び磁気メモリ素子３０－２が、高さが異なる位置に配置される例について説明した。ただし、磁気メモリ素子３０－１及び磁気メモリ素子３０－２は、高さが同じ位置に配置されてもよい。
図１１は、磁気メモリ素子の配置の例を模式的に示す断面図である。磁気メモリ素子３０－１及び磁気メモリ素子３０－２は、高さが同じ位置に配置される。具体的に、磁気メモリ素子３０－１及び磁気メモリ素子３０－２は、同じ配線層間に配置される。この例では、磁気メモリ素子３０－１及び磁気メモリ素子３０－２はいずれも、配線層Ｌ３と配線層Ｌ４との間に設けられる。磁気メモリ素子３０－１及び磁気メモリ素子３０－２が同じ工程で作られるので効率的である。
上記実施形態では、記憶装置１００が１つのメモリマクロ１を含む例について説明した。ただし、記憶装置１００は、複数のメモリマクロ１を含んでよい。その場合、種類の異なる磁気メモリ素子３０は、異なるメモリマクロ１のメモリセルアレイ２に配置されてもよい。
図１２は、記憶装置の概略構成の例を示す図である。この例では、記憶装置１００は、２つのメモリマクロ１と、切替部１５０とを含む。各メモリマクロ１を区別できるように、メモリマクロ１－１及びメモリマクロ１－２と称し図示する。メモリマクロ１－１及びメモリマクロ１－２には、異なる種類の磁気メモリ素子３０が含まれる。例えば、メモリマクロ１－１のメモリセルアレイ２に磁気メモリ素子３０－１が配置され、メモリマクロ１－１のメモリセルアレイ２に磁気メモリ素子３０－２が配置される。切替部１５０は、環境値に応じて磁気メモリ素子３０－１及び磁気メモリ素子３０－２を切り替えるように、メモリマクロ１－１及びメモリマクロ１－２のそれぞれの選択回路８を制御する。環境値は、例えばメモリマクロ１－１やメモリマクロ１－２内の検出回路７からの検出信号ＴＨとして切替部１５０に与えられる。
上記実施形態では、特性の異なる２種類の３０－１及び磁気メモリ素子３０－２を用いる例について説明した。ただし、特性の異なる３種類以上の磁気メモリ素子３０が用いられてもよい。例えば３種類の磁気メモリ素子３０が用いられる場合、検出回路７が生成する検出信号ＴＨは、低温であること、中温であること及び高温であることの３通りのいずれかを示す信号であってよい。選択回路８は、検出信号ＴＨに基づいてメモリセル３種類の磁気メモリ素子３０を排他的に選択してよい。
メモリセルアレイ２に含まれる磁気メモリ素子３０－１の数と、磁気メモリ素子３０－２の数とは、同じであってもよいし、異なっていてもよい。後者の場合には、メモリセルアレイ２の一部の領域においてのみ、磁気メモリ素子３０－１及び磁気メモリ素子３０－２が切り替え可能に構成されてよい。
磁気メモリ素子３０の積層構造は、図３に示される例に限定されない。例えば、磁気メモリ素子３０は、上部トンネルバリア層３５及び上部磁化固定層３６を備えていなくてもよい。これに限らず、種々の公知のＭＴＪの積層構造が採用されてよい。
３．用途の例
以上で説明した記憶装置１００は、さまざまな用途に用いることができる。例えば、記憶装置１００は、電子機器に搭載されて用いられる。電子機器の例は、ゲーム機器、スマートフォンやタブレット端末のようなモバイル機器、ノートＰＣ、ウェアラブルデバイス、音楽機器、ビデオ機器、デジタルカメラ等である。記憶装置１００は、携帯用のデータユニットや固定用のデータユニット等として用いられてよい。
複数種類の磁気メモリ素子３０、例えば磁気メモリ素子３０－１及び磁気メモリ素子３０－２を備える磁気ヘッドも、用途の一例である。当該磁気ヘッドを搭載したハードディスクドライブ、磁気センサ機器等への適用も可能である。磁気ヘッドは、例えばこれまで説明したような検出回路７や選択回路８と同様の構成（検出手段、選択手段等）を備え、それによって、磁気メモリ素子３０－１及び磁気メモリ素子３０－２を排他的に選択可能に構成されてよい。
４．効果の例
以上で説明した技術は、例えば次のように特定される。開示される技術の１つは、記憶装置１００である。図１～図９等を参照して説明したように、記憶装置１００は、複数の磁気メモリ素子３０と、複数の磁気メモリ素子３０から、所望の磁気メモリ素子３０を選択する選択回路８と、を備える。複数の磁気メモリ素子３０は、環境値に応じて変化する特性を有する磁気メモリ素子３０－１（第１の磁気メモリ素子）と、磁気メモリ素子３０－１とは異なる特性を有する磁気メモリ素子３０－２（第２の磁気メモリ素子）と、を含む。選択回路８は、環境値の検出結果に基づいて、磁気メモリ素子３０－１及び磁気メモリ素子３０－２を排他的に選択する。
上記の記憶装置１００によれば、特性の異なる種類の磁気メモリ素子３０－１及び磁気メモリ素子３０－２を排他的に選択、すなわち切り替えて用いることで、１種類の磁気メモリ素子３０だけを用いる場合よりも、広い範囲の環境値に適応することができる。環境変化への適用を容易化することが可能になる。
磁気メモリ素子３０－２は、磁気メモリ素子３０－１と比較して、材料、加工条件及びサイズの少なくとも１つが相違してよい。例えばこのようにして、互いに特性の異なる磁気メモリ素子３０－１及び磁気メモリ素子３０－２を得ることができる。
環境値は、温度を（直接的又は間接的に）示す値、磁場を示す値、光を示す値及び衝撃を示す値の少なくとも１つを含んでよい。このようなさまざまな環境値で表される環境変化への適用を容易化することが可能になる。
図４、図５及び図８等を参照して説明したように、選択回路８は、環境値が所定値以下（例えば温度が切替温度ＴＳ以下）の場合に、磁気メモリ素子３０－１を選択し、環境値が所定値よりも大きい（例えば温度が切替温度ＴＳよりも高い）場合に、磁気メモリ素子３０－２を選択してよい。その場合、前記環境値が所定値以下の場合に磁気メモリ素子３０－１に情報を書き込むための動作条件（例えば電圧Ｖｃ）と、環境値が所定値よりも大きい場合に磁気メモリ素子３０－２に情報を書き込むための動作条件とが同じであってよい。動作条件を変える必要が無い分、環境変化への適用が容易になる。
図６等を参照して説明したように、磁気メモリ素子３０－１及び磁気メモリ素子３０－２は、異なる配線層間に設けられてよい。例えば製造時に、一方の磁気メモリ素子３０を形成する際の横方向のスペースを確保しやすくなり、ショートリスク等を低減することができる。
図１１等を参照して説明したように、磁気メモリ素子３０－１及び磁気メモリ素子３０－２は、同じ配線層間に設けられてよい。例えば製造時に、磁気メモリ素子３０－１及び磁気メモリ素子３０－２を同じ工程で効率よく作ることができる。
図１、図２、図６及び図７等を参照して説明したように、記憶装置１００は、複数のビット線ＢＬと、複数のセンス線ＳＬと、複数のワード線ＷＬと、複数の選択トランジスタ４０とをさらに備えてよい。複数のビット線ＢＬは、複数の磁気メモリ素子３０から（メモリセルアレイ２から）選択回路８まで延在してよい。複数のセンス線ＳＬは、複数の磁気メモリ素子３０から選択回路８まで延在してよい。複数のワード線ＷＬは、複数のビット線ＢＬと交差するとともに複数の磁気メモリ素子３０から選択回路８まで延在してよい。複数の選択トランジスタ４０の各々は、１つの磁気メモリ素子３０に対応して設けられてよい。複数の磁気メモリ素子３０それぞれは、複数のビット線ＢＬと複数のワード線ＷＬとの交点に対応付けて配置されてよい。対応する磁気メモリ素子３０及び選択トランジスタ４０は、対応するビット線ＢＬとセンス線ＳＬとの間に接続されてよい。選択トランジスタ４０のゲート電極は、対応するワード線ＷＬに接続されてよい。複数のワード線ＷＬそれぞれは、磁気メモリ素子３０－１が接続された選択トランジスタ４０のゲート電極及び磁気メモリ素子３０－２が接続された選択トランジスタ４０のゲート電極に排他的に接続されてよい。或いは、図１０等を参照して説明したように、複数のビット線ＢＬそれぞれが、磁気メモリ素子３０－１及び磁気メモリ素子３０－２に排他的に接続されてもよい。例えばこのようにして磁気メモリ素子３０－１及び磁気メモリ素子３０－２を排他的に選択することができる。
図１２等を参照して説明したように、磁気メモリ素子３０－１及び磁気メモリ素子３０－２は、異なるメモリセルアレイ２（例えばメモリマクロ１－１のメモリセルアレイ２及びメモリマクロ１－２のメモリセルアレイ２）に配置されてよい。このような磁気メモリ素子３０－１及び磁気メモリ素子３０－２の配置も可能である。
図１～図９等を参照して説明したメモリセルアレイ２も、開示される技術の１つである。メモリセルアレイ２は、環境値に応じて変化する特性を有する磁気メモリ素子３０－１と、磁気メモリ素子３０－１とは異なる特性を有する磁気メモリ素子３０－２と、磁気メモリ素子３０－１及び磁気メモリ素子３０－２を排他的に選択可能な配線（ビット線ＢＬ、センス線ＳＬ、ワード線ＷＬ）と、を備える。このようなメモリセルアレイ２によっても、これまで説明したように、環境変化への適用を容易化することが可能になる。メモリセルアレイ２の製造方法も、開示される技術の１つである。メモリセルアレイ２の製造方法は、環境値に応じて変化する特性を有する磁気メモリ素子３００１を形成することと、磁気メモリ素子３０－１とは異なる特性を有する磁気メモリ素子３０－２を形成することと、磁気メモリ素子３０－１及び磁気メモリ素子３０－２を排他的に選択可能な配線（ビット線ＢＬ、センス線ＳＬ、ワード線ＷＬ）を形成することと、を含む。
磁気メモリ素子３０－１及び磁気メモリ素子３０－２を備える磁気ヘッドも、開示される技術の１つである。磁気ヘッドは、磁気メモリ素子３０－１及び磁気メモリ素子３０－２を排他的に選択可能に構成される。記憶装置１００が搭載された電子機器も、開示される技術の１つである。このような磁気ヘッドや電子機器によっても、これまで説明したように、環境変化への適用を容易化することが可能になる。
なお、本開示に記載された効果は、あくまで例示であって、開示された内容に限定されない。他の効果があってもよい。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本技術は以下のような構成も取ることができる。
（１）
複数の磁気メモリ素子と、
前記複数の磁気メモリ素子から、所望の磁気メモリ素子を選択する選択回路と、
を備え、
前記複数の磁気メモリ素子は、
環境値に応じて変化する特性を有する第１の磁気メモリ素子と、
前記第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、
を含み、
前記選択回路は、環境値の検出結果に基づいて、前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子を排他的に選択する、
記憶装置。
（２）
前記第２の磁気メモリ素子は、前記第１の磁気メモリ素子と比較して、材料、加工条件及びサイズの少なくとも１つが相違している、
（１）に記載の記憶装置。
（３）
前記環境値は、温度を示す値、磁場を示す値、光を示す値及び衝撃を示す値の少なくとも１つを含む、
（１）又は（２）に記載の記憶装置。
（４）
前記選択回路は、前記環境値が所定値以下の場合に、前記第１の磁気メモリ素子を選択し、前記環境値が前記所定値よりも大きい場合に、前記第２の磁気メモリ素子を選択する、
（１）～（３）のいずれかに記載の記憶装置。
（５）
前記環境値が前記所定値以下の場合に前記第１の磁気メモリ素子に情報を書き込むための動作条件と、前記環境値が前記所定値よりも大きい場合に前記第２の磁気メモリ素子に情報を書き込むための動作条件とが同じである、
（４）に記載の記憶装置。
（６）
前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子は、異なる配線層間に設けられる、
（１）～（５）のいずれかに記載の記憶装置。
（７）
前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子は、同じ配線層間に設けられる、
（１）～（５）のいずれかに記載の記憶装置。
（８）
前記複数の磁気メモリ素子から前記選択回路まで延在する複数のビット線と、
前記複数の磁気メモリ素子から前記選択回路まで延在する複数のセンス線と、
前記複数のビット線と交差するとともに前記複数の磁気メモリ素子から前記選択回路まで延在する複数のワード線と、
各々が１つの前記磁気メモリ素子に対応して設けられた複数の選択トランジスタと、
をさらに備え、
前記複数の磁気メモリ素子それぞれは、前記複数のビット線と前記複数のワード線との交点に対応付けて配置され、
対応する前記磁気メモリ素子及び前記選択トランジスタは、対応する前記ビット線と前記センス線との間に接続され、
前記選択トランジスタのゲート電極は、対応する前記ワード線に接続され、
前記複数のワード線それぞれは、前記第１の磁気メモリ素子が接続された前記選択トランジスタのゲート電極及び前記第２の磁気メモリ素子が接続された前記選択トランジスタのゲート電極に排他的に接続される、
（１）～（７）のいずれかに記載の記憶装置。
（９）
前記複数の磁気メモリ素子から前記選択回路まで延在する複数のビット線と、
前記複数の磁気メモリ素子から前記選択回路まで延在する複数のセンス線と、
前記複数のビット線と交差するとともに前記複数の磁気メモリ素子から前記選択回路まで延在する複数のワード線と、
各々が１つの前記磁気メモリ素子に対応して設けられた複数の選択トランジスタと、
をさらに備え、
前記複数の磁気メモリ素子それぞれは、前記複数のビット線と前記複数のワード線との交点に対応付けて配置され、
対応する前記磁気メモリ素子及び前記選択トランジスタは、対応する前記ビット線と前記センス線との間に接続され、
前記選択トランジスタのゲート電極は、対応する前記ワード線に接続され、
前記複数のビット線それぞれは、前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子に排他的に接続される、
（１）～（７）のいずれかに記載の記憶装置。
（１０）
前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子は、異なるメモリセルアレイに配置される、
（１）～（９）のいずれかに記載の記憶装置。
（１１）
環境値に応じて変化する特性を有する第１の磁気メモリ素子と、
前記第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、
前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子を排他的に選択可能な配線と、
を備える、
メモリセルアレイ。
（１２）
環境値に応じて変化する特性を有する第１の磁気メモリ素子を形成することと、
前記第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子を形成することと、
前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子を排他的に選択可能な配線を形成することと、
を含む、
メモリセルアレイの製造方法。
（１３）
環境値に応じて変化する特性を有する第１の磁気メモリ素子と、
前記第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、
を備え、
前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子を排他的に選択可能に構成された、
磁気ヘッド。
（１４）
記憶装置が搭載された電子機器であって、
前記記憶装置は、
複数の磁気メモリ素子と、
前記複数の磁気メモリ素子から、所望の磁気メモリ素子を選択する選択回路と、
を備え、
前記複数の磁気メモリ素子は、
環境値に応じて変化する特性を有する第１の磁気メモリ素子と、
前記第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、
を含み、
前記選択回路は、環境値の検出結果に基づいて、前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子を排他的に選択する、
電子機器。
１ メモリマクロ
２ メモリセルアレイ
３ メモリセル
７ 検出回路
８ 選択回路
３０ 磁気メモリ素子
３０－１ 磁気メモリ素子（第１の磁気メモリ素子）
３０－２ 磁気メモリ素子（第２の磁気メモリ素子）
３１ 下地層
３２ 磁化固定層
３３ 絶縁層
３４ 記憶層
３５ 上部トンネルバリア層
３６ 上部磁化固定層
３７ キャップ層
４０ 選択トランジスタ
４１ ソース領域
４２ ドレイン領域
５０ 素子分離領域
６０ 半導体基体
１００ 記憶装置
１５０ 切替部
Ｌ１ 配線層
Ｌ２ 配線層
Ｌ３ 配線層
Ｌ４ 配線層
Ｌ５ 配線層
Ｌ６ 配線層
ＷＬ ワード線
ＢＬ ビット線
ＳＬ センス線

Claims (14)

  1. 複数の磁気メモリ素子と、
    前記複数の磁気メモリ素子から、所望の磁気メモリ素子を選択する選択回路と、
    を備え、
    前記複数の磁気メモリ素子は、
    環境値に応じて変化する特性を有する第１の磁気メモリ素子と、
    前記第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、
    を含み、
    前記選択回路は、環境値の検出結果に基づいて、前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子を排他的に選択する、
    記憶装置。
  2. 前記第２の磁気メモリ素子は、前記第１の磁気メモリ素子と比較して、材料、加工条件及びサイズの少なくとも１つが相違している、
    請求項１に記載の記憶装置。
  3. 前記環境値は、温度を示す値、磁場を示す値、光を示す値及び衝撃を示す値の少なくとも１つを含む、
    請求項１に記載の記憶装置。
  4. 前記選択回路は、前記環境値が所定値以下の場合に、前記第１の磁気メモリ素子を選択し、前記環境値が前記所定値よりも大きい場合に、前記第２の磁気メモリ素子を選択する、
    請求項１に記載の記憶装置。
  5. 前記環境値が前記所定値以下の場合に前記第１の磁気メモリ素子に情報を書き込むための動作条件と、前記環境値が前記所定値よりも大きい場合に前記第２の磁気メモリ素子に情報を書き込むための動作条件とが同じである、
    請求項４に記載の記憶装置。
  6. 前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子は、異なる配線層間に設けられる、
    請求項１に記載の記憶装置。
  7. 前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子は、同じ配線層間に設けられる、
    請求項１に記載の記憶装置。
  8. 前記複数の磁気メモリ素子から前記選択回路まで延在する複数のビット線と、
    前記複数の磁気メモリ素子から前記選択回路まで延在する複数のセンス線と、
    前記複数のビット線と交差するとともに前記複数の磁気メモリ素子から前記選択回路まで延在する複数のワード線と、
    各々が１つの前記磁気メモリ素子に対応して設けられた複数の選択トランジスタと、
    をさらに備え、
    前記複数の磁気メモリ素子それぞれは、前記複数のビット線と前記複数のワード線との交点に対応付けて配置され、
    対応する前記磁気メモリ素子及び前記選択トランジスタは、対応する前記ビット線と前記センス線との間に接続され、
    前記選択トランジスタのゲート電極は、対応する前記ワード線に接続され、
    前記複数のワード線それぞれは、前記第１の磁気メモリ素子が接続された前記選択トランジスタのゲート電極及び前記第２の磁気メモリ素子が接続された前記選択トランジスタのゲート電極に排他的に接続される、
    請求項１に記載の記憶装置。
  9. 前記複数の磁気メモリ素子から前記選択回路まで延在する複数のビット線と、
    前記複数の磁気メモリ素子から前記選択回路まで延在する複数のセンス線と、
    前記複数のビット線と交差するとともに前記複数の磁気メモリ素子から前記選択回路まで延在する複数のワード線と、
    各々が１つの前記磁気メモリ素子に対応して設けられた複数の選択トランジスタと、
    をさらに備え、
    前記複数の磁気メモリ素子それぞれは、前記複数のビット線と前記複数のワード線との交点に対応付けて配置され、
    対応する前記磁気メモリ素子及び前記選択トランジスタは、対応する前記ビット線と前記センス線との間に接続され、
    前記選択トランジスタのゲート電極は、対応する前記ワード線に接続され、
    前記複数のビット線それぞれは、前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子に排他的に接続される、
    請求項１に記載の記憶装置。
  10. 前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子は、異なるメモリセルアレイに配置される、
    請求項１に記載の記憶装置。
  11. 環境値に応じて変化する特性を有する第１の磁気メモリ素子と、
    前記第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、
    前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子を排他的に選択可能な配線と、
    を備える、
    メモリセルアレイ。
  12. 環境値に応じて変化する特性を有する第１の磁気メモリ素子を形成することと、
    前記第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子を形成することと、
    前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子を排他的に選択可能な配線を形成することと、
    を含む、
    メモリセルアレイの製造方法。
  13. 環境値に応じて変化する特性を有する第１の磁気メモリ素子と、
    前記第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、
    を備え、
    前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子を排他的に選択可能に構成された、
    磁気ヘッド。
  14. 記憶装置が搭載された電子機器であって、
    前記記憶装置は、
    複数の磁気メモリ素子と、
    前記複数の磁気メモリ素子から、所望の磁気メモリ素子を選択する選択回路と、
    を備え、
    前記複数の磁気メモリ素子は、
    環境値に応じて変化する特性を有する第１の磁気メモリ素子と、
    前記第１の磁気メモリ素子とは異なる特性を有する第２の磁気メモリ素子と、
    を含み、
    前記選択回路は、環境値の検出結果に基づいて、前記第１の磁気メモリ素子及び前記第２の磁気メモリ素子を排他的に選択する、
    電子機器。
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