KR20100127743A - 자기 메모리 소자, 그 구동 방법 및 불휘발성 기억 장치 - Google Patents

자기 메모리 소자, 그 구동 방법 및 불휘발성 기억 장치 Download PDF

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Abstract

크로스포인트형 메모리를 실현하는 4F2 크기의 메모리 셀을 얻기 위하여, 프리층(5), 비자성층(4), 핀층(3)으로 이루어지는 스핀 밸브 구조를 가지는 자기 메모리 소자를 이용한다. 핀층 또는 프리층이 N형 페리 자성체를 포함하며, 그 N형 페리 자성체의 자기 보상점은, 프리층과 핀층의 자화의 조합을 제어하는 기입 펄스 중 특정 기입 펄스를 인가했을 때에 도달하는 핀층의 온도보다 낮고, 다른 기입 펄스를 인가했을 때에 도달하는 핀층의 온도보다 높다. 이러한 기입 펄스는 동일한 극성으로 할 수 있다.

Description

자기 메모리 소자, 그 구동 방법 및 불휘발성 기억 장치{MAGNETIC MEMORY ELEMENT, METHOD FOR DRIVING SAME, AND NONVOLATILE STORAGE}
본 발명은, 전기적 수단에 의해 정보를 기억 가능한 자기 메모리 소자와 그 구동 방법 및 불휘발성 기억장치에 관한 것이다.
최근, 플래시 메모리로 대표되는 불휘발성 반도체 기억장치의 대용량화가 현저하며, 32G 바이트 정도 용량의 제품 출시가 발표되기에 이르렀다. 불휘발성 반도체 기억장치는, 특히 USB 메모리나 휴대 전화용 기억장치로서의 상품 가치가 늘어나고 있다. 즉, 불휘발성 반도체 기억장치는, 휴대 음악 플레이어용 기억장치로서도 내진동성이나 고신뢰성, 또한 저소비 전력이라는 고체 소자 메모리만이 가능한 원리적인 우위성을 살려, 상기의 음악 및 화상용 휴대형 혹은 가반형 전자기기용 기억장치로서 주류를 이루고 있다.
한편, 상기 기억장치에 대한 응용과는 별도로, 사용시에는 순간에 기동하고, 대기시에는 소비 전력을 한없이 영으로 하는 컴퓨터, 소위 「인스턴트·온·컴퓨터」의 실현에 대한 연구도 정력적으로 행해지고 있다. 이는 정보 기기의 메인 메모리로서 현재 사용되고 있는 DRAM에 불휘발성을 부여하는 것을 이용하려는 것으로, 이 응용에 있어서는, DRAM으로서 요구되는 기술 사양, 즉, (1) 스위칭 속도가 50ns 미만, (2) 재기입 회수가 1016을 초과하는 것의 사양을 만족하며, 또한 불휘발성을 갖는 메모리가 필요하다고 한다.
이러한 차세대 불휘발성 반도체 기억장치의 후보로서, 강유전체 메모리(FeRAM), 자기 메모리(MRAM), 상변화 메모리(PRAM) 등의 각종의 원리에 근거하는 불휘발성 메모리 소자의 연구 개발이 행해지고 있다. 이들 중, 상기 DRAM을 대체하기 위한 기술 사양을 만족하는 후보로서, MRAM이 유망하다고 보여지고 있다. 또한, 상기 기술 사양에 기재된 재기입 회수(>1016)는, 30ns로 10년간 액세스를 계속하는 경우의 액세스 회수에 근거하여 상정되어 있는 수치이다. 메모리가 불휘발성을 가지는 경우에는 리프레시 주기(refresh cycle)가 불필요해지므로, DRAM과 같은 용도여도, 이 정도의 회수가 필요하지 않은 경우도 있다. 현재로서는, 시작(試作) 레벨에서는, MRAM은 1012 이상의 재기입 회수 성능을 이미 달성하고 있으며, 그 스위칭 속도도 고속(<10ns)이다. 따라서, MRAM은 불휘발성 기억장치의 후보가 되는 다른 기술과 비교하여, 실현성이 특히 높다고 보여지고 있다.
상기 MRAM의 제일의 문제점은, 셀 면적이 큰 것과, 그에 따라 비트 코스트(bit cost)가 높다는 것이다. 현재 상품화되어 있는 소용량 4Mbit 정도의 MRAM은 전류 자장 재기입형으로, 셀 면적이 20~30F2(F는 제조 프로세스의 최소 가공 치수) 이상이 된다. 즉, 상품화되어 있는 MRAM의 셀 면적은 지나치게 커서, DRAM 치환 기술로서는 현실적이라고는 할 수 없다. 이 상황에 대하여, 2개의 돌파구가 되는 기술이 상황을 바꾸고 있다. 하나는 MgO 터널 절연막을 이용한 MTJ(자기 터널 접합)으로, 200% 이상의 자기 저항이 용이하게 얻어지는 기술이다(비특허문헌 1). 다른 하나는 전류 주입 자화 반전 방식으로, 전류 자장 재기입 방식에 있어서 치명적인 미세 셀에서의 반전자장 증대의 문제를 회피 가능하게 하며, 반대로 스케일링에 의한 기입 에너지의 저감을 가능하게 하는 기술이다. 이 전류 자화 반전 방식에 의해, 셀 면적도 이상적으로는 1 트랜지스터-1 MTJ가 가능해지므로, 6~8F2로 DRAM과 같은 수준이 된다고 상정된다(비특허문헌 2). 또한, 플래시 메모리 수준의 작은 셀 면적(~4F2)을 목표로 한 1 다이오드-1 MTJ의 제안도 이루어져 있다(특허문헌 1). 그리고, 회로의 간소화를 도모하여, 1 트랜지스터-1 MTJ 회로로 DRAM과 동등한 셀 크기의 축소를 행한다는 제안도 있다(특허문헌 2). 이 간소화는, 자화의 방향이 적층 방향으로 거의 고정되어 있는 구동층을 설치한 소자에서는, 전류의 극성이 한 방향으로만 있도록 함으로써, 트랜지스터를 2 종류에서 1 종류로 감소시켜 달성된다.
비특허문헌 1 : D.D.Djayaprawira 외, "230% room-temperature magnetoresistance in CoFeB/MgO/CoFeB magnetic tunnel junctions", Applied Physics Letters, Vol.86, 092502, 2005년
비특허문헌 2 : J.Hayakawa 외, "Current-induced magnetization switching in MgO barrier based magnetic tunnel junctions with CoFeB/Ru/CoFeB synthetic ferrimagnetic free layer", Japanese Journal of Applied Physics, Vol.45, L1057-L1060, 2006년
특허문헌 1 : 일본국 공개특허공보 제2004-179483호
특허문헌 2 : 일본국 공개특허공보 제2006-128579호
그러나, 상기 1 다이오드-1 MTJ의 제안은, 다이오드를 통한 순(順)방향 바이어스와 역(逆)방향 바이어스하에서의 전류에 의해 스위칭을 행하는 것이다. 즉, 순방향 바이어스에서의 전류(순방향 전류)와 역방향 바이어스에서의 리크(leak) 전류에 의해 스위칭을 행하는 것으로, 전류의 극성에 의해 스위칭을 행한다는 원리에 변화는 없다. 여기서, 본래 다이오드는, 기입, 소거, 판독 동작에 있어서, MTJ의 선택을 교란(disturbance) 없이 행하기 위해 형성하는 것이며, 리크 전류는 역방향뿐만 아니라 순방향으로도 흐른다. 따라서, 역방향 바이어스에서의 리크 전류에 의한 스위칭을 동작 원리로 하는 상기 제안에서는, 그 스위칭에 이용되는 정도의 값의 전류가 순방향 바이어스시의 저전압 시에서도 흘러버려, 교란를 방지하는 효과가 불충분해진다. 즉, 역바이어스의 리크 전류에 의해 스위칭을 할 수 있다면, 순방향 바이어스에서의 저전압 시에도 전류가 흘러, 소자 선택 스위치가 없는 단순 매트릭스형 메모리와 같은 교란의 문제가 발생하며, 이 때문에, 고집적화 소자의 실현은 불가능해진다. 이와 같이, 최소 셀 면적 4F2을 가지는 1 다이오드-1 MTJ에 의한 크로스포인트형(cross-point type) 메모리의 실현에는, 전류의 극성에 의한 스위칭을 동작 원리로 하는 지금까지의 전류 주입 자화 반전 방식을 채용할 수 없다.
또한, 특허문헌 2에 기재된, 자화의 방향이 적층 방향으로 거의 고정되어 있는 구동층을 설치한 소자에 의한, 1 트랜지스터-1 MTJ 회로의 제안은, 구동층으로부터 프리층으로의 스핀 주입에 의해 스핀 프리세션(precession))을 야기하여, 스위칭을 행하는 방식이다. 그러나, 구동층으로부터의 스핀 주입에 의해 스핀 프리세션을 야기하는 원리에 근거하는 방식에서는, 프리층(기억층)과 핀층(자화 고정층)의 방향(평행 혹은 반(反)평행)이 어느 일방으로 치우치기 쉬워진다는 문제가 있다. 또한, 이 방식에서는, 핀층(자화 고정층)의 자화의 방향이 변경되는 염려도 있어, DRAM과 같은 수준의 기입 회수를 실현하는데 있어서 신뢰성의 저하라는 문제를 초래한다. 이 때문에 전류의 극성이 일방으로만 스위칭하는 1 트랜지스터-1 MTJ 회로의 제안도 실현 곤란하다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 그 목적은, 단극성 전기 펄스에 의해 스위칭 가능한 자기 메모리 소자와 그 구동 방법을 제공하고, 그에 따라, DRAM의 셀 면적을 능가하는 플래시 메모리와 동등한 셀 면적 4F2 정도를 실현하는 불휘발성 반도체 기억장치를 제공하는 점에 있다.
본원의 발명자 등은, 전류 자화 반전 방식의 동작 원리로 되돌아가 상기 과제를 검토함으로써, 이하에 나타내는 자기 메모리 소자와 그 구동 방법 및 불휘발성 기억장치를 발명하기에 이르렀다.
즉, 본 발명의 자기 메모리 소자는, 상기의 과제를 해결하기 위하여, 프리층과, 비자성층과, 상기 프리층과 함께 상기 비자성층을 사이에 끼우는 핀층을 구비한 스핀 밸브 구조를 가지고 구성되며, 상기 프리층과 상기 핀층 사이에 전기 펄스를 인가함으로써 정보를 기록하는 자기 메모리 소자로서, 상기 스핀 밸브 구조에는, 상기 프리층의 자화와 상기 핀층의 자화의 조합을 제어하기 위한 몇 개의 기입 펄스를 인가함으로써 기입 펄스에 따른 정보가 기록되고, 상기 핀층이 N형 페리 자성체(N-type ferrimagnetic material)를 포함하는 페리 자성층을 포함하며, 상기 N형 페리 자성체가, 상기 자기 메모리 소자의 기억 유지 동작 온도 영역에 자기 보상점(Tcomp)을 가지는 것을 특징으로 한다. 또한, 본 발명의 자기 메모리 소자에는, 상기와 같은 페리 자성층이 프리층에 포함되어 있도록 한다.
여기서, 스핀 밸브 구조는 자성층(핀층)/비자성층/자성층(프리층)으로 구성되는 구조이며, 핀층은 프리층보다 자화 배치가, 예를 들면 전류 주입 자화 반전에 의해 반전하기 어렵게 되어 있다. 핀층의 자화 배치를 반전하기 어렵게 하기 위해서는, 핀층에 근접하도록 반강자성층을 설치하고, 상기 핀층과 반강자성층 사이에서의 자화간의 교환 결합 상호작용에 의해 핀층의 실효적인 보자력을 증대시키는 방법을 이용할 수 있다. 또한, 다른 양태로서, 핀층의 층 두께를 충분히 두껍게 하여, 자화의 변화를 어렵게 할 수 있으며, 핀층의 자기적 성질을 프리층과는 다르게 해도 된다. 어느 경우에 있어서도, 정보의 판독은, 프리층의 자화가, 핀층의 자화에 대해서 이루는 각도에 따라 상대적으로 변화했을 경우의 자화의 조합에 대응하여 저항값이 바뀌는 현상, 즉, 프리층의 자화와 핀층의 자화가 평행이 되는 배치(평행 배치)의 경우에 저항이 가장 낮고, 프리층의 자화와 핀층의 자화가 반평행이 되는 배치(반평행 배치)에서 저항이 가장 높아지는 현상을 이용할 수 있다.
또한, 비자성층은, 자성층간(핀층과 프리층 사이)의 자기 결합을 절단하는 역할을 수행하며, 금속이 이용된 경우에는 거대 자기 저항(GMR) 소자로서, 절연체가 이용된 경우에는 터널 자기 저항(TMR) 소자로서 동작한다. 단, 전류로 스위칭을 행하는 경우에는 핀층은 반드시 보자력(Hc) 혹은 자기 이방성(Ku)이 클 필요는 없고, 오히려 자화(Ms)가 충분히 커 스핀의 세차운동이 일어나기 어려운 것이 중요하다. 또한, N형 페리 자성체란, 반평행한 2종류의 자화(A, B)가 존재하여(예를 들면, TbFeCo의 경우, Tb의 자화와 FeCo의 자화의 2종류), 이들의 온도 의존성이 상이하기 때문에, 겉보기 자화(A-B)가 소실하는 온도(자기 보상점(Tcomp))가 존재하는 물질이다. 이 자기 보상점(Tcomp)을 경계로 하여, 저온측과 고온측에서는 N형 페리 자성체의 겉보기 자화가 반전한다.
본 발명에서의 기억 유지 동작 온도 영역은, 페리 자성층이 취할 수 있는 온도 범위 중, 펄스를 인가하여 기입 동작을 행할 때의 페리 자성층의 온도보다 낮은 온도이며, 스핀 밸브 소자에 의해 기억된 정보를 유지하기 위해 이용할 때의 자기 변화층의 온도 범위를 나타낸다. 이 때문에, 예를 들면, 판독을 위해 흘리는 전류에 의해 자기 변화층에 온도 상승이 관찰되었다고 해도, 그때의 온도가 기입 동작을 할 때의 온도보다 낮고, 기억을 유지한 상태인 한, 그 온도는 기억 유지 동작 온도 영역의 범위이다. 이 온도 범위의 구체적인 예로서는, 예를 들면 ―20℃~150℃가 된다. 이는, 본 발명의 스핀 밸브 소자를 이용하는 기억장치를 사용하는 환경의 온도 범위가 전자 기기 내부의 온도로서 주로 상정되는 온도 범위(-20℃~80℃)를 동작 보장 온도 범위로 할 경우에, 기억장치 자체의 온도가 ―20℃~120℃ 정도에서 동작하며, 그 중 국소적인 스핀 밸브 소자가, 기억을 유지하는 동작을 위해 나타낼 수 있는 온도 범위가 ―20℃~150℃가 되는 것에 대응하고 있다. 상기의 온도의 구체적인 예는 단순한 예시에 지나지 않으며, 구체적인 적용에 따라 기억 유지 동작의 온도 범위는 다양하게 설정된다.
본 발명의 자기 메모리 소자에 있어서는, 상기 N형 페리 자성체의 자기 보상점(Tcomp)이, 하나의 기입 펄스를 인가했을 때에 도달하는 상기 페리 자성층의 온도보다 낮고, 다른 기입 펄스를 인가했을 때에 도달하는 상기 페리 자성층의 온도보다 높게 하는 것, 즉, N형 페리 자성체로 이루어진 페리 자성층의 온도가 자기 보상점(Tcomp)보다 높지 않은 기입 펄스와, 자기 보상점(Tcomp)보다 높은 기입 펄스를 구분하여 사용하는 것이 바람직하다. 이에 따라, 페리 자성층의 겉보기 자화를 소망하는 방향을 향한 상태에서 기입을 행한다. 이렇게 하여, 간단한 구조로 자화의 조합을 제어할 수 있다. 또한, 단극성 전기 펄스를 이용한 전류 주입 자화 반전에 의한 스위칭이 가능해진다. 여기서의 기입 펄스는, 프리층의 자화와 핀층의 자화의 조합 상태로서 정보를 기록할 때에, 예를 들면, 2개의 상이한 정보에 따른 2개의 자화의 조합 상태를 기입하는 2개의 펄스로 할 수 있다. 그 기입 펄스에 따라서, 필요하면 그 직전 상태를 소거하도록 전류 주입 자화 반전을 일으켜, 소망하는 자화의 조합 상태를 실현하여, 이것을 정보의 기록에 이용할 수 있다.
또한, 본 발명의 자기 메모리 소자는, 상기 핀층이, 상기 N형 페리 자성체의 자화의 온도 의존성보다 작은 자화의 온도 의존성을 나타내는 자성체를 포함하는 추가 자성층을 더 포함하며, 상기 추가 자성층이 상기 핀층 중 상기 비자성층측에 배치되는 것(페리 자성층이 핀층에 있는 경우), 혹은 상기 프리층 중 상기 비자성층측에 배치되는 것(페리 자성층이 프리층에 있는 경우)을 특징으로 한다.
상기 특징의 구성에 따르면, 자기 저항비는 비자성층 계면 근방(~1㎚ 정도)의 프리층 혹은 핀층인 자성층의 스핀 분극률에 의해 그 크기가 정해지기 때문에, 자기 저항비의 크기를 온도 의존성이 작은 자성층(추가 자성층)에 담당하게 함으로써, N형 페리 자성층의 자기 특성(자기 보상점 등)을 스핀 분극률과는 독립적으로 설계하는 것이 가능해진다.
이 특징을 가지는 경우에 있어서, 본 발명의 자기 메모리 소자에서는, 상기 페리 자성층과 상기 추가 자성층이 모두 수직 자화막인 것을 특징으로 한다.
상기 특징의 구성에 따르면, N형 페리 자성체의 자기 보상점을 경계로 한 페리 자성층 자화의 반전에 따라, 비자성층 계면 근방에 있는 추가 자성층의 자화도 반전하는 것이 가능해진다. 이는, 페리 자성층과 추가 자성층 사이에 교환 결합이 있기 때문이다. 또한, 막면에 수직 방향의 이방성 자계를 이용하는 것이 가능해지기 때문에, 소자 형상에 면내 이방성을 부여하지 않아도 된다. 이에 따라, 셀 면내 형상을 직사각형으로 할 필요가 없으므로, 셀 크기를 작게 할 수 있다는 이점을 가진다.
또한, 본 발명의 자기 메모리 소자는, 상기 페리 자성층과 상기 추가 자성층 중, 어느 일방의 층이 수직 자화막이며, 다른 일방의 층이 면내 자화막인 것을 특징으로 한다.
상기 특징의 구성에 따르면, N형 페리 자성체의 자기 보상점을 경계로 한 페리 자성층 자화의 반전에 따라, 비자성층 계면 근방의 추가 자성층의 자화를 반전하는 것이 가능해진다. 이는 추가 자성층의 자화가 페리 자성층의 자화와 스프링 자성의 상호작용을 가지기 때문이다.
또한, 본 발명의 자기 메모리 소자는, 비자성층과 핀층(페리 자성층이 프리층에 있는 경우) 또는 프리층(페리 자성층이 핀층에 있는 경우)과의 사이에 마그네슘(Mg) 또는 알루미늄(Al)을 포함하는 금속층을 설치하는 것을 특징으로 한다.
상기 특징의 구성에 따르면, 비자성층으로서 산화 마그네슘(MgO) 혹은 산화 알루미늄(AlOx)으로 이루어지는 절연막을 이용하는 TMR 소자에 있어서, 계면 근방의 자성 금속 박막의 산화를 억제하는 것이 가능해진다. 이 때문에, 자기 저항비가 열화되기 어려워진다. 또한, 페리 자성층의 N형 페리 자성체로서 희토류 천이 금속으로 이루어지는 비정질 합금막을 이용할 때에는 가장 산화하기 쉬운 희토류의 산화를 방지하여 특성 열화를 억제하는 것이 가능해진다.
또한, 본 발명의 자기 메모리 소자는, 상기 비자성층이 산화 마그네슘(MgO)으로 이루어지고, 상기 핀층의 상기 페리 자성층이 TbFeCo 합금으로 이루어지며, 상기 핀층의 상기 추가 자성층이 CoFeB 합금으로 이루어지는 것을 특징으로 한다.
상기 특징의 구성에 따르면, 높은 자기 저항비를 나타내는 구성을 얻을 수 있다. 그 일례로서, 100% 이상의 자기 저항비를 나타내는 MgO/CoFeB 구조를 들 수 있다. TbFeCo 합금은, 테르비움(Tb), 철(Fe), 코발트(Co)를 0이 아닌 임의의 비율로 포함하는 합금이며, 각 원소의 상대적인 성분비를 변경함으로써, 실온으로부터 250℃ 정도의 범위에 자기 보상점을 연속적인 조성 변화에 따라 조정하는 것이 가능하므로, 동작 조건의 조정이 용이해진다. 또한, 여기에서의 동작 조건은, 그 일례로서, 후술하는 전기 펄스 높이나 펄스폭으로 할 수 있다. 또한, TbFeCo 합금은, 비정질 재료이므로, 에피택셜 성장시키거나 배향시켜 작성하여 배향막으로 할 필요가 없고, 또한 Ru나 IrMn 등의 금속이나 비정질막 등을 베이스로 가지는 경우에도 본 발명의 자기 메모리 소자를 제작할 수 있다고 하는 이점을 가진다.
또한, 본 발명의 자기 메모리 소자는, 핀층(페리 자성층이 프리층에 있는 경우) 또는 프리층(페리 자성층이 핀층에 있는 경우)의 두께를 규정하는 2개의 면 중 상기 비자성층의 반대측이 되는 면에 근접하여 전류 협착 구조를 설치한 것을 특징으로 한다.
상기 특징의 구성에 따르면, 전기 펄스 인가시에 핀층(페리 자성층이 프리층에 있는 경우) 또는 프리층(페리 자성층이 핀층에 있는 경우)의 온도를 효율적으로 상승시키는 것이 가능해진다.
또한, 페리 자성층이 프리층에 있는 경우, 본 발명의 자기 메모리 소자는, 프리층의 자화의 방향이 온도 상승에 의해 면내로부터 면에 수직으로 변화하는 것을 특징으로 한다.
상기 특징의 구성에 따르면, 프리층의 자화가 면내로부터 상승함으로써 전류 주입 자화 반전에 필요한 전류값을 저감하는 것이 가능해진다. 또한, 막면 수직 방향의 이방성 자계를 이용하는 것이 가능해지므로, 소자 형상에 면내 이방성을 부여할 필요가 없다. 이에 따라, 셀 면내 형상을 직사각형으로 할 필요가 없으므로, 셀 크기를 작게 할 수 있다는 이점을 가진다.
또한, 페리 자성층이 프리층에 있는 경우, 본 발명의 자기 메모리 소자는, 상기 자기 메모리 소자에 있어서, 프리층이 GdFeCo 합금으로 이루어지는 것을 특징으로 한다.
상기 특징의 구성에 따르면, 온도 상승에 의해 GdFeCo의 모멘트가 작아짐으로써, 자화 방향을 면내로부터 면에 수직으로 변화시키는 것이 가능해진다. 또한, 상술한 바와 같이, 비자성 계면측에 CoFeB와 같은 자성막을 얇게 삽입하는 것이 보다 바람직하다. 이에 따라, 계면에서의 스핀 분극률을 유지하며, 또한 GdFeCo의 산화에 의한 자기 특성의 열화를 억제하는 것이 가능해지기 때문이다.
또한, 본 발명은, 자기 메모리 소자의 구동 방법으로서 실시할 수도 있다. 이 구동 방법의 특정 양태에 있어서는, 프리층과, 비자성층과, 상기 프리층과 함께 상기 비자성층을 사이에 끼우는 핀층을 구비한 스핀 밸브 구조를 가지는 자기 메모리 소자의 구동 방법으로서, 상기 핀층은, 자기 메모리 소자의 기억 유지 동작 온도 영역에 자기 보상점(Tcomp)을 가지는 N형 페리 자성체를 포함하고 있으며, 상기 스핀 밸브 구조에 전기 펄스인 제 1 기입 펄스를 인가하여, 상기 제 1 기입 펄스의 인가 후에 있어서의 상기 프리층의 자화와 상기 핀층의 자화의 조합을 제 1 조합 상태로 하는 단계와, 상기 스핀 밸브 구조에 전기 펄스인 제 2 기입 펄스를 인가하여, 상기 제 2 기입 펄스의 인가 후에 있어서의 상기 프리층의 자화와 상기 핀층의 자화의 조합을 제 2 조합 상태로 하는 단계를 포함하여 이루어지며, 상기 제 1 기입 펄스를 인가했을 때의 상기 핀층의 자화와 상기 제 2 기입 펄스를 인가했을 때의 상기 핀층의 자화가 서로 상이한 방향이며, 상기 제 1 및 제 2 기입 펄스가 동일한 극성인 것을 특징으로 한다. 또한, 본 발명의 구동 방법의 다른 양태에 있어서는, 프리층과, 비자성층과, 상기 프리층과 함께 상기 비자성층을 사이에 끼우는 핀층을 구비한 스핀 밸브 구조를 가지는 자기 메모리 소자의 구동 방법으로서, 상기 프리층은, 자기 메모리 소자의 기억 유지 동작 온도 영역에 자기 보상점(Tcomp)을 가지는 N형 페리 자성체를 가지는 페리 자성층을 포함하고 있으며, 상기 스핀 밸브 구조에 전기 펄스인 제 1 기입 펄스를 인가하여, 상기 제 1 기입 펄스의 인가 후에 있어서의 상기 프리층의 자화와 상기 핀층의 자화의 조합을 제 1 조합 상태로 하는 단계와, 상기 스핀 밸브 구조에 전기 펄스인 제 2 기입 펄스를 인가하여, 상기 제 2 기입 펄스의 인가 후에 있어서의 상기 프리층의 자화와 상기 핀층의 자화의 조합을 제 2 조합 상태로 하는 단계를 포함하여 이루어지며, 상기 제 1 기입 펄스를 인가했을 때의 상기 프리층의 자화와 상기 제 2 기입 펄스를 인가했을 때의 상기 프리층의 자화가 서로 동일한 방향이며, 상기 제 1 및 제 2 기입 펄스가 동일한 극성인 것을 특징으로 한다.
본 발명의 구동 방법에는, 상기 어느 양태에 있어서도, 제 1 및 제 2 기입 펄스가 모두 프리층으로부터 핀층으로 전류를 흘리는 방법이나, 그 반대로 모두 핀층으로부터 프리층으로 전류를 흘리는 방법이 포함되어 있다. 여기서, 상기 양태에 있어서, 제 1 기입 펄스를 인가했을 때의 핀층의 자화와 제 2 기입 펄스를 인가했을 때의 핀층의 자화를 서로 상이한 방향으로 하기 위해서는, 핀층에서의 페리 자성층에 N형 페리 자성체를 갖도록 하고, 예를 들면, 그 N형 페리 자성체의 자기 보상점을 경계로 하여, 페리 자성층의 자화가 반전하는 현상을 이용할 수 있다. 이 현상은, 또한, 상기 다른 양태에 있어서, 제 1 기입 펄스를 인가했을 때의 프리층의 자화와 제 2 기입 펄스를 인가했을 때의 프리층의 자화를 서로 동일한 방향으로 하여 상이한 정보를 기록하기 위해 이용할 수도 있다.
상기 구동 방법에 따르면, 세팅 동작(고(高)저항으로부터 저(低)저항으로의 스위칭)과 리셋 동작(저저항으로부터 고저항)이, 동일한 극성의 펄스에 의해 실현되므로, 간단한 회로 구성에 의해 실현될 수 있다는 이점이 있다. 이 구성에 있어서는, 페리 자성층의 온도가 자기 보상점을 경계로 하여, 저온인 경우에 세팅 동작, 고온인 경우에 리셋 동작으로 할 수 있다.
이와 같이 온도를 제어하기 위하여, 본 발명의 구동 방법에 있어서는, 상기 제 1 기입 펄스와 상기 제 2 기입 펄스가 서로 펄스 높이를 상이하게 하는 것이 바람직하다.
또한, 본 발명의 자기 메모리 소자의 구동 방법에 있어서, 프리층으로부터 핀층으로 전류를 흘리는 양태에 따르면, 상기 제 1 기입 펄스와 상기 제 2 기입 펄스 중 일방의 펄스가 상기 프리층과 상기 핀층 사이의 저항값을 저저항으로 하는 펄스로서 진폭(Vp) 부분을 가지고, 다른 일방의 펄스가 상기 저항값을 고저항으로 하는 펄스로서 진폭(Vap) 부분을 가지며, 진폭(Vp)이 진폭(Vap)보다 작은 것이 바람직하다. 그 반대로, 핀층으로부터 프리층으로 전류를 흘리는 경우에는, 진폭(Vp)이 진폭(Vap)보다 큰 것이 바람직하다.
상기 바람직한 양태에 따르면, 동일한 극성의 전기 펄스의 펄스 높이에 의해 정보를 기록할 때에, 세팅 동작(저저항으로 함)에 필요한 제 1 또는 제 2 기입 펄스 중 어느 일방의 기입 펄스의 특정 부분의 진폭(펄스 높이)(Vp)을, 리셋 동작(고저항으로 함)에 필요한 다른 일방의 기입 펄스의 특정 부분의 진폭(펄스 높이)(Vap)보다 작게 한다(혹은, 크게 함). 이 때문에, 전압 혹은 전류의 진폭(펄스 높이)에 의해 기억 정보를 직접 세팅 혹은 리셋하는 동작이 가능해진다. 따라서 소자의 기입 소거(세팅 동작, 리셋 동작)가 동일한 클록 내에서 처리될 수 있다.
또한, 본 발명의 자기 메모리 소자의 구동 방법의 바람직한 양태에 따르면, 상기 제 1 기입 펄스와 상기 제 2 기입 펄스가 상이한 펄스폭을 가지며, 펄스폭에 근거하여 상기 정보를 기록하는 것을 특징으로 한다. 상기 제 1 기입 펄스와 상기 제 2 기입 펄스 중 일방의 펄스가 상기 프리층과 상기 핀층의 사이의 저항값을 저저항으로 하는 펄스로서 펄스폭(τp)을 가지며, 다른 일방의 펄스가 상기 저항값을 고저항으로 하는 펄스로서 펄스폭(τap)을 가지고 있을 때, 프리층으로부터 핀층으로 전류를 흘리는 양태에 있어서는 펄스폭(τp)이 펄스폭(τap)보다 작은 것이 바람직하고, 핀층으로부터 프리층으로 전류를 흘리는 양태에 있어서는, 펄스폭(τp)이 펄스폭(τap)보다 큰 것이 바람직하다.
이러한 바람직한 양태에 따르면, 펄스폭에 의해 세팅 동작 혹은 리셋 동작을 제어할 수 있다. 특히, 세팅 동작(저저항으로 함)에 필요한 펄스폭(τp)이, 리셋 동작(고저항으로 함)에 필요한 펄스폭(τap)보다 작은 경우에는, 펄스폭에 의해 기억 정보를 직접 세팅, 혹은 리셋하는 것이 가능해진다. 따라서 소자의 기입 소거(세팅, 리셋)가 구동 전류를 변화시키는 일 없이 동작 가능해진다.
본 발명은, 상술한 바와 같이, 구동 방법의 실시형태에 있어서, 전류를 흘리는 방향을 반대로 할 수 있다. 상술한 각 바람직한 양태도 이 전류의 방향의 반전에 대응하는 변경에 의해 마찬가지로 바람직해진다. 이와 같이 전류의 방향을 변경할 수 있는 것은, 예를 들면 소자 선택 스위치로서 직렬로 접속하는 정류 소자(다이오드)를 이용하는 경우에는, 다이오드의 정류 방향에 관계없이 동작이 가능해진다. 즉 스핀 밸브 구조의 하부를 핀층으로 할지 프리층으로 할지의 설계 자유도와 정류 소자의 정류 방향(pn 다이오드의 경우에는 p층 n층 적층 순서, 쇼트키 다이오드의 경우에는 반도체층의 적층 순서)을 자유롭게 선택할 수 있다는 이점을 가진다.
본 발명은, 불휘발성 기억장치로서 실시할 수도 있다. 즉, 상술한 어느 하나의 자기 메모리 소자와, 그에 직렬로 접속된 정류 소자와, 상기 자기 메모리 소자의 스핀 밸브 구조에 있어서의 프리층의 자화와 핀층의 자화의 조합을 제 1 조합 상태로 하기 위한 제 1 기입 펄스와, 상기 조합을 제 2 조합 상태로 하기 위한, 상기 제 1 기입 펄스와 동일한 극성의 제 2 기입 펄스를 생성하여, 상기 정류 소자와 상기 자기 메모리 소자에 인가하여 기입(writing) 및 소거(erasing)를 행하는 정보 재기입(overwrite) 수단과, 자기 메모리 소자에 흐르는 전류량으로부터 기억된 정보를 판독하는 판독 수단을 구비하여 이루어지는 것을 특징으로 하는 불휘발성 기억장치는, 상기 자기 메모리 소자와, 그에 직렬로 접속된 정류 소자를 구비하여, 상기 구동 방법에 의한 기입 및 소거를 행하는 정보 재기입 수단과, 자기 메모리 소자에 흐르는 전류량으로부터 기억된 정보를 판독하는 수단을 구비하여 이루어지는 것을 특징으로 한다.
상기 특징의 불휘발성 기억장치에 따르면, 단극성 전기 펄스에 의해 스위칭이 가능해지므로, 1 다이오드와 1 MTJ로 이루어지는 메모리 셀이 구성 가능해져, 플래시 메모리와 동등한 셀 면적 4F2이 실현 가능해진다. 따라서, 고속 동작, 높은 재기입 회수 성능을 구비한 불휘발성 기억장치를 고밀도로 기판 위에 집적할 수 있으므로, 고성능인 불휘발성 기억장치를 저비용으로 제공할 수 있다.
본 발명의 자기 메모리 소자 및 그 구동 방법을 구비한 불휘발성 기억장치에 있어서는, 이상과 같이, 단극성 전기 펄스에 의해 스위칭이 가능해지므로, 1 다이오드와 1 MTJ로 이루어지는 4F2 크기의 메모리 셀이 구성 가능해진다. 이에 따라, 저비용으로 고성능, 고집적인 불휘발성 기억장치가 실현 가능해진다.
도 1은 본 발명의 실시형태에 따른, (a) 페리 자성층이 핀층에 있는 경우의 자기 메모리 소자의 리셋 동작시의 동작 원리와, (b) 페리 자성층이 프리층에 있는 경우의 자기 메모리 소자의 리셋 동작시의 동작 원리와, (c) 핀층의 자화의 방향과 소자 온도의 관계를 모식적으로 나타내는 도면.
도 2는 본 발명의 실시형태에 따른 자기 메모리 소자를 구성하는 핀층으로서 이용하는 자기 보상점을 나타내는 N형 페리 자성체의 자화와 온도의 관계를 모식적으로 나타내는 도면.
도 3은 본 발명의 실시형태에 따른, (a) 자기 메모리 소자의 세팅 동작시의 동작 원리와, (b) 핀층의 자화의 방향과 소자 온도의 관계를 모식적으로 나타내는 도면.
도 4는 본 발명의 실시형태에 따른 자기 메모리 소자의 단면도.
도 5는 본 발명의 실시형태에 따른 자기 메모리 소자의 프리층/비자성층/핀층의 상세 단면도.
도 6은 본 발명의 실시형태에 따른 자기 메모리 소자의 프리층에 이용하는 GdFeCo의 자화와 온도의 관계를 모식적으로 나타내는 도면.
도 7은 본 발명의 실시형태에 따른 자기 메모리 소자의 프리층/비자성층/핀층의 상세 단면도.
도 8은 본 발명의 실시형태에 따른 자기 메모리 소자의 구동 방법으로서, 펄스 높이에 의해 정보를 기록하는 방법을 나타내는 도면.
도 9는 본 발명의 실시형태에 따른 자기 메모리 소자의 구동 방법으로서, 펄스폭에 의해 정보를 기록하는 방법을 나타내는 도면.
도 10은 본 발명의 실시형태에 따른 불휘발성 기억장치의 일 실시예로서, 크로스포인트형 메모리 셀 어레이를 구성하는 자기 메모리 소자와 정류 소자를 모식적으로 나타내는 도면.
도 11은 본 발명의 실시형태에 따른 불휘발성 기억장치의 일 실시예로서, 크로스포인트형 메모리 셀 어레이의 회로 구성의 블록 다이어그램.
이하, 본 발명에 따른 자기 메모리 소자와 그 구동 방법, 및 불휘발성 기억장치(이하, 각각, 「본 발명 소자」, 「본 발명 소자의 구동 방법」 및 「본 발명 장치」라고 약칭함)의 실시형태를 도면에 근거하여 설명한다.
[제 1 실시형태]
본 발명의 제 1 실시형태에서는, 도 1~도 9에 근거하여 본 발명 소자와 본 발명 소자의 구동 방법에 대하여 설명한다.
상술한 바와 같이, 전류 주입 자화 반전 방식은 전류의 극성(전류의 방향)에 의해 프리층의 자화를 반전시키는 방식이다. 프리층과 핀층 양자의 자화를 평행으로 하려면, 프리층측으로부터 전류를 흘리고, 즉 핀층측으로부터 비자성층을 통해 스핀 편극한 전자를 프리층에 주입함으로써 실현된다. 반대로 반평행으로 하려면, 핀층측으로부터 전류를 흘리고, 즉 프리층측으로부터 비자성층을 통해 스핀 편극한 전자를 핀층측에 주입한다. 반평행이 되는 이유에 대해서는, 핀층의 자화와 평행한 스핀을 가지는 전자만이, 프리층으로부터 핀층으로 비자성층을 투과할 수 있어, 핀층의 자화와 평행이 아닌 스핀을 가지는 전자는 반사되어 프리층에 축적되며, 그 결과, 프리층의 자화는 핀층과 반평행 배치가 된다고 생각할 수 있다. 즉 국소 스핀을 포함한 각(角) 운동량이 보존되도록 전자를 주입하는 방식이다.
여기서, 전류 주입 자화 반전 방식의 원리로부터, 스핀 밸브 소자에 정보를 기록할 때의 전류 극성을, 세팅 동작과 리셋 동작에서 동일하게 하기(단극성 펄스를 이용함) 위해 필요한 조건에 대하여 설명한다. 지금까지 행해진 전류 주입 자화 반전 방식은 핀층 또는 프리층의 자화 배치(자화의 방향)가 일정하다고 하는 조건이 암묵적으로 상정되어 있어, 그 때문에 전류 주입 자화 반전은 모두 전류의 극성에 의해 스위칭을 행하고 있다. 1 다이오드-1 MTJ로 이루어지는 최소 셀 면적 4F2을 실현하기 위해서는, 메모리 셀을 구동하기 위한 회로 요소에도 높은 집적도가 요구된다. 본원 발명자는, 프리층이나 핀층의 자화 배치가 일정하다고 하는 조건(이를 한정된 자화 배치의 조건이라 함)은, 전류 주입 자화 반전 방식의 필수의 구성이라고는 할 수 없는 것, 즉, 종래의 전류 주입 자화 반전의 기술이, 실제로는 한정된 자화 배치의 조건을 암묵적으로 가정한 경우에 대해서만 검토되었다는 점에 착안하여, 본 발명의 구성을 발견하기에 이르렀다.
즉, 본원 발명자는, 핀층의 자화나 프리층의 자화를 어떠한 수단에 의해 반전시키는 것이 가능하다면, 전류 펄스의 극성을 반전시키지 않고, 필요한 정보를 기입하는 스위칭 동작을 행하는 것이 가능한 것인가에 주목하였다. 이는 일견 역설적이기는 하지만, 본 발명의 포인트는 이 점에 있다. 고려해야 할 것은, 핀층이나 프리층의 자화를, 스핀 밸브 소자로의 정보의 기입(세팅시·리셋 동작시)과 판독(재생시) 중, 필요한 동작시(세팅시 또는 리셋시의 어느 일방에서만)에서만 반전시킬 수 있고, 그것이 종료하면 원래의 자화 배치로 돌아오도록 할 수 있으며, 세팅시 또는 리셋시의 다른 일방과 재생시에는 반전하지 않도록 하는 것이 가능하다. 이러한 일견 불가능하다고 생각된 동작 원리를 가능하게 하는 본 발명의 양태는 이하와 같다.
이를 위한 일 양태는, 핀층 또는 프리층에 N형 페리 자성체를 이용하여, 그 N형 페리 자성체의 자기 보상점(겉보기 자화가 반전하는 온도)과, 그 N형 페리 자성체를 가지는 페리 자성층의 동작시의 온도 사이의 관계를 적절히 설정하는 양태이다. 즉, 페리 자성층의 온도가, 세팅 동작시(자기 메모리 소자를 저저항 상태로 하는 동작)의 기입 펄스를 인가할 때나, 리셋 동작시(자기 메모리 소자를 고저항 상태로 하는 동작)의 기입 펄스를 인가할 때의 어느 하나의 경우에 자기 보상점을 초과하며, 다른 하나의 경우에 자기 보상점 이하이면 된다. 지금까지, 설명을 명확하게 하기 위하여, 「세팅 동작」을 자기 메모리 소자를 저저항 상태로 하는 동작, 즉 임의의 자화 배치로부터 평행의 자화 배치를 얻는 동작으로 하며, 「리셋 동작」을 자기 메모리 소자를 고저항 상태로 하는 동작, 즉, 임의의 자화 배치로부터 반평행의 자화 배치를 얻는 동작으로서 설명하였다. 어떠한 자화 배치를 세팅, 리셋으로 할당하는가는 임의로 결정할 수 있으며, 지금까지 및 이 이후의 설명에 있어서, 세팅과 리셋의 용어를 바꿔도, 본 출원의 동작에 대한 설명은 마찬가지로 성립된다는 점에 주의가 필요하다.
본원의 개시에서는, 상기와 같은 세팅 동작, 리셋 동작과 자화 배치나 저항값 사이의 대응을 유지한 경우에도, 페리 자성층의 온도가 N형 페리 자성체의 자기 보상점을 초과하는 것을, 세팅 동작으로도, 리셋 동작으로 할 수도 있다. 이하, 우선, 리셋 동작시에 페리 자성층의 온도가 N형 페리 자성체의 자기 보상점을 초과하는 경우를 설명하고, 마지막에 반대의 경우를 설명한다.
리셋 동작시의 자화 방향을 그 이외의 동작시의 자화 방향과 반대로 하기 위해서는, 페리 자성층의 온도가 리셋 동작시에는 자기 보상점을 초과하고, 리셋 동작이 종료한 후에는 자기 보상점보다 낮아지면 된다. 전류 주입 자화 반전에 이용하는 소자는 집적도의 관점에서도 접합 면적이, 예를 들면 100㎚×200㎚보다 작기 때문에, 스위칭시에 전기 펄스를 인가하면 필연적으로 소자의 온도는 상승한다. 이 온도 상승을 적극적으로 이용하여, 전류의 극성으로 규정되었던 동작 원리에 온도라고 하는 새로운 설계 파라미터를 도입함으로써 단극성 전기 펄스에 의한 스위칭이 가능해진다. N형 페리 자성체와는 반평행한 2종류의 자화(A, B)가 존재하며(TbFeCo의 경우, Tb의 자화와 FeCo의 자화의 2종류), 이들의 온도 의존성이 상이하므로, 겉보기 자화(A-B)가 소실하는 자기 보상점(Tcomp)이 존재하는 물질이다. 따라서, 도 2에 나타낸 바와 같이, 자기 보상점보다 고온 혹은 저온에서는 겉보기 자화(A-B)의 부호가 반전된다. 또한, 이 자기 보상점은 조성에 의해 조정 가능하다.
동작 원리를 설명한다. 우선, 도 3을 이용하여, 세팅 동작, 즉 핀층과 프리층의 자화 배치를 평행으로 하는 동작을 설명한다. 도 3(a)(1)에 나타낸 바와 같이, 프리층(5)측으로부터 양(正)의 전류(펄스)를 인가하면, 종래와 마찬가지로 평행이 된다(도 3(a)(2)). 이때 소자의 온도는 상승하지만, 자기 보상점 이하이면 핀층의 자화 배치는 변하지 않기 때문에, 통상과 같은 세팅 동작이 행해진다. 따라서 이 양의 전류 펄스는, 페리 자성층의 온도가 N형 페리 자성체의 자기 보상점까지 도달하지 않도록 이용되는 기입 펄스이다. 이 세팅 동작은, 페리 자성층이 핀층이어도, 프리층이어도 마찬가지이다.
다음으로, 리셋 동작, 즉 핀층(3)과 프리층(5)의 자화 배치를 반평행으로 하는 동작을, 도 1(a)을 이용하여 설명한다. 페리 자성층이 핀층인 경우에 대하여 우선 설명한다. 단극성 동작으로 하려면, 도 3의 세팅 동작시와 마찬가지로, 프리층(5)측으로부터 양의 전류(펄스)를 인가한다고 하는 점은 변경하지 않는다. 이때, 전류 펄스의 전류값(혹은 전압값)을 세팅 동작시보다 크게 하면, 전류에 의한 줄열(Joule heat)에 의해 필연적으로 소자 온도가 보다 상승하여, 자기 보상점(Tcomp)을 넘는 것이 가능하다. 도 1(a)(1)는 그 온도가 상승하기 전을 나타내고 있으며, 도 1(a)(2)는 그 온도가 상승한 후의 상태를 나타내고 있다. 온도가 상승하면, 핀층(3)의 자화의 방향은 도 1(a)(2)에 나타낸 바와 같이, 자기 보상점 이하의 방향에서 보았을 때, 반전한 것이 된다. 이것이 N형 페리 자성체의 성질이다. 계속 전류가 흐르고 있으므로, 다음으로, 이 상태에서, 즉 자기 보상점 이상의 온도에 있어서, 전류 주입 자화 반전이 행해지게 된다. 따라서, 도 1(a)(3)에 나타낸 바와 같이, 프리층(5)의 자화가 핀층(3)의 반전한 자화와 평행한 배치가 된다. 전류 펄스를 중단하면, 전류 주입의 정지에 의해, 우선 전류 주입 자화 반전의 동작이 완료하며, 이후에 핀층의 온도가 자기 보상점 이하로 냉각하여, 핀층의 온도가 자기 보상점 이하가 된다. 그 결과, 도 1(a)(4)와 같이, 핀층의 자화의 방향이 원래대로 돌아간다. 이렇게 하여, 프리층의 자화는 전류 펄스 인가 전의 상태와는 반전하므로, 리셋 동작이 완료하게 된다. 이와 같이 하여, 단극성 전기 펄스를 이용한 전류 주입 자화 반전이 가능해지는 것이다.
페리 자성층이 프리층에 있는 경우를 도 1(b)에 근거하여 설명한다. 이 경우의 리셋 동작의 동작 원리는, 프리층의 자화가 페리 자성층의 성질을 가지는 점에서 상이하지만, 다른 동작은 유사하다. 이 경우에도, 단극성 동작을 위한 전류의 인가의 방향은 변경하지 않고, 전류 펄스의 전류값(혹은 전압값)을 세팅 동작시보다 크게 한다. 도 1(b)(1)는 그 전류 펄스가 인가되기 전의 자화 배치이다. 줄열에 의해 소자 온도가 보다 상승하여, 프리층의 페리 자성층의 온도가 자기 보상점(Tcomp)을 초과하면, 프리층(5)의 자화의 방향이, 자기 보상점 이하의 방향에서 보았을 때, 반전한 것이 된다(도 1(b)(2)). N형 페리 자성체가 프리층(5)에 있으므로, 자화가 온도에 의해 반전하는 것이 프리층인 점에서, 도 1(a)과 상이하다. 계속해서, 이 상태(즉 자기 보상점 이상)에서 전류 주입 자화 반전이 행해짐으로써, 도 1(b)(3)에 나타낸 바와 같이, 프리층(5)의 자화가 핀층(3)의 반전한 자화와 평행한 배치가 된다. 전류 펄스를 중단하면, 전류 주입의 정지에 의해 전류 주입 자화 반전이 완료하며, 다음으로 프리층의 온도가 자기 보상점 이하가 된다. 그 결과, 도 1(b)(4)와 같이, 프리층의 자화의 방향이 반전한다. 이렇게 하여, 결국, 프리층의 자화는 전류 펄스 인가 전의 상태에서 보았을 때 반전하므로, 리셋 동작이 완료한다.
이상과 같이, N형 페리 자성체를 가지는 페리 자성층이 핀층 및 프리층 중 어느 하나에 있어도, 그 페리 자성층의 온도가 자기 보상점 이상의 온도가 되는 펄스에 의해 리셋 동작을 행하는 것이 가능해진다.
이하에서는, 구체적인 소자 구조를 이용하여 설명한다. 우선, 페리 자성층이 핀층에 있는 경우에 대해 설명한다. 도 4는 본 발명에 따른 자기 메모리 소자의 단면도이다. 도 5에는 스핀 밸브 구조에 따른 상세한 적층막의 구성을 나타내고 있다. 기판(1) 위에 하부 전극(2)(Cu/Ta)과, 핀층(3)(CoFeB(부호 32) /TbFeCo/PtMn(부호 31))과, 비자성층으로서 터널 절연막(4)(MgO(부호 42) /Mg(부호 41))과, 프리층(5)(GdFeCo/CoFeB)을 순서대로 형성한다. 100×100㎚의 접합 사이즈에 Ar 이온 밀링(ion milling) 등의 방법에 의해 가공하여, 층간 절연막(6)(SiO2)을 형성한 후에, 접합부 및 하부 전극으로의 콘택트홀(6a)을 통해 상부 전극(7)(Cu/Ta)을 형성한다. 이미 알려져 있는 바와 같이, CoFeB/MgO/CoFeB는 소자 제작시에는 MgO만이 결정화막이며, CoFeB는 비정질이다. 이 구조에서, 이미 자기저항비로서 100% 이상의 값이 얻어져, 불휘발성 메모리에 이용하기에 충분하다. 또한, MgO와의 계면에서 자성층이 산화하여 자기 특성이 열화하는(스핀 분극률 등이 자기 저항비에 직접 영향을 미침) 것을 방지하기 위해 MgO층에 접하는 면에 Mg금속을 얇게(1~2㎚ 이하) 형성하는 경우도 있다. 특히 이하에서 나타내는 TbFeCo 등의 희토류 천이 금속으로 이루어지는 비정질 합금을 이용하는 경우에는 희토류가 산화하기 쉬우므로 바람직하다. 본 발명의 핀층에 이용하는 N형 페리 자성층으로서는 마찬가지로 비정질인 TbFeCo가 자기 보상점을 실온으로부터 250℃ 정도의 범위에서 적절히 조정 가능하므로 바람직하다. 소자 형성 후에 CoFeB를 결정화시키는 어닐링(annealing)이 200℃에서 350℃ 정도의 온도로 행해진다. 이때, CoFeB는 결정막인 MgO계면으로부터 결정화가 촉진되는 것으로 알려져 있다. 즉 어닐링 시간으로서는 CoFeB가 결정화를 완료하고 TbFeCo는 결정화하지 않는 조건을 선택하면 되는데, 상기의 어닐링 온도 범위에 있어서는 결정화하는 것이 없으므로, 지금까지 이용되었던 프로세스와의 정합성이 양호하다. 또한, 프리층에는 지금까지 이용되었던 CoFeB를 이용하는 것도 가능하지만(예를 들면, 도 5, CoFeB층(51)), 소자의 온도 상승을 보다 적극적으로 이용한다는 의미에 있어서는, 도 6에 나타낸 바와 같이, 온도 상승에 의해 면내 자화로부터 수직 자화로 변화하는 GdFeCo와 같은 재료의 층(52)을 프리층(5)에 이용하는 것이 바람직하다. 프리층, 핀층 어느 것에 있어도 MgO계면에 CoFeB를 얇게(1~2㎚ 이하) 삽입함으로써(예를 들면, 도 5, CoFeB층(32, 51)), 스핀 분극률의 문제없이, N형 페리 자성체나 온도에 의해 용이하게 자화축이 변화하는 희토류 천이 금속 비정질 재료의 사용이 가능해진다. 이때, TbFeCo는 수직 자화이지만, CoFeB도 교환 결합에 의해 수직 자화막이 되면, TbFeCo가 자기 보상점을 사이에 두고 자화 반전할 때에 동시에 반전하므로, 상기 동작 원리가 적용 가능해진다. 또한, CoFeB가 면내 자화인 경우에는 이른바 스프링 자성에 의해 수직 자화막인 TbFeCo의 자화 반전에 따라 CoFeB의 면내 자화가 회전하는 결과, 상기 동작 원리가 가능해진다.
다음으로, 페리 자성층이 프리층에 있는 경우에 대해서도 소자 구조를 이용하여 설명한다. 이 경우의 자기 메모리 소자의 단면도도 도 4에 함께 나타내고 있다. 또한, 도 7에는, 이 경우의 스핀 밸브 구조에 따른 적층막의 구성을 나타내고 있다. 기판(1) 위에 하부 전극(2)(Cu/Ta)과, 핀층(3')(CoFeB/Ru/CoFe/PtMn), 비자성층으로서 터널 절연막(4)(MgO(부호 42)/Mg(부호 41)), 프리층(5')(TbFeCo/CoFeB)을 순서대로 형성한다. 상부에 TbFeCo에 대한 프로세스 데미지를 방지하기 위해 Cu 혹은 Ta 등의 금속막을 미리 얇게 형성해도 된다. 100×100㎚2의 접합 사이즈에 Ar 이온 밀링 등의 방법에 의해 가공하여, 층간 절연막(6)(Si02)을 형성한 후에, 접합부 및 하부 전극으로의 콘택트홀(6a)을 통해 상부 전극(7)(Cu/Ta)을 형성한다. 이미 알려져 있는 바와 같이, CoFeB/MgO/CoFeB는 소자 제작시에는 MgO만이 결정화막이며, CoFeB는 비정질이다. 이 구조에 의해, 이미 자기 저항비로서 100% 이상의 값을 얻을 수 있어, 불휘발성 메모리에 이용하기에 충분하다. 또한, MgO와의 계면에서 자성층이 산화하여, 자기 특성이 열화하는(스핀 분극률 등이 자기 저항비에 직접 영향을 미침) 것을 방지하기 위하여, MgO층에 접하는 면에 Mg 금속을 얇게(1~2㎚ 이하) 형성하는 경우도 있다. 특히 이하에 나타내는 TbFeCo 등의 희토류 천이 금속으로 이루어지는 비정질 합금을 이용하는 경우에는 희토류가 산화하기 쉽기 때문에 바람직하다. 본 발명의 프리층에 이용하는 N형 페리 자성층으로서는 마찬가지로 비정질인 TbFeCo 혹은 GdFeCo가 자기 보상점을 실온으로부터 250℃ 정도의 범위에서 적절히 조정 가능하므로 바람직하다. 소자 형성 후에 CoFeB를 결정화시키는 어닐링이 200℃에서 350℃ 정도의 온도로 행해진다. 이때 CoFeB는 결정막인 MgO 계면으로부터 결정화가 촉진되는 것이 알려져 있다. 즉 어닐링 시간으로서는 CoFeB가 결정화를 완료하고, TbFeCo는 결정화하지 않는 조건을 선택하면 되지만, 상기의 어닐링 온도 범위에 있어서는 결정화하는 것이 없으므로, 지금까지 이용했던 프로세스와의 정합성이 우수하다. 또한, 핀층에는 지금까지 이용했던 CoFeB를 이용하는 것도 가능하지만, 프리층과 마찬가지로 터널 절연막측에 CoFeB를 배치하고, 그 하부에 수직 자화막으로서 자기 보상점이 실온 이하인 TbFeCo를 설치해도 된다. 즉 프리층, 핀층 어느 것에 있어도 MgO 계면에 CoFeB를 얇게(1~2㎚ 이하) 삽입함으로써, 스핀 분극률에 따른 문제 없이, N형 페리 자성체나 온도에 의해 용이하게 자화축이 변화하는 희토류 천이 금속 비정질 재료의 사용이 가능해진다. 이때 프리층의 T도 FeCo는 수직 자화이지만, CoFeB도 교환 결합에 의해 수직 자화막이 되면, TbFeCo가 자기 보상점을 사이에 두고 자화 반전할 때에 동시에 반전하기 때문에 상기 동작 원리가 적용 가능해진다. 또한, CoFeB가 면내 자화인 경우에는 이른바 스프링 자성에 의해 수직 자화막인 TbFeCo의 자화 반전에 따라 CoFeB의 면내 자화가 회전하는 결과, 상기 동작 원리가 가능해진다.
다음으로, 상기의 원리에 근거하여 본 발명의 자기 메모리 소자를 구동하는 방법을 설명한다. 도 8은 본 발명에 따른 자기 메모리 소자의 구동 방법으로서, 펄스 높이에 의해 정보를 기록하는 방법을 나타내는 도면이다. 또한, 도 1(a)와 도 1(b)의 비교로부터 알 수 있는 바와 같이, 페리 자성층이 핀층에 있는지 프리층에 있는지에 관계없이, 자화가 반전하는 것은 프리층이며, 여기서의 설명은 양쪽 모두의 경우에 적용된다. 도 8 상단에는 펄스 높이를 변경한 전압 펄스와 전압 펄스에 의해 스위칭한 자화 배치를 나타냈다. 도 8 하단에는 스위칭 후의 저항값을 나타내고 있다. 또한, 여기에서는 프리층측으로부터 양의 전기 펄스를 인가했을 경우를 나타내고 있다. 전압 펄스의 전압값을 크게 하여 전류가 증가해 소자 온도가 핀층에 이용한 N형 페리 자성체의 자기 보상점을 초과하는 조건으로 설정함으로써 본 발명의 동작 원리에 의해 스위칭이 행해진다. 또한, 이러한 미소 영역의 전류 가열에 의한 온도 상승·냉각 속도는 소자 구조에도 의존하지만, 일반적으로 나노초 이하로 가능한 것으로 알려져 있으므로, 소자 동작상 불리해지는 것은 없다. 또한, 일반적으로 알려져 있는 방법, 예를 들면, 절연체의 다공질막을 이용하여, 구멍에만 전류가 흐르는 금속층이 채워져 있는 구조를 핀층(3)과 전극(2) 사이에 설치함으로써 핀층측에 전류 협착 구조를 삽입하면 보다 효율적으로 핀층측의 온도를 보다 적은 전류값에 의해 제어하는 것이 가능해진다.
이어서, 도 9에 나타낸 바와 같이, 펄스폭을 세팅시(평행 자화 배치)에 필요한 펄스폭(τp)과, 리셋시(반평행 자화 배치)에 필요한 펄스폭(τap)에 의해 구동하는 것도 가능하다. 도 9의 상단에는, 세팅 동작에 이용하는 펄스폭(τp)과 리셋 동작에 이용하는 τap의 단극성 전기 펄스와 전압 펄스에 의해 스위칭한 자화 배치를 나타냈다. 도 9의 하단에는, 스위칭 후의 저항값을 나타내고 있다. 또한, 펄스폭을 변경한다고 해도 리셋시에는 세팅시보다 전압(전류)값을 크게 하는 것이 바람직하지만, 펄스 높이만으로 제어하는 경우에 비해 리셋시의 전류값을 저감할 수 있다.
본 방식에서는 메모리 내용에 관계없이, 세팅, 리셋 펄스 인가에 의해 저저항, 고저항 상태를 실현할 수 있기 때문에, 직접 정보 기입이 가능해진다. 또한, 본 실시예에서는 프리층측으로부터 (양의) 전류를 인가한 예를 설명하였지만, 핀층측으로부터 (양의) 전류를 인가했을 경우도 동일한 효과를 얻을 수 있다. 단, 리셋시에는 세팅시보다 전류가 흐르기 쉬우므로, 리셋 동작을 핀층의 온도를 자기 보상점 이상으로 하여 스위칭시키는 것이 바람직한 것도 덧붙인다.
이상 설명한 바와 같이, 본 발명의 자기 메모리 소자와 그 구동 방법에 의해 단극성 전기 펄스로 프리층의 자화 반전이 가능하며, 스위칭이 가능해진다. 또한, 본 실시형태에서 예시한 본 발명 소자의 구성예로서 나타낸 재료나 그 조성, 형성 방법은, 상기 실시형태로 한정되는 것은 아니다.
[제 2 실시형태]
다음으로, 본 발명 소자를 메모리 셀로서 사용한 불휘발성 기억장치(본 발명 장치)의 일 구성예에 대하여 도 10 및 도 11을 이용하여 설명한다.
도 10은 본 발명에 따른 불휘발성 기억장치의 일 실시예인 크로스포인트형 메모리 셀 어레이를 구성하는 자기 메모리 소자와 정류 소자를 모식적으로 나타내고 있다. 이미 설명한 바와 같이, 본 발명의 자기 메모리 소자와 그 구동 방법에 의해 단극성 전기 펄스에 의한 스위칭이 가능해진다. 따라서, 소자의 선택 스위치로서 정류 소자(여기에서는 다이오드를 예시하였음)를 직렬로 접속하고, 상부 전극, 하부 전극을 어레이 형상으로 형성함으로써, 크로스포인트형 메모리가 형성된다. 예를 들면, 미리 Si 기판 위에 다이오드를 형성하고, 그 상부에 본 발명의 자기 메모리 소자를 형성하는 것이 가능하다. 양극성 전기 펄스를 프리층측으로부터 인가함으로써 효율적으로 스위칭을 행하는 것이 가능하다.
또한, 본 발명의 자기 메모리 소자 제작에 필요한 프로세스 온도는 어닐링 온도로서 필요한 350℃ 정도 이하이며, 하부에 형성하는 전기 펄스 공급용 트랜지스터나 셀 선택 스위치용으로 형성하는 다이오드의 성능을 저해하는 것은 아니다. 또한, 배선도 상기 어닐링 온도에는 내구성을 가지므로, 이 조합을 3차원적으로 적층하여 메모리 용량을 증가시키는 것도 가능하다.
그리고, 도 11은, 도 10의 정류 소자와 메모리 셀을 이용하여 워드선(word lines)과 비트선(bit lines)에 의해 구동되는 불휘발성 기억장치(100)의 메모리 어레이의 구성을 나타내는 블록 다이어그램이다. 메모리의 내용이 기입될 때에는, 워드 라인 디코더(110)에 의해 워드 라인(WLi(i=1~n)) 중 액세스되는 워드에 대응하는 라인이 선택되며, 그 선택된 워드 라인에 접속된 메모리 셀의 행에 대해 기입해야 할 데이터에 대응하는 신호가 비트 라인 디코더(120)로부터 비트 라인(BLj(j=1~m))을 통해 대응하는 메모리 셀에 대하여 인가된다. 예를 들면, 액세스되지 않는 워드의 워드 라인은 높은 전압으로 유지되어 액세스되며, 다이오드(9)의 작용에 의해 전류가 메모리 셀(8)에 흐르지 않게 되어, 액세스되는 워드의 워드 라인만이 GND에 접속된다. 그리고, 비트 라인의 전압과의 차이를 취하면, 액세스되는 워드 라인에 접속된 메모리 셀의 각각 대하여, 필요한 데이터에 따라 세팅 동작 또는 리셋 동작이 실현되는 신호가 비트 라인 디코더(120)로부터 인가된다.
메모리의 내용이 판독될 때에는, 비트 라인 디코더(120)에 포함되어 각 비트 라인에 대응해 설치되는 전류 검출부(미도시)가, 기입시와 마찬가지로 동작하는 워드 라인 디코더에 의해 선택되는 워드 라인에 대해 각 비트 라인이 흘리는 전류를 검출하고, 액세스되는 워드의 특정 워드 라인에 대해 각 비트 라인에 대응하는 메모리 셀(8)의 저항에 따른 전압값을 검출하여, 메모리 셀(8)의 상태를 판독한다.
산업상 이용가능성
본 발명은, 전기 펄스에 의해 스위칭하는 자기 메모리 소자와 그 구동 방법 및 불휘발성 기억장치에 이용 가능하다.
1 : 기판 2 : 하부 전극(Cu/Ta)
3, 3' : 핀층 31 : TbFeCo/PtMn
32 : CoFeB 4 : 비자성층
41 : Mg 42 : MgO 터널 절연막
5, 5' : 프리층 51 : CoFeB
52 : GdFeCo 6 : 층간 절연막(SiO2)
6A : 콘택트홀 7 : 상부 전극(Cu/Ta)
8 : 메모리 셀 9 : 정류 소자
100 : 불휘발성 기억장치 110 : 워드 라인 디코더
120 : 비트 라인 디코더

Claims (29)

  1. 프리층과, 비자성층과, 상기 프리층과 함께 상기 비자성층을 사이에 끼우는 핀층을 구비한 스핀 밸브 구조를 가지고 구성되며, 상기 프리층과 상기 핀층 사이에 전기 펄스를 인가함으로써 정보를 기록하는 자기 메모리 소자로서,
    상기 스핀 밸브 구조에는, 상기 프리층의 자화와 상기 핀층의 자화의 조합을 제어하기 위한 몇 개의 기입 펄스를 인가함으로써 기입 펄스에 따른 정보가 기록되고,
    상기 핀층이 N형 페리 자성체(N-type ferrimagnetic material)를 포함하는 페리 자성층을 포함하며,
    상기 N형 페리 자성체가, 상기 자기 메모리 소자의 기억 유지 동작 온도 영역에 자기 보상점(Tcomp)을 가지는 것을 특징으로 하는 자기 메모리 소자.
  2. 제 1 항에 있어서,
    상기 핀층이, 상기 N형 페리 자성체의 자화의 온도 의존성보다 작은 자화의 온도 의존성을 나타내는 자성체를 가지는 추가 자성층을 더 포함하며, 상기 추가 자성층이, 상기 핀층 중 상기 비자성층측에 배치되는 것을 특징으로 하는 자기 메모리 소자.
  3. 제 1 항에 있어서,
    상기 비자성층과 상기 핀층 사이에 마그네슘 또는 알루미늄을 포함하는 금속층을 설치하는 것을 특징으로 하는 자기 메모리 소자.
  4. 제 1 항에 있어서,
    상기 핀층의 두께를 규정하는 두 개의 면 중 상기 비자성층의 반대측이 되는 면에 근접하여 전류 협착(狹窄) 구조를 설치한 것을 특징으로 하는 자기 메모리 소자.
  5. 제 1 항에 있어서,
    상기 프리층의 자화의 방향이, 온도의 상승에 따라 면내로부터 면에 수직으로 변화하는 것을 특징으로 하는 자기 메모리 소자.
  6. 제 5 항에 있어서,
    상기 프리층이 GdFeCo 합금으로 이루어지는 것을 특징으로 하는 자기 메모리 소자.
  7. 프리층과, 비자성층과, 상기 프리층과 함께 상기 비자성층을 사이에 끼우는 핀층을 구비한 스핀 밸브 구조를 가지고 구성되며, 상기 프리층과 상기 핀층 사이에 전기 펄스를 인가함으로써 정보를 기록하는 자기 메모리 소자로서,
    상기 스핀 밸브 구조에는, 상기 프리층의 자화와 상기 핀층의 자화의 조합을 제어하기 위한 몇 개의 기입 펄스를 인가함으로써, 기입 펄스에 따른 정보가 기록되고,
    상기 프리층이 N형 페리 자성체를 포함하는 페리 자성층을 포함하며,
    상기 N형 페리 자성체가, 상기 자기 메모리 소자의 기억 유지 동작 온도 영역에 자기 보상점(Tcomp)을 가지는 것을 특징으로 하는 자기 메모리 소자.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 N형 페리 자성체의 자기 보상점(Tcomp)이, 하나의 기입 펄스를 인가했을 때에 도달하는 상기 페리 자성층의 온도보다 낮고, 다른 기입 펄스를 인가했을 때에 도달하는 상기 페리 자성층의 온도보다 높은 것을 특징으로 하는 자기 메모리 소자.
  9. 제 7 항에 있어서,
    상기 프리층이, 상기 N형 페리 자성체의 자화의 온도 의존성보다 작은 자화의 온도 의존성을 나타내는 자성체를 가지는 추가 자성층을 더 포함하며, 상기 추가 자성층이, 상기 프리층 중 상기 비자성층측에 배치되는 것을 특징으로 하는 자기 메모리 소자.
  10. 제 2 항 또는 제 9 항에 있어서,
    상기 페리 자성층과 상기 추가 자성층이 모두 수직 자화막인 것을 특징으로 하는 자기 메모리 소자.
  11. 제 2 항 또는 제 9 항에 있어서,
    상기 페리 자성층과 상기 추가 자성층 중 어느 일방의 층이 수직 자화막이며, 다른 일방의 층이 면내 자화막인 것을 특징으로 하는 자기 메모리 소자.
  12. 제 7 항에 있어서,
    상기 비자성층과 상기 프리층 사이에 마그네슘 또는 알루미늄을 포함하는 금속층을 설치하는 것을 특징으로 하는 자기 메모리 소자.
  13. 제 2 항 또는 제 9 항에 있어서,
    상기 비자성층이 산화 마그네슘으로 이루어지고, 상기 핀층의 상기 페리 자성층이 희토류 천이 금속 합금인 TbFeCo 합금 또는 GdFeCo 합금으로 이루어지며, 상기 추가 자성층이 CoFeB 합금으로 이루어지는 것을 특징으로 하는 자기 메모리 소자.
  14. 제 7 항에 있어서,
    상기 프리층의 두께를 규정하는 두 개의 면 중 상기 비자성층의 반대측이 되는 면에 근접하여 전류 협착 구조를 설치한 것을 특징으로 하는 자기 메모리 소자.
  15. 프리층과, 비자성층과, 상기 프리층과 함께 상기 비자성층을 사이에 끼우는 핀층을 구비한 스핀 밸브 구조를 가지는 자기 메모리 소자의 구동 방법으로서, 상기 핀층은, 자기 메모리 소자의 기억 유지 동작 온도 영역에 자기 보상점(Tcomp)을 가지는 N형 페리 자성체를 가지는 페리 자성층을 포함하고 있으며,
    상기 스핀 밸브 구조에 전기 펄스인 제 1 기입 펄스를 인가하여, 상기 제 1기입 펄스의 인가 후에 있어서의 상기 프리층의 자화와 상기 핀층의 자화의 조합을 제 1 조합 상태로 하는 단계와,
    상기 스핀 밸브 구조에 전기 펄스인 제 2 기입 펄스를 인가하여, 상기 제 2 기입 펄스의 인가 후에 있어서의 상기 프리층의 자화와 상기 핀층의 자화의 조합을 제 2 조합 상태로 하는 단계를 포함하여 이루어지며,
    상기 제 1 기입 펄스를 인가했을 때의 상기 핀층의 자화와 상기 제 2 기입 펄스를 인가했을 때의 상기 핀층의 자화가 서로 상이한 방향이며, 상기 제 1 및 제 2 기입 펄스가 동일한 극성인 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 기입 펄스가 상기 프리층으로부터 상기 핀층으로 전류를 흘리는 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  17. 제 15 항에 있어서,
    상기 제 1 및 제 2 기입 펄스가 상기 핀층으로부터 상기 프리층으로 전류를 흘리는 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  18. 프리층과, 비자성층과, 상기 프리층과 함께 상기 비자성층을 사이에 끼우는 핀층을 구비한 스핀 밸브 구조를 가지는 자기 메모리 소자의 구동 방법으로서, 상기 프리층은, 자기 메모리 소자의 기억 유지 동작 온도 영역에 자기 보상점(Tcomp)을 가지는 N형 페리 자성체를 가지는 페리 자성층을 포함하고 있으며,
    상기 스핀 밸브 구조에 전기 펄스인 제 1 기입 펄스를 인가하여, 상기 제 1 기입 펄스의 인가 후에 있어서의 상기 프리층의 자화와 상기 핀층의 자화의 조합을 제 1 조합 상태로 하는 단계와,
    상기 스핀 밸브 구조에 전기 펄스인 제 2 기입 펄스를 인가하여, 상기 제 2 기입 펄스의 인가 후에 있어서의 상기 프리층의 자화와 상기 핀층의 자화의 조합을 제 2 조합 상태로 하는 단계를 포함하여 이루어지며,
    상기 제 1 기입 펄스를 인가했을 때의 상기 프리층의 자화와 상기 제 2 기입 펄스를 인가했을 때의 상기 프리층의 자화가 서로 동일한 방향이며, 상기 제 1 및 제 2 기입 펄스가 동일한 극성인 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 기입 펄스가 상기 프리층으로부터 상기 핀층으로 전류를 흘리는 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  20. 제 18 항에 있어서,
    상기 제 1 및 제 2 기입 펄스가 상기 핀층으로부터 상기 프리층으로 전류를 흘리는 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  21. 제 16 항 또는 제 19 항에 있어서,
    상기 제 1 기입 펄스와 상기 제 2 기입 펄스가 서로 펄스 높이가 상이한 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  22. 제 21 항에 있어서,
    상기 제 1 기입 펄스와 상기 제 2 기입 펄스 중 일방의 펄스가 상기 프리층과 상기 핀층 사이의 저항값을 저(低)저항으로 하는 펄스로서 진폭(Vp) 부분을 가지고, 다른 일방의 펄스가 상기 저항값을 고(高)저항으로 하는 펄스로서 진폭(Vap) 부분을 가지며, 진폭(Vp)이 진폭(Vap)보다 작은 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  23. 제 22 항에 있어서,
    상기 제 1 기입 펄스와 상기 제 2 기입 펄스가 상이한 펄스폭을 가지며, 펄스폭에 근거하여 상기 정보를 기록하는 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  24. 제 23 항에 있어서,
    상기 제 1 기입 펄스와 상기 제 2 기입 펄스 중 일방의 펄스가 상기 프리층과 상기 핀층 사이의 저항값을 저저항으로 하는 펄스로서 펄스폭(τp)을 가지고, 다른 일방의 펄스가 상기 저항값을 고저항으로 하는 펄스로서 펄스폭(τap)을 가지며, 펄스폭(τp)이 펄스폭(τap)보다 작은 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  25. 제 17 항 또는 제 20 항에 있어서,
    상기 제 1 기입 펄스와 상기 제 2 기입 펄스가 서로 펄스 높이가 상이한 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  26. 제 25 항에 있어서,
    상기 제 1 기입 펄스와 상기 제 2 기입 펄스 중 일방의 펄스가 상기 프리층과 상기 핀층 사이의 저항값을 저저항으로 하는 펄스로서 진폭(Vp) 부분을 가지고, 다른 일방의 펄스가 상기 저항값을 고저항으로 하는 펄스로서 진폭(Vap) 부분을 가지며, 진폭(Vp)이 진폭(Vap)보다 큰 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  27. 제 26 항에 있어서,
    상기 제 1 기입 펄스와 상기 제 2 기입 펄스가 상이한 펄스폭을 가지며, 펄스폭에 근거하여 상기 정보를 기록하는 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  28. 제 27 항에 있어서,
    상기 제 1 기입 펄스와 상기 제 2 기입 펄스 중 일방의 펄스가 상기 프리층과 상기 핀층 사이의 저항값을 저저항으로 하는 펄스로서 펄스폭(τp)을 가지고, 다른 일방의 펄스가 상기 저항값을 고저항으로 하는 펄스로서 펄스폭(τap)을 가지며, 펄스폭(τp)이 펄스폭(τap)보다 큰 것을 특징으로 하는 자기 메모리 소자의 구동 방법.
  29. 제 1 항 또는 제 7 항에 기재된 자기 메모리 소자와,
    상기 자기 메모리 소자에 직렬로 접속된 정류 소자와,
    상기 자기 메모리 소자의 스핀 밸브 구조에 있어서의 프리층의 자화와 핀층의 자화의 조합을 제 1 조합 상태로 하기 위한 제 1 기입 펄스와, 상기 조합을 제 2 조합 상태로 하기 위한, 상기 제 1 기입 펄스와 동일한 극성의 제 2 기입 펄스를 생성하여, 상기 정류 소자와 상기 자기 메모리 소자에 인가하여 기입(writing) 및 소거(erasing)를 행하는 정보 재기입(overwrite) 수단과,
    자기 메모리 소자에 흐르는 전류량으로부터 기억된 정보를 판독하는 판독 수단을 구비하여 이루어지는 것을 특징으로 하는 불휘발성 기억장치.
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