TW201907553A - 電子裝置 - Google Patents

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Abstract

一種電子裝置可包括一半導體記憶體，且該半導體記憶體可包括：一磁穿隧接面(MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及插入於該自由層與該釘紮層之間的一穿隧障壁層；一底層，其安置於該MTJ結構下；及一垂直磁各向異性增加層，其安置於該底層之下，且包括具有與該底層不同之一晶體結構的一材料。

Description

電子裝置
本專利文件係關於記憶體電路或裝置及其在電子裝置或系統中之應用。
近來，隨著電子裝置或電器趨向於小型化、低功耗、高效能、多功能性等等，需要能夠將資訊儲存於諸如電腦、攜帶型通信裝置等等之各種電子裝置或電器中的電子裝置，且已對此等電子裝置進行了研究及開發。此等電子裝置之實例包括可使用根據外加電壓或電流而在不同電阻狀態之間切換之特性來儲存資料的電子裝置，且可以各種組態予以實施，例如，電阻式隨機存取記憶體(RRAM)、相變隨機存取記憶體(PRAM)、鐵電式隨機存取記憶體(FRAM)、磁性隨機存取記憶體(MRAM)、電熔絲等等。
本專利文件中所揭示之技術包括記憶體電路或裝置及其在電子裝置或系統中之應用，以及電子裝置之各種實施方案，其中電子裝置包括可改良可變電阻元件之特性的半導體記憶體。 在一個態樣中，一種電子裝置可包括一半導體記憶體，且該半導體記憶體可包括：一磁穿隧接面(MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及插入於該自由層與該釘紮層之間的一穿隧障壁層；一底層，其安置於該MTJ結構下；及一垂直磁各向異性增加層，其安置於該底層之下，且包括具有與該底層不同之一晶體結構的一材料。 上述電子裝置之實施方案可包括以下各者中之一或多者。 該底層可包括具有NaCl之一晶體結構的一材料。該底層可包括具有NaCl之一晶體結構的一金屬氧化物。該底層可包括MgO，或ZnO，或其組合。該垂直磁各向異性增加層可包括具有一面心立方(FCC)晶體結構之一材料。該垂直磁各向異性增加層可包括具有一面心立方(FCC)晶體結構之一金屬氮化物。該垂直磁各向異性增加層可包括TiN、ZrN、HfN或MoN，或其組合。該半導體記憶體可進一步包括一緩衝層，該緩衝層安置於該垂直磁各向異性增加層之下，並用於促進安置於該緩衝層之上的該等層之晶體生長。該緩衝層可包括具有一六方密積(HCP)晶體結構之一材料。該緩衝層可包括Mg、Zr、Hf、Ru或Os，或其組合。 該電子裝置可進一步包括一微處理器，該微處理器包括：一控制單元，其被組態為自該微處理器之一外部接收包括一命令之一信號，並執行該命令之提取、解碼或控制該微處理器之一信號之輸入或輸出；一操作單元，其被組態為基於該控制單元解碼該命令之一結果來執行一操作；及一記憶體單元，其被組態為儲存用於執行該操作之資料、對應於執行該操作之一結果的資料或該操作被執行所針對的資料之一位址，其中該半導體記憶體係該微處理器中之該記憶體單元之部分。 該電子裝置可進一步包括一處理器，該處理器包括：一核心單元，其被組態為藉由使用資料基於自該處理器之一外部輸入的一命令來執行對應於該命令之一操作；一快取記憶體單元，其被組態為儲存用於執行該操作之資料、對應於執行該操作之一結果的資料或該操作被執行所針對的資料之一位址；及一匯流排介面，其連接於該核心單元與該快取記憶體單元之間，並被組態為在該核心單元與該快取記憶體單元之間傳輸資料，其中該半導體記憶體係該處理器中之該快取記憶體單元之部分。 該電子裝置可進一步包括一處理系統，該處理系統包括：一處理器，其被組態為解碼由該處理器接收之一命令，並基於解碼該命令之一結果來控制資訊之一操作；一輔助記憶體裝置，其被組態為儲存用於解碼該命令之一程式及該資訊；一主記憶體裝置，其被組態為調用及儲存來自該輔助記憶體裝置之該程式及該資訊，使得該處理器可在執行該程式時使用該程式及該資訊來執行該操作；及一介面裝置，其被組態為執行該處理器、該輔助記憶體裝置及該主記憶體裝置中之至少一者與該外部之間的通信，其中該半導體記憶體係該處理系統中之該輔助記憶體裝置或該主記憶體裝置之部分。 該電子裝置可進一步包括一資料儲存系統，該資料儲存系統包括：一儲存裝置，其被組態為儲存資料，且無論電源如何都保存經儲存資料；一控制器，其被組態為根據自一外部輸入之一命令來控制資料至該儲存裝置之輸入及資料自該儲存裝置之輸出；一暫時儲存裝置，其被組態為暫時地儲存在該儲存裝置與該外部之間交換的資料；及一介面，其被組態為執行該儲存裝置、該控制器及該暫時儲存裝置中之至少一者與該外部之間的通信，其中該半導體記憶體係該資料儲存系統中之該儲存裝置或該暫時儲存裝置之部分。 該電子裝置可進一步包括一記憶體系統，該記憶體系統包括：一記憶體，其被組態為儲存資料，且無論電源如何都保存經儲存資料；一記憶體控制器，其被組態為根據自一外部輸入之一命令來控制資料至該記憶體之輸入及資料自該記憶體之輸出；一緩衝記憶體，其被組態為緩衝在該記憶體與該外部之間交換的資料；及一介面，其被組態為執行該記憶體、該記憶體控制器及該緩衝記憶體中之至少一者與該外部之間的通信，其中該半導體記憶體係該記憶體系統中之該記憶體或該緩衝記憶體之部分。 在另一態樣中，一種電子裝置包括一半導體記憶體，其中該半導體記憶體可包括：一基板；記憶體胞元，其形成於該基板之上，每一記憶體胞元包括一磁性層、安置於該磁性層之下的一底層及安置於該底層之下並增強自由層之垂直磁各向異性的一垂直磁各向異性增加層；及開關元件，其形成於該基板之上，並耦接至該等記憶體胞元以選擇或取消選擇該等記憶體胞元，其中該垂直磁各向異性增加層可包括具有與該底層不同之一晶體結構的一材料。 上述電子裝置之實施方案可包括以下各者中之一或多者。 每一記憶體胞元可包括一磁穿隧接面(MTJ)結構，該MTJ結構包括該磁性層、該底層及該垂直磁各向異性增加層。該底層可包括具有NaCl之一晶體結構的一材料。該底層可包括具有NaCl之一晶體結構的一金屬氧化物。該底層可包括MgO，或ZnO，或其組合。該垂直磁各向異性增加層可包括具有一面心立方(FCC)晶體結構之一材料。該垂直磁各向異性增加層可包括具有一面心立方(FCC)晶體結構之一金屬氮化物。該垂直磁各向異性增加層可包括TiN、ZrN、HfN或MoN，或其組合。每一記憶體胞元可進一步包括一緩衝層，該緩衝層安置於該垂直磁各向異性增加層之下，並用於促進安置於該緩衝層之上的該等層之晶體生長。該緩衝層可包括具有一六方密積(HCP)晶體結構之一材料。該緩衝層可包括Mg、Zr、Hf、Ru或Os，或其組合。 此等及其他態樣、實施方案及相關優點在圖式、實施方式及申請專利範圍中予以更詳細地描述。
相關申請案之交叉參考 本專利文件主張2017年5月4日申請之名為「ELECTRONIC DEVICE (電子裝置)」之韓國專利申請案第10-2017-0056761號的優先權，該專利申請案之全部內容以引用之方式併入本文中。 下文參考隨附圖式詳細地描述所揭示技術之各種實例及實施方案。 圖式可能未必按比例繪製，且在一些情況下，為了清楚地繪示所描述之實例或實施方案的某些特徵，可能已誇示了圖式中之至少一些基板的比例。在圖式或實施方式中呈現在多層基板中具有兩個或多於兩個層之特定實例時，如所示出的此等層之相對定位關係或配置該等層之順序反映了所描述或繪示之實例的特定實施方案，且可能存在不同的相對定位關係或配置該等層之順序。另外，所描述或繪示之多層基板實例可能不反映存在於該特定多層基板中之所有層(例如，在兩個繪示層之間可存在一或多個額外層)。作為特定實例，當所描述或繪示之多層基板中的第一層被稱為在第二層「上」或「之上」或在基板「上」或「之上」時，第一層可直接形成於第二層或基板上，但亦可表示如下所述之基板：其中一或多個其他中間層可存在於第一層與第二層或基板之間。 可變電阻元件可意謂或包括能夠回應於外加偏壓(例如，電流或電壓)而在不同電阻狀態之間切換的元件。可變電阻元件可根據電阻狀態來儲存不同資料，且因此，可變電阻元件可作為記憶體胞元。記憶體胞元可進一步包括耦接至可變電阻元件並控制對可變電阻元件之存取的選擇元件。此等記憶體胞元可以各種方式而配置以形成半導體記憶體。 在一些實施方案中，可變電阻元件可包括磁穿隧接面(MTJ)結構，其包括具有可變磁化方向之自由層、具有固定磁化方向之釘紮層及插入於自由層與釘紮層之間的穿隧障壁層。回應於足夠振幅之電壓或電流施加至可變電阻元件，自由層之磁化方向可變為與釘紮層之磁化方向平行或反平行的方向。因此，可變電阻元件可在低電阻狀態與高電阻狀態之間切換，藉此基於不同電阻狀態來儲存不同資料。所揭示技術及其實施方案可用於提供能夠滿足或增強可變電阻元件所需之各種特性的改良式可變電阻元件。 圖1為繪示根據本發明之一實施方案之可變電阻元件的橫截面圖。 參考圖1，根據本發明之實施方案的可變電阻元件100可包括MTJ結構，其包括具有可變磁化方向之自由層130、具有固定磁化方向之釘紮層150及插入於自由層130與釘紮層150之間的穿隧障壁層140。 自由層130可具有致使MTJ結構具有可變電阻值之可變磁化方向。隨著自由層130之磁化方向改變，自由層130之磁化方向與釘紮層150之磁化方向的相對關係亦改變，此允許可變電阻元件100儲存不同資料或表示不同資料位元。自由層130亦可被稱為儲存層等等。自由層130之磁化方向可實質上垂直於自由層130、穿隧障壁層140及釘紮層150之表面。換言之，自由層130之磁化方向可實質上平行於自由層130、穿隧障壁層140及釘紮層150之堆疊方向。因此，自由層130之磁化方向可在向下方向與向上方向之間改變。自由層130之磁化方向之改變可由自旋轉移力矩引起。 自由層130可具有包括鐵磁材料之單層或多層結構。在一些實施方案中，自由層130可包括第一鐵磁材料層，呈現出與第一鐵磁材料層垂直之磁化。例如，自由層130可包括基於Fe、Ni或Co之合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金等等，或自由層130可包括諸如Co/Pt或Co/Pd等等之金屬堆疊。 在資料讀取操作及資料寫入操作兩者中，穿隧障壁層140可允許電子穿隧。在用於儲存新資料之寫入操作中，可引導高寫入電流通過穿隧障壁層140，以改變自由層130之磁化方向且因此改變MTJ之電阻狀態以用於寫入新資料位元。在讀取操作中，可引導低讀取電流通過穿隧障壁層140而不改變自由層130之磁化方向，以量測在自由層130之現有磁化方向下的MTJ之現有電阻狀態，從而讀取MTJ中儲存之資料位元。穿隧障壁層140可包括介電氧化物，例如，諸如MgO、CaO、SrO、TiO或VO或NbO等等之氧化物。 釘紮層150可具有與自由層130之磁化方向不同的釘紮磁化方向，且可被稱為參考層等等。在一些實施方案中，釘紮層150包括第二鐵磁材料層，呈現出與第二鐵磁材料層垂直之磁化。在圖1中，釘紮層150之磁化方向被示出為沿向下方向釘紮。在一些實施方案中，與圖1所示出不同，釘紮層150之磁化方向可沿向上方向釘紮。 釘紮層150可具有包括鐵磁材料之單層或多層結構。例如，釘紮層150可包括基於Fe、Ni或Co之合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金等等，或釘紮層150可包括諸如Co/Pt或Co/Pd等等之金屬堆疊。 若向可變電阻元件100施加電壓或電流，則自由層130之磁化方向可藉由自旋轉移力矩而改變。當自由層130之磁化方向與釘紮層150之磁化方向彼此平行時，可變電阻元件100可處於低電阻狀態，以儲存諸如「0」之特定指定數位資料位元。當自由層130之磁化方向與釘紮層150之磁化方向彼此反平行時，可變電阻元件100可處於高電阻狀態，以儲存諸如「1」之不同指定數位資料位元。在一些實施方案中，可變電阻元件100可被組態為：當自由層130之磁化方向與釘紮層150之磁化方向彼此平行時，儲存資料位元「1」；及當自由層130之磁化方向與釘紮層150之磁化方向彼此反平行時，儲存資料位元「0」。 在一些實施方案中，可變電阻元件100可進一步包括執行各種功能以改良MTJ結構之特性的一或多個層。例如，可變電阻元件100可進一步包括緩衝層105 (見圖2)、垂直磁各向異性增加層(PIL) 110、底層120、間隔層160、磁校正層170或覆蓋層180，或其組合。 覆蓋層180可作為用於圖案化可變電阻元件100之硬遮罩，且包括諸如金屬之各種導電材料。在一些實施方案中，覆蓋層180可包括幾乎不具有或具有少量針孔且對濕式及/或乾式蝕刻具有高抵抗性之金屬材料。例如，覆蓋層180可包括諸如釕(Ru)之貴金屬。 磁校正層170可用於抵消由釘紮層150產生之雜散磁場的效應。在此情況下，釘紮層150之雜散磁場的效應可減小，且因此自由層130中之偏置磁場可減小。磁校正層170可具有與釘紮層150之磁化方向反平行的磁化方向。在本實施方案中，當釘紮層150具有向下磁化方向時，磁校正層170可具有向上磁化方向。當釘紮層150具有向上磁化方向時，磁校正層170可具有向下磁化方向。磁校正層170可具有包括鐵磁材料之單層或多層結構。 在本實施方案中，磁校正層170位於釘紮層150之上，但其位置可改變。例如，磁校正層170亦可位於MTJ結構之上、之下或旁邊，而與MTJ結構分開進行圖案化。 間隔層160可插入於磁校正層170與釘紮層150之間，且作為磁校正層170與釘紮層150之間的緩衝。此外，間隔層160可用於改良磁校正層170之特性。間隔層160可包括諸如釕(Ru)之貴金屬。 底層120可安置於自由層130下，且用於改良自由層130之垂直磁各向異性。垂直磁各向異性(Hk)係在自由層130之屬性中起重要作用的鐵磁材料之關鍵特徵。 在本實施方案中，底層120可由具有NaCl之晶體結構的材料形成，或包括該材料。具有NaCl之晶體結構的材料可包括具有NaCl之晶體結構的金屬氧化物。例如，底層120可由MgO或ZnO或其組合形成，或包括MgO或ZnO或其組合，但不限於此。 根據習知的可變電阻元件，底層120由金屬氧化物形成，或包括金屬氧化物。然而，金屬氧化物並不顯著地或充分地增加垂直磁各向異性(Hk)，且在底層120與自由層130之間的界面處產生的垂直磁各向異性不夠高而且相當低。原因如下。首先，在底層120與自由層130之間的界面處產生的垂直磁各向異性從根本上低於在自由層130與穿隧障壁層140之間由於Fe-O軌道結合而產生的垂直磁各向異性。其次，包括於底層120中之金屬氧化物不能充分地用於改良自由層130之垂直磁各向異性。 在本實施方案中，為了改良或增加自由層130之垂直磁各向異性(Hk)，可變電阻元件100可進一步包括安置於底層120之下的垂直磁各向異性增加層(PIL) 110。垂直磁各向異性增加層(PIL) 110用於改良底層120與自由層130之間的界面處的晶向，以便增加自由層130之垂直磁各向異性(Hk)，從而改良可變電阻元件100之特性。 垂直磁各向異性增加層(PIL) 110可由具有與底層120不同之晶體結構的材料形成，或包括該材料。垂直磁各向異性增加層(PIL) 110可由具有面心立方(FCC)晶體結構之材料形成，或包括該材料。具有面心立方(FCC)晶體結構之材料可包括具有FCC晶體結構之金屬氮化物。例如，垂直磁各向異性增加層(PIL) 110可由TiN、ZrN、HfN或MoN或其組合形成，或包括TiN、ZrN、HfN或MoN或其組合，但不限於此。 圖2為繪示根據本發明之另一實施方案之可變電阻元件的橫截面圖。以下描述將集中於與圖1之實施方案的差異。 參考圖2，與圖1之實施方案相比，可變電阻元件100可進一步包括安置於垂直磁各向異性增加層(PIL) 110之下的緩衝層105。亦即，在本實施方案中，垂直磁各向異性增加層(PIL) 110可插入於底層120與緩衝層105之間。 緩衝層105可形成於底層120及垂直磁各向異性增加層(PIL) 110之下，以用於促進安置於緩衝層105之上的層之晶體生長。因此，有可能進一步改良自由層130之垂直磁各向異性(Hk)。 緩衝層105可由具有六方密積(HCP)晶體結構之材料形成，或包括該材料。具有六方密積(HCP)晶體結構之材料可包括具有六方密積(HCP)晶體結構之材料的金屬。例如，緩衝層105可由Mg、Zr、Hf、Ru或Os或其組合形成，或包括Mg、Zr、Hf、Ru或Os或其組合，但不限於此。 根據本實施方案，垂直磁各向異性增加層(PIL) 110可插入於底層120與緩衝層105之間，且進一步有助於增加自由層130之垂直磁各向異性。在一些實施方案中，儘管裝置包括根據所揭示技術之實施方案而提供的底層120及緩衝層105，但可能仍然需要增加自由層130之垂直磁各向異性。在此情況下，垂直磁各向異性增加層(PIL) 110用於補償底層120及緩衝層105之不足效應，並進一步改良或增加自由層130之垂直磁各向異性。垂直磁各向異性增加層(PIL) 110可用於改良底層120與自由層130之間的界面處的晶向，且因此增加自由層130之垂直磁各向異性(Hk)。因此，可改良可變電阻元件100之特性。 在根據上述實施方案之可變電阻元件100中，自由層130形成於釘紮層150之下。在其他實施方案中，自由層130可形成於釘紮層150之上。 將參考圖3詳細地描述可藉由在可變電阻元件100中的底層120之下或底層120與緩衝層105之間形成垂直磁各向異性增加層(PIL) 110所獲得的優點。 圖3示出繪示根據本發明之一實施方案及比較實例的自由層之垂直磁各向異性的曲線圖。在圖3中，橫軸表示垂直磁各向異性增加層之厚度(Å)，且縱軸表示正規化Hk(垂直各向異性場)值。在比較實例中，依序地形成金屬緩衝層及金屬氧化物底層，且然後在底層之上形成自由層。在所揭示技術之例示性實施方案中，依序地形成具有HCP晶體結構之緩衝層105、具有FCC晶體結構之垂直磁各向異性增加層110及具有NaCl之晶體結構的底層120，且然後在底層之上形成自由層130。 參考圖3，藉由在具有HCP晶體結構之緩衝層與具有NaCl之晶體結構的底層120之間形成具有FCC晶體結構之垂直磁各向異性增加層110，可顯著地改良自由層130之垂直磁各向異性。此係因為底層與自由層130之間的界面處的晶向由於垂直磁各向異性增加層110而得到改良，從而改良自由層130之垂直磁各向異性。 此外，由於自由層130之垂直磁各向異性的改良，可增加自由層130之熱穩定性。作為參考，熱穩定性可由方程式(1)表示： [方程式1]其中，S表示自由層之面積，kB 表示波茲曼常數，且T表示溫度。 參考方程式(1)，由於熱穩定性與自由層之Hk值成比例，故，若Hk值增加，則熱穩定性亦增加。 基於上文，如所揭示技術之實施方案所提出的可變電阻元件100藉由在底層120之下或在底層120與緩衝層105之間形成具有FCC晶體結構之垂直磁各向異性增加層110而使得有可能增加底層120與自由層130之間的界面處的晶向，並改良自由層130之垂直磁各向異性(Hk)。此外，有可能確保高熱穩定性。因此，可改良可變電阻元件100之資料儲存特性及操作特性。 如本文件所揭示之半導體記憶體裝置可包括可變電阻元件100之胞元陣列以儲存資料。半導體記憶體可進一步包括諸如線、元件等等之各種組件，以驅動或控制每一可變電阻元件100。此將參考圖4及圖5進行例示性地闡釋。 圖4為用於闡釋根據本發明之一實施方案之記憶體裝置及其製造方法的橫截面圖。 參考圖4，本實施方案之記憶體裝置可包括基板400、形成於基板400之上的下接觸件420、形成於下接觸件420之上的可變電阻元件100及形成於可變電阻元件100之上的上接觸件450。對於每一可變電阻元件100，可在基板400之上提供用於控制對特定可變電阻元件100之存取的特定結構，作為開關或開關電路/元件，例如電晶體，以控制可變電阻元件100，其中開關可接通以選擇可變電阻元件100，或關斷以取消選擇可變電阻元件100。下接觸件420可安置於基板400之上，並將可變電阻元件100之下端部耦接至基板400之部分，例如，耦接至作為用於可變電阻元件100之開關電路的電晶體之汲極。上接觸件450可安置於可變電阻元件100之上，並將可變電阻元件100之上端部耦接至某一線(未示出)，例如位元線。在圖4中，示出兩個可變電阻元件100作為可變電阻元件100之陣列中之元件的實例。 上述記憶體裝置可藉由以下程序來製造。 首先，可提供形成有電晶體等等之基板400，且然後，可在基板400之上形成第一層間介電層410。然後，藉由選擇性地蝕刻第一層間介電層410以形成曝露基板400之部分的孔H，並用導電材料填充孔H，可形成下接觸件420。然後，藉由在第一層間介電層410及下接觸件420之上形成用於可變電阻元件100之材料層，並選擇性地蝕刻材料層，可形成可變電阻元件100。用於形成可變電阻元件100之蝕刻程序可包括具有強物理蝕刻特性之IBE方法。然後，可形成第二層間介電層430以覆蓋可變電阻元件。然後，可在可變電阻元件100及第二層間介電層430之上形成第三層間介電層440，且然後可形成穿過第三層間介電層440且耦接至可變電阻元件100之上端部的上接觸件450。 在根據本實施方案之記憶體裝置中，形成可變電阻元件100之所有層可具有彼此對齊之側壁。此係因為可變電阻元件100經由使用一個遮罩之蝕刻程序而形成。 與圖4之實施方案不同，可變電阻元件100之部分可與其他部分分開進行圖案化。圖5中繪示此程序。 圖5為用於闡釋根據本發明之另一實施方案之記憶體裝置及其製造方法的橫截面圖。以下描述將集中於與圖4之實施方案的差異。 參考圖5，根據本實施方案之記憶體裝置可包括可變電阻元件100，可變電阻元件100之部分(例如，緩衝層105、垂直各向異性增加層(PIL) 110及底層120)具有不與可變電阻元件100之其他層對齊的側壁。如圖5所示出，緩衝層105、垂直各向異性增加層(PIL) 110及底層120可具有與下接觸件520對齊之側壁。 圖5中之記憶體裝置可藉由以下程序來製造。 首先，可在基板500之上形成第一層間介電層510，且然後選擇性地蝕刻第一層間介電層510以形成曝露基板500之部分的孔H。然後，可形成下接觸件520以填充孔H之下部。例如，可經由如下所述之一系列程序形成下接觸件520：形成導電材料以覆蓋形成有孔之所得結構，且經由回蝕程序等等移除導電材料之部分，直至導電材料具有所要厚度。然後，可形成緩衝層105、垂直各向異性增加層(PIL) 110及底層120，以便填充孔H之剩餘部分。例如，可藉由如下所述之程序形成緩衝層105：形成覆蓋形成有下接觸件520之所得結構的用於形成緩衝層105之材料層，且然後藉由例如回蝕程序移除材料層之部分，直至材料層具有所要厚度。可藉由如下所述之程序形成垂直各向異性增加層(PIL) 110：形成覆蓋形成有下接觸件520及緩衝層105之所得結構的用於形成PIL 110之材料層，且然後藉由例如回蝕程序移除材料層之部分，直至材料層具有所要厚度。此外，可藉由如下所述之程序形成底層120：形成覆蓋形成有下接觸件520、緩衝層105及PIL 110之所得結構的用於形成底層120之材料層，且然後執行諸如化學機械平坦化(CMP)之平坦化程序，直至曝露第一層間介電層510之頂表面。然後，可藉由如下所述之程序形成可變電阻元件100之剩餘部分：在下接觸件520及第一層間介電層510之上形成用於形成除了緩衝層110及底層120之外的可變電阻元件100之剩餘層的材料層。後續程序與圖4所示出之程序實質上相同。可形成第二層間介電層530以覆蓋可變電阻元件。然後，可在可變電阻元件100及第二層間介電層530之上形成第三層間介電層540，且然後可形成穿過第三層間介電層540且耦接至可變電阻元件100之上端部的上接觸件550。 在本實施方案中，可縮減為了形成可變電阻元件100而進行一次蝕刻所需之高度，此使得有可能降低蝕刻程序之難度。 儘管在本實施方案中，緩衝層105、垂直各向異性增加層(PIL) 110及底層120內埋於孔H中，但可變電阻元件100之其他部分亦可按需內埋。 基於所揭示技術之以上及其他記憶體電路或半導體裝置可用於各種各樣的裝置或系統中。圖6至圖10提供可實施本文中所揭示之記憶體電路之裝置或系統的一些實例。 圖6為基於所揭示技術來實施記憶體電路系統之微處理器之組態圖的實例。 參考圖6，微處理器1000可執行用於控制及調諧自各種外部裝置接收資料、處理資料及將處理結果輸出至外部裝置之一系列程序的任務。微處理器1000可包括記憶體單元1010、操作單元1020、控制單元1030等等。微處理器1000可以係各種資料處理單元，諸如中央處理單元(CPU)、圖形處理單元(GPU)、數位信號處理器(DSP)及應用程式處理器(AP)。 記憶體單元1010係將資料儲存於微處理器1000中之部件，如處理器暫存器、暫存器等等。記憶體單元1010可包括資料暫存器、位址暫存器、浮點暫存器等等。此外，記憶體單元1010可包括各種暫存器。記憶體單元1010可執行暫時地儲存將要由操作單元1020執行操作之資料、執行操作之結果資料及用於執行操作之資料被儲存之位址的功能。 記憶體單元1010可包括根據實施方案之上述半導體裝置中的一或多者。例如，記憶體單元1010可包括：磁穿隧接面(MTJ)結構，其包括具有可變磁化方向之自由層、具有固定磁化方向之釘紮層及插入於自由層與釘紮層之間的穿隧障壁層；底層，其安置於MTJ結構下；及垂直磁各向異性增加層，其安置於底層之下，且包括具有與底層不同之晶體結構的材料。由此，可改良記憶體單元1010之資料儲存特性。因此，可改良微處理器1000之操作特性。 操作單元1020可根據控制單元1030解碼命令之結果來執行四則算術運算或邏輯運算。操作單元1020可包括至少一個算術邏輯單元(ALU)等等。 控制單元1030可自記憶體單元1010、操作單元1020及微處理器1000之外部裝置接收信號，執行命令之提取、解碼及控制微處理器1000之信號之輸入及輸出，且執行由程式表示之處理。 根據本實施方案之微處理器1000可另外包括快取記憶體單元1040，其可暫時地儲存要自除記憶體單元1010以外之外部裝置輸入的資料，或要輸出至外部裝置之資料。在此情況下，快取記憶體單元1040可經由匯流排介面1050來與記憶體單元1010、操作單元1020及控制單元1030交換資料。 圖7為基於所揭示技術來實施記憶體電路系統之處理器之組態圖的實例。 參考圖7，處理器1100可藉由包括除微處理器之那些功能以外的各種功能來改良效能並實現多功能性，該微處理器執行用於控制及調諧自各種外部裝置接收資料、處理資料及將處理結果輸出至外部裝置之一系列程序的任務。處理器1100可包括用作微處理器之核心單元1110、用於暫時地儲存資料之快取記憶體單元1120及用於在內部裝置與外部裝置之間傳送資料的匯流排介面1130。處理器1100可包括各種系統單晶片(SoC)，諸如多核心處理器、圖形處理單元(GPU)及應用程式處理器(AP)。 本實施方案之核心單元1110係對自外部裝置輸入之資料執行算術邏輯運算的部件，且可包括記憶體單元1111、操作單元1112及控制單元1113。 記憶體單元1111係將資料儲存於處理器1100中之部件，如處理器暫存器、暫存器等等。記憶體單元1111可包括資料暫存器、位址暫存器、浮點暫存器等等。此外，記憶體單元1111可包括各種暫存器。記憶體單元1111可執行暫時地儲存要由操作單元1112執行操作之資料、執行操作之結果資料及用於執行操作之資料被儲存之位址的功能。操作單元1112係執行處理器1100中之操作的部件。操作單元1112可根據控制單元1113解碼命令之結果來執行四則算術運算、邏輯運算等等。操作單元1112可包括至少一個算術邏輯單元(ALU)等等。控制單元1113可自記憶體單元1111、操作單元1112及處理器1100之外部裝置接收信號，執行命令之提取、解碼及控制處理器1100之信號之輸入及輸出，且執行由程式表示之處理。 快取記憶體單元1120係暫時地儲存資料以補償以高速操作之核心單元1110與以低速操作之外部裝置之間的資料處理速度差異的部件。快取記憶體單元1120可包括一級儲存區段1121、二級儲存區段1122及三級儲存區段1123。通常，快取記憶體單元1120包括一級儲存區段1121及二級儲存區段1122，並在需要高儲存容量之情況下可包括三級儲存區段1123。根據場合需要，快取記憶體單元1120可包括增加數量的儲存區段。亦即，包括於快取記憶體單元1120中之儲存區段的數量可根據設計而改變。一級儲存區段1121、二級儲存區段1122及三級儲存區段1123儲存及鑑別資料之速度可相同或不同。在各別儲存區段1121、1122及1123之速度不同的情況下，一級儲存區段1121之速度可最大。快取記憶體單元1120之一級儲存區段1121、二級儲存區段1122及三級儲存區段1123中的至少一個儲存區段可包括根據實施方案之上述半導體裝置中的一或多者。例如，快取記憶體單元1120可包括：磁穿隧接面(MTJ)結構，其包括具有可變磁化方向之自由層、具有固定磁化方向之釘紮層及插入於自由層與釘紮層之間的穿隧障壁層；底層，其安置於MTJ結構下；及垂直磁各向異性增加層，其安置於底層之下，且包括具有與底層不同之晶體結構的材料。由此，可改良快取記憶體單元1120之資料儲存特性。因此，可改良處理器1100之操作特性。 雖然在圖7中示出了一級儲存區段1121、二級儲存區段1122及三級儲存區段1123均組態於快取記憶體單元1120內部，但應注意，快取記憶體單元1120之一級儲存區段1121、二級儲存區段1122及三級儲存區段1123都可組態於核心單元1110外部，且可補償核心單元1110與外部裝置之間的資料處理速度差異。同時，應注意，快取記憶體單元1120之一級儲存區段1121可安置於核心單元1110內部，且二級儲存區段1122及三級儲存區段1123可組態於核心單元1110外部，從而增強補償資料處理速度差異之功能。在另一實施方案中，一級儲存區段1121及二級儲存區段1122可安置於核心單元1110內部，且三級儲存區段1123可安置於核心單元1110外部。 匯流排介面1130係連接核心單元1110、快取記憶體單元1120及外部裝置並允許高效地傳輸資料之部件。 根據本實施方案之處理器1100可包括複數個核心單元1110，且複數個核心單元1110可共用快取記憶體單元1120。複數個核心單元1110與快取記憶體單元1120可直接連接，或經由匯流排介面1130而連接。複數個核心單元1110可以與核心單元1110之上述組態相同的方式而組態。在處理器1100包括複數個核心單元1110之情況下，快取記憶體單元1120之一級儲存區段1121可對應於複數個核心單元1110之數量而組態於每一核心單元1110中，且二級儲存區段1122及三級儲存區段1123可以經由匯流排介面1130被共用之方式而組態於複數個核心單元1110外部。一級儲存區段1121之處理速度可大於二級儲存區段1122之處理速度及三級儲存區段1123之處理速度。在另一實施方案中，一級儲存區段1121及二級儲存區段1122可對應於複數個核心單元1110之數量而組態於每一核心單元1110中，且三級儲存區段1123可以經由匯流排介面1130被共用之方式而組態於複數個核心單元1110外部。 根據本實施方案之處理器1100可進一步包括：嵌入式記憶體單元1140，其儲存資料；通信模組單元1150，其可以有線或無線方式向外部裝置傳輸資料及自外部裝置接收資料；記憶體控制單元1160，其驅動外部記憶體裝置；及媒體處理單元1170，其處理在處理器1100中處理之資料或自外部輸入裝置輸入之資料，並將處理後的資料輸出至外部介面裝置等等。此外，處理器1100可包括複數個不同模組及裝置。在此情況下，所添加之複數個模組可經由匯流排介面1130而與核心單元1110及快取記憶體單元1120交換資料，以及彼此交換資料。 嵌入式記憶體單元1140不僅可包括揮發性記憶體，而且可包括非揮發性記憶體。揮發性記憶體可包括動態隨機存取記憶體(DRAM)、行動DRAM、靜態隨機存取記憶體(SRAM)，及具有與上述記憶體類似之功能的記憶體等等。非揮發性記憶體可包括唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)、具有類似功能之記憶體。 通信模組單元1150可包括能夠與有線網路連接之模組、能夠與無線網路連接之模組及它們兩者。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、乙太網路、諸如經由傳輸線發送及接收資料之各種裝置的電力線通信(PLC)等等。無線網路模組可包括紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、泛在感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA (WCDMA)、諸如在沒有傳輸線之情況下發送及接收資料之各種裝置的超寬頻(UWB)等等。 記憶體控制單元1160用於管理及處理在處理器1100與根據不同通信標準操作之外部儲存裝置之間傳輸的資料。記憶體控制單元1160可包括各種記憶體控制器，例如，可控制整合式電子裝置(IDE)、串列進階附接技術(SATA)、小型電腦系統介面(SCSI)、獨立磁碟冗餘陣列(RAID)、固態磁碟(SSD)、外部SATA (eSATA)、個人電腦記憶體卡國際協會(PCMCIA)、通用串列匯流排(USB)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等之裝置。 媒體處理單元1170可處理在處理器1100中處理之資料，或自外部輸入裝置以影像、語音及其他形式輸入之資料，並將資料輸出至外部介面裝置。媒體處理單元1170可包括圖形處理單元(GPU)、數位信號處理器(DSP)、高清晰度音訊裝置(HD音訊)、高清晰度多媒體介面(HDMI)控制器等等。 圖8為基於所揭示技術來實施記憶體電路系統之系統之組態圖的實例。 參考圖8，作為用於處理資料之設備的系統1200可執行輸入、處理、輸出、通信、儲存等等以對資料進行一系列操控。系統1200可包括處理器1210、主記憶體裝置1220、輔助記憶體裝置1230、介面裝置1240等等。本實施方案之系統1200可以係使用處理器操作之各種電子系統，諸如電腦、伺服器、個人數位助理(PDA)、攜帶型電腦、網路平板電腦、無線電話、行動電話、智慧型電話、數位音樂播放器、攜帶型多媒體播放器(PMP)、攝影機、全球定位系統(GPS)、視訊攝影機、語音錄音機、遠程通信資訊處理技術(telematics)、視聽(AV)系統、智慧型電視等等。 處理器1210可解碼所輸入之命令，並處理對系統1200中儲存之資料的操作、比較等等，且控制此等操作。處理器1210可包括微處理器單元(MPU)、中央處理單元(CPU)、單核心/多核心處理器、圖形處理單元(GPU)、應用程式處理器(AP)、數位信號處理器(DSP)等等。 主記憶體裝置1220係可在執行程式時暫時地儲存、調用及執行來自輔助記憶體裝置1230之程式碼或資料且即使在電源被切斷時亦可保存所記憶之內容的儲存體。主記憶體裝置1220可包括根據實施方案之上述半導體裝置中的一或多者。例如，主記憶體裝置1220可包括：磁穿隧接面(MTJ)結構，其包括具有可變磁化方向之自由層、具有固定磁化方向之釘紮層及插入於自由層與釘紮層之間的穿隧障壁層；底層，其安置於MTJ結構下；及垂直磁各向異性增加層，其安置於底層之下，且包括具有與底層不同之晶體結構的材料。由此，可改良主記憶體裝置1220之資料儲存特性。因此，可改良系統1200之操作特性。 又，主記憶體裝置1220可進一步包括全部內容在電源被切斷時會被抹除之揮發性記憶體類型的靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等等。與此不同，主記憶體裝置1220可能不包括根據實施方案之半導體裝置，而可包括全部內容在電源被切斷時會被抹除之揮發性記憶體類型的靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等等。 輔助記憶體裝置1230係用於儲存程式碼或資料之記憶體裝置。雖然輔助記憶體裝置1230之速度慢於主記憶體裝置1220，但輔助記憶體裝置1230可儲存更大量的資料。輔助記憶體裝置1230可包括根據實施方案之上述半導體裝置中的一或多者。例如，輔助記憶體裝置1230可包括：磁穿隧接面(MTJ)結構，其包括具有可變磁化方向之自由層、具有固定磁化方向之釘紮層及插入於自由層與釘紮層之間的穿隧障壁層；底層，其安置於MTJ結構下；及垂直磁各向異性增加層，其安置於底層之下，且包括具有與底層不同之晶體結構的材料。由此，可改良輔助記憶體裝置1230之資料儲存特性。因此，可改良系統1200之操作特性。 又，輔助記憶體裝置1230可進一步包括資料儲存系統(見圖9之參考數字1300)，諸如使用磁學之磁帶、磁碟、使用光學之雷射磁碟、使用磁學及光學兩者之磁光碟、固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等。與此不同，輔助記憶體裝置1230可能不包括根據實施方案之半導體裝置，而可包括資料儲存系統(見圖9之參考數字1300)，諸如使用磁學之磁帶、磁碟、使用光學之雷射磁碟、使用磁學及光學兩者之磁光碟、固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等。 介面裝置1240可用於執行本實施方案之系統1200與外部裝置之間的命令及資料交換。介面裝置1240可以係小鍵盤、鍵盤、滑鼠、揚聲器、麥克風、顯示器、各種人機介面裝置(HID)、通信裝置等等。通信裝置可包括能夠與有線網路連接之模組、能夠與無線網路連接之模組及它們兩者。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、乙太網路、諸如經由傳輸線發送及接收資料之各種裝置的電力線通信(PLC)等等。無線網路模組可包括紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、泛在感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA (WCDMA)、諸如在沒有傳輸線之情況下發送及接收資料之各種裝置的超寬頻(UWB)等等。 圖9為基於所揭示技術來實施記憶體電路系統之資料儲存系統之組態圖的實例。 參考圖9，資料儲存系統1300可包括：儲存裝置1310，其作為用於儲存資料之組件而具有非揮發性特性；控制器1320，其控制儲存裝置1310；介面1330，其用於與外部裝置連接；及暫時儲存裝置1340，其用於暫時地儲存資料。資料儲存系統1300可以係磁碟類型，諸如硬碟機(HDD)、緊密光碟唯讀記憶體(CDROM)、數位多功能光碟(DVD)、固態磁碟(SSD)等等；且資料儲存系統1300可以係卡類型，諸如通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等。 儲存裝置1310可包括半永久地儲存資料之非揮發性記憶體。非揮發性記憶體可包括唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等等。 控制器1320可控制儲存裝置1310與介面1330之間的資料交換。為此，控制器1320可包括處理器1321，以用於執行用於處理自資料儲存系統1300之外部經由介面1330輸入之命令等等的操作。 介面1330用於執行資料儲存系統1300與外部裝置之間的命令及資料交換。在資料儲存系統1300係卡類型之情況下，介面1330可與諸如以下各者之裝置中使用的介面相容：通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等；或介面1330可與類似於上述裝置之裝置中使用的介面相容。在資料儲存系統1300係磁碟類型之情況下，介面1330可與諸如以下各者之介面相容：整合式電子裝置(IDE)、串列進階附接技術(SATA)、小型電腦系統介面(SCSI)、外部SATA (eSATA)、個人電腦記憶體卡國際協會(PCMCIA)、通用串列匯流排(USB)等等；或介面1330可與類似於上述介面之介面相容。介面1330可與類型彼此不同之一或多個介面相容。 暫時儲存裝置1340可暫時地儲存資料以用於根據與外部裝置、控制器及系統之介面的多樣化及高效能來在介面1330與儲存裝置1310之間高效地傳送資料。用於暫時地儲存資料之暫時儲存裝置1340可包括根據實施方案之上述半導體裝置中的一或多者。暫時儲存裝置1340可包括：磁穿隧接面(MTJ)結構，其包括具有可變磁化方向之自由層、具有固定磁化方向之釘紮層及插入於自由層與釘紮層之間的穿隧障壁層；底層，其安置於MTJ結構下；及垂直磁各向異性增加層，其安置於底層之下，且包括具有與底層不同之晶體結構的材料。由此，可改良儲存裝置1310或暫時儲存裝置1340之資料儲存特性。因此，可改良資料儲存系統1300之操作特性及資料儲存特性。 圖10為基於所揭示技術來實施記憶體電路系統之記憶體系統之組態圖的實例。 參考圖10，記憶體系統1400可包括：記憶體1410，其作為用於儲存資料之組件而具有非揮發性特性；記憶體控制器1420，其控制記憶體1410；介面1430，其用於與外部裝置連接，等等。記憶體系統1400可以係卡類型，諸如固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等。 用於儲存資料之記憶體1410可包括根據實施方案之上述半導體裝置中的一或多者。例如，記憶體1410可包括：磁穿隧接面(MTJ)結構，其包括具有可變磁化方向之自由層、具有固定磁化方向之釘紮層及插入於自由層與釘紮層之間的穿隧障壁層；底層，其安置於MTJ結構下；及垂直磁各向異性增加層，其安置於底層之下，且包括具有與底層不同之晶體結構的材料。由此，可改良記憶體1410之資料儲存特性。因此，可改良記憶體系統1400之操作特性及資料儲存特性。 又，根據本實施方案之記憶體1410可進一步包括具有非揮發性特性之唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等等。 記憶體控制器1420可控制記憶體1410與介面1430之間的資料交換。為此，記憶體控制器1420可包括處理器1421，以用於執行用於處理自記憶體系統1400之外部經由介面1430輸入之命令的操作且處理該等命令。 介面1430用於執行記憶體系統1400與外部裝置之間的命令及資料交換。介面1430可與諸如以下各者之裝置中使用的介面相容：通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等；或介面1430可與類似於上述裝置之裝置中使用的介面相容。介面1430可與類型彼此不同之一或多個介面相容。 根據本實施方案之記憶體系統1400可進一步包括緩衝記憶體1440，以用於根據與外部裝置、記憶體控制器及記憶體系統之介面的多樣化及高效能來在介面1430與記憶體1410之間高效地傳送資料。例如，用於暫時地儲存資料之緩衝記憶體1440可包括根據實施方案之上述半導體裝置中的一或多者。緩衝記憶體1440可包括：磁穿隧接面(MTJ)結構，其包括具有可變磁化方向之自由層、具有固定磁化方向之釘紮層及插入於自由層與釘紮層之間的穿隧障壁層；底層，其安置於MTJ結構下；及垂直磁各向異性增加層，其安置於底層之下，且包括具有與底層不同之晶體結構的材料。由此，可改良緩衝記憶體1440之資料儲存特性。因此，可改良記憶體系統1400之操作特性及資料儲存特性。 此外，根據本實施方案之緩衝記憶體1440可進一步包括具有揮發性特性之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等等，及具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等等。與此不同，緩衝記憶體1440可能不包括根據實施方案之半導體裝置，而可包括具有揮發性特性之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等等，及具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等等。 基於本文件中所揭示之記憶體裝置的圖6至圖10中之電子裝置或系統之上述實例中的特徵可實施於各種裝置、系統或應用中。一些實例包括行動電話或其他攜帶型通信裝置、平板電腦、筆記型電腦或膝上型電腦、遊戲機、智慧型電視機、電視機上盒、多媒體伺服器、具有或不具有無線通信功能之數位攝影機、具有無線通信功能之腕錶或其他可穿戴裝置。 儘管本專利文件含有許多細節，但此等細節不應被認作對任何發明之範疇或可主張之內容之範疇的限制，而是被認作可特定於特定發明之特定實施例之特徵的描述。本專利文件中在單獨實施例之上下文中描述的某些特徵亦可在單一實施例中組合地實施。相反，在單一實施例之上下文中描述的各種特徵亦可在多個實施例中單獨地或以任何合適子組合來實施。此外，雖然上文可將特徵描述為以某些組合起作用，且甚至最初如此主張，但來自所主張之組合的一或多個特徵可在一些情況下自該組合中刪除，且所主張之組合可有關於子組合或子組合之變化。 類似地，儘管在圖式中以特定次序描繪操作，但此不應被理解為要求以所示出之特定次序或以順序次序執行此等操作，或不應被理解為要求執行所繪示之所有操作來達成合意結果。此外，本專利文件中所描述之實施例中之各種系統組件的分開不應被理解為所有實施例中都需要此等分開。 僅描述了幾種實施方案及實例。基於本專利文件中所描述及繪示之內容，可做出其他實施方案、增強及變化。
100‧‧‧可變電阻元件
105‧‧‧緩衝層
110‧‧‧垂直磁各向異性增加層(PIL)
120‧‧‧底層
130‧‧‧自由層
140‧‧‧穿隧障壁層
150‧‧‧釘紮層
160‧‧‧間隔層
170‧‧‧磁校正層
180‧‧‧覆蓋層
400‧‧‧基板
410‧‧‧第一層間介電層
420‧‧‧下接觸件
430‧‧‧第二層間介電層
440‧‧‧第三層間介電層
450‧‧‧上接觸件
500‧‧‧基板
510‧‧‧第一層間介電層
520‧‧‧下接觸件
530‧‧‧第二層間介電層
540‧‧‧第三層間介電層
550‧‧‧上接觸件
1000‧‧‧微處理器
1010‧‧‧記憶體單元
1020‧‧‧操作單元
1030‧‧‧控制單元
1040‧‧‧快取記憶體單元
1050‧‧‧匯流排介面
1100‧‧‧處理器
1110‧‧‧核心單元
1111‧‧‧記憶體單元
1112‧‧‧操作單元
1113‧‧‧控制單元
1120‧‧‧快取記憶體單元
1121‧‧‧一級儲存區段
1122‧‧‧二級儲存區段
1123‧‧‧三級儲存區段
1130‧‧‧匯流排介面
1140‧‧‧嵌入式記憶體單元
1150‧‧‧通信模組單元
1160‧‧‧記憶體控制單元
1170‧‧‧媒體處理單元
1200‧‧‧系統
1210‧‧‧處理器
1220‧‧‧主記憶體裝置
1230‧‧‧輔助記憶體裝置
1240‧‧‧介面裝置
1300‧‧‧資料儲存系統
1310‧‧‧儲存裝置
1320‧‧‧控制器
1321‧‧‧處理器
1330‧‧‧介面
1340‧‧‧暫時儲存裝置
1400‧‧‧記憶體系統
1410‧‧‧記憶體
1420‧‧‧記憶體控制器
1421‧‧‧處理器
1430‧‧‧介面
1440‧‧‧緩衝記憶體
H‧‧‧孔
圖1為繪示根據本發明之一實施方案之可變電阻元件的橫截面圖。 圖2為繪示根據本發明之另一實施方案之可變電阻元件的橫截面圖。 圖3示出繪示根據本發明之一實施方案及比較實例的自由層之垂直磁各向異性(Hk)的曲線圖。 圖4為用於闡釋根據本發明之一實施方案之記憶體裝置及其製造方法的橫截面圖。 圖5為用於闡釋根據本發明之另一實施方案之記憶體裝置及其製造方法的橫截面圖。 圖6為基於所揭示技術來實施記憶體電路系統之微處理器之組態圖的實例。 圖7為基於所揭示技術來實施記憶體電路系統之處理器之組態圖的實例。 圖8為基於所揭示技術來實施記憶體電路系統之系統之組態圖的實例。 圖9為基於所揭示技術來實施記憶體電路系統之資料儲存系統之組態圖的實例。 圖10為基於所揭示技術來實施記憶體電路系統之記憶體系統之組態圖的實例。

Claims (20)

  1. 一種電子裝置，其包含一半導體記憶體，其中該半導體記憶體包含： 一磁穿隧接面(MTJ)結構，其包括具有一可變磁化方向之一自由層、具有一固定磁化方向之一釘紮層及插入於該自由層與該釘紮層之間的一穿隧障壁層； 一底層，其安置於該MTJ結構下；及一 垂直磁各向異性增加層，其安置於該底層之下，且包括具有與該底層不同之一 晶體結構的一 材料。
  2. 如請求項1之電子裝置，其中該底層包括具有NaCl之一 晶體結構的一 材料。
  3. 如請求項2之電子裝置，其中該底層包括具有NaCl之一 晶體結構的一 金屬氧化物。
  4. 如請求項3之電子裝置，其中該底層包括MgO，或ZnO，或其組合。
  5. 如請求項1之電子裝置，其中該垂直磁各向異性增加層包括具有一 面心立方(FCC)晶體結構之一 材料。
  6. 如請求項5之電子裝置，其中該垂直磁各向異性增加層包括具有一 面心立方(FCC)晶體結構之一 金屬氮化物。
  7. 如請求項6之電子裝置，其中該垂直磁各向異性增加層包括TiN、ZrN、HfN或MoN，或其組合。
  8. 如請求項1之電子裝置，其中該半導體記憶體進一步包括一 緩衝層，該緩衝層安置於該垂直磁各向異性增加層之下，並用於促進安置於該緩衝層之上的該等層之晶體生長。
  9. 如請求項8之電子裝置，其中該緩衝層包括具有一 六方密積(HCP)晶體結構之一 材料。
  10. 如請求項9之電子裝置，其中該緩衝層包括Mg、Zr、Hf、Ru或Os，或其組合。
  11. 一種電子裝置，其包含一半導體記憶體，其中該半導體記憶體包含： 一基板； 記憶體胞元，其形成於該基板之上，每一記憶體胞元包括一磁性層、安置於該磁性層之下的一底層及安置於該底層之下並增強自由層之垂直磁各向異性的一垂直磁各向異性增加層；及 開關元件，其形成於該基板之上，並耦接至該等記憶體胞元以選擇或取消選擇該等記憶體胞元， 其中該垂直磁各向異性增加層包括具有與該底層不同之一晶體結構的一材料。
  12. 如請求項11之電子裝置，其中每一記憶體胞元包括一 磁穿隧接面(MTJ)結構，該MTJ結構包括該磁性層、該底層及該垂直磁各向異性增加層。
  13. 如請求項11之電子裝置，其中該底層包括具有NaCl之一 晶體結構的一 材料。
  14. 如請求項13之電子裝置，其中該底層包括具有NaCl之一 晶體結構的一 金屬氧化物。
  15. 如請求項14之電子裝置，其中該底層包括MgO，或ZnO，或其組合。
  16. 如請求項11之電子裝置，其中該垂直磁各向異性增加層包括具有一 面心立方(FCC)晶體結構之一 材料。
  17. 如請求項16之電子裝置，其中該垂直磁各向異性增加層包括具有一 面心立方(FCC)晶體結構之一 金屬氮化物。
  18. 如請求項17之電子裝置，其中該垂直磁各向異性增加層包括TiN、ZrN、HfN或MoN，或其組合。
  19. 如請求項11之電子裝置，其中每一記憶體胞元進一步包括一 緩衝層，該緩衝層安置於該垂直磁各向異性增加層之下，並用於促進安置於該緩衝層之上的該等層之晶體生長。
  20. 如請求項19之電子裝置，其中該緩衝層包括具有一 六方密積(HCP)晶體結構之一 材料。
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