CN112151570A - 电子设备 - Google Patents

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Abstract

本公开提供一种半导体存储器，所述半导体存储器包括：第一线；第二线；第三线；第一存储单元，其设置在所述第一线和所述第二线之间处在所述第一线和所述第二线的相交区域，所述第一存储单元包括第一选择元件层和耦接到所述第一选择元件层的第一电极；以及第二存储单元，其设置在所述第二线和所述第三线之间处在所述第二线和所述第三线的相交区域，所述第二存储单元包括第二选择元件层和耦接到所述第二选择元件层的第二电极，其中，所述第一选择元件层的阈值电压大于所述第二选择元件层的阈值电压，并且所述第二电极的电阻大于所述第一电极的电阻。

Description

电子设备
相关申请的交叉引用
本申请要求于2019年6月27日提交的第10-2019-0077102号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用合并于此。
技术领域
该专利文件涉及存储电路或器件以及它们在电子设备或系统中的应用。
背景技术
近来，随着电子装置趋向于小型化、低功耗、高性能、多功能等，在本领域中已经对能够在诸如计算机、便携式通信设备等的各种电子装置中存储信息的半导体器件有所需求，并且已经对该半导体器件进行了研究。这种半导体器件包括其中可以利用根据所施加的电压或电流而在不同的电阻状态之间切换的特性来存储数据的半导体器件，例如RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝(E-fuse)等。
发明内容
本专利文件中所公开的技术包括具有改善的操作特性的电子设备的各种实施方式。
在一个实施方式中，一种电子设备包括半导体存储器，所述半导体存储器包括：第一线；与第一线间隔开的第二线，所述第二线沿与第一线交叉的第一方向延伸；与第二线间隔开的第三线，所述第三线沿与第二线交叉的第二方向延伸；第一存储单元，所述第一存储单元设置在第一线和第二线之间处在第一线和第二线的相交区域，所述第一存储单元包括第一选择元件层和耦接到第一选择元件层的第一电极；第二存储单元，所述第二存储单元设置在第二线和第三线之间处在第二线和第三线的相交区域，所述第二存储单元包括第二选择元件层和耦接到第二选择元件层的第二电极，其中第一选择元件层的阈值电压大于第二选择元件层的阈值电压，并且第二电极的电阻大于第一电极的电阻。
在另一个实施方式中，一种电子设备包括半导体存储器，所示半导体存储器包括：第一线；与第一线间隔开的第二线，所述第二线沿与第一线交叉的第一方向延伸；与第二线间隔开的第三线，所述第三线沿与第二线交叉的第二方向延伸；第一存储单元，所述第一存储单元设置在第一线和第二线之间处在第一线和第二线的相交区域，所述第一存储单元包括第一选择元件层、耦接到第一选择元件层的第一电极和插入在第一选择元件层和第一电极之间的第一嵌入电极；以及第二存储单元，所述第二存储单元设置在第二线和第三线之间处在第二线和第三线的相交区域，所述第二存储单元包括第二选择元件层、耦接到第二选择元件层的第二电极以及插入在第二选择元件层和第二电极之间的第二嵌入电极，其中第一选择元件层的阈值电压大于第二选择元件层的阈值电压，并且第二嵌入电极的电阻大于第一嵌入电极的电阻。
在附图、说明书和权利要求书中更详细地描述了这些和其他方面、实施方式和相关的优点。
附图说明
图1A和图1B是示出根据本公开实施方式的半导体存储器的视图。
图2A和图2B是示出根据本公开实施方式的半导体存储器的视图。
图3是示出根据本公开实施方式的半导体存储器的截面图。
图4是示出根据本公开实施方式的半导体存储器的截面图。
图5A和5B是示出在存储单元中根据选择元件层的上电极和下电极的电阻的阈值电压特性的图。
图6是基于所公开的技术实现存储电路的微处理器的配置图的示例。
图7是基于所公开的技术实现存储电路的处理器的配置图的示例。
图8是基于所公开的技术实现存储电路的系统的配置图的示例。
图9是基于所公开的技术实现存储电路的数据储存系统的配置图的示例。
图10是基于所公开的技术实现存储电路的存储系统的配置图的示例。
具体实施方式
以下参考附图详细描述了所公开技术的各种示例和实施方式。
附图可以不一定按比例绘制，并且在某些情况下，可能已夸大了附图中至少一些结构的比例，以便清楚地示出所描述的示例或实施方式的某些特征。在附图或描述中呈现出多层结构中具有两个或更多个层的特定示例时，这些层的相对定位关系或所示的层布置依次反映了所描述或所示示例的特定实施方式，并且也可以是不同的相对定位关系或层布置依次。另外，多层结构的所描述或示出的示例可以不反映该特定多层结构中存在的所有层(例如，在两个示出的层之间可以存在一个或多个附加层)。作为具体示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但是，也可以表示一个或多个其他的中间层可以存在于第一层与第二层或衬底之间的结构。
图1A和图1B是示出根据本公开实施方式的半导体存储器的视图。图1A示出了平面图，图1B示出了沿图1A的线A-A'截取的截面图。
参考图1A和图1B，根据本实施方式的半导体存储器可以包括：衬底10；第一线11，其形成在衬底10之上并且每一个沿与线A-A'交叉的第一方向延伸；第二线20，其形成在第一线11之上而与第一线11间隔开，并且每一个沿与线A-A'平行的第二方向延伸；第三线21，其形成在第二线20之上而与第二线20间隔开，并且每一个沿第一方向延伸以在平面图中与第一线11基本上重叠；第一存储单元MC1，其设置在第一线11与第二线20之间处在第一线11和第二线20的相交区域；以及第二存储单元MC2，其设置在第二线20与第三线21之间处在第二线20和第三线21的相交区域。
第一存储单元MCl可以包括依次层叠的第一下电极层12、第一选择元件层13、第一中间电极层14、第一存储层15和第一上电极层16。第一下电极层12可以位于第一存储单元MC1的最下部，并且用作从第一线11供应的电压或电流的传输路径。第一选择元件层13可以控制对第一存储层15的访问。第一中间电极层14可以将第一选择元件层13和第一存储层15彼此物理隔开，同时将它们彼此电耦接。第一存储层15可以存储不同的数据。例如，第一存储层15可以具有可变电阻特性，其根据向其施加的电压或电流而在不同的电阻状态之间切换。第一上电极层16可以位于第一存储单元MC1的最上部，并且用作从第二线20供应的电压或电流的传输路径。
类似地，第二存储单元MC2可以包括依次层叠的第二下电极层22、第二选择元件层23、第二中间电极层24、第二存储层25和第二上电极层26。第二下电极层22可以位于第二存储单元MC2的最下部，并且用作从第二线20供应的电压或电流的传输路径。第二选择元件层23可以控制对第二存储层25的访问。第二中间电极层24可以将第二选择元件层23和第二存储层25彼此物理隔开，同时将它们彼此电耦接。第二存储层25可以存储不同的数据。例如，第二存储层25可以具有可变电阻特性，其根据向其施加的电压或电流而在不同的电阻状态之间切换。第二上电极层26可以位于第二存储单元MC2的最上部，并且用作从第三线21供应的电压或电流的传输路径。
第一下电极层12、第一选择元件层13、第一中间电极层14、第一存储层15和第一上电极层16可以由分别与第二下电极层22、第二选择元件层23、第二中间电极层24、第二存储层25和第二上电极层26基本上相同的材料形成，并且分别与第二下电极层22、第二选择元件层23、第二中间电极层24、第二存储层25和第二上电极层26具有基本上相同的形状。即，第一存储单元MC1和第二存储单元MC2可以具有基本上相同的结构。
第一线11、第二线20和它们之间的第一存储单元MC1可以被称为第一层叠结构ST1，而第二线20、第三线21和它们之间的第二存储单元MC2可以被称为第二层叠结构ST2。第一层叠结构ST1和第二层叠结构ST2可以共享第二线20。因此，当第一线11和第三线21用作字线时，第二线20可以用作公共位线。或者，当第一线11和第三线21用作位线时，第二线20可以用作公共字线。
然而，在上述半导体存储器中，由于第一层叠结构STl和第二层叠结构ST2共享第二线20，因此施加到第一存储单元MCl的电压的极性可以与施加到第二存储单元MC2的电压的极性相反，或者流过第一存储单元MC1的电流的方向可以与流过第二存储单元MC2的电流的方向相反，或者两者皆可。作为示例，当给定正电压施加到第二线20并且给定负电压施加到第一线11和第三线21以进行特定运算时，流过第一存储单元MC1的电流的方向是从图1B中的第一存储单元MC1的顶部到底部的方向，而流过第二存储单元MC2的电流的方向是从图1B中的第二存储单元MC2的底部到顶部的方向。在该示例中，尽管第一存储单元MC1和第二存储单元MC2具有基本上相同的结构，但是在半导体存储器的运算期间，第一存储单元MC1和第二存储单元MC2的特性可以不同。特别地，在其中第一存储单元MC1或第二存储单元MC2的电阻状态在低电阻状态与高电阻状态之间改变的写入运算期间，第一存储单元MC1的阈值电压和第二存储单元MC2的阈值电压可以变得彼此不同。
在以下实施方式中，将描述能够减小各个层叠结构中的存储单元的这些不同特性(例如，阈值电压的差异)的半导体存储器件。
图2A和图2B是示出根据本公开实施方式的半导体存储器的视图。图2A示出平面图，图2B示出了沿图2A的线A-A’截取的截面图。
参考图2A和图2B，根据本实施方式的半导体存储器可以包括：衬底100；第一线110，其形成在衬底100之上并且每一个沿与线A-A'交叉的第一方向延伸；第二线200，其形成在第一线110之上而与第一线110间隔开，并且每一个沿与线A-A'平行的第二方向延伸；第三线210，其形成在第二线200之上而与第二线200间隔开，并且每一个沿第一方向延伸以在平面图中与第一线110基本上重叠；第一存储单元MC11，其设置在第一线110与第二线200之间处在第一线110和第二线200的相交区域；以及第二存储单元MC21，其设置在第二线200与第三线210之间处在第二线200和第三线210的相交区域。
在平面图中，第一存储单元MC11和第二存储单元MC21可以具有圆形形状。然而，根据实施例，第一存储单元MC11和第二存储单元MC21的平面形状可以变化。例如，第一存储单元MC11和第二存储单元MC21中的每一个可以具有矩形形状，并且第一存储单元MC11和第二存储单元MC21中的每一个的在第一方向上的两个侧壁可以与第一线110或第三线210对准，第一存储单元MC11和第二存储单元MC21中的每一个的在第二方向上的两个侧壁可以与第二线200对准。
第一线110、第二线200和它们之间的第一存储单元MC11可以被称为第一层叠结构ST11，而第二线200、第三线210和它们之间的第二存储单元MC21可以被称为第二层叠结构ST21。第一层叠结构ST11和第二层叠结构ST21可以共享第二线200。因此，当第一线110和第三线210用作字线时，第二线200可以用作公共位线。或者，当第一线110和第三线210用作位线时，第二线200可以用作公共字线。第一线110之间的空间、第一存储单元MC11之间的空间、第二线200之间的空间、第二存储单元MC21之间的空间以及第三线210之间的空间中的一个或多个可以用绝缘材料(未显示)填充。
衬底100可以包括下部结构(未示出)。例如，衬底100可以包括晶体管(未示出)，所述晶体管耦接到第一线110、第二线200和第三线210中的一个或多个并控制它们。
第一线100、第二线200和第三线210可以具有单层结构或多层结构，其包括各种导电材料，例如金属、金属氮化物或其组合。在图2A和图2B所示的实施方式中，在平面图中，第一线110分别与第三线210基本上完全重叠。然而，在另一实施方式中，第一线110可以不与第三线210完全重叠。例如，与第二线200交叉的每个第三线210的延伸方向可以不同于每个第一线110的延伸方向。
第一存储单元MC11可以包括依次层叠的第一下电极层120、第一选择元件层130、第一中间电极层140、第一存储层150和第一上电极层160。然而，根据实施例，第一存储单元MC11的结构可以变化。作为示例，第一选择元件层130和第一存储层150的位置可以彼此颠倒。即，第一存储层150可以设置成比第一选择元件层130更靠近第一线110，并且第一选择元件层130可以设置成比第一存储层150更靠近第二线200。或者，作为示例，除了层120至层160之外，第一存储单元MC11可以进一步包括用于改善第一存储单元MC11的特性的一个或多个层。或者，作为示例，可以省略第一下电极层120、第一中间电极层140和第一上电极层160中的一个或多个。然而，根据本公开实施方式，可以存在第一中间电极层140和第一下电极层120中的一个或两个，其中第一中间电极层140和第一下电极层120分别位于第一选择元件层130之上和之下。
第一下电极层120可以位于第一存储单元MC11的最下部，并且用作从第一线110供应的电压或电流的传输路径。第一选择元件层130可以控制对第一存储层150的访问。第一中间电极层140可以将第一选择元件层130和第一存储层150彼此物理隔开，同时将它们彼此电耦接。第一存储层150可以存储不同的数据。第一上电极层160可以位于第一存储单元MC11的最上部，并且用作从第二线200供应的电压或电流的传输路径。
类似地，第二存储单元MC21可以包括依次层叠的第二下电极层220、第二选择元件层230、第二中间电极层240、第二存储层250和第二上电极层260。然而，根据实施例，第二存储单元MC21的结构可以变化。作为示例，第二选择元件层230和第二存储层250的位置可以彼此颠倒。或者，作为示例，除了层220至层260之外，第二存储单元MC21可以进一步包括用于改善第二存储单元MC21的特性的一个或多个层。或者，作为示例，可以省略第二下电极层220、第二中间电极层240和第二上电极层260的一个或多个。然而，根据本公开的实施方式，可以存在第二中间电极层240和第二下电极层220中的一个或两个，其中第二中间电极层240和第二下电极层220分别位于第二选择元件层230之上和之下。
第二下电极层220可以位于第二存储单元MC21的最下部，并且用作从第二线200供应的电压或电流的传输路径。第二选择元件层230可以控制对第二存储层250的访问。第二中间电极层240可以将第二选择元件层230和第二存储层250彼此物理隔开，同时将它们彼此电耦接。第二存储层250可以存储不同的数据。第二上电极层260可以位于第二存储单元MC21的最上部，并且用作从第三线210供应的电压或电流的传输路径。
除了第一下电极层120与第二下电极层220的电阻可以不同、或第一中间电极层140与第二中间电极层240的电阻可以不同、或者这两者皆可以不同之外，第一存储单元MC11和第二存储单元MC21可以彼此基本相同。即，构成第一存储单元MC11的层的类型和层叠顺序可以与构成第二存储单元MC21的层的类型和层叠顺序相同。另外，第一存储单元MC11的层和第二存储单元MC21的与第一存储单元MC11的该层相对应层可以包括相同的材料，并且具有基本相同的形状、以及厚度等。例如，第一选择元件层130和第二选择元件层230可以形成在彼此相对应的位置处，即，每一个均是从第一存储单元MC11和第二存储单元MC21之中的对应者的底部开始的第二个元件。另外，第一选择元件层130和第二选择元件层230可以包括相同的材料，并且具有基本相同的形状和厚度。另外，例如，第一存储层150和第二存储层250可以形成在彼此相对应的位置处，即，每一个均是从第一存储单元MC11和第二存储单元MC21之中的对应者的顶部开始的第二个元件。另外，第一存储层150和第二存储层250可以包括相同的材料，并且具有基本相同的形状和厚度。
第一选择元件层130和第二选择元件层230可以各自具有选择元件特性，以便执行上述访问功能。即，当施加的电压或电流的电平等于或小于给定阈值时，第一选择元件层130和第二选择元件层230每一个可以基本上阻止电流流动，并且当施加的电压或电流的电平高于给定阈值时，使与施加的电压或电流的幅值基本上成比例地急剧增大的电流通过。对于第一选择元件层130和第二选择元件层230，可以使用：金属-绝缘体转变(MIT)器件，例如NbO2或TiO2；混合离子-电子传导(MIEC)器件，例如ZrO2(Y2O3)、Bi2O3-BaO或(La2O3)x(CeO2)1-x；双向阈值开关(OTS)器件，包括基于硫族化物的材料，例如Ge2Sb2Te5、As2Te3、As2或As2Se3；或隧穿绝缘层，其由包括各种绝缘材料的薄膜形成，例如氧化硅、氮化硅、以及金属氧化物等，并且可以在给定电压或电流的条件下允许电子隧穿。第一选择元件层130和第二选择元件层230可以具有单层结构，或者具有多层结构，所述多层结构利用两层或更多层的组合来显示出选择元件特性。
第一存储层150和第二存储层250每一个可以以各种方式存储不同的数据。例如，第一存储层150和第二存储层250每一个可以包括可变电阻层，所述可变电阻层根据施加的电压或电流而在不同的电阻状态之间切换。可变电阻层可以包括在RRAM、PRAM、FRAM或MRAM中使用的材料，例如，金属氧化物例如过渡金属氧化物或基于钙钛矿的材料，相变材料例如基于硫族化物的材料，铁电材料，或铁磁材料等。可变电阻层可以具有单层结构，或者具有多层结构，所述多层结构利用多于两层的组合而显示出可变电阻特性。例如，可变电阻层可以包括相变材料，该相变材料通过根据流过可变电阻层的电流产生的焦耳热而在非晶态和结晶态之间切换。当相变材料处于非晶态时，相变材料可以处于相对高的电阻状态，而当相变材料处于结晶态时，相变材料可以处于相对低的电阻状态。可以利用相变材料的不同电阻状态来存储数据。
第一下电极层120和第二下电极层220、第一中间电极层140和第二中间电极层240以及第一上电极层160和第二上电极层260每一个可以具有单层结构或多层结构，其包括各种导电材料，例如金属、金属氮化物、或碳等。
在上述半导体存储器中，由于第一层叠结构ST11和第二层叠结构ST21共享第二线200，因此流过第一存储单元MC11的电流的方向可以不同于流过第二存储单元MC21的电流的方向。作为示例，当给定的正电压被施加到第二线200并且给定的负电压被施加到第一线110和第三线210以用于特定运算(例如，写入运算或读取运算)时，电流可以从第二线200流向第一线110和第三线210。在一个实施例中，给定的正电压和负电压中的每一个是基于要执行的特定运算而预先确定的。因此，流过第一存储单元MC11的电流的方向可以是从图2B中的第一存储单元MC11的顶部到底部的方向，而流过第二存储单元MC21的电流的方向可以是从图2B中的第二存储单元MC21的底部到顶部的方向。相反，虽然未示出，但是当给定的负电压施加到第二线200并且给定的正电压施加到第一线110和第三线210时，电流可以从第一线110和第三线210流向第二线200。因此，流过第一存储单元MC11的电流的方向可以是从第一存储单元MC11的底部到顶部的方向，而流过第二存储单元MC21的电流的方向可以是从第二存储单元MC21的顶部到底部的方向。
然而，当流过第一存储单元MC11的电流的方向与流过第二存储单元MC21的电流的方向相反时，第一选择元件层130和第二选择元件层230的阈值电压可以彼此不同。作为示例，当第一选择元件层130和第二选择元件层230是均包括基于硫族化物的材料的OTS器件时，第一选择元件层130和第二选择元件层230的元素可以根据向其施加的电压的极性而沿不同的方向移动。例如，当第一选择元件层130和第二选择元件层230包括Ge、Sb和Te时，Ge和Sb离子可以向负极方向移动，并且Te离子可以向正极方向移动。因此，当给定的正电压施加到第二线200并且给定的负电压施加到第一线110和第三线210以用于第一存储单元MC11和第二存储单元MC21的写入运算时，第一选择元件层130中的Ge和Sb离子沿朝向第一线110的方向移动，并且第一选择元件层130中的Te离子沿朝向第二线200的方向移动，而第二选择元件层230中的Ge和Sb离子沿朝向第三线210的方向移动，并且第二选择元件层230中的Te离子沿朝向第二线200的方向移动。在这种情况下，在高度方向上，第一选择元件层130中的元素的相对分布可以与第二选择元件层230中的元素的相对分布相反，因此第一选择元件层130的阈值电压可以大于第二选择元件层230的阈值电压。然而，相反的是，当第一选择元件层130和第二选择元件层230包括Ge、Sb和Te，将负电压施加到第二线200，将正电压施加到第一线110和第三线210时，第二选择元件层230的阈值电压可以大于第一选择元件层130的阈值电压。此外，第一选择元件层130和第二选择元件层230的阈值电压可能由于各种原因而不同。
如果第一存储单元MC11和第二存储单元MC21具有基本相同的结构，则第一选择元件层130和第二选择元件层230的阈值电压之间的差异可以反映在第一存储单元MC11和第二存储单元MC21中。即，第一存储单元MC11和第二存储单元MC21的阈值电压可以彼此不同。例如，当第一选择元件层130的阈值电压大于第二选择元件层230的阈值电压时，第一存储单元MC11的阈值电压可以大于第二存储单元MC21的阈值电压。因此，第一存储单元MC11和第二存储单元MC21的操作特性可以彼此不同。在一个实施方式中，为了补偿第一选择元件层130和第二选择元件层230的阈值电压之间的差值，第一下电极层120的电阻可以与第二下电极层220的电阻不同，或者第一中间电极层140的电阻可以与第二中间电极层240的电阻不同，或两者皆不同。
具体地，如果第一选择元件层130的阈值电压大于第二选择元件层230的阈值电压，则第一下电极层120、第一中间电极层140、第二下电极层220和第二中间电极层240的一个或多个电阻可以如以下情况中所述进行调整。
在第一种情况中，第二下电极层220的电阻可以大于第一下电极层120的电阻。在这种情况下，由于第二选择元件层230与第二下电极层220之间的接触电阻增大，因此额外的偏置电压可以被添加到第二选择元件层230的相对低的阈值电压。结果，第二存储单元MC21的阈值电压可以增大，因此第二存储单元MC21的阈值电压和第一存储单元MC11的阈值电压之间的差值可以减小。在此，第一中间电极层140和第二中间电极层240可以忽略或者可以具有基本相同的电阻。例如，第一中间电极层140的电阻值与第二中间电极层240的电阻值之差可以等于或小于第一中间电极层140和第二中间电极层240的电阻值的平均值的5％、3％、1％、0.5％、0.3％或0.1％。
或者，在第二种情况中，第二中间电极层240的电阻可以大于第一中间电极层140的电阻。在这种情况下，由于第二选择元件层230和第二中间电极层240之间的接触电阻增大，因此额外的偏置电压可以被添加到第二选择元件层230的相对低的阈值电压。结果，第二存储单元MC21的阈值电压可以增大，因此，第二存储单元MC21的阈值电压和第一存储单元MC11的阈值电压之间的差值可以减小。在此，第一下电极层120和第二下电极层220可以忽略或者可以具有基本相同的电阻。
或者，在第三种情况中，第二下电极层220的电阻可以大于第一下电极层120的电阻，第二中间电极层240的电阻可以大于第一中间电极层140的电阻。
相反，如果第一选择元件层130的阈值电压小于第二选择元件层230的阈值电压，则第一下电极层120、第一中间电极层140、第二下电极层220和第二中间电极层240的一个或多个电阻可以如以下情况中所述进行调整。
在第一种情况中，第二下电极层220的电阻可以小于第一下电极层120的电阻。在此，第一中间电极层140和第二中间电极层240可以忽略或者可以具有基本相同的电阻。
或者，在第二种情况中，第二中间电极层240的电阻可以小于第一中间电极层140的电阻。在此，第一下电极层120和第二下电极层220可以忽略或可以具有基本相同的电阻。
或者，在第三种情况中，第二下电极层220的电阻可以小于第一下电极层120的电阻，并且第二中间电极层240的电阻可以小于第一中间电极层140的电阻。
同时，第一下电极层120、第二下电极层220、第一中间电极层140和第二中间电极层240的一个或多个电阻可以以各种方式改变。在下文中，为了便于描述，将描述使第一下电极层120的电阻与第二下电极层220的电阻不同的方法。然而，本公开的实施例不限于此，并且可以使用基本相同的方法使第一中间电极层140的电阻与第二中间电极层240的电阻不同。
首先，形成第一下电极层120和第二下电极层220的材料的类型可以彼此不同。
作为示例，当第一下电极层120和第二下电极层220可以包括碳、TiAlN、TiSiN、TaN、Ta、WN、TiN、Ti、W、Al或Cu时，这些材料的电阻值可以如下：
碳>TiAlN>TiSiN>TaN>Ta>WN>TiN>Ti>W>Al>Cu。
因此，通过考虑上述材料的电阻，可以确定用于第一下电极层120和第二下电极层220的特定材料。例如，当第一下电极层120的电阻小于第二下电极层220的电阻时，可以将TiN用作第一下电极层120，并且可以将碳用作第二下电极层220。在其他示例中，可以是用于第一下电极层120和第二下电极层220的材料的各种组合。
作为另一个示例，当相同的材料用于第一下电极层120和第二下电极层220、或者不同的材料用于第一下电极层120和第二下电极层220时，可以通过将元素掺杂到第一下电极层120或第二下电极层220、或两者中来调整电阻。这是因为电阻可以根据掺杂元素的类型或量而变化。例如，碳、TiAlN、TiAlN、TiSiN、TaN、Ta、WN、TiN、Ti、W、Al或Cu可以用于第一下电极层120和第二下电极层220，并且O、N、B、As、P、C、Si或Ge可以被掺杂到第一下电极层120和第二下电极层220中的一个或两个中。如果第一下电极层120和第二下电极层220包括相同的材料，例如碳，则第一下电极层120和第二下电极层220中的任何一个可以用增大掺杂层120或220的电阻的元素(例如，N)进行掺杂。或者，第一下电极层120和第二下电极层220两者可以用不同类型的元素掺杂，这将掺杂层120和220各自的电阻增大到不同程度。或者，第一下电极层120和第二下电极层220可以用不同浓度和相同类型的元素掺杂，这将掺杂层120和220各自的电阻增大到不同程度。
接下来，当将相同的材料用于第一下电极层120和第二下电极层220时，通过改变材料的组分，可以使第一下电极层120和第二下电极层220的电阻彼此不同。
作为示例，尽管将包括相同元素的材料用于第一下电极层120和第二下电极层220，但是电阻可以根据元素的相对含量而变化。例如，即使当相同的材料TiN用于第一下电极层120和第二下电极层220时，TiN的电阻也可以根据N含量而变化。在TiN中N含量为约10％时，TiN的电阻可以是最高的。因此，通过调整TiN中的N含量，第一下电极层120和第二下电极层220的电阻可以彼此不同。TiN的N含量可以以各种方式进行调整。例如，在用于形成第一下电极层120和第二下电极层220的溅射工艺中，可以调整N2气比率以使第一下电极层120的TiN中的N含量不同于第二下电极层220的TiN中的N含量。
或者，作为另一示例，即使当相同的材料用作为第一下电极层120和第二下电极层220时，当晶粒尺寸改变时，电阻也可能变化。通常，薄膜的电阻随着其晶粒尺寸的减小和其晶界的增大而增大。晶粒尺寸可以与薄膜的沉积温度成正比。因此，通过在形成第一下电极层120和第二下电极层220的沉积过程(例如，溅射过程)期间调整沉积温度，第一下电极层120和第二下电极层220的晶粒尺寸可以彼此不同。结果，第一下电极层120和第二下电极层220的电阻可以彼此不同。
或者，作为另一示例，当将碳用于第一下电极层120和第二下电极层220时，可以改变sp3/sp2比率。碳层的电阻随着其sp3/sp2比率的增大而增大。sp3/sp2比率可以与碳层的沉积温度成反比。因此，通过在形成第一下电极层120和第二下电极层220的沉积过程(例如，溅射过程)期间调整沉积温度，第一下电极层120和第二下电极层220的sp3/sp2比率可以彼此不同。结果，第一下电极层120和第二下电极层220的电阻可以彼此不同。
接下来，可以通过改变第一下电极层120和第二下电极层220的宽度或尺寸或两者来改变电阻。这将参考稍后要描述的图3更详细地描述。
然而，本公开的实施方式不限于上述方法，并且可以使用任何方法来调整第一下电极层120和第二下电极层220的电阻。
根据上述本发明的实施方式的半导体存储器，尽管第一存储单元MC11和第二存储单元MC21共享公共线(例如，图2B中的第二线200)，使得沿相反方向的电流分别流过第一存储单元MC11和第二存储单元MC21，因此第一选择元件层130和第二选择元件层230的阈值电压彼此不同。因此，包括第一选择元件层130的第一存储单元MC11的阈值电压可以与包括第二选择元件层230的第二存储单元MC21的阈值电压不同。根据本实施方式，通过调整第一选择元件层130的上电极和下电极以及第二选择元件层230的上电极和下电极中的一个或多个电阻，可以减小第一存储单元MC11和第二存储单元MC21的阈值电压之间的差值。结果，第一存储单元MC11和第二存储单元MC21的操作特性可以相似，并且通过共享公共线，包括第一存储单元MC11和第二存储单元MC21的半导体存储器的制造方法可以相对简单。
图3是示出根据本公开实施方式的半导体存储器的截面图。为了简洁起见，将省略与图2A和2B的实施方式基本相同的部分的详细描述。为了便于描述，在该实施方式中将描述第一选择元件层130的阈值电压大于第二选择元件层230的阈值电压的情况。
参考图3，在根据本实施方式的半导体存储器中，第一存储单元MC11可以包括依次层叠的第一下电极层120、第一选择元件层130、第一中间电极层140、第一存储层150和第一上电极层160，并且第二存储单元MC21可以包括依次层叠的第二下电极层220'、第二选择元件层230、第二中间电极层240'、第二存储层250和第二上电极层260。
在此，第二下电极层220'可以由与第一下电极层120相同的材料形成，并且第二下电极层220'的宽度W2可以小于第一下电极层120的宽度W1，从而增大了第二下电极层220'的电阻。在这种情况下，与第一下电极层120和第一选择电极层130之间的接触电阻相比，第二下电极层220'和第二选择元件层230之间的接触电阻可以增大。结果，通过向第二选择元件层230的阈值电压添加由接触电阻增大引起的偏置电压，第二存储单元MC21的阈值电压可以增大，因此，第二存储单元MC21的阈值电压和第一存储单元MC11的阈值电压之间的差值可以减小。
类似地，第二中间电极层240'可以由与第一中间电极层140相同的材料形成，并且第二中间电极层240'的宽度W2可以小于第一中间电极层140的宽度W1，从而增大了第二中间电极层240'的电阻。在这种情况下，与第一中间电极层140和第一选择元件层130之间的接触电阻相比，第二中间电极层240'和第二选择元件层230之间的接触电阻可以增大。结果，通过向第二选择元件层230的阈值电压添加由接触电阻增大而引起的偏置电压，第二存储单元MC21的阈值电压可以增大，因此第二存储单元MC21的阈值电压和第一存储单元MC11的阈值电压之间的差值可以减小。
在图3的本发明实施方式中，第二下电极层220'和第二中间电极层240'的宽度均减小，但是第二下电极层220'和第二中间电极层240'之一可以省略，或者仅第二下电极层220'和第二中间电极层240'之一的宽度可以减小。
另外，在本实施方式中，已经描述了其中第一选择元件层130的阈值电压大于第二选择元件层230的阈值电压的情况。然而，相反的是，第二选择元件层230的阈值电压可以大于第一选择元件层130的阈值电压。在这种情况下，第一下电极层120的宽度可以小于第二下电极层220'的宽度，或者第一中间电极层140的宽度可以小于第二中间电极层240'的宽度，或者两者皆可。
总之，具有较低阈值电压的选择元件层的上和/或下电极的宽度可以小于具有较大阈值电压的另一选择元件层的上和/或下电极的宽度。
图4是示出根据本公开实施方式的半导体存储器的截面图。为了简洁起见，将省略与图2A和2B的实施方式基本相同的部分的详细描述。
参考图4，在根据本实施方式的半导体存储器中，除了第一下电极层120、第一选择元件层130、第一中间电极层140、第一存储层150和第一上电极层160之外，第一存储单元MC11还可以包括第一嵌入电极层132、134、152和154。类似地，除了第二下电极层220、第二选择元件层230、第二中间电极层240、第二存储层250和第二上电极层260之外，第二存储单元MC21还可以包括第二嵌入电极层232、234、252和254。
第一嵌入电极层132、134、152和154以及第二嵌入电极层232、234、252和254可以形成为改善第一存储单元MC11和第二存储单元MC21的特性。第一嵌入电极层132、134、152和154以及第二嵌入电极层232、234、252和254可以是薄层，其厚度小于电极层120、140、160、220、240和260的厚度。
在本实施方式中，第一嵌入电极层132、134、152和154可以分别设置在第一下电极层120和第一选择元件层130之间、第一选择元件层130和第一中间电极层140之间、第一中间电极层140与第一存储层150之间以及第一存储层150与第一上电极层160之间。然而，本公开的实施例不限于此，并且可以省略第一嵌入电极层132、134、152和154中的一个或多个。第一嵌入电极层132可以增大第一选择元件层130和第一下电极层120之间的粘合力，同时减小第一选择元件层130和第一下电极层120之间的接触电阻。为此，第一嵌入电极层132可以由这样的导电材料形成，所述导电材料具有比第一下电极层120更低的电阻并且具有更好的粘附性质。类似地，其余的第一嵌入电极层134、152和154均可以由具有比第一下电极层120、第一中间电极层140和第一上电极层160中的任何一个更低的电阻和更好的粘附性质的导电材料形成。
另外，在本实施方式中，第二嵌入电极层232、234、252和254可以分别设置在第二下电极层220与第二选择元件层230之间、第二选择元件层230与第二中间电极层240之间、第二中间电极层240与第二存储层250之间以及第二存储层250与第二上电极层260之间。然而，本公开的实施例不限于此，并且可以省略第二嵌入电极层232、234、252和254中的一个或更多个。第二嵌入电极层232、234、252和254均可以由这样的导电材料形成，所述导电材料具有比第二下电极层220、第二中间电极层240和第二上电极层260中的任何一个更低的电阻和更好的粘附性质。
特别地，在本实施方式中，在调整或不调整第一下电极层120、第一中间电极层140、第二下电极层220和第二中间电极层240的一个或多个电阻的情况下，可以调整位于第一选择元件层130上面和下面的第一嵌入电极层132和134以及位于第二选择元件层230上面和下面的第二嵌入电极层232和234的电阻。因此，可以减小第一存储单元MC11和第二存储单元MC21的阈值电压之间的差值。
具体地，如果第一选择元件层130的阈值电压大于第二选择元件层230的阈值电压，则可以如以下情况中所述进行调整电阻。
在第一种情况中，第二选择元件层230下面的第二嵌入电极层232的电阻可以大于第一选择元件层130下面的第一嵌入电极层132的电阻。在这种情况下，由于第二选择元件层230和第二嵌入电极层232之间的电阻增大时，因此额外的偏置电压可以添加到第二存储单元MC21中的第二选择元件层230的相对低的阈值电压。结果，第二存储单元MC21的阈值电压可以增大，因此第二存储单元MC21的阈值电压和第一存储单元MC11的阈值电压之间的差值可以减小。在此，在第一选择元件层130上面的第一嵌入电极层134和在第二选择元件层240上面的第二嵌入电极层234可以忽略或可以具有基本相同的电阻。
或者，在第二种情况中，在第二选择元件层230上面的第二嵌入电极层234的电阻可以大于在第一选择元件层130上面的第一嵌入电极层134的电阻。在此，在第一选择元件层130下面的第一嵌入电极层132和在第二选择元件层230下面的第二嵌入电极层232可以忽略或者可以具有基本相同的电阻。
或者，在第三种情况中，在第二选择元件层230下面和上面的第二嵌入电极层232和234的电阻可以大于在第一选择元件层130下面和上面的第一嵌入电极层132和134的电阻。
在上述第一至第三种情况中，第二下电极层220的电阻可以大于第一下电极层120的电阻，第二中间电极层240的电阻可以大于第一中间电极层140的电阻，或者两者皆可。或者，第二下电极层220的电阻可以与第一下电极层120的电阻基本相同，并且第二中间电极层240的电阻可以与第一中间电极层140的电阻基本相同。
相反，如果第一选择元件层130的阈值电压小于第二选择元件层230的阈值电压，则可以如以下情况中所述进行调整电阻。
在第一种情况中，在第二选择元件层230下面的第二嵌入电极层232的电阻可以小于在第一选择元件层130下面的第一嵌入电极层132的电阻。
或者，在第二种情况中，在第二选择元件层230上面的第二嵌入电极层234的电阻可以小于第一选择元件层130上面的第一嵌入电极层134的电阻。
或者，在第三种情况中，在第二选择元件层230下面和上面的第二嵌入电极层232和234的电阻可以小于在第一选择元件层130下面和上面的第一嵌入电极层132和134的电阻。
在上述第一至第三种情况中，第二下电极层220的电阻可以小于第一下电极层120的电阻，第二中间电极层240的电阻可以小于第一中间电极层140的电阻，或者两者皆可。或者，第二下电极层220的电阻可以与第一下电极层120的电阻基本相同，并且第二中间电极层240的电阻可以与第一中间电极层140的电阻基本相同。
调整第一嵌入电极层132和134以及第二嵌入电极层232和234的一个或多个电阻的方法可以与图2A至图3的实施方式中所述基本相同。即，可以调整用于第一嵌入电极层132和134以及第二嵌入电极层232和234的材料的类型、掺杂材料的浓度和类型中的一个或两个、组分、或晶粒尺寸等，或者可以调整第一嵌入电极层132和134以及第二嵌入电极层232和234的宽度。
图5A和5B是示出在存储单元中根据选择元件层的上电极和下电极的电阻的阈值电压特性的图。图5A示出了当选择元件层的上电极和下电极的电阻彼此基本上相等时测量的阈值电压，图5B示出了当选择元件层的上电极和下电极的电阻彼此不同时测量的阈值电压。具体地，在图5B中，与具有较大阈值电压的另一选择元件层的上电极和下电极的一个或两个电阻相比，具有较小阈值电压的选择元件层的上电极和下电极的一个或两个电阻增大。
参考图5A，下部层叠结构(即，第一叠体(deck))的第一存储单元的阈值电压不同于上部层叠结构(即，第二叠体)的第二存储单元的阈值电压。
另一方面，参考图5B，与图5A的情况相比，下部层叠结构的第一存储单元的阈值电压与上部层叠结构的第二存储单元的阈值电压之间的差值减小。
基于所公开的技术的以上和其他存储电路或半导体器件可以用于一系列的设备或系统。图6至图10提供了可以实现本文公开的存储电路的设备或系统的一些示例。
图6是基于所公开的技术实现存储电路的微处理器的配置图的示例。
参考图6，微处理器1000可以执行用于控制和调整以下一系列处理的任务：从各种外部设备接收数据，处理数据以及将处理结果输出到外部设备。微处理器1000可以包括存储部1010、运算部1020、以及控制部1030等。微处理器1000可以是各种数据处理单元，例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
储器部1010是微处理器1000中存储数据的部分，作为处理器寄存器、或寄存器等。存储部1010可以包括数据寄存器、地址寄存器、以及浮点寄存器等。此外，存储部1010可以包括各种寄存器。存储部1010可以执行临时存储以下数据的功能：要由运算部1020对其执行运算的数据、执行运算的结果数据以及存储了用于执行运算的数据的地址。
根据实施方式，存储部1010可以包括一个或多个上述半导体器件。例如，存储部1010可以包括：第一线；与第一线间隔开的第二线，所述第二线沿与第一线交叉的第一方向延伸；与第二线间隔开的第三线，所述第三线沿与第二线交叉的第二方向延伸；第一存储单元，其设置在第一线和第二线之间处在第一线和第二线的相交区域，所述第一存储单元包括第一选择元件层和耦接到第一选择元件层的第一电极；以及第二存储单元，其设置在第二线和第三线之间处在第二线和第三线的相交区域，所述第二存储单元包括第二选择元件层和耦接到第二选择元件层的第二电极，其中第一选择元件层的阈值电压大于第二选择元件层的阈值电压，并且第二电极的电阻大于第一电极的电阻。通过这样，可以改善存储部1010的操作特性。结果，可以改善微处理器1000的操作特性。
根据控制部1030对命令进行解码的结果，运算部1020可以执行四则算术运算或逻辑运算。运算部1020可以包括至少一个算术逻辑单元(ALU)等。
控制部1030可以从微处理器1000的存储部1010、运算部1020和外部设备接收信号，执行命令的提取、解码，以及控制微处理器1000的信号的输入和输出，并运行以程序表示的操作。
根据本实施方式的微处理器1000可以另外包括高速缓存单元1040，该高速缓存单元1040可以临时存储要从不同于存储部1010的外部设备输入的数据或要输出到外部设备的数据。在这种情况下，高速缓存单元1040可以通过总线接口1050而与存储部1010、运算部1020和控制部1030交换数据。
图7是基于所公开的技术实现存储电路的处理器的配置图的示例。
参考图7，处理器1100可以通过包括不同于微处理器的功能的各种功能来改善性能并实现多功能，该微处理器例如执行用于控制和调整以下一系列处理的任务：从各种外部设备接收数据，处理数据以及输出处理结果到外部设备。处理器1100可以包括：用作微处理器的内核单元1110，用于临时存储数据的高速缓存单元1120，以及用于在内部设备与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)例如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的内核单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储部1111、运算部1112和控制部1113。
存储部1111是在处理器1100中存储数据的部分，作为处理器寄存器、或寄存器等。存储部1111可以包括数据寄存器、地址寄存器、以及浮点寄存器等。此外，存储部1111可以包括各种寄存器。存储部1111可以执行临时存储以下数据的功能：要由运算部1112对其执行运算的数据，执行运算的结果数据，以及存储用于执行运算的数据的地址。运算部1112是在处理器1100中执行运算的部分。根据控制部1113解码命令的结果等，运算部1112可以执行四则算术运算、逻辑运算。运算部1112可以包括至少一个算术逻辑单元(ALU)等。控制部1113可以从处理器1100的存储部1111、运算部1112和外部设备接收信号，执行命令的提取、解码，控制处理器1100的信号的输入和输出，并且执行由程序表示的操作。
高速缓存单元1120是这样的部件，其临时存储数据以补偿高速操作的内核单元1110与低速操作的外部设备之间的数据处理速度的差异。高速缓存单元1120可以包括一级储存部1121、二级储存部1122和三级储存部1123。通常，高速缓存单元1120包括一级储存部1121和二级储存部1122，并且在需要高存储容量的情况下，可以包括三级储存部1123。根据场合需要，高速缓存单元1120可以包括数量增多的储存部。也就是说，可以根据设计改变包括在高速缓存单元1120中的储存部的数量。一级储存部1121、二级储存部1122和三级储存部1123存储和识别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，一级储存部1121的速度可以是最大的。根据实施方式，高速缓存单元1120的一级储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括一个或多个上述半导体器件。例如，高速缓存单元1120可以包括：第一线；与第一线间隔开的第二线，所述第二线沿与第一线交叉的第一方向延伸；与第二线间隔开的第三线，第三线沿与第二线交叉的第二方向延伸；第一存储单元，其设置在第一线和第二线之间处在第一线和第二线的相交区域，所述第一存储单元包括第一选择元件层和耦接到第一选择元件层的第一电极；以及第二存储单元，其设置在第二线和第三线之间处在第二线和第三线的相交区域，所述第二存储单元包括第二选择元件层和耦接到第二选择元件层的第二电极，其中第一选择元件层的阈值电压大于第二选择元件层的阈值电压，并且第二电极的电阻大于第一电极的电阻。通过这样，可以改善高速缓存单元1120的操作特性。结果，可以改善处理器1100的操作特性。
尽管在图7中示出，所有的一级、二级和三级储存部1121、1122和1123都配置在高速缓存单元1120内部，但是应注意的是，高速缓存单元1120的所有的一级、二级和三级储存部1121、1122和1123可以配置在内核单元1110的外部，并且可以补偿内核单元1110与外部设备之间的数据处理速度的差异。同时，应注意的是，高速缓存单元1120的一级储存部1121可以设置在内核单元1110内部，并且二级储存部1122和三级储存部1123可以配置在内核单元1110外部，以增强补偿数据处理速度差异的功能。在另一实施方式中，一级储存部1121和二级储存部1122可以设置在内核单元1110内部，并且三级储存部1123可以设置在内核单元1110外部。
总线接口1130是连接内核单元1110、高速缓存单元1120和外部设备并允许有效传输数据的部分。
根据本实施方式的处理器1100可以包括多个内核单元1110，并且多个内核单元1110可以共享高速缓存单元1120。多个内核单元1110与高速缓存单元1120可以直接连接或者可以通过总线接口1130连接。可以以与上述的内核单元1110的配置相同的方式来配置多个内核单元1110。在处理器1100包括多个内核单元1110的情况下，可以将高速缓存单元1120的一级储存部1121配置在与多个内核单元1110的数量相对应的每个内核单元1110中，并且可以将二级储存部1122和三级储存部1123以通过总线接口1130共享的方式配置在多个内核单元1110的外部。一级储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一实施方式中，可以将一级储存部1121和二级储存部1122配置在与多个内核单元1110的数量相对应的每个内核单元1110中，并且可以将三级储存部1123以通过总线接口1130共享的方式配置在多个内核单元1110的外部。
根据本实施方式的处理器1100还可以包括：存储数据的嵌入式存储部1140；通信模块单元1150，其可以以有线或无线方式向外部设备传输数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；和媒体处理单元1170，其处理在处理器1100中被处理的数据或从外部输入设备输入的数据，并将处理过的数据输出到外部接口设备等。此外，处理器1100可以包括多个不同模块和设备。在这种情况下，添加的多个模块可以通过总线接口1130而与内核单元1110和高速缓存单元1120交换数据以及彼此交换数据。
嵌入式存储部1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及与上述存储器具有相似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，例如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组访问(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，例如无需传输线即可发送和接收数据的各种设备等。
存储器控制单元1160是用于管理和处理在处理器1100与外部储存设备之间传输的数据，所述外部储存设备根据不同的通信标准进行操作。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成设备电子设备)的设备、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(国际个人计算机存储卡协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
媒体处理单元1170可以处理在处理器1100中被处理的数据或者从外部输入设备以图像、语音等形式输入的数据，并将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图8是基于所公开的技术实现存储电路的系统的配置图的示例。
参考图8，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、存储等以对数据进行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是使用处理器进行操作的各种电子系统，例如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能手机、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、车载资讯系统、视听(AV)系统、智能电视等。
处理器1210可以对输入的命令进行解码，并对存储在系统1200中的数据进行操作、比较等处理，并控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单/多核处理器、图形处理单元(GPU)、应用处理器(AP)、以及数字信号处理器(DSP)等。
主存储器件1220是这样的存储件，其可以在程序被执行时临时存储、调用和运行来自辅助存储器件1230的程序码或数据，并且即使在切断电源时也可以保存存储的内容。根据实施方式，主存储器件1220可以包括一个或多个上述半导体器件。例如，主存储器件1220可以包括：第一线；与第一线间隔开的第二线，所述第二线沿与第一线交叉的第一方向延伸；与第二线间隔开的第三线，所述第三线沿与第二线交叉的第二方向延伸；第一存储单元，其设置在第一线和第二线之间处在第一线和第二线的相交区域，所述第一存储单元包括第一选择元件层和耦接到第一选择元件层的第一电极；以及第二存储单元，其设置在第二线和第三线之间处在第二线和第三线的相交区域，所述第二存储单元包括第二选择元件层和耦接到第二选择元件层的第二电极，其中第一选择元件层的阈值电压大于第二选择元件层的阈值电压，并且第二电极的电阻大于第一电极的电阻。通过这样，可以改善主存储器件1220的操作特性。结果，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)、以及动态随机存取存储器(DRAM)等，其中当切断电源时，所有内容均被擦除。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而是可以包括易失性存储器类型的静态随机存取存储器(SRAM)、以及动态随机存取存储器(DRAM)等，其中切断电源后，所有内容均被擦除。
辅助存储器件1230是用于存储程序码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以存储更大量的数据。根据实施方式，辅助存储器件1230可以包括一个或多个上述半导体器件。例如，辅助存储器件1230可以包括：第一线；与第一线间隔开的第二线，所述第二线沿与第一线交叉的第一方向延伸；与第二线间隔开的第三线，所述第三线沿与第二线交叉的第二方向延伸；第一存储单元，其设置在第一线和第二线之间处在第一线和第二线的相交区域，所述第一存储单元包括第一选择元件层和耦接到第一选择元件层的第一电极；以及第二存储单元，其设置在第二线和第三线之间处在第二线和第三线的相交区域，所述第二存储单元包括第二选择元件层和耦接到第二选择元件层的第二电极，其中第一选择元件层的阈值电压大于第二选择元件层的阈值电压，并且第二电极的电阻大于第一电极的电阻。通过这样，可以改善辅助存储器件1230的操作特性。结果，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图9的附图标记1300)，例如，利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型闪存(CF)卡等。与此不同、辅助存储器件1230可以不包括根据实施方式的半导体器件，而是可以包括数据储存系统(参见图9的附图标记1300)，例如利用磁性的磁带、磁盘、例用光学的激光盘、利用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型闪存(CF)卡等。
接口设备1240可以用于执行在本实施方式的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、以及通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及两者皆有。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，例如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组访问(HSDPA)、宽带CDMA(WCDMA)、以及超宽带(UWB)，例如无需传输线即可发送和接收数据的各种设备等。
图9是基于所公开的技术实现存储电路的数据储存系统的配置图的示例。
参考图9，数据储存系统1300可以包括：具有非易失性特性作为用于存储数据的组件的储存设备1310；控制储存设备1310的控制器1320；用于与外部设备连接的接口1330；以及用于临时存储数据的临时储存设备1340。数据储存系统1300可以是：盘类型，例如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用光盘(DVD)、固态盘(SSD)等；以及卡类型，例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型闪存(CF)卡等。
储存设备1310可以包括非易失性存储器，其半永久地存储数据。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、以及磁性随机存取存储器(MRAM)等。
控制器1320可以控制在储存设备1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，处理器1321用于执行对从数据储存系统1300等的外部通过接口1330输入的命令进行处理的操作。
接口1330用于执行在数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与以下设备中使用的接口兼容：例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型闪存(CF)卡等，或者与上述设备类似的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与以下接口兼容：例如IDE(集成设备电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(国际个人计算机存储卡协会)、以及USB(通用串行总线)等，或者与上述接口类似的接口兼容。接口1330可以与彼此具有不同类型的一个或多个接口兼容。
根据与外部设备、控制器和系统的接口的多样性和高性能，临时储存设备1340可以临时存储数据以用于在接口1330与储存设备1310之间有效地传输数据。根据实施方式，用于临时存储数据的临时储存设备1340可以包括一个或多个上述半导体器件。临时存储器件1340可以包括：第一线；与第一线间隔开的第二线，所述第二线沿与第一线交叉的第一方向延伸；与第二线间隔开的第三线，所述第三线沿与第二线交叉的第二方向延伸；第一存储单元，其设置在第一线和第二线之间处在第一线和第二线的相交区域，所述第一存储单元包括第一选择元件层和耦接到第一选择元件层的第一电极；以及第二存储单元，其设置在第二线和第三线之间处在第二线和第三线的相交区域，所述第二存储单元包括第二选择元件层和耦接到第二选择元件层的第二电极，其中第一选择元件层的阈值电压大于第二选择元件层的阈值电压，并且第二电极的电阻大于第一电极的电阻。通过这样，可以改善临时存储器件1340的操作特性。结果，可以改善数据储存系统1300的操作特性和数据存储特性。
图10是基于所公开的技术实现存储电路的存储系统的配置图的示例。
参考图10，存储系统1400可以包括：具有非易失性特性作为用于存储数据的组件的存储器1410；控制存储器1410的存储器控制器1420；用于与外部设备连接的接口1430等。存储系统1400可以是卡类型，例如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型闪存(CF)卡等。
根据实施方式，用于存储数据的存储器1410可以包括一个或多个上述半导体器件。例如，存储器1410可以包括：第一线；与第一线间隔开的第二线，所述第二线沿与第一线交叉的第一方向延伸；与第二线间隔开的第三线，所述第三线沿与第二线交叉的第二方向延伸；第一存储单元，其设置在第一线和第二线之间处在第一线和第二线的相交区域，所述第一存储单元包括第一选择元件层和耦接到第一选择元件层的第一电极；以及第二存储单元，其设置在第二线和第三线之间处在第二线和第三线的相交区域，所述第二存储单元包括第二选择元件层和耦接到第二选择元件层的第二电极，其中第一选择元件层的阈值电压大于第二选择元件层的阈值电压，并且第二电极的电阻大于第一电极的电阻。通过这样，可以改善存储器1410的操作特性。结果，可以改善存储系统1400的操作特性和数据存储特性。
另外，根据本实施方式的存储器1410还可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、以及磁性随机存取存储器(MRAM)等，它们具有非易失性特征。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，处理器1421用于执行对从存储系统1400的外部通过接口1430输入的命令进行处理的操作。
接口1430用于执行存储系统1400与外部设备之间的命令和数据交换。接口1430可以与以下设备中使用的接口兼容：例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型闪存(CF)卡等，或者与在上述设备类似的设备中使用的接口兼容。接口1430可以与彼此不同类型的一个或多个接口兼容。
根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能，根据本实施方式的存储系统1400还可以包括缓冲存储器1440，缓冲存储器1440用于在接口1430与存储器1410之间有效地传输数据。例如，根据实施方式，用于临时存储数据的缓冲存储器1440可以包括一个或多个上述半导体器件。缓冲存储器1440可以包括：第一线；与第一线间隔开的第二线，所述第二线沿与第一线交叉的第一方向延伸；与第二线间隔开的第三线，所述第三线沿与第二线交叉的第二方向延伸；第一存储单元，其设置在第一线和第二线之间处在第一线和第二线的相交区域，第一存储单元包括第一选择元件层和耦接到第一选择元件层的第一电极；以及第二存储单元，其设置在第二线和第三线之间处在第二线和第三线的相交区域，第二存储单元包括第二选择元件层和耦接到第二选择元件层的第二电极，其中第一选择元件层的阈值电压大于第二选择元件层的阈值电压，第二电极的电阻大于第一电极的电阻。通过这样，可以改善缓冲存储器1440的操作特性。结果，可以改善存储系统1400的操作特性和数据存储特性。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失特性的SRAM(静态随机存取存储器)、以及DRAM(动态随机存取存储器)等，以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、以及磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而是可以包括具有易失特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、以及磁性随机存取存储器(MRAM)等。
图6至图10中基于本文公开的存储器件的电子设备或系统的以上示例中的特征可以在各种设备、系统或应用中实现。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本电脑或膝上型电脑、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信能力的手表或其他可穿戴设备。
尽管该专利文件包含许多细节，但是这些细节不应被解释为对任何发明或可要求保护的范围的限制，而是对特定于具体发明的具体实施例的特征的描述。在单独的实施例的上下文中该专利文件中描述的某些特征也可以在单个实施例中组合实现。相反，在单个实施例的上下文中描述的各种特征也可以分别在多个实施例中实现或以任何合适的子组合来实现。此外，尽管以上可以将特征描述为以某些组合起作用并且甚至最初如此宣称，但是在某些情况下，所要求保护的组合中的一个或多个特征可以从组合中去除，并且可以将所要求保护的组合用于子组合或子组合的变体。
类似地，虽然在附图中以特定顺序描绘了操作，但是这不应理解为要求以所示的特定顺序或以连续的顺序执行这样的操作，或者执行所有示出的操作以实现期望的效果。结果。此外，在该专利文件中描述的实施例中的各种系统组件的隔离不应被理解为在所有实施例中都需要这种隔离。
仅描述了一些实施方式和示例。基于该专利文件中所描述和示出的内容，可以进行其他实现、增强和变化。

Claims (16)

1.一种电子设备，包括半导体存储器，其中，所述半导体存储器包括：
第一线；
与所述第一线间隔开的第二线，所述第二线沿与所述第一线交叉的第一方向延伸；
与所述第二线间隔开的第三线，所述第三线沿与所述第二线交叉的第二方向延伸；
第一存储单元，所述第一存储单元设置在所述第一线和所述第二线之间处在所述第一线和所述第二线的相交区域，所述第一存储单元包括第一选择元件层和耦接到所述第一选择元件层的第一电极；以及
第二存储单元，所述第二存储单元设置在所述第二线和所述第三线之间处在所述第二线和所述第三线的相交区域，所述第二存储单元包括第二选择元件层和耦接到所述第二选择元件层的第二电极，
其中，所述第一选择元件层的阈值电压大于所述第二选择元件层的阈值电压，并且所述第二电极的电阻大于所述第一电极的电阻。
2.根据权利要求1所述的电子设备，其中，当第一电流从所述第一线向所述第二线流过所述第一存储单元时，第二电流从所述第三线向所述第二线流过所述第二存储单元，以及
其中，当第三电流从所述第二线向所述第一线流过所述第一存储单元时，第四电流从所述第二线向所述第三线流过所述第二存储单元。
3.根据权利要求1所述的电子设备，其中，所述第一电极是与所述第一选择元件层的第一表面接触的第一侧电极，所述第一选择元件层的第一表面面对所述第一线，以及
其中，所述第二电极是与所述第二选择元件层的第一表面接触的第二侧电极，所述第二选择元件层的第一表面面对所述第二线。
4.根据权利要求3所述的电子设备，其中，所述第一存储单元还包括第三侧电极，所述第三侧电极与所述第一选择元件层的第二表面接触，所述第一选择元件层的第二表面面对所述第二线，
其中，所述第二存储单元还包括第四侧电极，所述第四侧电极与所述第二选择元件层的第二表面接触，所述第二选择元件层的第二表面面对所述第三线，以及
其中，所述第四侧电极的电阻大于所述第三侧电极的电阻。
5.根据权利要求1所述的电子设备，其中，所述第一电极是与所述第一选择元件层的表面接触的第一侧电极，所述第一选择元件层的表面面对所述第二线，以及
其中，所述第二电极是与所述第二选择元件层的表面接触的第二侧电极，所述第二选择元件层的表面面对所述第三线。
6.根据权利要求1所述的电子设备，其中，所述第一电极包括第一材料，所述第一材料与所述第二电极的第二材料不同。
7.根据权利要求6所述的电子设备，其中，所述第一电极和所述第二电极中的每一个包括选自碳、TiAlN、TiSiN、TaN、Ta、WN、TiN、Ti、W、Al和Cu中的一种或多种材料。
8.根据权利要求1所述的电子设备，其中，所述第一电极包括第一材料，并且所述第二电极包括第二材料，所述第一材料和所述第二材料包括共同的元素，所述第一材料中的所述元素的含量与所述第二材料中的所述元素的含量不同。
9.根据权利要求1所述的电子设备，其中，所述第一电极的晶粒尺寸大于所述第二电极的晶粒尺寸。
10.根据权利要求1所述的电子设备，其中，所述第一电极和所述第二电极包括碳，所述第二电极的sp3/sp2比率大于所述第一电极的sp3/sp2比率。
11.根据权利要求1所述的电子设备，其中，所述第二电极的宽度小于所述第一电极的宽度。
12.根据权利要求1所述的电子设备，还包括微处理器，所述微处理器包括：
控制部，所述控制部被配置成：从所述微处理器的外部接收包括命令的信号，以及执行所述命令的提取、解码或控制所述微处理器的信号的输入或输出；
运算部，所述运算部被配置成基于所述控制部解码所述命令的结果来执行运算；以及
存储部，所述存储部被配置成存储：用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或被执行所述运算的数据的地址，
其中，所述半导体存储器是所述微处理器中的所述存储部的部分。
13.根据权利要求1所述的电子设备，还包括处理器，所述处理器包括：
内核单元，所述内核单元被配置成：基于从所述处理器的外部输入的命令，通过使用数据来执行与所述命令相对应的运算；
高速缓存单元，所述高速缓存单元被配置成存储：用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或被执行所述运算的数据的地址；以及
总线接口，所述总线接口连接在所述内核单元和所述高速缓存单元之间，并被配置成在所述内核单元与所述高速缓存单元之间传输数据；
其中所述半导体存储器是所述处理器中的所述高速缓存单元的部分。
14.根据权利要求1所述的电子设备，还包括处理系统，所述处理系统包括：
处理器，所述处理器被配置成：解码由所述处理器接收的命令，以及基于解码所述命令的结果来控制对信息的操作；
辅助存储器件，所述辅助存储器件被配置成存储用于对所述命令进行解码的程序和所述信息；
主存储器件，所述主存储器件被配置成从所述辅助存储器件调用并存储所述程序和所述信息，使得所述处理器在运行所述程序时使用所述程序和所述信息来执行所述操作；以及
接口设备，所述接口设备被配置成执行所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与所述外部之间的通信，
其中，所述半导体存储器是所述处理系统中的所述辅助存储器件的部分或所述主存储器件的部分。
15.根据权利要求1所述的电子设备，还包括数据储存系统，所述数据储存系统包括：
储存设备，所述储存设备被配置成存储数据并且不管电源如何都保存所存储的数据；
控制器，所述控制器被配置成根据从外部输入的命令来控制向所述储存设备的数据输入和从所述储存设备的数据输出；
临时储存设备，所述临时储存设备被配置成临时存储在所述储存设备与所述外部之间交换的数据；以及
接口，所述接口被配置成在所述储存设备、所述控制器和所述临时储存设备中的至少一个与所述外部之间进行通信，
其中，所述半导体存储器是所述数据储存系统中的所述储存设备的部分或临时储存设备的部分。
16.根据权利要求1所述的电子设备，还包括存储系统，所述存储系统包括：
存储器，所述存储器被配置成存储数据并且不管电源如何都保存所存储的数据；
存储器控制器，所述存储器控制器被配置成根据从外部输入的命令来控制向所述存储器的数据输入和从所述存储器的数据输出；
缓冲存储器，所述缓冲存储器被配置成缓冲在所述存储器与所述外部之间交换的数据；以及
接口，所述接口被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部之间进行通信，
其中，所述半导体存储器是所述存储器系统中的所述存储器的部分或所述缓冲存储器的部分。
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