JP2021190574A - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JP2021190574A
JP2021190574A JP2020094945A JP2020094945A JP2021190574A JP 2021190574 A JP2021190574 A JP 2021190574A JP 2020094945 A JP2020094945 A JP 2020094945A JP 2020094945 A JP2020094945 A JP 2020094945A JP 2021190574 A JP2021190574 A JP 2021190574A
Authority
JP
Japan
Prior art keywords
resistance layer
layer
resistance
electrode
storage device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020094945A
Other languages
English (en)
Inventor
柏如 閻
Bairu Yan
善己 鎌田
Yoshiki Kamata
和彦 山本
Kazuhiko Yamamoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020094945A priority Critical patent/JP2021190574A/ja
Priority to US17/201,356 priority patent/US20210376236A1/en
Publication of JP2021190574A publication Critical patent/JP2021190574A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of the switching material, e.g. post-treatment, doping
    • H10N70/043—Modification of the switching material, e.g. post-treatment, doping by implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides

Abstract

【課題】 消費電力を低減することが可能な記憶装置を提供する。【解決手段】 実施形態に係る記憶装置は、第１の電極１０と、第２の電極２０と、第１の電極と第２の電極との間に設けられ、第１の元素Ｅ１としてアンチモン（Ｓｂ）及びビスマス（Ｂｉ）の少なくとも一方と第２の元素Ｅ２としてテルル（Ｔｅ）とを含有し、変化可能な抵抗値を有する抵抗層３０と、を備え、抵抗層は、第１の元素と第２の元素とで形成された六方晶の結晶構造を有し且つ第３の元素Ｅ３として１４族元素を含有する第１の層を含んでいる。【選択図】図２

Description

本発明の実施形態は、記憶装置に関する。
抵抗変化型の記憶装置として、ＰＣＭ（phase change memory）装置や超格子型のｉＰＣＭ（interfacial phase change memory）装置が提案されている。
しかしながら、上述した従来の抵抗変化型の記憶装置では、消費電力が大きいといった問題があった。
国際公開第２０２０／０１２９１６号
消費電力を低減することが可能な記憶装置を提供する。
実施形態に係る記憶装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、第１の元素としてアンチモン（Ｓｂ）及びビスマス（Ｂｉ）の少なくとも一方と第２の元素としてテルル（Ｔｅ）とを含有し、変化可能な抵抗値を有する抵抗層と、を備え、前記抵抗層は、前記第１の元素と前記第２の元素とで形成された六方晶の結晶構造を有し且つ第３の元素として１４族元素を含有する第１の層を含んでいる。
第１の実施形態に係る記憶装置の構成を模式的に示した断面図である。 第１の実施形態に係る記憶装置における抵抗層の内部構造を模式的に示した図である。 第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る記憶装置における予備的な抵抗層の内部構造を模式的に示した図である。 第１の実施形態の変形例に係る記憶装置における抵抗層の構造を模式的に示した断面図である。 第２の実施形態に係る記憶装置の構成を模式的に示した断面図である。 第２の実施形態に係る記憶装置の第１の変形例の構成を模式的に示した断面図である。 第２の実施形態に係る記憶装置の第２の変形例の構成を模式的に示した断面図である。 第２の実施形態に係る記憶装置の第３の変形例の構成を模式的に示した断面図である。 第２の実施形態に係る記憶装置の第４の変形例の構成を模式的に示した断面図である。 第３の実施形態に係る記憶装置の構成を模式的に示した断面図である。 第３の実施形態に係る記憶装置の構成を模式的に示した断面図である。 第３の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る記憶装置の変形例の構成を模式的に示した断面図である。 第３の実施形態に係る記憶装置の変形例の構成を模式的に示した断面図である。 第４の実施形態に係る記憶装置の構成を模式的に示した断面図である。 第４の実施形態に係る記憶装置の第１の変形例の構成を模式的に示した断面図である。 第４の実施形態に係る記憶装置の第２の変形例の構成を模式的に示した断面図である。 第１〜第４の実施形態で説明した記憶素子を含むメモリセルアレイ部の構成を模式的に示した鳥観図である。 図１９に示したメモリセルアレイ部を含む不揮発性メモリの全体的な構成を示したブロック図である。
以下、図面を参照して実施形態を説明する。
（実施形態１）
図１は、第１の実施形態に係る記憶装置の構成を模式的に示した断面図である。具体的には、抵抗変化型の不揮発性記憶素子の構成を模式的に示した断面図である。図１に示したような構成を有する複数の記憶素子が半導体基板上に集積化されている。
記憶素子１００は、半導体基板（図示せず）及びトランジスタ（図示せず）等を含む下部構造上に設けられており、下部電極（第１の電極及び第２の電極の一方）１０と、上部電極（第１の電極及び第２の電極の他方）２０と、下部電極１０と上部電極２０との間に設けられ且つ変化可能な抵抗値を有する抵抗層３０とを含んでいる。これらの下部電極１０、上部電極２０及び抵抗層３０は、半導体基板に垂直な方向に積層されている。
下部電極１０及び上部電極２０は、タングステン（Ｗ）等の金属によって形成されている。下部電極１０の上面は抵抗層３０の下面に接し、上部電極２０の下面は抵抗層３０の上面に接している。
抵抗層３０は、第１の元素としてアンチモン（Ｓｂ）及びビスマス（Ｂｉ）の少なくとも一方と、第２の元素としてテルル（Ｔｅ）とを含有している。すなわち、抵抗層３０は第１の元素として、Ｓｂのみを含有していてもよく、Ｂｉのみを含有していてもよく、Ｓｂ及びＢｉの両方を含有していてもよい。本実施形態では、抵抗層３０は、第１の元素としてＳｂのみを含有している。
また、抵抗層３０は、第１の元素と第２の元素とで形成された六方晶の結晶構造を有している。抵抗層３０の六方晶の結晶構造のｃ軸は、下部電極１０、上部電極２０及び抵抗層３０が積層された方向（Ｚ方向）に配向している。言い換えると、抵抗層３０の六方晶の結晶構造のｃ軸は、下部電極１０と上部電極２０との間で電流が流れる方向に配向している。
抵抗層３０は、第１の元素及び第２の元素に加えてさらに、第３の元素として１４族元素を含有している。抵抗層３０に含有されている第３の元素の濃度は、１×１０18／ｃｍ-3から１×１０21／ｃｍ-3の範囲であることが好ましい。具体的には、抵抗層３０は、１４族元素として、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）或いは鉛（Ｐｂ）を含有している。本実施形態では、抵抗層３０は、１４族元素としてＧｅを含有している。
図２は、抵抗層（第１の層）３０の内部構造を模式的に示した図である。
抵抗層３０は、第１の元素Ｅ１（本実施形態では、Ｓｂ）と第２の元素Ｅ２（本実施形態では、Ｔｅ）とで形成された合金層である。特に、第１の元素Ｅ１と第２の元素Ｅ２との比率Ｅ１：Ｅ２が２：３である合金層（本実施形態では、Ｓｂ2Ｔｅ3 層）は、安定した構造を持つことが知られている。具体的には、図２に示すように、Ｚ方向（抵抗層３０の厚さ方向、下部電極１０、上部電極２０及び抵抗層３０が積層された方向）に、Ｅ２−Ｅ１−Ｅ２−Ｅ１−Ｅ２の順に配列された５原子層によって単位構造ＵＴが構成され、複数の単位構造ＵＴがＺ方向に積層されて抵抗層３０が構成されている。単位構造ＵＴを構成するＳｂ2Ｔｅ3 層は、単位構造ＵＴ内のＳｂ原子とＴｅ原子とが共有結合によって強く結合し、Ｚ方向にｃ軸が配向した六方晶の結晶構造を有している。
積層方向（Ｚ方向）で隣り合った単位構造ＵＴ間にはギャップＧＰが設けられている。このギャップＧＰは、ｖｄＷ（van del Waals）ギャップである。
上述した単位構造ＵＴ中及びギャップＧＰ中に、第３の元素Ｅ３として１４族元素（本実施形態では、Ｇｅ）が分布している。単位構造ＵＴ中には、第１の元素Ｅ１（Ｓｂ）の点欠陥の位置に第３の元素Ｅ３（Ｇｅ）が分布しており、ギャップＧＰ中には、六方晶の結晶構造を構成しない第３の元素Ｅ３（Ｇｅ）が分布している。
抵抗層３０の抵抗値は、抵抗層３０内の第３の元素Ｅ３の分布に応じて変化する。具体的には、単位構造ＵＴとギャップＧＰとの間で第３の元素Ｅ３が移動することで、単位構造ＵＴ内の第３の元素Ｅ３の分布及びギャップＧＰ内の第３の元素Ｅ３が変化し、抵抗層３０の抵抗値が変化する。下部電極１０と上部電極２０との間に印加される書き込み信号（電圧信号或いは電流信号）に応じて抵抗層３０内の第３の元素Ｅ３の分布は変化する。より具体的には、書き込み信号の大きさ（絶対値）や書き込み信号の立ち下がり速度や信号の波形形状に応じて、抵抗層３０内の第３の元素Ｅ３の分布が変化し、抵抗層３０の抵抗値が変化する。抵抗層３０内の第３の元素Ｅ３の分布が変化しても、抵抗層３０の六方晶の結晶構造は維持されている。書き込み信号の印加が終了した後は、抵抗層３０内の第３の元素Ｅ３の分布は維持され、抵抗層３０の抵抗値は維持される。
このように、本実施形態の記憶素子１００では、下部電極１０と上部電極２０との間に印加される書き込み信号に応じて抵抗層３０内の第３の元素の分布を変化させることで、抵抗層３０の抵抗値を変化させることができる。したがって、抵抗層３０抵抗状態（抵抗値）に応じて２値データ或いは多値データを不揮発に記憶することが可能である。
次に、本実施形態に係る記憶装置の製造方法（記憶素子１００の製造方法）について、図３Ａ及び図３Ｂの断面図を参照して説明する。
まず、図３Ａに示すように、下部電極１０と、上部電極２０と、抵抗層３０を得るための予備的な抵抗層３０ａとを形成する。
予備的な抵抗層３０ａの形成方法は、以下の通りである。まず、厚さ１〜１０ｎｍ程度のＳｂ2Ｔｅ3 層を室温でスパッタリングによって形成する。続いて、スパッタリング装置内の温度を真空中（１０-6〜１０-4Ｐａ）で１５０〜２５０℃程度まで昇温した後、厚さ１〜５０ｎｍ程度の追加のＳｂ2Ｔｅ3 層を形成する。これにより、予備的な抵抗層３０ａとして、六方晶の結晶構造を有するｃ軸配向したＳｂ2Ｔｅ3 層が得られる。
図４は、予備的な抵抗層３０ａの内部構造を模式的に示した図である。予備的な抵抗層３０ａの構造は、図２に示した抵抗層３０の内部構造と同様に、複数の単位構造ＵＴａがＺ方向に積層された構造を有しており、積層方向（Ｚ方向）で隣り合った単位構造ＵＴａ間に、ｖｄＷ（van del Waals）ギャップＧＰａが設けられている。ただし、予備的な抵抗層３０ａには、第３の元素（１４族元素）は含有されていない。
次に、図３Ｂに示すように、予備的な抵抗層３０ａ中にイオン注入によってＧｅイオンをドーピングする。このイオン注入工程では、Ｓｂ2Ｔｅ3 層（予備的な抵抗層３０ａ）の結晶性が維持されるような（ｃ軸配向した六方晶の結晶構造が維持されるような）加速電圧及びドーズ量でＧｅのイオン注入を行うことが好ましい。具体的には、５０〜１５０ｋｅＶの範囲の加速電圧により１×１０14〜１×１０16ｃｍ-2の範囲のドーズ量でＧｅイオンをＳｂ2Ｔｅ3 層（予備的な抵抗層３０ａ）中に注入する。このような条件でＧｅイオンをＳｂ2Ｔｅ3 層中に注入すれば、結晶性が適切に維持されることが確認されている。１×１０14〜１×１０16ｃｍ-2の範囲のＧｅのドーズ量は、Ｓｂ2Ｔｅ3 層中の１０20ｃｍ-3程度の点欠陥（vacancy）を埋める量に対応する。
その後、１５０〜４００℃程度（より望ましくは、１８０〜２６０℃）の温度で熱処理を行うことで、Ｓｂ2Ｔｅ3 層の結晶性を回復させることができる。このようにして、図２に示したような内部構造有する図１の抵抗層３０が得られる。
なお、上述した製造方法では、イオン注入によって予備的な抵抗層３０ａ中に第３の元素を導入するようにしたが、プラズマドーピング、気相ドーピング或いは固相拡散等によって予備的な抵抗層３０ａ中に第３の元素を導入するようにしてもよい。これらの方法を用いた場合にも、イオン注入の場合と同様に、予備的な抵抗層３０ａの結晶性が維持された状態（ｃ軸配向した六方晶の結晶構造が維持された状態）で予備的な抵抗層３０ａ中に第３の元素を導入することが可能である。
以上のように、本実施形態では、抵抗層３０が第１の元素と第２の元素とで形成された六方晶の結晶構造を有し、抵抗層３０が第３の元素として１４族元素を含有している。このような構成により、本実施形態では、下部電極１０と上部電極２０との間に印加される書き込み信号に応じて抵抗層３０内の第３の元素の分布を変化させることができ、第３の元素の分布に応じて抵抗層３０の抵抗値を変化させることが可能である。これにより、本実施形態では、低消費電力で且つ高速動作を行うことが可能な抵抗変化型の記憶素子を得ることができる。
また、本実施形態では、予備的な抵抗層３０ａ中に第３の元素をドーピングすることによって抵抗層３０が形成される。すなわち、抵抗層３０は、第１及び第２の元素で形成された六方晶の結晶構造を有するベース構造中に第３の元素が添加されたものであり、比較的単純な構造を有している。そのため、本実施形態では、簡略な製造工程を用いて単純な構造を有する抵抗変化型の記憶素子を得ることができる。
以下、上述した事項について説明を加える。
抵抗変化型の不揮発性記憶素子として、ＰＣＭ（phase change memory）素子及びｉＰＣＭ（interfacial phase change memory）素子が知られている。
代表的なＰＣＭ素子としては、Ｇｅ、Ｓｂ及びＴｅの合金（ＧＳＴ合金）を用いたＰＣＭ素子が知られている。このＧＳＴ合金を用いたＰＣＭ素子では、結晶相（低抵抗状態）とアモルファス相（高抵抗状態）との間の相転移による抵抗層の抵抗変化に基づいて２値データが記憶される。しかしながら、ＰＣＭ素子では、相転移を生じさせるために抵抗層に大きな電流を流す必要があり、消費電力が大きくなる。また、ＰＣＭ素子では、相転移を生じさせるための時間が必要であり、高速動作が困難である。
本実施形態では、抵抗層３０の結晶構造が維持された状態で抵抗層３０内の第３の元素の分布を変化させることにより、抵抗層３０の抵抗値が変化する。そのため、本実施形態では、低消費電力で高速動作を行うことが可能な抵抗変化型の記憶素子を得ることができる。
代表的なｉＰＣＭ素子としては、ＧｅＴｅ結晶層とＳｂ2Ｔｅ3 結晶層とが交互に積層された超格子型の素子が知られている。このｉＰＣＭ素子では、低抵抗状態及び高抵抗状態のいずれにおいても抵抗層は結晶相であるため、低消費電力動作及び高速動作が可能である。しかしながら、ｉＰＣＭ素子では、各ＧｅＴｅ結晶層の原子層数と各Ｓｂ2Ｔｅ3 結晶層の原子層数とを制御しながら、ＧｅＴｅ結晶層とＳｂ2Ｔｅ3 結晶層とを交互に積層する必要があり、製造工程が煩雑である。
本実施形態では、六方晶の結晶構造を有する予備的な抵抗層３０ａ中に第３の元素をドーピングすることで抵抗層３０が形成される。そのため、本実施形態では、簡略な製造工程を用いて単純な構造を有する抵抗変化型の記憶素子を得ることができる。
次に、本実施形態の変形例について説明する。
図５は、本変形例における抵抗層３０の構造を模式的に示した断面図である。
本変形例の抵抗層３０は、ｉＰＣＭ型の抵抗層であり、第１の元素（例えば、Ｓｂ）及び第２の元素（例えば、Ｔｅ）で形成された第１の層Ｌ１と第２の元素（例えば、Ｔｅ）及び第３の元素（例えば、Ｇｅ）で形成された第２の層Ｌ２とが交互に積層された超格子型の結晶構造を有している。例えば、第１の層Ｌ１は、５層のＳｂ2Ｔｅ3 合金層で形成され、第２の層Ｌ２は、４層のＧｅ2Ｔｅ2 合金層で形成されている。このようなｉＰＣＭ型の抵抗変化層中に第３の元素（１４族元素、例えば、Ｇｅ）が分布している。すなわち、抵抗層３０には、第２の層Ｌ２（ＧｅＴｅ層）の結晶構造を構成しないＧｅが分布している。なお、このように第２の層Ｌ２の結晶構造を構成しない第３の元素（１４族元素、Ｇｅ等）を、便宜上、追加の第３の元素（追加の１４族元素、追加のＧｅ等）と呼ぶ場合もある。
第１の層Ｌ１の基本的な構造は、上述した実施形態で説明した抵抗層３０の構造と同様であり、第１の元素と第２の元素とで形成された六方晶の結晶構造を有し、六方晶の結晶構造のｃ軸がＺ方向（膜厚方向）に配向している。すなわち、第１の層Ｌ１は、図２に示した内部構造を有しており、単位構造ＵＴ中及びギャップ（van del Waalsギャップ）ＧＰ中に、第３の元素Ｅ３として１４族元素（本変形例では、Ｇｅ）が分布している。例えば、第１の層Ｌ１は、Ｓｂ2Ｔｅ3 層中にＧｅが分布した構造を有している。
第１の層Ｌ１が六方晶の結晶構造を有しているため、第２の層Ｌ２も六方晶の結晶構造を有しており、Ｚ方向（膜厚方向）にｃ軸配向している。また、互いに隣接する第１の層Ｌ１と第２の層Ｌ２との間にはギャップ（van del Waalsギャップ）が設けられている場合がある。また、第２の層Ｌ２内にギャップ（van del Waalsギャップ）が設けられている場合もある。
本変形例でも、基本的な動作原理は上述した実施形態の動作原理と同様であり、抵抗層３０の抵抗値は、抵抗層３０内の第３の元素の分布に応じて変化し、第３の元素の分布に応じて抵抗層３０の抵抗値が変化する。具体的には、第１の層Ｌ１中及びギャップ（van del Waalsギャップ）中の第３の元素の分布に応じて抵抗層３０の抵抗値が変化する。
本変形例の基本的な製造方法は、図３Ａ及び図３Ｂで説明した製造方法と同様である。すなわち、図３Ａの工程では、ｉＰＣＭ型の予備的な抵抗層３０ａを形成する。この予備的な抵抗層（ｉＰＣＭ型の抵抗層）３０ａ中に、図３Ｂの工程と同様の方法で第３の元素（１４族元素）をドーピングすることで、図１及び図５に示すような構造を有する抵抗層３０が得られる。
なお、ｉＰＣＭ型の予備的な抵抗層３０ａ中にドーピングされる第３の元素（１４族元素）には、第２の層Ｌ２の結晶構造を構成している第３の元素（１４族元素）と同じ１４族元素を用いてもよいし異なる１４族元素を用いてもよい。
以上のように、本変形例でも、上述した実施形態と同様に、抵抗層３０の結晶構造が維持された状態で抵抗層３０内の第３の元素の分布を変化させることにより、抵抗層３０の抵抗値が変化する。そのため、本変形例でも、低消費電力で高速動作を行うことが可能な抵抗変化型の記憶素子を得ることができる。
（実施形態２）
図６は、第２の実施形態に係る記憶装置（抵抗変化型の不揮発性記憶素子）の構成を模式的に示した断面図である。なお、本実施形態の基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
本実施形態では、予備的な抵抗層中に固相拡散によって第３の元素（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ及Ｐｂ等の１４族元素）を導入することで、抵抗層３０を形成する。
本実施形態の記憶素子１００は、下部電極１０と抵抗層３０との間に第３の元素（１４族元素、例えば、Ｇｅ）で形成された第３の元素層４０（例えば、Ｇｅ層）が設けられている。この第３の元素層４０が固相拡散源として機能する。すなわち、第３の元素層４０から第３の元素が含有されていない予備的な抵抗層に第３の元素を拡散させることで、第３の元素が含有された抵抗層３０が形成される。例えば、六方晶の結晶構造を有するＳｂ2Ｔｅ3 層中にＧｅが含有された抵抗層３０が形成される。
以上のように、本実施形態でも、抵抗層３０の基本的な結晶構造は第１の実施形態と同様であり、第１の実施形態と同様の効果を得ることが可能である。
図７は、本実施形態に係る記憶装置の第１の変形例の構成を模式的に示した断面図である。
本変形例の記憶素子１００は、上部電極２０と抵抗層３０との間に第３の元素（１４族元素）で形成された第３の元素層４０が設けられており、第３の元素層４０が固相拡散源として機能する。
本変形例でも、抵抗層３０の基本的な構造は第１の実施形態と同様であり、第１の実施形態と同様の効果を得ることが可能である。
図８は、本実施形態に係る記憶装置の第２の変形例の構成を模式的に示した断面図である。
本変形例では、下部電極１０と抵抗層３０との間に第３の元素（１４族元素）で形成された第３の元素層４０ａが設けられ、上部電極２０と抵抗層３０との間に第３の元素（１４族元素）で形成された第３の元素層４０ｂが設けられている。第３の元素層４０ａ及び４０ｂが固相拡散源として機能する。
本変形例でも、抵抗層３０の基本的な結晶構造は第１の実施形態と同様であり、第１の実施形態と同様の効果を得ることが可能である。
図９は、本実施形態に係る記憶装置の第３の変形例の構成を模式的に示した断面図である。
本変形例では、下部電極１０と抵抗層３０との間に第３の元素（１４族元素）で形成された第３の元素層４０が設けられ、さらに、抵抗層３０と第３の元素層４０の間に拡散調整層５０が設けられている。
拡散調整層５０を設けることにより、第３の元素層４０から抵抗層３０への第３の元素の拡散量を調整（抑制）することが可能である。拡散調整層５０の材料は特に限定されないが、絶縁材料を用いる場合には、抵抗層３０の抵抗値に比べて抵抗値が十分小さくなる程度に拡散調整層５０の厚さを薄くすることが好ましい。
拡散調整層５０の材料には、酸化物、窒化物、酸窒化物等を用いることが可能である。これらの酸化物、窒化物、酸窒化物等の材料には、第３の元素が含有されていてもよい。例えば、拡散調整層５０の材料には、チタン酸化物（ＴｉＯ2 ）、ジルコニウム酸化物（ＺｒＯ2 ）、ハフニウム酸化物（ＨｆＯ2 ）、アルミニウム窒化物（ＡｌＮ）、タンタル酸化物（Ｔａ2Ｏ5 ）、シリコン酸化物（ＳｉＯ2 ）、ゲルマニウム酸化物（ＧｅＯ2 ）、ゲルマニウム窒化物（Ｇｅ3Ｎ4 ）、ゲルマニウム酸窒化物（ＧｅＯＮ）、シリコン窒化物（Ｓｉ3Ｎ4 ）及びシリコン酸窒化物（ＳｉＯＮ）、等を用いることができる。
拡散調整層５０の材料に導電性材料を用いる場合には、金属或いは金属化合物を用いることが可能である。金属化合物材料には、第３の元素が含有されていてもよい。例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、ニッケルゲルマニウム（ＮｉＧｅ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ2 ）、プラチナシリサイド（ＰｔＳｉ）、チタンカーバイド（ＴｉＣ）、タンタルカーバイド（ＴａＣ）及びタングステンカーバイド（ＷＣ）、等を用いることができる。
本変形例でも、抵抗層３０の基本的な構造は第１の実施形態と同様であり、第１の実施形態と同様の効果を得ることが可能である。
なお、上部電極２０と抵抗層３０との間に第３の元素層４０が設けられ、抵抗層３０と第３の元素層４０との間に拡散調整層５０が設けられていてもよい。また、下部電極１０と抵抗層３０との間に第３の元素層４０が設けられ、抵抗層３０と第３の元素層４０との間に拡散調整層５０が設けられ、且つ、上部電極２０と抵抗層３０との間に第３の元素層４０が設けられ、抵抗層３０と第３の元素層４０の間に拡散調整層５０が設けられていてもよい。
図１０は、本実施形態に係る記憶装置の第４の変形例の構成を模式的に示した断面図である。
本変形例でも、図９に示した第３の変形例と同様に、下部電極１０と抵抗層３０との間に第３の元素（１４族元素）で形成された第３の元素層４０が設けられ、さらに、抵抗層３０と第３の元素層４０との間に拡散調整層５０が設けられている。ただし、本変形例では、第３の変形例のように拡散調整層５０が連続的に形成されておらず、断続的に形成されている。このような構成であっても、第３の元素の拡散調整効果（拡散抑制効果）を得ることが可能である。
なお、上部電極２０と抵抗層３０との間に第３の元素層４０が設けられ、抵抗層３０と第３の元素層４０との間に拡散調整層５０が断続的に設けられていてもよい。また、下部電極１０と抵抗層３０との間に第３の元素層４０が設けられ、抵抗層３０と第３の元素層４０の間に拡散調整層５０が断続的に設けられ、且つ、上部電極２０と抵抗層３０との間に第３の元素層４０が設けられ、抵抗層３０と第３の元素層４０との間に拡散調整層５０が断続的に設けられていてもよい。
なお、本実施形態でも、第１の実施形態の変形例と同様に、抵抗層３０としてｉＰＣＭ型の抵抗層を用いてもよい。
（実施形態３）
図１１及び図１２は、第３の実施形態に係る記憶装置（抵抗変化型の不揮発性記憶素子）の構成を模式的に示した断面図である。図１１はＺ方向に平行な断面図であり、図１２はＺ方向に対して垂直なＸＹ平面に平行な断面図である。なお、第１及び第２の実施形態ですでに説明した事項の説明は省略する。
本実施形態では、抵抗層３０が第１の抵抗層部分３１及び第２の抵抗層部分３２を含んでいる。第１の抵抗層部分３１と第２の抵抗層部分３２とは、Ｚ方向に垂直な方向で互いに隣接している。図１１及び図１２に示した例では、第２の抵抗層部分３２が第１の抵抗層部分３１を囲んでいる。
抵抗層３０は、第１の元素としてアンチモン（Ｓｂ）及びビスマス（Ｂｉ）の少なくとも一方と第２の元素としてテルル（Ｔｅ）とを含有している。すなわち、抵抗層３０の第１の抵抗層部分３１及び第２の抵抗層部分３２はいずれも、第１の元素及び第２の元素を含有している。また、第２の抵抗層部分３２は、第１の抵抗層部分３１に含有されていない非含有元素として窒素（Ｎ）を含有している。
第２の抵抗層部分３２は第１の抵抗層部分３１よりも高い抵抗率を有しており、下部電極１０と上部電極２０との間の抵抗は、第２の抵抗層部分３２の方が第１の抵抗層部分３１よりも高い。また、第１の抵抗層部分３１の抵抗値は変化可能であり、第２の抵抗層部分３２の抵抗値は変化しない。したがって、本実施形態では、第１の抵抗層部分３１が実質的な抵抗変化層として機能する。
以下、本実施形態のいくつかの構成例について説明する。いずれの構成例も、上述したような基本的な構成を有している。
（第１の構成例）
第１の構成例では、抵抗層３０は、上述した第１の元素及び第２の元素に加えて、第３の元素として１４族元素（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ及Ｐｂ等の１４族元素）をさらに含有している。例えば、抵抗層３０は、第３の元素としてＧｅを含有している。
抵抗層３０の第１の抵抗層部分３１は、第１の実施形態で示した抵抗層３０と同じ構造を有している。すなわち、第１の抵抗層部分３１は、第１の元素と第２の元素とで形成された六方晶の結晶構造を有しており、六方晶の結晶構造のｃ軸はＺ方向（膜厚方向）に配向している。第１の抵抗層部分３１の内部構造は、第１の実施形態の図２で説明した抵抗層３０の内部構造と同じである。すなわち、第１の抵抗層部分３１は、図２に示したように、単位構造ＵＴ中及びギャップＧＰ中に、第３の元素Ｅ３として１４族元素が分布した内部構造を有している。また、第１の抵抗層部分３１に含有されている第３の元素の濃度も、第１の実施形態で説明した抵抗層３０と同様である。
抵抗層３０の第２の抵抗層部分３２は、上述した第１、第２及び第３の元素に加えて、第１の抵抗層部分３１に含有されていない非含有元素（第１、第２及び第３の元素とは異なる元素）として窒素（Ｎ）を含有しており、第１の抵抗層部分３１に比べて相対的に高い抵抗値を有している。
上述したように、本構成例では、抵抗層３０の第１の抵抗層部分３１が、第１の実施形態で説明した抵抗層３０と同じ構造を有している。したがって、本構成例では、第１の抵抗層部分３１で、第１の実施形態で説明した抵抗層３０の動作と同様の動作が行われる。すなわち、下部電極１０と上部電極２０との間に印加される書き込み信号（電圧信号或いは電流信号）に応じて第１の抵抗層部分３１内の第３の元素の分布が変化し、第３の元素の分布に応じて第１の抵抗層部分３１の抵抗値が変化する。また、第２の抵抗層部分３２の抵抗値は高く且つ第２の抵抗層部分３２の抵抗値は変化しない。したがって、本構成例では、第１の抵抗層部分３１が抵抗変化層として実質的に機能し、第１の抵抗層部分３１の抵抗状態（抵抗値）に応じて２値データ或いは多値データを不揮発に記憶することが可能である。
次に、本構成例に係る記憶装置の製造方法（記憶素子１００の製造方法）について、図１３Ａ及び図１３Ｂの断面図を参照して説明する。
まず、図１３Ａに示すように、下部電極１０、上部電極２０及び抵抗層３０を得るための予備的な抵抗層３０ａを形成する。予備的な抵抗層３０ａの内部構造は第１の実施形態の図２で説明した構造と同様であり、予備的な抵抗層３０ａとして、六方晶の結晶構造を有するｃ軸配向したＳｂ2Ｔｅ3 層中にＧｅが分布した構造を有する層が形成される。
次に、図１３Ｂに示すように、予備的な抵抗層３０ａ中にイオン注入によってＮイオンをドーピングする。本構成例では、予備的な抵抗層３０ａの外側部分（第２の抵抗層部分３２に対応する部分）３２ａにのみＮイオンが注入され、内側部分（第１の抵抗層部分３１に対応する部分）３１ａにはＮイオンが注入されないようにする。例えば、半導体基板を回転させながら予備的な抵抗層３０ａに対して斜め上方から適切な加速電圧でＮイオンの注入を行う。このようにしてイオン注入を行うことにより、予備的な抵抗層３０ａの外側部分３２ａの結晶性が崩れ、Ｓｂ2Ｔｅ3 層が窒化される。その結果、外側部分３２ａは高抵抗化（或いは、絶縁化）される。
上述したような方法により、図１１及び図１２に示すような構造を有する抵抗層３０が得られる。
以上のように、本構成例では、抵抗層３０の第１の抵抗層部分３１の基本的な構造は第１の実施形態の抵抗層３０と同様であり、第１の実施形態と同様の効果を得ることが可能である。
また、本構成例では、抵抗層３０が、相対的に抵抗が低く且つ実質的に抵抗変化層として機能する第１の抵抗層部分３１と、相対的に抵抗が高く且つ抵抗変化層として実質的に機能しない第２の抵抗層部分３２とを含んでいる。そのため、抵抗変化層として電流が流れる領域の面積を低減することが可能であり、消費電力を効果的に低減することが可能である。
なお、上述した製造方法では、イオン注入によって予備的な抵抗層３０ａ中に第３の元素を導入するようにしたが、プラズマドーピング或いは気相ドーピング等によって予備的な抵抗層３０ａ中に第３の元素を導入するようにしてもよい。
（第２の構成例）
第２の構成例でも、抵抗層３０は、上述した第１の元素及び第２の元素に加えて、第３の元素として１４族元素（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ及Ｐｂ等の１４族元素）をさらに含有している。例えば、抵抗層３０は、第３の元素としてＧｅを含有している。
本構成例では、抵抗層３０の第１の抵抗層部分３１として、第１の実施形態の変形例で説明したｉＰＣＭ型の抵抗変化層を用いている。すなわち、本構成例の第１の抵抗層部分３１は、図５に示したように、第１の元素及び第２の元素で形成された第１の層Ｌ１と第２の元素及び第３の元素で形成された第２の層Ｌ２とが交互に積層された超格子型の結晶構造を有している。例えば、第１の層Ｌ１は４層のＳｂ2Ｔｅ3 で形成され、第２の層Ｌ２は２層のＧｅＴｅで形成されている。このようなｉＰＣＭ型の抵抗変化層中に第３の元素（１４族元素、例えば、Ｇｅ）が分布している。すなわち、第１の抵抗層部分３１には、第２の層（ＧｅＴｅ層）の結晶構造を構成しないＧｅ（追加の１４族元素、追加のＧｅ）が分布している。
抵抗層３０の第２の抵抗層部分３２は、上述した第１、第２及び第３の元素に加えて、第１の抵抗層部分３１に含有されていない非含有元素（第１、第２及び第３の元素とは異なる元素）として窒素（Ｎ）を含有しており、第１の抵抗層部分３１に比べて相対的に高い抵抗値を有している。
上述したように、本構成例でも、第１の構成例と同様に、第１の抵抗層部分３１が抵抗変化層として実質的に機能し、第１の抵抗層部分３１の抵抗状態（抵抗値）に応じてデータを不揮発に記憶することが可能である。
なお、本構成例の基本的な製造方法は、図１３Ａ及び図１３Ｂで説明した第１の構成例と同様である。すなわち、図１３Ａの工程では、上述したｉＰＣＭ型の第１の抵抗層部分３１と同様の構造を有する予備的な抵抗層３０ａを形成する。この予備的な抵抗層３０ａ中に、図１３Ｂの工程と同様の方法で窒素（Ｎ）のイオン注入を行うことで、予備的な抵抗層３０ａの外側部分３２ａが高抵抗化（或いは、絶縁化）される。その結果、図１１及び図１２に示すような構造を有する抵抗層３０が得られる。
以上のように、本構成例も基本的な構造及び基本的な動作は、上述した第１の構成例と同様である。すなわち、本構成例は、第１の抵抗層部分３１の構造以外は、第１の構成例と同様の構造を有している。したがって、本構成例でも、第１の構成例と同様の効果を得ることができる。
なお、抵抗層３０の第１の抵抗層部分３１には、通常のｉＰＣＭ型の抵抗層を用いてもよい。すなわち、第１の抵抗層部分３１には、追加の第３の元素（追加の１４族元素、追加のＧｅ）が分布していないｉＰＣＭ型の抵抗層を用いてもよい。
（第３の構成例）
第３の構成例では、抵抗層３０の第１の抵抗層部分３１は、上述した第１の元素及び第２の元素を含有し、第３の元素は含有していない。第１の抵抗層部分３１は、第１の実施形態の図４で示した予備的な抵抗層３０ａと同じ構造を有している。すなわち、第１の抵抗層部分３１は、第１の元素と第２の元素とで形成された六方晶の結晶構造を有し、六方晶の結晶構造のｃ軸はＺ方向に配向している。具体的には、第１の抵抗層部分３１は、六方晶の結晶構造を有するＳｂ2Ｔｅ3 層で形成されている。
抵抗層３０の第２の抵抗層部分３２は、上述した第１及び第２の元素に加えて、第１の抵抗層部分３１に含有されていない非含有元素（第１及び第２の元素とは異なる元素）として窒素（Ｎ）を含有しており、第１の抵抗層部分３１に比べて相対的に高い抵抗値を有している。
本構成例では、第１の抵抗層部分３１が結晶相とアモルファス相との間で相転移することで第１の抵抗層部分３１の抵抗値が変化する。具体的には、第１の抵抗層部分３１が結晶相であるときには第１の抵抗層部分３１は低抵抗状態であり、第１の抵抗層部分３１がアモルファス相であるときには第１の抵抗層部分３１は高抵抗状態である。下部電極１０と上部電極２０との間に電圧を印加すると、第２の抵抗層部分３２に比べて相対的に抵抗の低い第１の抵抗層部分３１に相対的に多くの電流が流れ、書き込み信号に応じて第１の抵抗層部分３１が結晶状態或いはアモルファス状態となる。
上述したように、本構成例でも、下部電極１０と上部電極２０との間に印加される書き込み信号（電圧信号或いは電流信号）に応じて第１の抵抗層部分３１の抵抗値が変化し、第１の抵抗層部分３１が抵抗変化層として実質的に機能する。したがって、第１及び第２の構成例と同様に、第１の抵抗層部分３１の抵抗状態（抵抗値）に応じてデータを不揮発に記憶することが可能である。
なお、本構成例の基本的な製造方法は、図１３Ａ及び図１３Ｂで説明した第１の構成例の方法と同様である。すなわち、図１３Ａの工程では、図４に示したような予備的な抵抗層３０ａと同様の構造を有する予備的な抵抗層３０ａを形成する。この予備的な抵抗層３０ａ中に、図１３Ｂの工程と同様の方法で窒素（Ｎ）のイオン注入を行うことで、予備的な抵抗層３０ａの外側部分３２ａが高抵抗化（或いは、絶縁化）される。その結果、図１１及び図１２に示すような構造を有する抵抗層３０が得られる。
図１４及び図１５は、本実施形態に係る記憶装置の変形例の構成を模式的に示した断面図である。図１４はＺ方向に平行な断面図であり、図１５はＺ方向に対して垂直なＸＹ平面に平行な断面図である。
本変形例でも、第１の抵抗層部分３１と第２の抵抗層部分３２とは、Ｚ方向に垂直な方向で互いに隣接している。ただし、本変形例では、第１の抵抗層部分３１が第２の抵抗層部分３２を囲んでいる。第１の抵抗層部分３１及び第２の抵抗層部分３２の基本的な結晶構造は、上述した第１、第２及び第３の構成で示した構造と同様である。例えば、窒素のイオン注入の加速電圧を適切に調整することで、図１４及び図１５に示したような構造を得ることが可能である。
本変形例でも、上述した実施形態と同様に、抵抗層３０が、相対的に抵抗が低く且つ実質的に抵抗変化層として機能する第１の抵抗層部分３１と、相対的に抵抗が高く且つ抵抗変化層として実質的に機能しない第２の抵抗層部分３２とを含んでいる。そのため、抵抗変化層として電流が流れる領域の面積を低減することができ、消費電力を効果的に低減することが可能である。
（実施形態４）
図１６は、第４の実施形態に係る記憶装置（抵抗変化型の不揮発性記憶素子）の構成を模式的に示した断面図である。なお、第１〜第３の実施形態ですでに説明した事項の説明は省略する。
抵抗層３０は、第１の元素としてアンチモン（Ｓｂ）及びビスマス（Ｂｉ）の少なくとも一方と第２の元素としてテルル（Ｔｅ）とを含有し、さらにＺ方向で濃度が変化している第３の元素として１４族元素又は１６族元素を含有している。
図１６に示した例では、抵抗層３０は、第３の元素の濃度が相対的に高い高濃度層３３が上部電極２０側に位置し、第３の元素の濃度が相対的に低い低濃度層３４が下部電極１０側に位置している。低濃度層３４には、第３の元素が実質的に含有されていなくてもよい。
抵抗層３０は、第１の元素と第２の元素とで形成された六方晶の結晶構造を有する第１の層を含んだ第１の抵抗状態を呈することが可能である。
具体的には、上記第１の抵抗状態には、第１の実施形態の図２で示したような結晶構造を有する第１の場合（１４族元素が含有されている場合）、第１の実施形態の図４で示したような結晶構造を有する第２の場合（１４族元素が含有されていない場合）、第１の実施形態の図５で示したようなｉＰＣＭ型の結晶構造を有し且つ追加の１４族元素が含有されている第３の場合、及び第１の実施形態の図５で示したようなｉＰＣＭ型の結晶構造を有し且つ追加の１４族元素が含有されていない第４の場合が含まれる。
抵抗層３０は、上述した第１の抵抗状態（結晶状態）と第２の抵抗状態（アモルファス状態）との間で相転移可能である。したがって、抵抗層３０の抵抗値は、抵抗層３０の状態（第１の抵抗状態、第２の抵抗状態）に応じて変化する。
まず、Ｚ方向で濃度が変化している第３の元素として１４族元素が抵抗層３０に含有されている場合について説明する。
Ｚ方向で濃度が変化している第３の元素として１４族元素が抵抗層３０に含有されている場合、第３の元素の濃度が低い場合の方が第３の元素の濃度が高い場合よりも融点が高くなる。そのため、抵抗層３０が結晶相からアモルファス相に相転移するときに、高濃度層３３の全体がアモルファス状態に変化しても、低濃度層３４の一部はアモルファス状態に変化せずに結晶状態を維持することが可能である。したがって、抵抗層３０がアモルファス状態からに結晶状態（上述した第１の抵抗状態）に相転移するときに、低濃度層３４の結晶状態が維持されている部分から結晶化が開始され、アモルファス状態から結晶状態（上述した第１の抵抗状態）へ変化しやすくなる。
次に、Ｚ方向で濃度が変化している第３の元素として１６族元素が抵抗層３０に含有されている場合について説明する。
Ｚ方向で濃度が変化している第３の元素として１６族元素が抵抗層３０に含有されている場合、第３の元素の濃度が高い場合の方が第３の元素の濃度が低い場合よりも融点が高くなる。そのため、抵抗層３０が結晶相からアモルファス相に相転移するときに、低濃度層３４の全体がアモルファス状態に変化しても、高濃度層３３の一部はアモルファス状態に変化せずに結晶状態を維持することが可能である。したがって、抵抗層３０がアモルファス状態からに結晶状態（上述した第１の抵抗状態）に相転移するときに、高濃度層３４の結晶状態が維持されている部分から結晶化が開始され、アモルファス状態から結晶状態（上述した第１の抵抗状態）へ変化しやすくなる。
以上のように、本実施形態では、抵抗層３０内の第３の元素の濃度をＺ方向で変化させることで、アモルファス状態から結晶状態へ容易に変化させることができ、消費電力を効果的に低減することが可能である。
図１７は、本実施形態の第１の変形例の構成を模式的に示した断面図である。
本変形例でも、上述した実施形態と同様に、第３の元素（１４族元素又は１６族元素）の濃度がＺ方向で変化している。ただし、本変形例では、高濃度層３３が下部電極１０側に位置し、低濃度層３４が上部電極２０側に位置している。その他の基本的な構成及び基本的な動作は上述した実施形態と同様であり、上述した実施形態と同様の効果を得ることができる。
図１８は、本実施形態の第２の変形例の構成を模式的に示した断面図である。
本変形例でも、上述した実施形態と同様に、第３の元素（１４族元素又は１６族元素）の濃度がＺ方向で変化している。ただし、本変形例では、高濃度層３３が２つの低濃度層３４の間に位置している。その他の基本的な構成及び基本的な動作は上述した実施形態と同様であり、上述した実施形態と同様の効果を得ることができる。また、加速電圧を変えて２回以上のイオン注入を行うことで、低濃度層３４が２つの高濃度層３３の間に位置するようにしてもよい。
なお、上述した実施形態、第１の変形例及び第２の変形例では、抵抗層３０が結晶状態とアモルファス状態との間で相転移することで抵抗層３０の抵抗値が変化する場合について説明したが、抵抗層３０が結晶状態（上述した第１の抵抗状態）を維持したまま、抵抗層３０の抵抗値が変化する場合もある。
具体的には、Ｚ方向で濃度が変化している第３の元素として１４族元素が抵抗層３０に含有されている場合、濃度が高い部分では第３の元素の移動量（図２に示した単位構造ＵＴとギャップＧＰとの間の移動量）が多いため、大きな抵抗変化を得ることができる。その結果、第３の元素の濃度が高い部分を効果的に抵抗変化層として機能させることが可能である。
また、上述した１６族元素としては、硫黄（Ｓ）、セレン（Ｓｅ）及びテルル（Ｔｅ）等のカルコゲン元素を用いることが望ましい。酸素（Ｏ）は、Ｓｂ及びＢｉだけではなくＴｅとも結合しやすい。そのため、酸素を用いた場合には、メモリ動作を繰り返すことで抵抗層３０の形状が変形し、エンデュランス（endurance）特性が劣化してしまう。
（適用例）
以下、上述した第１〜第４の実施形態で説明した記憶装置（抵抗変化型の不揮発性記憶素子）の適用例について説明する。
図１９は、第１〜第４の実施形態で説明した記憶素子１００を含むメモリセルアレイ部の構成を模式的に示した鳥観図である。
図１９に示したメモリセルアレイ部５００は、複数の第１配線４１０と複数の第２配線４２０との間に複数のメモリセル３００が設けられた構成を有している。
各第１配線４１０はＸ方向に延伸し、各第２配線４２０はＹ方向に延伸している。第１配線４１０と第２配線４２０とは互いに交差している。具体的には、第１配線４１０と第２配線４２０とは互いに直交している。第１配線４１０及び第２配線４２０の一方はワード線に対応し、第１配線４１０及び第２配線４２０の他方はビット線に対応する。
各メモリセル３００は、対応する第１配線４１０と対応する第２配線４２０との間に接続されており、記憶素子１００と、記憶素子１００に対して直列に接続された選択素子２００とを含んでいる。具体的には、各メモリセル３００は、記憶素子１００と選択素子２００とが、Ｚ方向に積層された構造を有している。なお、図１９に示した例では、記憶素子１００上に選択素子２００が積層された構成であるが、逆に、選択素子２００上に記憶素子１００が積層された構成であってもよい。
記憶素子１００は、上述した第１〜第４の実施形態で説明した記憶素子１００に対応するものであり、抵抗変化型の不揮発性記憶素子である。
選択素子２００は、選択素子２００に対して直列に接続された記憶素子１００を選択するものである。図１９に示した例では、選択素子２００として、非線形な電流−電圧特性を有する２端子選択素子を用いている。具体的には、選択素子２００には、ダイオード或いはカルコゲン元素を含んだ２端子スイッチ素子を用いることができる。
図２０は、上述したメモリセルアレイ部５００を含む不揮発性メモリの全体的な構成を示したブロック図である。
図２０に示した不揮発性メモリは、メモリセルアレイ部５００と、電圧印加回路６１０と、電圧印加回路６２０と、制御回路６３０とを含んでいる。メモリセルアレイ部５００は、図１９のメモリセルアレイ部５００に対応するものであり、図１９に示した複数のメモリセル３００が配置されている。電圧印加回路６１０は、図１９に示した第１配線４１０に電圧を印加するものである。電圧印加回路６２０は、図１９に示した第２配線４２０に電圧を印加するものである。制御回路６３０は、電圧印加回路６１０及び電圧印加回路６２０を制御するものである。
第１〜第４の実施形態で説明した記憶素子１００を図１９に示したメモリセルアレイ部及び図２０に示した不揮発性メモリに適用することで、低消費電力で且つ高速動作を行うこと可能な不揮発性メモリを得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…下部電極 ２０…上部電極
３０…抵抗層 ３０ａ…予備的な抵抗層
３１…第１の抵抗層部分 ３２…第２の抵抗層部分
３３…高濃度層 ３４…低濃度層
４０…第３の元素層 ５０…拡散調整層
１００…記憶素子

Claims (19)

  1. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられ、第１の元素としてアンチモン（Ｓｂ）及びビスマス（Ｂｉ）の少なくとも一方と第２の元素としてテルル（Ｔｅ）とを含有し、変化可能な抵抗値を有する抵抗層と、
    を備え、
    前記抵抗層は、前記第１の元素と前記第２の元素とで形成された六方晶の結晶構造を有し且つ第３の元素として１４族元素を含有する第１の層を含んでいる
    記憶装置。
  2. 前記第１の層の六方晶の結晶構造のｃ軸は、前記第１の電極、前記第２の電極及び前記抵抗層が積層された第１の方向に配向している
    請求項１に記載の記憶装置。
  3. 前記第１の層は、それぞれが前記第１の元素と前記第２の元素とで形成された複数の単位構造を含み、且つ前記第１の電極、前記第２の電極及び前記抵抗層が積層された第１の方向で隣り合った前記単位構造間にギャップが設けられた構造を有しており、
    前記第１の元素をＥ１と表し且つ前記第２の元素をＥ２と表して、前記単位構造のそれぞれは、前記第１の方向にＥ２−Ｅ１−Ｅ２−Ｅ１−Ｅ２の順に配列された５原子層で構成されている
    請求項１又は２に記載の記憶装置。
  4. 前記第１の層は、前記第３の元素を１×１０18／ｃｍ-3から１×１０21／ｃｍ-3の範囲で含有している
    請求項１乃至３のいずれか１項に記載の記憶装置。
  5. 前記抵抗層の抵抗は、前記第１の層内の前記第３の元素の分布に応じて変化する
    請求項１乃至４のいずれか１項に記載の記憶装置。
  6. 前記抵抗層は、前記第１の層と前記第２の元素及び前記第３の元素で形成された第２の層とが交互に積層された超格子型の結晶構造を有している
    請求項１乃至５のいずれか１項に記載の記憶装置。
  7. 前記第１の電極と前記抵抗層との間に設けられ、前記第３の元素で形成された第３の層をさらに備える
    請求項１乃至６のいずれか１項に記載の記憶装置。
  8. 前記１４族元素は、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）及び鉛（Ｐｂ）から選択される
    請求項１乃至７のいずれか１項に記載の記憶装置。
  9. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられ、第１の元素としてアンチモン（Ｓｂ）及びビスマス（Ｂｉ）の少なくとも一方と第２の元素としてテルル（Ｔｅ）とを含有し、変化可能な抵抗値を有する抵抗層と、
    を備え、
    前記抵抗層は、前記第１の電極、前記第２の電極及び前記抵抗層が積層された方向に垂直な方向で互いに隣接する第１の抵抗層部分及び第２の抵抗層部分を含み、
    前記第２の抵抗層部分は、前記第１の抵抗層部分に含有されていない元素を含有している
    記憶装置。
  10. 前記第２の抵抗層部分は、前記第１の抵抗層部分よりも高い抵抗率を有している
    請求項９に記載の記憶装置。
  11. 前記第１の抵抗層部分に含有されていない元素は窒素（Ｎ）である
    請求項９又は１０に記載の記憶装置。
  12. 前記第１の抵抗層部分は、前記第１の元素と前記第２の元素とで形成された六方晶の結晶構造を有する
    請求項９乃至１１のいずれか１項に記載の記憶装置。
  13. 前記第１の抵抗層部分は、前記第１の元素と前記第２の元素とで形成された六方晶の結晶構造を有し且つ第３の元素として１４族元素を含有する第１の層を含んでいる
    請求項９乃至１１のいずれか１項に記載の記憶装置。
  14. 前記第１の抵抗層部分は、前記第１の層と前記第２の元素及び前記第３の元素で形成された第２の層とが交互に積層された超格子型の結晶構造を有している
    請求項１３に記載の記憶装置。
  15. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられ、第１の元素としてアンチモン（Ｓｂ）及びビスマス（Ｂｉ）の少なくとも一方と第２の元素としてテルル（Ｔｅ）とを含有し、変化可能な抵抗値を有する抵抗層と、
    を備え、
    前記抵抗層は、前記第１の電極、前記第２の電極及び前記抵抗層が積層された方向で濃度が変化している第３の元素として１４族元素又は１６族元素を含有している
    記憶装置。
  16. 前記抵抗層は、前記第１の元素と前記第２の元素とで形成された六方晶の結晶構造を有する第１の層を含んだ第１の抵抗状態を呈することが可能である
    請求項１５に記載の記憶装置。
  17. 第１の層は１４族元素又は１６族元素を含有している
    請求項１６に記載の記憶装置。
  18. 前記抵抗層は、前記第１の抵抗状態において、前記第１の層と前記第２の元素及び１４族元素で形成された第２の層とが交互に積層された超格子型の結晶構造を有している
    請求項１７に記載の記憶装置。
  19. 前記抵抗層は、結晶相とアモルファス相との間で相転移可能である
    請求項１５乃至１８のいずれか１項に記載の記憶装置。
JP2020094945A 2020-05-29 2020-05-29 記憶装置 Pending JP2021190574A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020094945A JP2021190574A (ja) 2020-05-29 2020-05-29 記憶装置
US17/201,356 US20210376236A1 (en) 2020-05-29 2021-03-15 Memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020094945A JP2021190574A (ja) 2020-05-29 2020-05-29 記憶装置

Publications (1)

Publication Number Publication Date
JP2021190574A true JP2021190574A (ja) 2021-12-13

Family

ID=78705475

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020094945A Pending JP2021190574A (ja) 2020-05-29 2020-05-29 記憶装置

Country Status (2)

Country Link
US (1) US20210376236A1 (ja)
JP (1) JP2021190574A (ja)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160006028A (ko) * 2014-07-08 2016-01-18 삼성전자주식회사 저항 변화 메모리 장치
JP2016076561A (ja) * 2014-10-03 2016-05-12 株式会社東芝 記憶装置
KR20210040627A (ko) * 2019-10-04 2021-04-14 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
KR20210077319A (ko) * 2019-12-17 2021-06-25 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20210124843A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 메모리 소자
JP2022147390A (ja) * 2021-03-23 2022-10-06 キオクシア株式会社 記憶装置

Also Published As

Publication number Publication date
US20210376236A1 (en) 2021-12-02

Similar Documents

Publication Publication Date Title
JP6708722B2 (ja) スイッチング層および中間電極層を有した抵抗性スイッチングデバイス並びにその形成方法
CN107431070B (zh) 开关器件和存储装置
JP5488458B2 (ja) 抵抗変化素子及びその製造方法
US8742387B2 (en) Resistive memory devices with improved resistive changing elements
US8168469B2 (en) Nonvolatile memory device made of resistance material and method of fabricating the same
US8168538B2 (en) Buried silicide structure and method for making
US9236568B2 (en) Sidewall thin film electrode with self-aligned top electrode and programmable resistance memory
CN101419940B (zh) 制造存储单元组合的方法与存储单元组合
US9589635B2 (en) Semiconductor device with a stoichiometric gradient
KR20060120463A (ko) 반도체기억장치 및 그 제조방법
JP2005518665A (ja) 抵抗変化メモリ用のセレン化銀／カルコゲナイドガラス
JP2009147350A (ja) 可変抵抗材料セルの製造方法
JP2008053494A (ja) 半導体装置及びその製造方法
US10153429B2 (en) Memory device
US20230371406A1 (en) Resistive random access memory device and method for manufacturing the same
JP2011082316A (ja) 半導体記憶装置
WO2007148405A1 (ja) 半導体装置
US7129531B2 (en) Programmable resistance memory element with titanium rich adhesion layer
KR100721017B1 (ko) 불휘발성 메모리 소자 및 그의 형성 방법
JP2021190574A (ja) 記憶装置
JP2019149473A (ja) 半導体記憶装置およびその製造方法
JP2021048224A (ja) 不揮発性記憶装置
KR101573015B1 (ko) 활성화에너지가 감소한 상변화물질과 이를 포함하는 상변화 메모리 저항소자 및 이의 제조방법
KR20100115880A (ko) 상변화 메모리 소자 및 그 제작 방법
Moore et al. Graded Ge x Se 100-x concentration in PCRAM