KR102592961B1 - 수직 구조 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 개시의 일 실시예에 따르면, 수직 구조 메모리 소자는, 기판 상에 배치되는 제1 전극층, 제1 전극층 상에 배치되는 절연층, 절연층 상에 배치되고, 투과 전극 및 핀홀을 포함하는 제2 전극층, 제2 전극층 상에 배치되는 반도체층 및 반도체층 상에 배치되는 제3 전극층을 포함하고, 핀홀은 투과 전극의 두께 및 증착 속도 제어에 의해 형상이 변화되고, 절연층 및 반도체층의 적어도 일 영역과의 접촉을 통해 캐리어의 이동 경로를 제공할 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게는, 투과 소스 전극을 이용한 수직 구조의 반도체 메모리 소자에 관한 것이다.
저항형 반도체 메모리는 간단한 금속-절연체-금속(MIM) 샌드위치 구조의 2단자 소자인 데 비해, 트랜지스터형 메모리는 3단자 소자이다. 이러한 트랜지스터형 반도체 메모리 소자는 인가된 전압의 크기에 따라 서로 다른 두 가지의 저항 상태인 고저항과 저저항 상태를 가지고 있다. 즉, On과 Off 상태를 구분할 수 있는 소자이다. 비 휘발성 메모리의 경우, 전원을 제거하더라도 On과 Off 상태를 그대로 유지하는 것이 가능하다.
트랜지스터형 반도체 메모리 소자를 비휘발성 메모리 소자로 사용하기 위해서는 소자의 잡음에 대한 방지와 메모리 상태에 대한 큰 on/off 비율이 요구되며, 소자 동작에 있어서 읽기, 쓰기, 지 우기가 나노초(ns) 수준으로 고속 구동이 가능해야 한다. 하지만, 기존의 플래시 메모리는 기록/소거 횟수가 제한되고, 기록 속도가 느리며, 고집적의 메모리 용량을 얻기 위해 단위 면적당 선폭을 줄이는 리소그래피 공정을 이용해야 한다. 하지만 리소그래피 공정에서 사용되는 용매가 포토레지스트 뿐만 아니라 반도체 층까지 영향을 끼쳐 반도체 소재의 특성이 변하거나 구조가 손상될 수 있다는 문제가 있다.
본 발명의 일 과제는 상술한 문제를 해결하기 위하여 투과 소스 전극을 이용한 수직 구조의 반도체 메모리 소자에 관한 것이다.
본 개시의 일 실시예에 따르면, 수직 구조 메모리 소자는, 기판 상에 배치되는 제1 전극층, 제1 전극층 상에 배치되는 절연층, 절연층 상에 배치되고, 투과 전극 및 핀홀을 포함하는 제2 전극층, 제2 전극층 상에 배치되는 반도체층 및 반도체층 상에 배치되는 제3 전극층을 포함하고, 핀홀은 투과 전극의 두께 및 증착 속도 제어에 의해 형상이 변화되고, 절연층 및 반도체층의 적어도 일 영역과의 접촉을 통해 캐리어의 이동 경로를 제공할 수 있다.
일 실시예에 따르면, 핀홀의 크기 및 면적은 투과 전극의 두께가 두꺼울수록 작아질 수 있다.
일 실시예에 따르면, 수직 구조 메모리 소자는, 절연층을 표면 처리하여 형성되며 절연층 및 제2 전극층 사이에 배치되는 계면층을 더 포함할 수 있다.
일 실시예에 따르면, 계면층은 절연층의 표면에 대한 광 반응 또는 화학 반응을 통해 계면 에너지를 조절함으로써 형성되거나, 절연층의 표면에 계면 에너지 조절 고분자를 도포함으로써 형성될 수 있다.
일 실시예에 따르면, 투과 전극은 계면층과 제2 전극층의 계면 에너지 차이의 변화에 의해 투과 전극의 높이, 가로 및 세로 길이, 이격 거리 및 핀홀의 형상 중 적어도 하나가 변화할 수 있다.
일 실시예에 따르면, 광 반응을 이용한 표면 처리는 UV O3 또는 O2 플라즈마를 이용한 자외선 및 플라즈마 조사를 포함하며, 화학 반응을 이용한 표면 처리는 카르보닐기, 카르복실기, 하이드록실기, 시안기 화합물을 이용한 표면 처리, 불소 화합물을 이용한 표면 처리, SAM(Self-Assembled Monolayer) 처리 또는 HMDS(Hexamethyldisilazane) 처리를 포함할 수 있다.
일 실시예에 따르면, 계면 에너지 조절 고분자는 절연층의 표면 장력을 변화시키는 고분자 소재 및 SAM 소재 중 적어도 하나를 포함하고, 상기 고분자 소재는 폴리에테르이미드(PEI), 폴리에텔에텔케톤(PEEK), 폴리페닐렌설파이드(PPS), 폴리에테르설폰(PES), 폴리메틸 메타크릴레이트(PMMA), 폴리염화 비닐(PVC), 폴리스타이렌(PS), 폴리프로필렌(PP), 폴리비닐리덴 플루오라이드(PVDF), 폴리디메틸실록산(PDMS), 폴리테트라플루오로에틸렌(PTFR), 폴리에텔렌이민(PEIE), 폴리플루오렌(PFE) 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 핀홀의 형상은 투과 전극의 1nm 내지 25nm의 두께와, 0.1Å/s 내지 5.0Å/s의 증착 속도에 의해 제어될 수 있다.
일 실시예에 따르면, 투과 전극은 Al, Ag, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn, 전도성 고분자, 금속 산화물 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 수직 구조 메모리 소자는, 제1 전극층과 절연층 사이에 배치되고, 강유전성 고분자를 포함하여 제1 전극층과 연관된 전압을 기초로 절연층의 분극 상태가 변화되도록 하는 강유전체층을 더 포함할 수 있다.
본 개시의 다른 실시예에 따르면, 수직 구조 메모리 소자는, 기판 상에 배치되는 제1 전극층, 제1 전극층 상에 배치되는 반도체층, 반도체층 상에 배치되고, 투과 전극 및 핀홀을 포함하는 제2 전극층, 제2 전극층 상에 배치되는 절연층 및 절연층 상에 배치되는 제3 전극층을 포함하고, 핀홀은 투과 전극의 두께 및 증착 속도 제어에 의해 형상이 변화되고, 절연층 및 반도체층의 적어도 일 영역과의 접촉을 통해 캐리어의 이동 경로를 제공할 수 있다.
일 실시예에 따르면, 수직 구조 메모리 소자는, 절연층과 제3 전극층 사이에 배치되고, 강유전성 고분자를 포함하여 제3 전극층과 연관된 전압을 기초로 절연층의 분극 상태가 변화되도록 하는 강유전체층을 더 포함할 수 있다.
본 개시의 또 다른 실시예에 따르면, 수직 구조 메모리 소자 제조 방법은 기판 상에 제1 전극층을 형성하는 단계, 제1 전극층 상에 절연층을 형성하는 단계, 절연층 상에 투과 전극 및 핀홀을 포함하는 제2 전극층을 형성하는 단계, 제2 전극층 상에 반도체층을 형성하는 단계 및 반도체층 상에 제3 전극층을 형성하는 단계를 포함하고, 제2 전극층을 형성하는 단계는, 투과 전극의 두께 및 증착 속도를 제어하여 핀홀을 형성하는 단계를 포함하고, 핀홀은 절연층 및 반도체층의 적어도 일 영역과의 접촉을 통해 캐리어의 이동 경로를 제공할 수 있다.
일 실시예에 따르면, 절연층을 표면 처리하여 절연층 및 제2 전극층 사이에 배치되는 계면층을 형성하는 단계를 더 포함하는 수직 구조 메모리 소자의 제조 방법.
일 실시예에 따르면, 계면층을 형성하는 단계는, 절연층의 표면에 대한 광 반응 또는 화학 반응을 통해 계면 에너지를 조절하거나, 절연층의 표면에 계면 에너지 조절 고분자를 도포하는 단계를 포함할 수 있다.
일 실시예에 따르면, 계면층을 형성하는 단계는, UV O3 또는 O2 플라즈마 처리를 이용한 자외선 및 플라즈마를 조사하여 광 반응을 일으키는 단계, 또는 불소 화합물을 이용한 표면 처리, SAM 처리, HMDS 처리 중 적어도 하나의 처리에 의해 화학 반응을 일으키는 단계를 포함할 수 있다.
일 실시예에 따르면, 수직 구조 메모리 소자 제조 방법은 제1 전극층과 절연층 사이에 강유전성 고분자를 포함하여 제1 전극층과 연관된 전압을 기초로 절연층의 분극 상태가 변화되도록 하는 강유전체층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면 핀홀의 형상을 투과 전극의 두께 및 증착 속도 제어에 따라 섬세하게 제어할 수 있어 메모리 소자의 재현성 문제를 해결할 수 있다.
본 발명의 일 실시예에 따르면 강절연성 고분자를 포함하는 절연체를 이용하여 전류 레벨을 다양하게 구현할 수 있다.
도 1은 일 실시예에 따른 수직 구조의 메모리 소자의 단면도이다.
도 2는 다른 일 실시예에 따른 수직 구조의 메모리 소자의 단면도이다.
도 3은 일 실시예에 따른 전극층의 단면도이다.
도 4는 또 다른 일 실시예에 따른 수직 구조의 메모리 소자의 단면도이다.
도 5는 일 실시예에 따른 수직 구조의 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 6은 다른 일 실시예에 따른 수직 구조의 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 7 및 도 8은 일 실시예에 따른 핀홀의 형상을 제어한 실험 결과를 설명하기 위한 도면이다.
도 9a 및 b는 투과 전극의 두께가 15(nm) 및 50(nm)일 때 핀홀의 크기 및 면적 변화를 TEM(Transmission Electron Microscope)으로 촬영한 결과를 나타낸다.
도 10은 제2 중간층의 밑면을 표면 처리한 후 수직 구조 메모리 소자의 점멸비를 측정한 결과를 나타낸다.
도 2는 다른 일 실시예에 따른 수직 구조의 메모리 소자의 단면도이다.
도 3은 일 실시예에 따른 전극층의 단면도이다.
도 4는 또 다른 일 실시예에 따른 수직 구조의 메모리 소자의 단면도이다.
도 5는 일 실시예에 따른 수직 구조의 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 6은 다른 일 실시예에 따른 수직 구조의 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 7 및 도 8은 일 실시예에 따른 핀홀의 형상을 제어한 실험 결과를 설명하기 위한 도면이다.
도 9a 및 b는 투과 전극의 두께가 15(nm) 및 50(nm)일 때 핀홀의 크기 및 면적 변화를 TEM(Transmission Electron Microscope)으로 촬영한 결과를 나타낸다.
도 10은 제2 중간층의 밑면을 표면 처리한 후 수직 구조 메모리 소자의 점멸비를 측정한 결과를 나타낸다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 판례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
도 1은 일 실시예에 따른 수직 구조의 메모리 소자(100)의 단면도이다.
도 1을 참조하면, 일 실시예에 따른 수직 구조의 메모리 소자(100)는 기판(110), 제1 전극층(120), 절연층(130), 제2 전극층(140), 반도체층(150) 및 제3 전극층(160)을 포함할 수 있다.
기판(110)은 수직 구조의 메모리 소자(100)의 전체 구조를 지지하는 부재일 수 있다. 예를 들어, 기판(110)은 유리, 수정(quartz), 고분자 수지(예를 들어, 플라스틱 등), 실리콘(silicon) 등을 소재로 구성될 수 있다.
제1 전극층(120)은 기판(110) 상에 배치될 수 있다. 구체적으로, 제1 전극층(120)은 기판(110)의 상부에 수직 구조로 배치될 수 있다. 제1 전극층(120)은 게이트 전극일 수 있다.
예를 들어, 제1 전극층(120)은 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴(Nd) 및 은(Ag) 중 적어도 하나 이상을 포함할 수 있다. 또한 예를 들어, 제1 전극층(120)은 투명하게 형성될 수 있으나, 이에 한정되지 않는다.
절연층(130)은 제1 전극층(120) 상에 배치될 수 있다. 구체적으로, 절연층(130)은 제1 전극층(120)의 상부에 수직 구조로 배치될 수 있다. 절연층(130)은 절연 성질이 우수하고 패턴 형성이 가능한 물질을 포함할 수 있다. 예를 들어, 절연층(130)은 SiO2, PMMA, PVN, PVP, PVA, PAN, Al2O3 및 HfO2 중 적어도 하나 이상을 포함할 수 있으나, 이에 한정되지 않는다.
절연층(130)과 제1 전극층(120) 사이에 강유전성 고분자를 포함하는 강유전체층(미도시)이 형성될 수 있다. 여기서, 강유전체(ferroelectrics)는 스스로 분극을 갖는 소재로서, 외부 전기장에 의하여 분극의 방향이 바뀔 수 있는 물질을 지칭할 수 있다. 강유전체(즉, 강유전성 고분자)의 예시로는 PLLA(Poly-L-lactic Acid), PLGA(Polylactic Slycolic Acid), PVDF(Poly(Vinylidene Fluoride)), P(VDF-TrFE)(Poly(Vinylidene Fluoride-Trifluoroethylene)), P(VDF-TrFE-CTFE)(Poly(Vinylidene Fluoride-Trifluoroethylene-Chlorotrifluoroethylene)), 방향족 폴리아미드(aromatic polyamide), 폴리우레아(polyurea), 지방족 폴리우레탄(aliphatic polyurethane) 및 Nylon 5, Nylon 11과 같이 홀수 개의 탄소를 갖는 나일론 중 적어도 하나를 포함할 수 있다. 이에 따라, 절연층(130)의 분극 상태는 제1 전극층(120)과 연관된 전압(예: 게이트 전압)을 기초로 분극 상태가 변화할 수 있다. 이러한 구성에 의해, 메모리 소자(100)의 게이트 전압을 다른 세기로 인가함으로써, 메모리 소자(100)의 전류 레벨을 조절할 수 있다. 한편, 절연층(130)의 분극 상태 변화는 강유전체층에 기인하므로, 강유전체층이 형성되지 않은 경우에는 절연층(130)의 분극 상태 또한 변화하지 않는다.
제2 전극층(140)은 절연층(130) 상에 배치될 수 있다. 구체적으로, 제2 전극층(140)은 절연층(130)의 상부에 수직 구조로 배치될 수 있다. 제2 전극층(140)은 투과 소스 전극일 수 있다. 제2 전극층(140)은 열 증착 과정을 통해 형성되는 투과 전극 및 투과 전극 사이에 존재하는 핀홀을 포함할 수 있다.
핀홀은 투과 전극의 증착 두께 및 증착 속도에 의해 형상이 변화될 수 있다. 구체적으로, 투과 전극의 두께가 일정 수치(예, 25nm 이하) 이하에서는 클러스터가 퍼지는 힘보다 뭉치려는 힘이 강하기 때문에, 아일랜드 성장이 일어나 낮은 표면 덮임률(surface coverage)을 갖게 되어 핀홀이 생성된다. 그러나, 투과 전극의 두께가 일정 수치 이상이 될 경우, 금속 입자가 핀홀 사이를 채우게 되어, 핀홀의 크기 및 면적이 줄어들게 된다. 이와 같이, 투과 전극의 증착 두께에 따라 핀홀의 형상이 제어될 수 있다. 이와 관련된 실험 결과는 도 9a 및 b에서 후술된다.
또한, 투과 전극의 증착 속도에 따라 핀홀의 형성이 제어될 수 있다. 구체적으로, 투과 전극의 증착 속도에 따라, 투과 전극을 구성하는 금속의 그레인 사이즈(grain size)가 조절될 수 있다. 투과 전극의 증착 속도는 0.1/s 내지 5.0/s 범위 내에서 다양하게 변화될 수 있다.
투과 전극의 증착 속도가 일정 수치 이하일 경우, 박막 형성에 표면 확산의 영향이 적어 일정한 크기의 구형(spherical) 또는 타원형(oval) 모양의 작은 그레인이 형성될 수 있다. 투과 전극의 그레인 사이즈가 작아짐에 따라, 핀홀의 크기 및 면적은 줄어들 수 있다.
또한, 투과 전극의 증착 속도가 일정 수치를 초과할 경우, 작은 언덕(hillock) 모양의 큰 그레인이 형성되고, 낮은 거칠기(roughness)를 갖게 된다. 투과 전극의 그레인 사이즈가 커짐에 따라, 핀홀의 크기 및 면적은 커질 수 있다.
투과 전극 및 핀홀을 포함하는 제2 전극층(140)에 대해서는 도 3을 참조하여 자세히 후술한다.
반도체층(150)은 제2 전극층(140) 상에 배치될 수 있다. 구체적으로, 반도체층(150)은 제2 전극층(140)의 상부에 수직 구조로 배치될 수 있다. 여기서, '반도체'는 탄소, 수소, 질소, 황 및 산소와 같은 헤테로 원자(들)의 하나 이상이 결합되어 생성된 파이 결합 분자 또는 중합체를 포함하는 유기 반도체를 지칭할 수 있다.
반도체층(150)은 절연체로 존재할 수 있다. 추가적으로, 반도체층(150)은 전극이나 도핑, 광여기에 의해 전하가 주입됨에 따라 반도체로 존재할 수 있다. 구체적으로, 반도체층(150)은 양극에서 유입된 정공과 음극에서 유입된 전자가 결합하여 엑시톤을 형성됨에 따라 반도체로 존재할 수 있다. 구체적으로, 하부의 게이트 전극인 제1 전극층(120)에서 소스 전극인 제2 전극층(140)에 전하를 유도한다. 제2 전극층(140)과 드레인 전극인 제3 전극층(160) 간의 전압 인가를 통해 축적된 전하를 이동시킴으로써, 전류 레벨이 조절될 수 있다. 이 경우, 전류를 위한 전하의 이동은 핀홀에 의해 제공되는 제2 전극층(140)에서 반도체층(150)으로의 캐리어의 이동 경로를 통해 이루어질 수 있다.
제2 전극층(140)에 포함된 핀홀을 통해, 반도체층(150)의 적어도 일 영역은 절연층(130)의 적어도 일 영역과 접촉할 수 있다. 반도체층(150) 및 절연층(130)의 접촉을 통해, 캐리어가 축적될 수 있다. 캐리어가 축적되면 투과 소스 전극의 인젝션 배리어(injection barrier)가 낮아지고, 채널이 형성되어 캐리어가 쉽게 이동할 수 있게 된다. 채널을 통해 전류가 흘러 소자에는 온/오프 특성을 가지는 스위칭 효과가 나타날 수 있다. 투과 전극 및 핀홀을 통해 반도체층(150)은 On 상태와 Off 상태가 구분되는 반도체 소자로서 동작할 수 있다.
제3 전극층(160)은 반도체층(150) 상에 배치될 수 있다. 구체적으로, 제3 전극층(160)은 반도체층(150) 상에 수직 구조로 배치될 수 있다. 제3 전극층(160)은 드레인 전극일 수 있다. 예를 들어, 제3 전극층(160)은 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴 (Nd) 및 은(Ag) 중 적어도 하나 이상을 포함할 수 있으나, 이에 한정되지 않는다.
전술한 수직 구조의 메모리 소자는 바텀 이미팅(bottom-emitting) 소자를 예시로 하여 설명하였으나, 이에 한정되지 않고, 수직 구조의 메모리 소자는 제3 전극층(160)(즉, 드레인 전극)이 투명한 소자로 구성되는 탑 이미팅(top-emitting) 소자로도 구현이 가능할 수 있다.
도 2는 다른 일 실시예에 따른 수직 구조의 메모리 소자의 단면도이다.
도 2를 참조하면, 다른 일 실시예에 따른 수직 구조의 메모리 소자(101)는 기판(111), 제1 전극층(121), 절연층(131), 계면층(145), 제2 전극층(141), 반도체층(151) 및 제3 전극층(161)을 포함할 수 있다.
도 2의 트랜지스터는 도 1의 트랜지스터의 절연층(130) 및 제2 전극층(140) 사이에 계면층(145)이 추가된 구조를 가지고 있다. 이에, 기판(111), 제1 전극층(121), 절연층(131), 제2 전극층(141), 반도체층(151) 및 제3 전극층(161)에 대한 내용은 도 1의 기판(110), 제1 전극층(120), 절연층(130), 제2 전극층(140), 반도체층(150) 및 제3 전극층(160)에 대한 내용과 중복되므로, 자세한 설명은 생략한다.
계면층(145)은 절연층(131)의 상부에 배치될 수 있다. 구체적으로, 계면층(145)은 절연층(130)에 대한 광 반응 또는 화학 반응 중 적어도 하나를 이용한 표면 처리 또는 절연층(130)의 표면의 계면 에너지의 변화에 의해 형성될 수 있다. 이때, 광 반응을 이용한 표면처리는 UV 또는 O3 플라즈마 처리를 이용한 자외선 및 플라즈마 조사를 포함할 수 있다. 예를 들어, 광 반응을 이용한 표면처리는 약 28mW 이상의 강도를 가진 자외선(UV )를 약 1분 내지 60분, 예를 들어 1분, 2분, 5분, 10분, 15분씩 조사 또는 RF O3 플라즈마를 1W 내지 300W의 강도로 10초 내지 300초 동안 조사하여 상기 표면처리를 실시할 수 있다.
또한 이때, 화학 반응을 이용한 표면 처리는 불소 화합물(HF, THF, CF, PVDF, -CF3, -CF2, -F, -F2, -F3, -F4)을 이용한 표면 처리, SAM(Self-Assembled Monolayer) 처리, HMDS(Hexamethyldisilazane) 처리 중 적어도 하나를 포함할 수 있다. 예를 들어, 계면층(145)은 플루오린 솔벤트(fluorine solvent)로 절연층(131)에 표면 처리를 함으로써 형성될 수 있으나, 이에 한정되지 않는다.
또한, 계면층(145)은 계면 에너지 조절 고분자 또는 자기 조립 단층막(Self Assembled Monolayer) 중 적어도 하나를 이용한 표면 처리를 통해 절연층(130)의 상부의 계면 에너지를 변환시켜 형성될 수 있다.
이때, 계면 에너지 조절 고분자를 이용한 표면 처리는 폴리에테르이미드(PEI), 폴리에텔에텔케톤(PEEK), 폴리페닐렌설파이드(PPS), 폴리에테르설폰(PES), 폴리메틸메타크릴레이트(PMMA), 폴리염화비닐(PVC), 폴리스타이렌(PS), 폴리프로필렌(PP), 폴리비닐리덴플루오라이드(PVDF), 폴리디메틸실록산(PDMS), 폴리테트라플루오로에틸렌(PTFR), 폴리에텔렌이민(PEIE), 폴리플루오렌(PF) 중 어느 하나를 도포하여 표면 처리하는 것을 포함할 수 있으나, 이에 한정되지 않는다.
이때, 자기 조립 단층막을 이용한 표면 처리는 알킬(Alkyl), 알카인(Alkyne), 다이아세틸렌(Diacetylene), 아릴(Aryl), 에스터(Ester), 파이렌(Pyrene), 아조벤젠(Azobenzene), 에폭사이드(Epoxide), 알켄(Alkene) 중 어느 하나의 치환기를 가지는 자기 조립 단층막을 도포하여 표면 처리 하는 것을 포함할 수 있으나, 이에 한정되지 않는다.
제2 전극층(141)에 포함된 핀홀의 형상은 도 1에서 설명한 바와 같이 투과 전극의 두께 또는 증착 속도 뿐만 아니라, 계면층(145)과 투과 전극(즉, 제2 전극층(141)) 사이의 계면 에너지 차이에 의해서도 달라질 수 있다. 핀홀의 크기 및 면적은 계면층과 제2 전극층의 계면 에너지 차이에 의해 변화할 수 있다. 계면층(145)과 투과 전극 사이의 계면 에너지 차이가 커지면, 투과 전극의 그레인 사이즈가 커지고, 이에 따라 핀홀의 크기 및 면적은 커질 수 있다. 반대로, 계면층(145)과 투과 전극 사이의 계면 에너지 차이가 감소되면, 투과 전극의 그레인 사이즈가 작아지고, 이에 따라 핀홀의 크기 및 면적도 작아질 수 있다.
도 3은 일 실시예에 따른 전극층의 단면도이다. 구체적으로, 도 3은 도 1의 제2 전극층(140) 또는 도 2의 제2 전극층(141)의 단면도이다.
도 3을 참조하면, 제2 전극층(140)은 투과 전극(10) 및 핀홀(20)을 포함할 수 있다. 투과 전극(10)은 절연층(130) 상에 증착된 금속을 의미하고, 핀홀(20)은 증착된 금속들 사이의 빈 공간을 의미할 수 있다. 구체적으로, 제2 전극층(140)은 적어도 하나 이상의 투과 전극(10) 및 핀홀(20)을 포함할 수 있으나, 설명의 편의상 하나의 투과 전극(10) 및 핀홀(20)에 대해 설명한다.
투과 전극(10)은 예를 들어 메탈류들, 그래핀, 실버 나노 와이어, 다공성 전도성 고분자, 메탈옥사이드(ITO, FTO) 등을 소재로 형성될 수 있다. 투과 전극은 열 증착, 포토 리소그래피, 레이저 식각, 메탈 프린팅, PS를 이용한 핀홀 형성, E-beam 등의 공정을 이용하여 형성될 수 있다. 투과 전극은 단면 상에서 수 나노 미터의 길이(L_B)를 가질 수 있다.
핀홀(20)은 절연층(130) 상에 투과 전극이 증착 되지 않은 부분으로서, 수 나노 미터의 크기를 가질 수 있으며, 전하의 이동 경로 또는 캐리어의 이동 경로를 제공할 수 있다. 핀홀(20)은 단면에서의 크기 또는 길이(L_pin) 및 평면 상에서 면적을 가질 수 있다. 핀홀(20)의 크기 또는 면적은 투과 전극(10)의 증착 두께(T_B) 또는 증착 속도에 따라 제어될 수 있다. 또한, 핀홀(20)의 크기 또는 면적은 도 2의 계면층(145)과 투과 전극 사이의 계면 에너지 차이에 의해서 제어될 수 있다.
도 4는 또 다른 일 실시예에 따른 수직 구조의 메모리 소자의 단면도이다. 구체적으로, 도 4는 도 1의 역구조에 대한 단면도일 수 있다.
도 4를 참조하면, 또 다른 일 실시예에 따른 수직 구조의 메모리 소자(200)는 기판(210), 제1 전극층(220), 반도체층(230), 제2 전극층(240), 절연층(250) 및 제3 전극층(260)을 포함할 수 있다.
기판(210)에 대한 내용은 도 1의 기판(110)에 대한 내용과 중복되므로, 자세한 설명은 생략한다.
제1 전극층(220)은 도 1의 제3 전극층(160)과 동일할 수 있다. 도 1에서 드레인 역할의 제3 전극층(160)이 도 4의 역구조에서는 기판(210) 상에 바로 배치될 수 있다. 반도체층(230)은 도 1의 반도체층(150)과 동일할 수 있다. 도 1에서의 반도체층이 도 4의 역구조에서는 제1 전극층(220) 상에 배치되는 것을 알 수 있다.
제2 전극층(240)은 도 1의 제2 전극층(140)과 동일할 수 있다. 도 1에서와 마찬가지로 도 2의 제2 전극층(240)은 소스 전극으로서 기판을 제외한 레이어 중 가운데에 배치될 수 있다. 절연층(250)은 도 1의 절연층(130)과 동일할 수 있다. 도 1과 달리, 절연층(250)은 제2 전극층(140)의 상부에 배치되는 것을 알 수 있다.
제3 전극층(260)은 도 1의 제1 전극층(120)과 동일할 수 있다. 도 1에서 게이트 역할의 제1 전극층(120)이 도 4의 역구조에서는 마지막에 형성되어 가장 상부에 배치될 수 있다. 이와 같이, 수직 구조의 메모리 소자는 도 1의 정구조 및 도 4의 역구조 모두 구현 가능함을 알 수 있다.
한편, 이 경우에도 절연층(250)과 제3 전극층(260) 사이에 도 1에서 상술한 강유전체층(미도시)가 형성될 수 있다.
도 5는 일 실시예에 따른 수직 구조의 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 구체적으로, 도 5는 도 1의 트랜지스터를 제조하는 방법을 설명하기 위한 도면이다.
도 5(a)를 참조하면, 기판(110)을 배치하고, 기판(110) 상에 제1 전극층(120)을 형성할 수 있다. 예를 들어, 제1 전극층(120)은 기판(110)의 상부에 진공 증착에 의해 형성될 수 있으나, 이에 한정되지 않는다.
도 5(b)를 참조하면, 제1 전극층(120)의 상부에 절연층(130)이 형성될 수 있다. 이어서 도 5(c)를 참조하면, 절연층(130) 상에 제2 전극층(140)이 형성될 수 있다. 예를 들어, 제2 전극층(140)은 열 증착, 포토 리소그래피, 레이저 식각, 메탈 프린팅, PS를 이용한 핀홀 형성, E-beam 등의 공정을 이용하여 투과 전극을 증착함으로써 형성될 수 있다. 이때, 투과 전극의 증착 두께 및 증착 속도를 제어함으로써 핀홀의 형상이 제어될 수 있다.
도 5(d)를 참조하면, 제2 전극층(140)의 상부에 반도체층(150)이 형성될 수 있다. 반도체층(150)은 스핀 코팅, 열 증착법, 딥 코팅, 프린팅으로써 형성될 수 있으나, 이에 한정되지 않는다. 도 5(e)를 참조하면, 반도체층(150) 상에 제3 전극층(160)이 형성될 수 있다. 제3 전극층(160)은 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴(Nd) 및 은(Ag) 중 적어도 하나 이상을 증착함으로써 형성될 수 있으나, 이에 한정되지 않는다.
도 6은 다른 일 실시예에 따른 수직 구조의 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 구체적으로, 도 6은 도 2의 메모리 소자를 제조하는 방법을 설명하기 위한 도면이다.
도 6(a)를 참조하면, 기판(111)을 배치하고, 기판(111) 상에 제1 전극층(121)을 형성할 수 있다. 도 6(b)를 참조하면, 제1 전극층(121)의 상부에 절연층(131)이 형성될 수 있다. 도 6(c)를 참조하면, 절연층(131)에 표면 처리(135)를 수행할 수 있다. 이때, 표면 처리는 광 반응 또는 화학 반응 처리를 하거나, 표면에 계면 에너지 조절 고분자 또는 자기 조립 단층막을 이용하여 표면 처리하는 것을 포함할 수 있다. 도 6(d)를 참조하면, 절연층(131)에 표면 처리(135)를 함으로써 계면층(145)이 형성될 수 있다.
도 6(e)를 참조하면, 계면층(145) 상에 제2 전극층(141)이 형성될 수 있다. 도 6(f)를 참조하면, 제2 전극층(141) 상에 반도체층(151)이 형성될 수 있다. 도 6(g)를 참조하면, 반도체층(151) 상에 제3 전극층(161)이 형성될 수 있다. 즉, 도 5의 제조 방법에 도 6(c)의 절연층(131) 표면 처리 단계가 추가됨으로써 계면층(145)이 형성되어 도 2의 트랜지스터가 제조될 수 있다.
도 7 및 도 8은 일 실시예에 따른 핀홀의 형상을 제어한 실험 결과를 설명하기 위한 도면이다.
도 7은 제2 전극층(140)의 하부 층에 표면 처리를 하지 않고, 증착 공정에 의해 투과 전극이 형성된 실험 결과이고, 도 8은 제2 전극층(140)의 하부 층에 표면 처리(예를 들어, UV 또는 O3 플라즈마를 포함하는 광반응 표면 처리)를 한 이후 증착 공정에 의해 투과 전극이 증착된 실험 결과이다.
도 7 및 도 8의 검은색(또는 짙은 회색) 점 또는 형상은 핀홀을 나타내며, 흰색(또는 빨간색) 점 또는 형상은 투과 전극을 나타낸다.
도 7을 참조하면, 흰색(또는 빨간색) 점 또는 형상(투과 전극)의 면적은 흰색(또는 빨간색) 점 또는 형상을 포함하는 전체 면적의 1.95%를 차지하는 것을 알 수 있다. 구체적으로, 전체 면적은 2,054,924.2944nm2이고, 핀홀의 면적은 40,071.0237nm2이다.
도 8을 참조하면, 흰색(또는 빨간색) 점 또는 형상(투과 전극)의 면적은 전체 면적의 8.85%를 차지하는 것을 알 수 있다. 구체적으로, 전체 면적은 2,054,924.2944nm2이고, 핀홀의 면적은 181,860.8001nm2이다.
위 결과를 참조하면, 제2 전극층(140)의 하부 층에 표면 처리를 한 경우와 하지 않은 경우의 핀홀의 형상은 변화될 수 있다. 구체적으로, 제2 전극층(140)의 하부층에 표면 처리를 하지 않은 경우에 비해 제2 전극층(140)의 하부층에 표면 처리를 하여 계면층(145)을 형성한 경우가 핀홀의 면적이 더욱 크게 형성되며, 투과 전극의 면적은 더욱 작게 형성되는 것을 알 수 있다.
즉, 본원 발명의 수직 구조의 발광 트랜지스터의 제조 방법은 표면 처리를 통해 트랜지스터의 구동에 적합한 핀홀의 형상을 형성할 수 있으며, 이를 통해 향상된 전류 구동 효율을 얻을 수 있다.
도 9a 및 b는 투과 전극의 두께가 15(nm) 및 50(nm)일 때 핀홀의 크기 및 면적 변화를 TEM(Transmission Electron Microscope)으로 촬영한 결과를 나타낸다.
도 9a를 참조하면, 제1 트랜지스터(310)에서 투과 전극(310)의 두께가 15(nm)일 때(즉, 상대적으로 얇게 형성되었을 때), 청색으로 표시된 투과 전극(310)이 횡 방향을 따라 불연속적으로 형성된 것을 확인할 수 있다. 이에 따라, 흑색으로 표시된 투과 전극(310)의 상부층 및 하부층이 일부 접합하는 것을 확인할 수 있다. 또한, 투과 전극(310)의 상부층 및 하부층의 일 영역이 접함으로써 핀홀이 형성되는 것을 확인할 수 있다.
반면, 도 9b를 참조하면, 제2 트랜지스터(320)에서 투과 전극(410)의 두께가 50(nm)일 때(즉, 상대적으로 두껍게 형성되었을 때), 청색으로 표시된 투과 전극(410)이 횡 방향을 따라 연속적으로 형성된 것을 확인할 수 있다. 이에 따라, 흑색으로 표시된 투과 전극(410)의 상부층 및 하부층이 서로 접합하지 못하는 것을 확인할 수 있다. 또한, 투과 전극(410)의 상부층 및 하부층이 접합되지 못함으로써 도 9a와 다르게 핀홀이 형성되지 않은 것을 확인할 수 있다.
도 10은 제2 중간층의 밑면을 표면 처리한 후 메모리 소자로 활용가능한 수직 구조 유기 반도체 트랜지스터 소자의 점멸비를 측정한 결과를 나타낸다. 구체적으로, 제1 그래프(510)는 제2 전극층의 밑면을 표면처리 하지 않은 수직 구조 메모리 소자로부터 측정된 결과를 나타내고, 제2 그래프(520)는 제2 전극층의 밑 면을 표면개질 고분자(PEI; Polyetherimide) 처리한 수직 구조 메모리 소자로부터 측정된 결과를 나타낸다. 도 10a와 10b를 참고하면, 제2 전극층의 밑면을 표면개질 고분자 처리하는 경우, 수직 구조 메모리 소자의 성능이 개선되는 것을 확인할 수 있다. 구체적으로, 제2 전극층의 밑면을 표면개질 고분자 처리하는 경우, 수직 구조 메모리 소자의 OFF 전류 및/또는 Leakage 전류가 낮아지면서 on/off ratio(점멸비)가 약 5배 증가하여 더욱 명확한 정보 처리/저장이 가능한 것을 확인할 수 있다. 즉, 제2 전극층에 대한 표면개질 고분자 처리가 제2 전극층의 핀홀 형성에 영향을 미쳐 수직 구조 메모리 소자의 성능이 개선된 것을 확인할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 수직 구조 메모리 소자
110: 기판
120: 제1 전극층
130: 절연층
140: 제2 전극층
150: 반도체층
160: 제3 전극층
110: 기판
120: 제1 전극층
130: 절연층
140: 제2 전극층
150: 반도체층
160: 제3 전극층
Claims (17)
- 기판 상에 배치되는 제1 전극층;
상기 제1 전극층 상에 배치되는 절연층;
상기 절연층 상에 증착된 금속인 투과 전극 및 상기 증착된 금속 사이의 빈 공간인 핀홀을 포함하는 제2 전극층 - 상기 핀홀은 상기 절연층 상에 상기 투과 전극이 증착 되지 않은 부분임-;
상기 제2 전극층 상에 배치되는 반도체층; 및
상기 반도체층 상에 배치되는 제3 전극층을 포함하고,
상기 핀홀은 상기 투과 전극의 두께 및 증착 속도 제어에 의해 형상이 변화되고, 상기 절연층 및 상기 반도체층의 적어도 일 영역과의 접촉을 통해 캐리어의 이동 경로를 제공하는
수직 구조 메모리 소자.
- 제1항에 있어서,
상기 핀홀의 크기 및 면적은 상기 투과 전극의 두께가 두꺼울수록 작아지는
수직 구조 메모리 소자.
- 제1항에 있어서,
상기 절연층을 표면 처리하여 형성되며 상기 절연층 및 상기 제2 전극층 사이에 배치되는 계면층을 더 포함하는
수직 구조 메모리 소자.
- 제3항에 있어서,
상기 계면층은,
상기 절연층의 표면에 대한 광 반응 또는 화학 반응을 통해 계면 에너지를 조절함으로써 형성되거나, 상기 절연층의 표면에 계면 에너지 소재를 도포함으로써 형성되는
수직 구조 메모리 소자.
- 제4항에 있어서,
상기 핀홀의 크기 및 면적은 상기 계면층과 상기 제2 전극층의 계면 에너지 차이에 의해 변화하는
수직 구조 메모리 소자.
- 제4항에 있어서,
상기 광 반응을 이용한 표면 처리는 UV O3 또는 O2 플라즈마를 이용한 자외선 및 플라즈마 조사를 포함하며, 상기 화학 반응을 이용한 표면 처리는 카르보닐기, 카르복실기, 하이드록실기, 시안기 화합물을 이용한 표면처리, 불소 화합물을 이용한 표면 처리 또는 HMDS(Hexamethyldisilazane) 처리를 포함하는
수직 구조 메모리 소자.
- 제4항에 있어서,
상기 계면 에너지 조절 소재는 상기 절연층의 표면 장력을 변화시키는 고분자 소재 및 SAM(Self-Assembled Monolayer) 소재 중 적어도 하나를 포함하고,
상기 고분자 소재는 폴리에테르이미드(PEI), 폴리에텔에텔케톤(PEEK), 폴리페닐렌설파이드(PPS), 폴리에테르설폰(PES), 폴리메틸 메타크릴레이트(PMMA), 폴리염화 비닐(PVC), 폴리스타이렌(PS), 폴리프로필렌(PP), 폴리비닐리덴 플루오라이드(PVDF), 폴리디메틸실록산(PDMS), 폴리테트라플루오로에틸렌(PTFR), 폴리에텔렌이민(PEIE), 폴리플루오렌(PFE) 중 적어도 하나를 포함하는,
수직 구조 메모리 소자.
- 제1항에 있어서,
상기 핀홀의 형상은 상기 투과 전극의 1nm 내지 25nm의 두께와, 0.1Å/s 내지 5.0Å/s의 증착 속도에 의해 제어되는
수직 구조 메모리 소자.
- 제1항에 있어서,
상기 투과 전극은 Al, Ag, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn, 전도성 고분자, 금속 산화물 중 적어도 하나를 포함하는
수직 구조 메모리 소자.
- 제1항에 있어서,
상기 제1 전극층과 상기 절연층 사이에 배치되고, 강유전성 고분자를 포함하여 상기 제1 전극층과 연관된 전압을 기초로 상기 절연층의 분극 상태가 변화되도록 하는 강유전체층을 더 포함하는
수직 구조 메모리 소자.
- 기판 상에 배치되는 제1 전극층;
상기 제1 전극층 상에 배치되는 반도체층;
상기 반도체층 상에 증착된 금속인 투과 전극 및 상기 증착된 금속 사이의 빈 공간인 핀홀을 포함하는 제2 전극층 - 상기 핀홀은 상기 반도체층 상에 상기 투과 전극이 증착되지 않은 부분임-;
상기 제2 전극층 상에 배치되는 절연층; 및
상기 절연층 상에 배치되는 제3 전극층을 포함하고,
상기 핀홀은 상기 투과 전극의 두께 및 증착 속도 제어에 의해 형상이 변화되고, 상기 절연층 및 상기 반도체층의 적어도 일 영역과의 접촉을 통해 캐리어의 이동 경로를 제공하는
수직 구조 메모리 소자.
- 제11항에 있어서,
상기 절연층과 상기 제3 전극층 사이에 배치되고, 강유전성 고분자를 포함하여 상기 제3 전극층과 연관된 전압을 기초로 상기 절연층의 분극 상태가 변화되도록 하는 강유전체층을 더 포함하는
수직 구조 메모리 소자.
- 기판 상에 제1 전극층을 형성하는 단계;
상기 제1 전극층 상에 절연층을 형성하는 단계;
상기 절연층 상에 증착된 금속인 투과 전극 및 상기 증착된 금속 사이의 빈 공간인 핀홀을 포함하는 제2 전극층을 형성하는 단계 - 상기 핀홀은 상기 절연층 상에 상기 투과 전극이 증착되지 않은 부분임 -;
상기 제2 전극층 상에 반도체층을 형성하는 단계; 및
상기 반도체층 상에 제3 전극층을 형성하는 단계를 포함하고,
상기 제2 전극층을 형성하는 단계는,
상기 투과 전극의 두께 및 증착 속도를 제어하여 핀홀을 형성하는 단계
를 포함하고,
상기 핀홀은 상기 절연층 및 상기 반도체층의 적어도 일 영역과의 접촉을 통해 캐리어의 이동 경로를 제공하는, 수직 구조 메모리 소자의 제조 방법.
- 제13항에 있어서,
상기 절연층을 표면 처리하여 상기 절연층 및 상기 제2 전극층 사이에 배치되는 계면층을 형성하는 단계를 더 포함하는
수직 구조 메모리 소자의 제조 방법.
- 제14항에 있어서,
상기 계면층을 형성하는 단계는,
상기 절연층의 표면에 대한 광 반응 또는 화학 반응을 통해 계면 에너지를 조절하거나, 상기 절연층의 표면에 계면 에너지 조절 고분자를 도포하는 단계를 포함하는
수직 구조 메모리 소자의 제조 방법.
- 제15항에 있어서,
상기 계면층을 형성하는 단계는,
UV O3 또는 O2 플라즈마 처리를 이용한 자외선 및 플라즈마를 조사하여 광 반응을 일으키는 단계, 또는
카르보닐기, 카르복실기, 하이드록실기, 시안기 화합물을 이용한 표면처리, 불소 화합물을 이용한 표면 처리, SAM 처리 및 HMDS 처리 중 적어도 하나의 처리에 의해 화학 반응을 일으키는 단계를 포함하는
수직 구조 메모리 소자의 제조 방법.
- 제13항에 있어서,
상기 제1 전극층과 상기 절연층 사이에, 강유전성 고분자를 포함하여 상기 제1 전극층과 연관된 전압을 기초로 상기 절연층의 분극 상태가 변화되도록 하는 강유전체층을 형성하는 단계를 더 포함하는
수직 구조 메모리 소자의 제조 방법.
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