KR102568182B1 - 유기 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 반도체 소재에 관한 것으로, 보다 상세하게는 수직 구조의 유기 반도체 박막 트랜지스터 및 그 제조방법에 관한 것으로, 기판 상부에 배치되는 제1 전극층과; 상기 제1 전극층의 상부면에 배치되는 하부 활성층과; 상기 하부 활성층 내부에 배치되며, 투과 전극층과 상기 투과 전극층에 형성되어 전하의 이동 경로를 제공하는 복수개의 핀홀 및 상기 투과 전극층의 전체 표면 및 상기 핀홀 측면에 형성되는 금속 산화물층을 포함하는 제2 전극층과; 상기 제2 전극층과 상기 하부 활성층 상에 형성된 상부 활성층; 및 상기 상부 활성층 상에 배치되는 제3 전극층;을 포함하며, 상기 핀홀 구조는 상기 하부 활성층의 표면 처리, 상기 하부 활성층 상부에 계면층 형성 또는 상기 투과전극층의 흡착 속도에 의해 제어되는 유기 박막 트랜지스터 및 제조방법을 제공한다.
Description
본 발명은 반도체 소자 및 반도체 소재에 관한 것으로, 보다 상세하게는 수직 구조의 유기 반도체 박막 트랜지스터 및 그 제조방법에 관한 것이다.
박막 트랜지스터(thin film transistor, TFT)는 각종 디스플레이 장치에서 각 화소의 동작을 제어하는 구동 소자로 사용되고 있으며, 스마트 카드(smart card) 또는 인벤토리 태그(inventory tag)용 플라스틱 칩 등으로의 활용이 예상되고 있다.
일반적으로 박막 트랜지스터의 채널층으로 실리콘(Si)과 같은 무기반도체 물질이 사용되어 왔으나, 최근 디스플레이의 대면적화, 저가격화 및 플렉서블화로 인해서 고가격, 고온 진공 프로세스를 필요로 하는 무기계 물질에서 유기계 반도체 물질로 바뀌고 있으며, 최근 유기 박막을 반도체층으로 사용하는 유기 박막 트랜지스터(organic thin film transistor, OTFT)에 대한 연구가 활발히 진행되고 있다.
유기 박막 트랜지스터는 반도체층으로 실리콘막 대신에 유기 박막을 사용하는 것으로서, 유기 박막의 재료에 따라 반도체 저분자 물질을 이용한 저분자 유기 박막 트랜지스터와 반도체 고분자 물질을 이용한 고분자 유기 박막 트랜지스터로 분류된다.
특히, 유기 반도체를 이용하는 수직 구조의 유기 박막 트랜지스터에 있어서 투과전극에 형성되는 핀홀(pinhole)은 전하의 이동 및 누설전류를 억제하는 중요한 역할을 한다.
투과 전극에 핀홀을 형성하지 않은 수직 구조의 트랜지스터는 전하의 투과가 부족하여 온전류가 낮다.
또한, 기존의 핀홀 형성시에 핀홀의 크기가 균일하지 않고 랜덤하게 형성되며, 핀홀을 둘러싼 유기반도체층의 소재가 유기적으로 결합하지 못해 전하의 이동이 제한적인 단점이 있다.
본 발명의 목적은 투과전극내의 핀홀 형성을 제어하여 전하 이동을 개선시킬 수 있는 유기 박막 트랜지스터 및 제조방법을 제공함에 있는 것이다.
또한, 본 발명의 다른 목적은 투과 전극의 나노 형상(nano-morphology)을 제어하여 투과전극 내부의 핀홀 밀도를 상승시키고 핀홀 크기를 축소할 수 있는 유기 박막 트랜지스터 및 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 투과 전극 형성을 위한 금속 재료의 열증착 공정중 투과 전극 내의 나노 형상을 제어할 수 있는 유기 박막 트랜지스터 및 제조방법을 제공하는 것이다.
본 발명의 실시 예에 따르면, 기판과; 상기 기판 상부에 배치되는 제1 전극층과; 상기 제1 전극층의 상부면에 배치되는 하부 활성층과; 상기 하부 활성층 내부에 배치되며, 투과 전극층과 상기 투과 전극층에 형성되어 전하의 이동 경로를 제공하는 복수개의 핀홀 및 상기 투과 전극층의 전체 표면과 상기 핀홀 측면에 형성되는 금속 산화물층을 포함하는 제2 전극층과; 상기 제2 전극층과 상기 하부 활성층 상에 형성된 상부 활성층; 및 상기 상부 활성층 상에 배치되는 제3 전극층;을 포함하며, 상기 투과전극층의 나노 형상은 핀홀의 크기 (Lpin), 핀홀 밀도(핀홀 개수/단위면적), 핀홀의 총 면적(핀홀 개수 X Lpin 2)에 의해 제어되는 유기 박막 트랜지스터를 제공한다.
본 발명의 실시 예에 의하면, 상기 핀홀 크기는 1 nm 내지 100 nm이며, 핀홀 밀도는 1.25X106 내지 1X1010 pores/cm2 이며, 핀홀의 총 면적은 1X1014 내지 1.25X106 nm2/cm2 인 유기 박막 트랜지스터를 제공한다.
본 발명의 실시 예에 의하면, 상기 하부 활성층에 광 반응 또는 화학반응을 이용한 표면 처리를 통해 계면층이 형성될 수 있다.
본 발명의 실시 예에 의하면, 상기 광 반응을 이용한 표면 처리는 자외선 조사 처리를 포함하며, 상기 화학 반응을 이용한 표면 처리는 불소 화합물을 이용한 표면 처리를 포함할 수 있다.
본 발명의 실시 예에 의하면, 상기 자외선 조사는 UV O3 처리를 포함할 수 있다.
본 발명의 실시 예에 의하면, 상기 핀홀의 크기, 상기 핀홀 밀도 및 상기 핀홀의 면적중 하나는 상기 투과 전극층의 1 내지 50nm의 두께와 0.1Å/s 내지 5.0Å/S의 증착 속도에 의해 제어될 수 있다.
본 발명의 실시 예에 의하면, 상기 투과 전극층은 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나일 수 있다.
본 발명의 실시 예에 의하면, 상기 금속 산화물층은 산화이트륨(Y2O3), 산화알루미늄 (Al2O3, AlOx, AlxOy), 산화마그네슘(MgOx), 산화아연(ZnO), 산화주석 (SnO), 산화철 (Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄 (HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리 (CuOx), 산화규소 (SiOx), 산화니켈 (NiOx)의 그룹에서 선택되는 적어도 하나의 재료를 포함(x, y는 1 내지 3 사이의 유리수임)할 수 있다.
본 발명의 실시 예에 의하면, 기판을 준비하는 단계와; 상기 기판 상에 제1 전극층을 형성하는 단계와; 상기 제1 전극층 상에 하부 활성층을 형성하는 단계와; 상기 하부 활성층 상에 복수의 핀홀을 포함하는 투과 전극층을 형성하는 단계와; 상기 투과 전극층의 전체 표면 및 상기 핀홀 측면에 금속 산화물층을 형성하여 제2 전극층을 형성하는 단계와; 상기 하부 활성층 및 상기 금속 산화물층을 포함하는 상기 투과 전극층 상에 상부 활성층을 형성하는 단계와; 상기 상부 활성층 상에 제3 전극을 형성하는 단계를 포함하며, 상기 투과전극층의 나노 형상은 핀홀의 크기 (Lpin), 핀홀 밀도(핀홀 개수/단위면적), 핀홀의 총 면적(핀홀 개수 X Lpin2)에 의해 제어되는 유기 박막 트랜지스터 제조방법을 제공한다.
본 발명의 실시 예에 의하면, 상기 핀홀의 크기는 1 nm 내지 100 nm이며, 핀홀 밀도는 1.25X106 내지 1X1010 pores/cm2 이며, 핀홀의 총 면적은 1X1014 내지 1.25X106 nm2/cm2 을 포함할 수 있다.
본 발명의 실시 예에 의하면, 상기 하부 활성층에 광 반응 또는 화학반응을 이용한 표면 처리를 통해 계면층을 형성할 수 있다.
본 발명의 실시 예에 의하면, 상기 광 반응을 이용한 표면 처리는 자외선 조사를 포함하며, 상기 화학 반응을 이용한 표면 처리는 불소 화합물을 이용한 표면 처리를 포함할 수 있다.
본 발명의 실시 예에 의하면, 상기 자외선 조사는 UV O3 처리를 포함할 수 있다.
본 발명의 실시 예에 의하면, 상기 광 반응을 이용한 표면 처리는 28mW 이상의 강도로 자외선 조사를 1 내지 60 분 동안 실시할 수 있다.
본 발명의 실시 예에 의하면, 상기 화학 반응을 이용한 표면 처리는 HF, THF, CF, PVDF, -CF3, -CF2, -F, -F2, -F3, -F4를 포함하는 불소 화합물 중 적어도 하나를 이용하여 실시할 수 있다.
본 발명의 실시 예에 의하면, 상기 계면층은 PEI, PEEK, PPS, PES, PMMA, PVC, PS, PP, PVDF, PDMS, PTFT, PEIE, PFI, PE, PIB, PMS, PVF, PTFE, PVDC, PCTrFE, PVA, PMAA, PEA, PEMA, PBMA, PIBMA, PtBMA, PHMA, PEO, PTHF, PEO, PTME, PET, PC 의 폴리머 박막 중 적어도 하나를 이용하여 형성할 수 있다.
본 발명의 실시 예에 의하면, 상기 투과 전극의 나노 형상은 핀홀의 크기 (Lpin), 핀홀 밀도(핀홀 개수/단위면적), 핀홀의 총 면적(핀홀 개수 X Lpin 2)에 의해 제어될 수 있다.
본 발명의 실시 예에 의하면, 핀홀의 모폴로지의 변화로 소자에 영향을 미치는 전계(electric filed)의 범위를 조절할 수 있으며, 그에 따라 소자 내부에 흐르는 전하의 양이 제한될 수 있다.
본 발명의 실시 예에 의하면, 상기 핀홀의 크기, 상기 핀홀 밀도 및 상기 핀홀의 면적 중 하나는 1nm 내지 50nm의 투과 전극층의 두께와 0.1Å/s 내지 5.0Å/S의 증착 속도에 의해 제어될 수 있다.
본 발명의 실시 예에 의하면, 상기 투과 전극층은 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나일 수 있다.
본 발명의 실시 예에 의하면, 상기 금속 산화물층은 산화이트륨(Y2O3), 산화알루미늄 (Al2O3, AlOx, AlxOy), 산화마그네슘(MgOx), 산화아연(ZnO), 산화주석 (SnO), 산화철 (Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄 (HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리 (CuOx), 산화규소 (SiOx), 산화니켈 (NiOx)의 그룹에서 선택되는 적어도 하나의 재료를 포함(x, y는 1 내지 3 사이의 유리수임)할 수 있다.
본 발명의 실시 예에 의하면 투과전극내의 핀홀 형성을 제어함으로써 전하 이동을 개선시킬 수 있다.
그리고, 본 발명의 실시 예에 의하면 투과 전극의 나노 형상 (nano- morphology)을 제어하여 투과전극 내부의 핀홀 밀도를 상승시키고 핀홀 크기를 축소할 수 있다.
또한, 본 발명의 실시 예에 의하면, 핀홀의 모폴로지(morphology)의 변화로
소자에 영향을 미치는 전계(electric filed), 투과도, 누설전류의 범위를 조절할 수 있으며, 그에 따라 트랜지스터 특성을 개선할 수 있다.
그리고, 본 발명의 실시 예에 의하면 투과 전극 형성을 위한 금속 재료의 열증착 공정중 투과전극 내의 나노 형상을 제어할 수 있다.
본 발명의 실시 예에 의하면 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 유기 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 실시 예에 따른 유기 박막 트랜지스터에 있어서, 투과 전극층과 금속 산화물층의 두께 및 길이와, 핀홀 사이의 길이에 대해 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 유기 박막 트랜지스터에 있어서 투과 전극층의 핀홀에 대해 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 실시 예에 따른 유기 박막 트랜지스터에 있어서 투과전극층의 두께 변화에 따른 소자 특성 변화를 설명하기 위한 도면이다.
도 5a 내지 도 5g는 본 발명의 실시 예에 따른 유기 박막 트랜지스터의 제조 공정 단면도들이다.
도 6은 본 발명의 실시 예에 따른 유기 박막 트랜지스터 제조공정 흐름도이다.
도 2는 본 발명의 실시 예에 따른 유기 박막 트랜지스터에 있어서, 투과 전극층과 금속 산화물층의 두께 및 길이와, 핀홀 사이의 길이에 대해 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 유기 박막 트랜지스터에 있어서 투과 전극층의 핀홀에 대해 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 실시 예에 따른 유기 박막 트랜지스터에 있어서 투과전극층의 두께 변화에 따른 소자 특성 변화를 설명하기 위한 도면이다.
도 5a 내지 도 5g는 본 발명의 실시 예에 따른 유기 박막 트랜지스터의 제조 공정 단면도들이다.
도 6은 본 발명의 실시 예에 따른 유기 박막 트랜지스터 제조공정 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시 예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 실시 예에 따른 유기 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 실시 예에 따른 유기 박막 트랜지스터에 있어서, 투과 전극층과 금속 산화물층의 두께 및 길이와, 핀홀 사이의 길이에 대해 설명하기 위한 단면도이다.
도 3은 본 발명의 실시 예에 따른 유기 박막 트랜지스터에 있어서, 투과 전극층의 핀홀 구조에 대해 개략적으로 나타낸 평면도이다.
도1를 참조하면, 본 발명의 실시 예에 따른 수직형 유기 박막 트랜지스터 (100)는 기판(110), 제1 전극층(120), 유기 활성층(130), 제2 전극층(140) 및 제3 전극층(150)을 포함하여 구성될 수 있다.
상기 기판(110)은 유기 박막 트랜지스터(100)의 전체 구조를 지지하는 기재일 수 있다. 예를 들면 기판(110)은 유리, 수정(quartz), 고분자 수지(예를 들어, 플라스틱 등), 실리콘(silicon)등을 포함하여 구성될 수 있다.
상기 제1 전극층(120)은 기판(110) 상부면에 배치될 수 있다. 예를 들면, 제1 전극층(120)은 콜렉터 전극(collector electrode)일 수 있다.
상기 제1 전극층(120)은 일예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴 (AlNd), 은(Ag) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(AlNd), 은(Ag)으로 이루어진 이중 층으로 형성될 수 있다.
상기 제1 전극층(120) 상면에는 유기 활성층(130)이 배치될 수 있다. 상기 유기 활성층(130)은 후술하는 제2 전극층(140)을 기준으로 하부 활성층(132)과 상부 활성층(134)으로 구분될 수 있다.
상기 하부 활성층(132)은 제1 전극층(120)의 상면을 따라 배치되며, 상부 활성층(134)은 제2 전극층(150)의 상면을 따라 배치될 수 있다. 상기 상부 활성층 (134)은 상기 제2 전극층(150)의 핀홀(144)을 통해 상기 하부 활성층(132)과 연결될 수 있다.
상기 유기 활성층(130)은 전하 이동도가 높으며, 전하 주입이 용이한 물질로 이루어질 수 있다. 예를 들면, 유기 활성층(130)은 올리고티오펜(oligothiophene) 또는 펜타센(pentacene) 등과 같은 반도체 저분자 물질 또는 폴리티오펜 (polythiophene), 버크민스터풀러렌(Buckminsterfullerene) 계열 등과 같은 반도체 고분자 물질을 이용하여 형성될 수 있다. 하부 활성층(132)의 상면 또는 상부 활성층(134)의 하면을 따라서는 도핑이 수행될 수 있다.
상기 하부 활성층(132)은 광 반응 또는 화학반응을 이용하여 표면 처리되거나, 또는 층 상부에 계면 소재, 예를 들어 유기 쌍극자 소재에 의한 계면층이 형성될 수 있다.
여기서, 광반응을 이용한 표면처리는, 상기 하부 활성층(132) 상에 약 28mW 이상의 강도를 가진 자외선(UV treatment intensity)를 약 1분 내지 60 분, 예를들어 1분, 2분, 5분, 10분, 15분씩 조사 또는 RF O2 플라즈마를 1W 내지 300W의 강도로 10초 내지 300초동안 조사하여 표면 처리를 실시할 수 있다.
또는, 화학 반응을 이용한 표면처리는, 상기 하부 활성층(132) 상에 불소 화합물인 HF, DMF, THF, PVDF, -CF3, -CF2, -F, -F2, -F3, -F4 등의 플루로린 솔벤트(fluorine solvent) 중에서 적어도 하나를 이용하여 표면처리를 실시할 수 있다.
또는, 상기 하부 활성층(132) 상에 PEI, PEEK, PPS, PES, PMMA, PVC, PS, PP, PVDF, PDMS, PTFT, PEIE, PFI, PE, PIB, PMS, PVF, PTFE, PVDC, PCTrFE, PVA, PMAA, PEA, PEMA, PBMA, PIBMA, PtBMA, PHMA, PEO, PTHF, PEO, PTME, PET, PC 등의 폴리머 박막 (polymer thin film) 중에서 적어도 하나를 계면층 소재로 도포하여 계면층을 형성할 수 있다.
특히, 하부 활성층 상부에 광 반응 또는 화학반응을 이용한 표면처리 또는 계면 소재를 이용하여 계면층을 형성하거나, 또는 열 증착되는 투과전극층 재료의 증착 속도를 제어하여, 투과전극층의 나노 형상을 제어하여 투과전극층 내부의 핀홀 밀도(pinhole density)를 상승시키고 핀홀 크기(pinhole diameter)를 축소할 수 있다. 이때, 핀홀의 밀도 및 크기 값은 일정 범위로 제한할 수도 있다.
투과전극을 증착하기 전 바로 아래 유기물이 증착된 층, 예를들어 하부 활성층에 UV O3 처리(treatment), O2 plasma, HF, PEI 등을 이용한 표면 처리를 통해 표면의 물성을 변화시킬 수 있다.
또한, 투과 전극층 하부의 활성층에 형성되는 계면층은 투과 전극층 형성 전 처리, 예를 들어 UV O3 처리(treatment), O2 plasma, HF, PEI 등을 이용한 표면 처리 등에 의해 형성되는 층을 의미한다. 이 계면층을 조절하면 그 위에 생성되는 투과 전극층의 핀홀의 밀도가 조절되며, 투과 전극의 아래의 금속 산화물층 형성 두께에도 영향을 미치게 된다.
또한, 투과 전극층 형성시에 증착 속도는 금속 층을 형성하는 속도이며, 0.1Å 내지 5.0Å/S(초)까지 다양하게 증착 속도를 변화시킬 수 있다. 이 변화하는 증착 속도에 따라 투과 전극층의 알루미늄(Al)의 그레인 사이즈(grain size)가 변화할 수 있다. 투과 전극층의 알루미늄의 그레인 사이즈가 변화함에 따라 하부 활성층과의 접촉면적과 금속 산화물층의 두께가 달라진다. 그에 따라 상부 활성층에서 하부 활성층으로 이동할 수 있는 통로인 핀홀의 크기 및 투과전극의 캐패시턴스가 달라지므로, 수직구조 유기 반도체 트랜지스터의 전류의 밀도와 구동전압이 달라진다.
또한, 하부 활성층(132) 상부에 광 반응으로 자외선 조사, 또는 플라즈마, 또는 화학반응으로서 불소 화합물을 이용하여 표면 처리, 또는 고분자 소재를 도포하여 계면층을 형성함으로써 하부 활성층(132) 상부의 표면 에너지를 증가 또는 감소시킬 수 있으므로, 상기 하부 활성층(132) 상부에 형성하는 투과 전극층(142)의 열증착 공정중 투과 전극층 내부의 상기 핀홀의 나노 형상을 제어할 수 있다.
특히, 하부 활성층(132)과 투과전극의 표면 에너지 차이를 높이면, 층 표면에 증착된 전극 박막의 그레인 사이즈(grane size)가 커지고, 표면 거칠기(surface roughness)가 증가하여 핀홀(pin-hole)의 크기가 증가한다.
또한, 상기 하부 활성층(132)과 투과전극의 표면 에너지 차이를 낮추면, 층 표면에 증착된 전극 박막의 그레인 사이즈(grane size)가 작아져 표면 거칠기(surface roughness)가 감소하여 핀홀(pine-hole)의 크기가 감소하게 된다.
즉, 하부 활성층의 표면 에너지 차이를 증가시키게 되면, 그 위에 증착되는 투과 전극과 하부 활성층 사이의 접착력이 약해지고 투과 전극 사이 원자들의 응집력이 커지게 되어 동일 두께에서 표면 에너지가 큰 기판(substrate)에서 생성된 전극의 그레인 사이즈가 커지고, 표면의 거칠기가 증가하여 핀홀의 크기가 증가하게 된다.
예를들어, 유기 반도체층인 C60, 즉 하부 활성층(132)의 표면 에너지가 약 26.2mJ/m2이고, 금속박막인 Al의 표면 에너지가 약 59 mJ/m2이므로, 광반응 조사, 또는 플라즈마 조사, 화학반응, 계면층을 이용하여 표면 에너지 차이를 변경하면 그레인 사이즈 및 핀홀의 형성을 효과적으로 제어할 수 있다.
상기 제2 전극층(140)은 유기 활성층(130) 내부에 배치되며, 투과 전극층 (142)과, 투과 전극층(142)에 형성되어 전하의 이동경로를 제공하는 복수개의 핀홀 (pin-hole)(144) 및, 상기 투과 전극층(142)의 전체 표면 및 핀홀(144)을 둘러싸는 금속 산화물층(146)을 포함할 수 있다.
상기 투과 전극층(142)은 복수의 핀홀(144)을 갖는 다공성의 금속 함유층을 포함할 수 있다. 단면상, 복수의 핀홀(144)은 투과 전극층(142)을 관통할 수 있고, 수평 방향의 폭은 일정하지 않을 수 있다. 예컨대, 핀홀(144)의 수평방향의 폭은 위에서 아래로 갈수록 감소할 수 있다. 그러나, 핀홀(144)의 형상은 도 3에 도시된 것에 한정되지 않고 다양하게 변형될 수 있다. 또한, 도면에는 핀홀(144)의 형상이 일정한 형상으로 도시되어 있으나, 이에 한정되는 것은 아니며, 복수의 핀홀(144)의 형상/크기는 랜덤(random)할 수 있다. 즉, 복수의 핀홀(144)은 서로 다른 형상/크기를 가질 수도 있다.
또한, 상기 투과 전극층(142)은 수nm 내지 수십nm의 얇은 두께, 예를 들어 5nm 내지 50nm, 바람직하게는 10nm 내지 30nm, 더욱 바람직하게는 12.5nm 내지 27.5 nm 로 형성될 수 있다.
상기 투과 전극층(142)은 예를 들면 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나일 수 있다.
본 발명의 실시 예에서는 Al을 투과 전극층(142)으로 하고 금속 산화물층 (146)이 AlOx인 경우를 일례로 설명하지만, 전술한 종류의 투과 전극층(142)과 금속 산화물층(146)에 의해 본 발명의 실시 예에 따른 유기 박막 트랜지스터(100)를 제조할 수 있다.
상기 핀홀(pin-hole)(144)은 수 나노 미터의 크기를 가질 수 있으며, 투과 전극층 사이에서 전하의 이동 경로를 제공할 수 있다. 상기 투과 전극층(142)에 형성된 핀홀(144)을 통하여 하부 활성층(132)과 상부 활성층(134)은 서로 맞닿아 있을 수 있다.
상기 핀홀(144)의 형상 및 크기는 상기 투과 전극층(142)의 두께 및 증착 속도에 의해 제어되거나, 또는 열처리에 의해 제어될 수 있다.
투과 전극(Al)의 핀홀 크기는 1 nm 내지 100 nm, 바람직하게는 3nm 내지 80nm, 더욱 바람직하게는 5nm 내지 50nm이며, 핀홀 밀도는 1.25X106 내지 1X1010 pores/cm2, 바람직하게는 5X106 내지 1X109 pores/cm2, 더욱 바람직하게는 1X107 내지 9X108 pores/cm2,이며, 핀홀의 총 면적은 1X1014 내지 1.25X106 nm2/cm2 일 수 있다. 이러한 수치 범위를 만족하면, 소자의 전류 밀도가 증가하며, 소자의 출력 전류가 높아질 수 있다.
상기 하부 활성층(130) 상부에 투과 전극 형성시 광반응 또는 화학반응을 이용한 표면 처리 또는 계면소재 박막을 이용하여 계면층을 형성하거나, 또는 열 증착하는 투과 전극 재료의 증착 속도의 제어를 통해, 투과 전극의 나노 형상(nano morphology)을 제어하여 투과 전극 내부의 핀홀 밀도(pin-hole density)를 증가시키고 핀홀 크기(pin-hole diameter)를 축소할 수 있다. 핀홀의 밀도 및 크기는 일정한 범위내로 제한할 수도 있다.
유기 반도체층인 상기 하부 활성층 상부에 광반응으로 자외선 조사 또는 화학 반응으로 불소 화합물을 처리하거나 또는 유기 쌍극자 소재를 도포하여 계면층을 형성하거나, 유기 반도체층인 하부 활성층 상부의 표면 에너지를 증가 또는 감소시킴으로써 상기 하부 활성층 상부에 투과전극 형성을 위한 금속 재료의 열증착 공정중 투과 전극층 내부의 나노 형상을 제어할 수 있다.
따라서, 핀홀의 크기(Lpin), 핀홀 밀도(핀홀 개수/단위 면적), 및 핀홀의 총면적(핀홀 개수 X Lpin2)을 일정 범위로 최적화함으로써 그 결과 수직 구조의 유기 트랜지스터의 전하 이동도가 크게 개선될 수 있다.
그리고, 상기 금속 산화물층(146)은 산화이트륨(Y2O3), 산화알루미늄 (Al2O3, AlOx, AlxOy), 산화마그네슘(MgOx), 산화아연(ZnO), 산화주석 (SnO), 산화철 (Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄 (HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리 (CuOx), 산화규소 (SiOx), 산화니켈 (NiOx)의 그룹에서 선택되는 적어도 하나의 재료를 포함(x, y는 1 내지 3 사이의 유리수임)할 수 있다.
상기 금속 산화물층(146)은 핀홀(144)의 노출된 표면(즉, 핀홀 측면을 포함)에 수nm 단위로 성장하여 전자 이동 경로는 유지한 채 상기 투과 전극층(142)의 표면에서 절연체(Dielectric layer)로 작용할 수 있다.
상기 금속 산화물층(146)은 양극 산화 또는 표면 산화에 의해 형성될 수 있다.
도 2 및 도 3에 도시된 바와 같이, 투과 전극층(142)의 두께(Tox)가 5nm 내지 50nm, 바람직하게는 10nm 내지 30nm, 더욱 바람직하게는 12.5nm 내지 27.5 일 수 있다. 예를 들어 약 15nm 일 때는 하부 활성층(132)과 상부 활성층(134)이 미세 핀홀(144)(pinhole)을 통해 서로 연결되지만, 투과 전극층(142)의 두께(Tox)가 약 50nm 를 초과할 때는 미세 핀홀 (144)(pin-hole)이 존재하지 않게 되어 하부 활성층(132)과 상부 활성층(134)의 연결이 차단될 수 있다.
따라서, 약 15nm 두께의 투과 전극층(142)이 산화처리되는 경우, 유기 박막 트랜지스터(100)에서 전하 차단 및 투과 기능을 정확하게 수행할 수 있다. 이는 특정 두께(Tox)의 투과 전극층(142)을 통한 미세 핀홀(144)(pin-hole)이 존재하고 산화 처리 공정에 의해 제어되고 일정한 두께를 가지는 금속 산화물층(146)이 생성되는 것으로 간주될 수 있다.
투과 전극층(142)의 금속이 Al일 경우, O2 분자가 Al 입자 경계로 확산되기 때문에 금속 산화물층(146)의 AlOx는 건식 산화로 규칙적으로 성장하게 된다.
따라서, 금속 산화물층인 AlOx는 산화 처리를 통해 투과 전극층(142)의 표면에서 고르게 성장할 수 있다. 또한, 주로 결정입계에 위치하는 미세 핀홀(144)의 표면은 산화 처리에 의하여 균일하게 산화될 수 있다.
산화 처리된 투과 전극층(142)은 상부 표면뿐만 아니라 주변 표면 및 나노 미터 크기의 핀홀(144) 내에도 금속 산화물층이 형성되어 투과 전극층(142) 전체를 부동태화(passivation)함으로써 누설 전류를 획기적으로 감소시킬 수 있다.
도 4는 본 발명의 실시 예에 따른 유기 박막 트랜지스터에 있어서 투과전극층(Al)의 두께 변화에 따른 소자의 특성 변화를 설명하기 위한 도면이다.
도 4를 참조하면, 투과전극의 두께가 임계치 두께보다 높으면 핀홀의 밀도 및 핀홀 크기가 줄면서 투과도 및 증폭도가 줄어 든다.
특히, 투과전극(Al)의 두께가 20nm 또는 30nm 인 경우, 임계치 두께인 15nm보다 높기 때문에 핀홀의 밀도 및 핀홀 크기가 줄면서 투과도 및 증폭도가 줄어 드는 것을 확인할 수 있다.
또한, 도 4를 참조하면, 투과전극(Al)의 두께가 15nm 일 때의 점멸비(on/off ratio)는 약 1.2848 이며, 투과전극(Al)의 두께가 약 20nm 일 때의 점멸비(on/off ratio)는 약 26.01779이며, 투과전극(Al)의 두께가 약 30nm 일 때의 점멸비(on/off ratio)는 약 9.07562로 나타남을 확인할 수 있다.
특히, 투과전극(Al)의 두께가 약 20nm 일 때의 점멸비(on/off ratio)는 투과전극(Al)의 두께가 약 30nm 일 때 보다 높게 나타남을 확인할 수 있다.
투과전극(Al) 두께가 얇을 경우 핀홀의 사이즈가 커서 전계(electric field)가 소자 내부에 전체적으로 전달되지 못하며, 투과전극(Al)의 두께가 두꺼울 경우 핀홀의 크기가 작아 전달되는 전계(electric field) 전달에 한계가 생겨 소자 성능이 저하될 수 있다.
투과 전극(Al) 두께가 핀홀을 통해 전계(electric field)가 소자 전체에 균일하게 전달 가능한 크기를 형성할 수 있는 두께이어야 하며, 그에 따른 핀홀의 밀도가 전계(electric field)가 소자 전체에 균일하게 전달할 수 있을 정도이어야 한다.
그리고, 컬렉터(Collector)-베이스(Base) 커패시턴스(Capacitace)는 투과 전극층 (142)의 두께에 따라 증가할 수 있는데, 이는 투과 전극층(142) 아래의 금속 산화물층(146)의 두께가 더 두꺼운 투과 전극층(142)에서 감소함을 의미할 수 있다.
또한, 상기 하부 활성층(132) 및 투과 전극층(142) 상에 상부 활성층(134)이 형성될 수 있다. 상기 상부 활성층(134)은 상기 투과 전극층(142)에 형성된 핀홀 (144)을 통하여 하부 활성층(132)과 서로 맞닿아 있을 수 있다.
상기 상부 활성층(134) 상부에는 제3 전극층(170)이 형성될 수 있다.
제3 전극층(170)은 일예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금 (Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴 (AlNd), 은(Ag) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드 (ITO) 및, 몰리브덴(Mo)과 네오디뮴(AlNd)으로 이루어진 이중 층으로 형성될 수 있다.
본 발명에 따른 유기 박막 트랜지스터(100)의 전송 계수(transmission factor)은 99.999% 이상일 수 있다. 본 실시 예에 따른 유기 박막 트랜지스터(100)는 기존 유기 박막 트랜지스터의 전송 계수가 최대 99.00%인데 반하여, 제조 방식의 복잡성을 요구하지 않는 상태에서 전송 계수를 99.99%까지 향상시킬 수 있다. 본 실시 예에서, 전송계수는 이미터 전류(emitter current)와 컬렉터 전류(collector current)의 비로 산출될 수 있다. 즉, 본 실시 예에 따른 유기 박막 트랜지스터 (100)는 누설 전류를 최소화함으로써 이미터와 컬렉터 사이의 전류 전달 비율을 99.999 %까지 향상시킬 수 있다.
또한, 유기 박막 트랜지스터(100)의 점멸비(on/off ratio)는 약 105 이상일 수 있다. 본 실시 예에서 점멸비는 컬렉터 전류의 변동에 의하여 꺼짐 상태와 켜짐 상태를 경험할 때 각각의 경우에 흐르는 전류의 비율로서 켜짐 상태의 이미터 전류를 꺼짐 상태의 이미터 전류로 나눈 값일 수 있다.
유기 박막 트랜지스터(100)의 온 전류 밀도(on current density)는 약 300 mA/cm 이상일 수 있다.
본 실시 예에 따른 유기 박막 트랜지스터는 낮은 정적 전력 손실, 감소된 누설 전류 특성과 함께 개선된 제조 신뢰성으로 인해 향후 복잡한 전자 회로 유기 박막 트랜지스터를 통합 할 수 있다.
또한, 본 실시 예에 따른 유기 박막 트랜지스터는 디바이스 커패시턴스를 제어하고 더 두꺼운 금속 산화물층을 형성하여 더 낮은 전극 저항을 유도할 수 있다.
이와 같이, 본 실시 예에 따른 유기 박막 트랜지스터는 투과전극내의 핀홀 형성을 제어함으로써 전하 이동을 개선시킬 수 있다.
또한, 본 실시 예에 따른 유기 박막 트랜지스터는 유기 활성층 상부에 흡착되는 투과전극 소재의 물리적 확산을 제어함으로써 투과전극 내부의 나노 형상 (nano morphology)을 제어할 수 있다.
그리고, 본 실시 예에 따른 유기 박막 트랜지스터는 투과 전극의 나노 형상 (nano morphology)을 제어하여 투과전극 내부의 핀홀 밀도를 상승시키고 핀홀 크기를 축소할 수 있다.
또한, 본 발명의 실시 예에 따른 유기 박막 트랜지스터는 투과 전극 형성을 위한 금속 재료의 열증착 공정중 투과전극 내의 나노 형상을 제어할 수 있다.
상기 구성을 통해 이루어지는 수직형 유기 박막 트랜지스터 제조방법에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 5a 내지 도 5g는 본 발명의 실시 예에 따른 수직형 유기 박막 트랜지스터의 제조 공정 단면도들이다.
도 6은 본 발명의 실시 예에 따른 수직형 유기 박막 트랜지스터의 제조 공정 흐름도이다.
본 발명의 실시 예에 따른 유기 박막 트랜지스터 제조 방법은, 도 5a 및 도 6을 참조하면, 먼저 기판(110)을 준비한다(S110).
다음으로, 도 5a 및 도 6을 참조하면, 상기 기판(110) 상에 제1 전극층 (120)을 형성할 수 있다(S120). 예를 들면 기판(110)은 유리, 수정(quartz), 고분자 수지(예를 들어, 플라스틱 등), 실리콘(silicon)등을 포함하여 구성될 수 있다. 또한, 제1전극층(120)은 콜렉터 전극(collector electrode)일 수 있다.
제1 전극층(120)은 일예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금 (Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴 (AlNd), 은(Ag) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금 (Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(AlNd), 은(Ag)으로 이루어진 이중 층으로 형성될 수 있다.
제1전극층(120)은 PVD(Physical Vapor Deposition) 등과 같이 금속 증발원(미도시)을 이용하는 진공 증착 방식을 이용하여 형성할 수도 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 5b 및 도 6을 참조하면, 상기 제1 전극층(120) 상에 하부 활성층(132)을 형성한다(S130). 상기 하부 활성층(132)은 후술하는 상부 활성층(134)과 함께 유기 활성층(130)을 구성할 수 있다.
상기 하부 활성층(132)은 제1 전극층(120)의 상면을 따라 배치되며, 상부 활성층(134)은 후술하는 제2 전극층(150)의 상면을 따라 배치될 수 있다. 상기 하부 활성층(132)은 후술하는 제2 전극층(150)의 핀홀(144)을 통해 후술하는 상부 활성층(134)과 연결될 수 있다.
유기 활성층(130)을 구성하는 상기 하부 활성층(132)은 전하 이동도가 높으며, 전하 주입이 용이한 물질로 이루어질 수 있다. 예를들면, 하부 활성층(132)은 올리고티오펜(oligothiophene) 또는 펜타센(pentacene) 등과 같은 반도체 저분자 물질 또는 폴리티오펜(polythiophene), 버크민스터풀러렌(Buckminsterfullerene) 계열 등과 같은 반도체 고분자 물질을 이용하여 형성할 수 있다. 하부 활성층(132)의 상면 또는 상부 활성층(134)의 하면을 따라서는 도핑이 수행될 수 있다.
다음으로, 도 5c 및 도 6을 참조하면, 상기 하부 활성층(132) 상면에 광반응 또는 화학반응을 이용하여 표면 처리 또는 계면소재를 이용하여 계면층을 형성할 수 있다(S140).
광 반응을 이용한 표면처리를 실시하는 경우는, 상기 하부 활성층(132) 상에 UV O3 처리를 통해 약 28mW 이상의 강도(UV treatment intensity)로 자외선을 약 1분 내지 60 분 또는 RF O2 플라즈마를 1W 내지 300W의 강도로 10초 내지 300초동안 조사, 예를들어 약 1분, 2분, 5분, 10분, 15분동안 조사하여 표면 처리를 실시할 수 있다.
또는, 화학 반응을 이용한 표면처리를 실시하는 경우는, 상기 하부 활성층 (132) 상에 불소 화합물인 HF, DMF, THF, PVDF, -CF3, -CF2, -F, -F2, -F3, -F4 등의 플루오린 솔벤트 (fluorine solvent) 중에서 적어도 하나를 이용한 표면처리를 통해 계면층을 형성할 수 있다.
또는, 상기 하부 활성층(132) 상에 PEI, PEEK, PPS, PES, PMMA, PVC, PS, PP, PVDF, PDMS, PTFT, PEIE, PFI, PE, PIB, PMS, PVF, PTFE, PVDC, PCTrFE, PVA, PMAA, PEA, PEMA, PBMA, PIBMA, PtBMA, PHMA, PEO, PTHF, PEO, PTME, PET, PC 등의 폴리머 박막 (polymer thin film) 중에서 적어도 하나를 계면층 소재로 도포하여 계면층을 형성할 수 있다.
특히, 하부 활성층 상부에 광 반응 또는 화학반응을 이용한 표면처리 또는 계면 소재를 이용한 계면층을 형성하거나 또는 열 증착되는 투과 전극층 재료의 증착 속도를 제어하여, 투과 전극층의 나노 형상을 제어하여 투과 전극층 내부의 핀홀 밀도 (pinhole density)를 상승시키고 핀홀 크기(pinhole diameter)를 축소할 수 있다. 이때, 핀홀의 밀도 및 크기 값은 일정 범위로 제한할 수도 있다.
또한, 하부 활성층(132) 상부에 광 반응으로 자외선 조사, 또는 플라즈마, 또는 화학반응으로서 불소 화합물을 이용하여 표면 처리, 또는 고분자 소재를 도포하여 계면층을 형성함으로써 하부 활성층(132) 상부의 표면 에너지를 증가 또는 감소시킬 수 있으므로, 상기 하부 활성층(132) 상부에 형성하는 투과 전극층(142)의 열증착 공정중 투과 전극층 내부의 나노 형상을 제어할 수 있다.
특히, 하부 활성층(132)과 투과전극의 표면 에너지 차이를 높이면, 층 표면에 증착된 전극 박막의 그레인 사이즈(grane size)가 커지고, 표면 거칠기(surface roughness)가 증가하여 핀홀(pin-hole)의 크기가 증가한다.
또한, 상기 하부 활성층(132)과 투과전극의 표면 에너지 차이를 낮추면, 층 표면에 증착된 전극 박막의 그레인 사이즈(grane size)가 작아져 표면 거칠기(surface roughness)가 감소하여 핀홀(pine-hole)의 크기가 감소하게 된다.
즉, 하부 활성층의 표면 에너지, 계면 에너지를 조절하여 하부 활성층과 투과전극 간의 표면 에너지 차이를 증가시키게 되면, 그 위에 증착되는 투과 전극과 하부 활성층 사이의 접착력이 약해지고 투과 전극 사이 원자들의 응집력이 커지게 되어 동일 두께에서 표면 에너지가 큰 기판(substrate)에서 생성된 전극의 그레인 사이즈가 커지고, 표면의 거칠기가 증가하여 핀홀의 크기가 증가하게 된다.
예를들어, 유기 반도체층인 C60, 즉 하부 활성층(132)의 표면 에너지가 약 26.2mJ/m2이고, 금속박막인 Al의 표면 에너지가 약 59 mJ/m2이므로, 광반응 조사, 또는 플라즈마 조사, 화학반응, 계면층을 이용하여 표면 에너지 차이를 변경하면 그레인 사이즈 및 핀홀의 형성을 효과적으로 제어할 수 있다.
또한, 하부 활성층(132) 상부에 광반응으로서 자외선 조사 또는 화학반응으로서 불소 화합물을 이용하여 표면 처리, 또는 유기 쌍극자 소재를 도포하여 계면층(미도시)을 형성함으로 인해, 핀홀의 크기(Lpin), 핀홀 밀도(즉, 핀홀 개수/단위면적) 및 핀홀의 총 넓이(핀홀 개수 X Lpin 2)가 최적화되며, 투과 전극층의 상부, 하부 및 핀홀 내부에 생성되는 금속 산화물층의 형상도 최적화될 수 있으므로, 그 결과 수직 구조의 유기박막 트랜지스터의 전하 이동도가 개선될 수 있다.
특히, 투과전극 형성 전 하부 활성층에 표면에너지를 변화시켜 그 위해 열
증착되는 금속산화물을 그레인 사이즈(grain size)를 조절하여 핀홀의 크기 및 밀도가 조절될 수 있다.
또한, 조절된 핀홀의 크기 및 밀도에 따라 캐리어(carrier)의 밀도와 전류 밀도가 변화하고 (즉, 핀홀 크기가 약 10 nm에서 50 nm로 변화시킬 때 전류 밀도가 0.15 A/cm2에서 0.13 A/cm2 로 감소) 그에 따라 투과되는 전류 (Ioc, output current)가 변화할 수 있다.
다음으로, 도 5d 및 도 6을 참조하면, 상기 하부 활성층(132) 상부에 투과 전극층(142)을 형성하고, 그 내부에 복수의 핀홀(144)을 형성할 수 있다(S150).
이때, 투과 전극층(142)의 증착시에, 투과 전극층(142)의 증착시의 증착 속도는 0.1Å/s 내지 5.0Å/S 일 수 있다. 예를들어 전극층 증착 속도는 0.1Å/S(초), 0.2Å/S, 0.5Å/S, 1.0Å/S, 2.0Å/S, 3.0Å/S 로 하여 실시할 수 있다.
또한, 투과 전극층(142)의 증착 두께는 예를들어 1 내지 50 nm 일 수 있다. 특히, 투과전극(142)의 증착 두께는 10nm, 15nm, 20nm, 25nm 로 형성할 수 있다.
도 4를 참조하면, 제2 전극, 즉 투과 전극(예를들어 Al)의 두께 조절에 따른 핀홀의 형성 변화, 및 OPBT 소자의 성능 변화를 볼 때, 투과 전극의 두께가 임계치보다 너무 높으면 핀홀의 밀도 및 핀홀의 크기가 줄면서 투과도 및 증폭도도 줄어 든다는 것을 확인할 수 있다.
특히, 투과전극(Al)의 두께가 20nm 또는 30nm 인 경우, 임계치 두께인 15nm보다 높기 때문에 핀홀의 밀도 및 핀홀 크기가 줄면서 투과도 및 증폭도가 줄어 드는 것을 확인할 수 있다.
또한, 도 4를 참조하면, 투과전극(Al)의 두께가 15nm일때 점멸비(on/off ratio)는 약 1.2848 이며, 투과전극(Al)의 두께가 약 20nm일때 점멸비(on/off ratio)는 약 26.01779이며, 투과전극(Al)의 두께가 약 30nm일때 점멸비(on/off ratio)는 약 9.07562로 나타남을 확인할 수 있다.
특히, 투과 전극(Al)의 두께가 약 20nm일 때의 점멸비(on/off ratio)는 투과 전극(Al)의 두께가 약 30nm일때보다 높게 나타남을 확인할 수 있다.
이때, 투과 전극층(142)은 전하의 이동경로를 제공하는 복수개의 핀홀(pin hole)(144)을 갖는 다공성의 금속 함유층을 포함할 수 있다. 예를 들면, 상기 투과 전극층(142)은 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나일 수 있다.
유기 박막 트랜지스터를 구성하는 상기 제1 전극층(120), 하부 활성층(132) 및 투과 전극층(142)은 완전히 세정된 유리기판상에서 진공 증착 방식에 의해 제조될 수 있다. 예를들어, 얇은 크롬막(3nm)은 금 전극(50nm)의 접착력을 향상시키며, 그 위에 C60층(50nm) 및 베이스 금속인 알루미늄이 일련의 섀도우 마스크를 통해 초고진공 조건하에서 증착할 수 있다. 그리고, 표면 산화 처리가 수행되는 시간을 제외하고, 샘플을 진공 챔버로부터 제거하고 불활성 N2 분위기하에서 대기시킬 수 있다.
다음으로, 필요한 경우에는, 투과전극층(142)을 표면 산화시키는 단계 이전에 하부 활성층(132) 및 투과전극층(142)을 열처리할 수도 있다(S160). 예를 들면, 상부 활성층 및 이미터 전극이 형성되지 않은 하프 디바이스(half-device) 샘플은 C60 및 투과 전극층의 접촉 면적 및 계면 접착성을 개선시키기 위해 약 150℃에서 약 1 시간 동안 예열될 수도 있다. 이는 하부 활성층(132)과 투과전극층(142) 사이의 계면 접착성을 개선시킬 수 있다.
결과적으로 예열 과정을 거친 수직형 유기 박막 트랜지스터의 베이스-컬렉터 커패시턴스는 예열 과정을 거치지 않은 유기 박막 트랜지스터의 베이스-컬렉터 커패시턴스에 비해 전하 축적 및 위상 변이가 더 크며 점멸비와 누설 전류 특성이 크게 개선될 수 있다.
다음으로, 투과전극층을 중합체로 코팅할 수 있다. 투과전극층(142)의 표면 산화 처리 전에, 수위에서의 잠재적인 포텐셜 피크로부터 전극의 손상을 피하기 위해 코팅이 활성 영역 외부에 적용될 수 있다.
다음으로, 도 5e 및 도 6을 참조하면, 투과전극층(142)을 양극 산화 또는 표면 산화처리하여 상기 투과전극층(142)의 전체 표면, 즉 상면, 하면 및 핀홀(144)의 측면에 금속 산화물층(146)을 형성한다(S170). 이때, 상기 투과 전극층(142)과 핀홀(144) 및 금속 산화물층(146)은 제2 금속층(140)을 구성할 수 있다.
다음으로, 도 5f 및 도 6을 참조하면, 상기 하부 활성층(132) 및 투과 전극층 (142) 상에 상부 활성층(134)을 형성할 수 있다(S180).
유기 활성층(130)을 구성하는 상기 상부 활성층(134)은 전하 이동도가 높으며, 전하 주입이 용이한 물질로 이루어질 수 있다. 예를들면, 상부 활성층(134)은 올리고티오펜(oligothiophene) 또는 펜타센(pentacene) 등과 같은 반도체 저분자 물질 또는 폴리티오펜(polythiophene), 버크민스터풀러렌(Buckminsterfullerene) 계열 등과 같은 반도체 고분자 물질을 이용하여 형성할 수 있다.
또는, 상기 상부 활성층(134)은 향상된 전자 주입을 위해 고효율 n타입 도핑 W2(hpp)4 (20 nm 두께, C60에서 1 wt%)의 층이 적용될 수 있다.
상기 상부 활성층(134)은 전술한 하부 활성층(132)과 함께 유기 활성층(130)을 구성할 수 있다.
다음으로, 도 5g 및 도 6을 참조하면, 상기 상부 활성층(134) 상부에 제3 전극층(150)을 형성할 수 있다(S190).
예를 들면, 제3 전극층(150)은 이미터(emitter)전극일 수 있다.
제3 전극층(150)은 일 예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금 (Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴 (AlNd), 은(Ag) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드 (ITO) 및, 몰리브덴(Mo)과 네오디뮴(AlNd)으로 이루어진 이중 층으로 형성될 수 있다.
제3 전극층(150)은 PVD(Physical Vapor Deposition) 등과 같이 금속 증발원(미도시)을 이용하는 진공 증착 방식을 이용하여 형성할 수도 있으나, 이에 한정되는 것은 아니다.
본 발명에 따른 유기 박막 트랜지스터 제조방법은 투과 전극의 나노 형상(nano morphology)을 제어하여 투과전극 내부의 핀홀 밀도를 상승시키고 핀홀 크기를 축소할 수 있다.
또한, 본 발명에 따른 유기 박막 트랜지스터 제조방법은 투과 전극 형성을 위한 금속 재료의 열증착 공정중 투과전극 내의 나노 형상을 제어할 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 유기 박막 트랜지스터 110: 기판
120: 제1 전극층 130: 유기 활성층
132: 하부 활성층 134: 상부 활성층
140: 제2 전극층 142: 투과전극층
144: 핀홀 146: 금속 산화물층
150: 제3 전극층
120: 제1 전극층 130: 유기 활성층
132: 하부 활성층 134: 상부 활성층
140: 제2 전극층 142: 투과전극층
144: 핀홀 146: 금속 산화물층
150: 제3 전극층
Claims (18)
- 기판과;
상기 기판 상부에 배치되는 제1 전극층과;
상기 제1 전극층의 상부면에 배치되는 하부 활성층과;
상기 하부 활성층 내부에 배치되며, 투과 전극층과 상기 투과 전극층에 형성되어 전하의 이동 경로를 제공하는 복수개의 핀홀과, 상기 투과 전극층의 전체 표면 및 상기 핀홀 측면에 형성되는 금속 산화물층을 포함하는 제2 전극층과;
상기 제2 전극층과 상기 하부 활성층 상에 형성된 상부 활성층; 및
상기 상부 활성층 상에 배치되는 제3 전극층;을 포함하며,
상기 하부 활성층에 형성되며, 상기 하부 활성층의 표면장력을 변화시키는 고분자 소재로 구성된 계면층을 포함하며,
상기 계면층을 통해 상기 투과전극층의 나노 형상이 제어되어 상기 핀홀의 크기(Lpin), 상기 핀홀 밀도(핀홀 개수/단위면적), 상기 핀홀의 총 면적(핀홀 개수 X Lpin 2)이 제어되는 유기 박막 트랜지스터. - 제1항에 있어서,
상기 핀홀의 크기는 1 nm 내지 100 nm이며, 상기 핀홀의 밀도는 1.25x106 내지 1x1010 pores/cm2 이며, 상기 핀홀의 총 면적은 1X1014 내지 1.25 x 106 nm2/cm2 인 유기 박막 트랜지스터. - 제1항에 있어서,
상기 하부 활성층에 광 반응 또는 화학반응을 이용한 표면 처리를 통해 상기 투과전극층의 상기 핀홀의 크기, 상기 핀홀의 밀도 및 상기 핀홀의 총 면적 중 하나가 제어되는 유기 박막 트랜지스터. - 제3항에 있어서,
상기 광 반응을 이용한 표면 처리는 UV O3 또는 O2 플라즈마 처리를 이용한 자외선 및 플라즈마 조사를 포함하며, 상기 화학 반응을 이용한 표면 처리는 불소 화합물을 이용한 표면 처리를 포함하는 유기 박막 트랜지스터. - 삭제
- 제1항에 있어서,
상기 핀홀의 크기, 상기 핀홀의 밀도 및 상기 핀홀의 총 면적 중 하나는 상기 투과 전극층의 1 내지 50nm의 두께와 0.1Å/s 내지 5.0Å/S의 증착 속도에 의해 제어되는 유기 박막 트랜지스터. - 제1항에 있어서,
상기 투과 전극층은 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나인 유기 박막 트랜지스터. - 제1항에 있어서,
상기 금속 산화물층은 산화이트륨(Y2O3), 산화알루미늄 (Al2O3, AlOx, AlxOy), 산화마그네슘(MgOx), 산화아연(ZnO), 산화주석 (SnO), 산화철 (Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄 (HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리 (CuOx), 산화규소 (SiOx), 산화니켈 (NiOx)의 그룹에서 선택되는 적어도 하나의 재료를 포함(x, y는 1 내지 3 사이의 유리수임)하는 유기 박막 트랜지스터. - 기판을 준비하는 단계와;
상기 기판 상에 제1 전극층을 형성하는 단계와;
상기 제1 전극층 상에 하부 활성층을 형성하는 단계와;
상기 하부 활성층 상에 복수의 핀홀을 포함하는 투과 전극층을 형성하는 단계와;
상기 투과 전극층의 전체 표면 및 상기 핀홀 측면에 금속 산화물층을 형성하여 상기 투과 전극층과 상기 금속 산화물층을 포함하는 제2 전극층을 형성하는 단계와;
상기 제2 전극층과 상기 하부 활성층 상에 상부 활성층을 형성하는 단계와;
상기 상부 활성층 상에 제3 전극층을 형성하는 단계를 포함하며,
상기 하부 활성층에 상기 하부 활성층의 표면 장력을 변화시키는 고분자 소재로 구성된 계면층을 형성하는 단계를 포함하며,
상기 계면층을 통해 상기 투과전극층의 나노 형상을 제어하여 상기 핀홀의 크기 (Lpin), 상기 핀홀의 밀도(핀홀 개수/단위면적), 상기 핀홀의 총 면적(핀홀 개수 X Lpin 2)을 제어하는 유기 박막 트랜지스터 제조방법. - 제9항에 있어서,
상기 핀홀의 크기는 1 nm 내지 100 nm이며, 상기 핀홀의 밀도는 1.25x106 내지 1x1010 pores/cm2 이며, 상기 핀홀의 총 면적은 1X1014 내지 1.25 x 106 nm2/cm2 인 유기 박막 트랜지스터 제조방법. - 제9항에 있어서,
상기 하부 활성층에 광 반응 또는 화학반응을 이용하여 표면 처리하는 유기 박막 트랜지스터 제조방법. - 제11항에 있어서,
상기 광 반응을 이용한 표면 처리는 UV O3 처리를 통한 자외선 조사 또는 플라즈마 처리를 포함하며, 상기 화학 반응을 이용한 표면 처리는 불소 화합물을 이용한 표면 처리를 포함하는 유기 박막 트랜지스터 제조방법. - 제12항에 있어서,
상기 광 반응을 이용한 표면 처리는 28mW 이상 강도의 자외선을 1 내지 60 분동안 조사 또는 RF O2 플라즈마를 1W 내지 300W의 강도로 10초 내지 300초동안 조사 하여 실시하는 유기 박막 트랜지스터 제조방법. - 제12항에 있어서,
상기 화학 반응을 이용한 표면 처리는 HF, THF, CF, PVDF, -CF3, -CF2, -F, -F2, -F3, -F4를 포함하는 불소 화합물 중에서 적어도 하나를 이용하여 실시하는 유기 박막 트랜지스터 제조방법. - 제11항에 있어서,
상기 계면층은 PEI, PEEK, PPS, PES, PMMA, PVC, PS, PP, PVDF, PDMS, PTFT, PEIE, PFI, PE, PIB, PMS, PVF, PTFE, PVDC, PCTrFE, PVA, PMAA, PEA, PEMA, PBMA, PIBMA, PtBMA, PHMA, PEO, PTHF, PEO, PTME, PET, PC 의 폴리머 박막 중에서 적어도 하나를 이용하여 형성하는 것을 포함하는 유기 박막 트랜지스터 제조방법. - 제9항에 있어서,
상기 핀홀의 크기, 상기 핀홀의 밀도 및 상기 핀홀의 총 면적 중 하나는 상기 투과전극층의 1 내지 50nm의 두께와 0.1Å/s 내지 5.0Å/S의 증착 속도에 의해 제어되는 유기 박막 트랜지스터 제조방법. - 제9항에 있어서,
상기 투과 전극층은 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나인 유기 박막 트랜지스터 제조방법. - 제9항에 있어서,
상기 금속 산화물층은 산화이트륨(Y2O3), 산화알루미늄 (Al2O3, AlOx, AlxOy), 산화마그네슘(MgOx), 산화아연(ZnO), 산화주석 (SnO), 산화철 (Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄 (HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리 (CuOx), 산화규소 (SiOx), 산화니켈 (NiOx)의 그룹에서 선택되는 적어도 하나의 재료를 포함(x, y는 1 내지 3 사이의 유리수임)하는 유기 박막 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220189176A KR102568182B1 (ko) | 2022-12-29 | 2022-12-29 | 유기 박막 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220189176A KR102568182B1 (ko) | 2022-12-29 | 2022-12-29 | 유기 박막 트랜지스터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102568182B1 true KR102568182B1 (ko) | 2023-08-21 |
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ID=87845967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220189176A KR102568182B1 (ko) | 2022-12-29 | 2022-12-29 | 유기 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102568182B1 (ko) |
-
2022
- 2022-12-29 KR KR1020220189176A patent/KR102568182B1/ko active IP Right Grant
Non-Patent Citations (3)
| Title |
|---|
| Felix Dollinger et al., Adv. Mater. 2019, 31, 1900917(2019.3.28.)* * |
| Ghader Darbandy et al., Adv. Electron. Mater. 2020, 6, 2000230(2020.6.11.)* * |
| Hans Kleemann et al., Adv. Funct. Mater.2020, 30, 1907113(2020.1.22.)* * |
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