KR102622982B1 - 유기 박막 트랜지스터 및 제조방법 - Google Patents

유기 박막 트랜지스터 및 제조방법 Download PDF

Info

Publication number
KR102622982B1
KR102622982B1 KR1020220189175A KR20220189175A KR102622982B1 KR 102622982 B1 KR102622982 B1 KR 102622982B1 KR 1020220189175 A KR1020220189175 A KR 1020220189175A KR 20220189175 A KR20220189175 A KR 20220189175A KR 102622982 B1 KR102622982 B1 KR 102622982B1
Authority
KR
South Korea
Prior art keywords
layer
oxide
electrode layer
base electrode
oxygen
Prior art date
Application number
KR1020220189175A
Other languages
English (en)
Inventor
임경근
이인혜
Original Assignee
한국표준과학연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국표준과학연구원 filed Critical 한국표준과학연구원
Priority to KR1020220189175A priority Critical patent/KR102622982B1/ko
Application granted granted Critical
Publication of KR102622982B1 publication Critical patent/KR102622982B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/491—Vertical transistors, e.g. vertical carbon nanotube field effect transistors [CNT-FETs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/484—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
    • H10K10/486—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions the channel region comprising two or more active layers, e.g. forming pn heterojunctions

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 반도체 소자 및 반도체 소재에 관한 것으로, 보다 상세하게는 수직 구조의 유기 반도체 박막 트랜지스터 및 그 제조방법에 관한 것으로, 기판 상부에 배치되는 제1 전극층과; 상기 제1 전극층의 상면에 배치되는 하부 활성층과; 상기 유기 활성층 내부에 배치되며, 베이스 전극층과 상기 베이스 전극층에 형성되어 전하의 이동 경로를 제공하는 복수개의 핀홀 및 상기 베이스 전극층의 전체 표면 및 상기 핀홀 측면에 형성되는 금속 산화물층을 포함하는 제2 전극층과; 상기 제2 전극과 상기 하부 활성층 상에 형성된 상부 활성층; 및 상기 상부 활성층 상에 배치되는 제3 전극층;을 포함하며, 상기 금속 산화물층은 산소 가압 또는 산소 플라즈마 처리를 통해 형성되는 유기 박막 트랜지스터를 제공한다.

Description

유기 박막 트랜지스터 및 제조방법{ORGANIC THIN FILM TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 반도체 소재에 관한 것으로, 보다 상세하게는 수직 구조의 유기 반도체 박막 트랜지스터 및 그 제조방법에 관한 것이다.
박막 트랜지스터(thin film transistor, TFT)는 각종 디스플레이 장치에서 각 화소의 동작을 제어하는 구동 소자로 사용되고 있으며, 스마트 카드(smart card) 또는 인벤토리 태그(inventory tag)용 플라스틱 칩 등으로의 활용이 예상되고 있다.
종래에는 박막 트랜지스터의 채널층으로 실리콘(Si)과 같은 무기반도체 물질이 일반적으로 사용되어 왔으나, 최근 디스플레이의 대면적화, 저가격화 및 플렉서블화로 인해서 고가격, 고온 진공 프로세스를 필요로 하는 무기계 물질에서 유기계 반도체 물질로 바뀌고 있으며, 최근 유막 박막을 반도체층으로 사용하는 유기박막 트랜지스터(organic thin film transistor, OTFT)에 대한 연구가 활발히 진행되고 있다.
유기박막 트랜지스터는 반도체층으로 실리콘막 대신에 유기박막을 사용하는 것으로서, 유기 박막의 재료에 따라 반도체 저분자 물질을 이용한 저분자 유기박막 트랜지스터와 반도체 고분자 물질을 이용한 고분자 유기 박막 트랜지스터로 분류된다.
특히, 이러한 유기 박막을 이용하는 수직 구조의 투과전극 유기 박막 트랜지스터에서는 산화막이 투과전극 전체를 감싸야 하므로, 증착 방식이 아닌 전기화학적 산화방식인 아노다이징(anodizing)을 통해 나노 미터 단위의 산화막을 형성할 수 있다. 즉, 수직구조의 유기 반도체 트랜지스터 소자의 베이스 역할을 하는 투과전극에 양극산화(아노다이징; anodizing)라는 전기 화학적 과정을 통하여 수직 구조의 금속 산화막을 형성할 수 있다.
그러나, 양극산화(anodizing)는 용액 공정이 필수적이기 때문에 물에 견디는 소재를 이용해야 하며, 알루미늄 전극을 직접 컨택하며 전압을 가해줘야 하기 때문에 번거로운 단점이 있다.
또한, 양극산화를 통해 산화막을 형성하는 경우, 유기반도체 소재의 용액 접촉 및 수분을 포함한 공기 접촉에 의한 원치 않는 변형 및 변질이 발생하게 된다.
본 발명은 수직 구조의 유기 박막 트랜지스터에서 산소 가압에 의한 표면 산화 처리를 통해 형성되며 투과전극을 둘러싸는 금속 산화물층을 구비한 유기 박막 트랜지스터 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 산소 가압 또는 산소 플라즈마 처리에 의한 표면 산화 처리를 통해 형성되는 금속 산화물층의 성장 속도 및 두께 제어가 가능한 유기박막 트랜지스터 및 제조방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 금속 산화물층의 두께를 0.1 nm 수준까지 제어가 가능한 유기박막 트랜지스터 및 제조방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 유기반도체 소재의 용액 접촉 및 수분을 포함한 공기 접촉에 의한 열화 문제없이 표면 산화처리에 의해 금속 산화물층을 형성할 수 있는 유기박막 트랜지스터 및 제조방법을 제공하는데 있다.
본 발명의 실시 예에 따르면, 기판과; 상기 기판 상부에 배치되는 제1 전극층과; 상기 제1 전극층의 상면에 배치되는 하부 활성층과; 상기 하부 활성층 상에 배치되며, 베이스 전극층과 상기 베이스 전극층에 형성되어 전하의 이동 경로를 제공하는 복수개의 핀홀 및 상기 베이스 전극층의 전체 표면 및 상기 핀홀 측면에 형성되는 금속 산화물층을 포함하는 제2 전극층과; 상기 제2 전극층과 상기 하부 활성층 상에 형성된 상부 활성층; 및 상기 상부 활성층 상에 배치되는 제3 전극층;을 포함하며, 상기 금속 산화물층은 산소 가압 또는 산소 플라즈마 처리를 통해 형성되며, 온전류 밀도(on current density)가 300 mA cm-2 이상이며, 투과도가 99.999% 이상인 유기 박막 트랜지스터를 제공한다.
본 발명의 실시 예에 따르면, 상기 금속 산화물층은 산화이트륨(Y2O3), 산화알루미늄(Al2O3, AlOx, AlxOy), 산화마그네슘(MgOx), 산화아연(ZnO), 산화 주석(SnO), 산화철 (Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄 (HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리(CuOx), 산화규소 (SiOx), 산화니켈(NiOx) 의 그룹 중에서 선택되는 적어도 하나를 포함(x, y는 1 내지 3 사이의 유리수임)할 수 있다.
본 발명의 실시 예에 따르면, 상기 베이스 전극층의 두께는 5nm 내지 30nm일 수 있다.
본 발명의 실시 예에 따르면, 상기 금속 산화물층의 두께는 0.1nm 내지 10nm일 수 있다.
본 발명의 실시 예에 따르면, 상기 베이스 전극층은 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나일 수 있다.
본 발명의 실시 예에 따르면, 상기 베이스 전극은 알루미늄을 포함하며, 상기 금속 산화물층은 상기 베이스 전극이 표면 산화된 AlxOy (x, y는 1 내지 3인 유리수)를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 알루미늄을 포함하는 상기 베이스 전극층의 두께는 10 내지 20nm이고, 상기 금속 산화물층의 두께는 0.1nm 내지 7nm일 수 있다.
본 발명의 실시 예에 따르면, 상기 알루미늄을 포함하는 베이스 전극층에 산소 가압을 10 내지 600초동안 진행시에 산소 압력은 3×10-5 내지 3×10-7 이며, 알루미늄 산화막의 두께는 0.1nm 내지 2.6 nm일 수 있다.
본 발명의 실시 예에 따르면, 상기 산소 플라즈마 처리시에 RF 플라즈마 파워는 10W 내지 300W이며, 상기 플라즈마 RF 파워를 10초 내지 300초동안 가했을 때 산화막이 4.3±0.2nm 내지 7.3±0.4nm일 수 있다.
본 발명의 실시 예에 따르면, 기판을 준비하는 단계와; 상기 기판 상에 제1 전극층을 형성하는 단계와; 상기 제1 전극층 상에 하부 활성층을 형성하는 단계와; 상기 하부 활성층 상에 복수의 핀홀을 포함하는 베이스 전극층을 형성하는 단계와; 상기 베이스 전극층을 표면 산화처리하여 상기 베이스 전극층의 전체 표면에 금속 산화물층을 형성하는 단계와; 상기 하부 활성층 및 상기 금속 산화물층을 포함하는 상기 베이스 전극층 상에 상부 활성층을 형성하는 단계; 및 상기 상부 활성층 상에 제3 전극층을 형성하는 단계를 포함하며, 상기 금속 산화물층을 형성하는 단계는, 상기 하부 활성층 및 상기 베이스 전극층이 형성된 상기 기판을 상기 산소 가압챔버 내에 산소 가압 또는 플라즈마 처리를 통해 상기 베이스 전극층을 표면 산화처리하여 상기 베이스 전극의 전체 상면 및 하면과 상기 핀홀 측면에 상기 금속 산화물층을 형성하는 단계를 포함하며, 온전류 밀도 (on current density)가 300 mA cm-2 이상이며, 투과도가 99.999% 이상인 유기 박막 트랜지스터 제조방법을 제공한다.
본 발명의 실시 예에 따르면, 상기 상부 활성층을 형성하는 단계 이후에 상기 상부 활성층 상부에 절연층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 금속 산화물층은 산화이트륨(Y2O3), 산화알루미늄 (Al2O3, AlOx, AlxOy), 산화마그네슘(MgOx), 산화아연(ZnO), 산화 주석(SnO), 산화철 (Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄 (HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리(CuOx), 산화규소 (SiOx), 산화니켈(NiOx) 의 그룹 중에서 선택되는 적어도 하나를 포함(x, y는 1 내지 3 사이의 유리수임)할 수 있다.
본 발명의 실시 예에 따르면, 상기 베이스 전극층의 두께는 5nm 내지 30nm일 수 있다.
본 발명의 실시 예에 따르면, 상기 금속 산화물층의 두께는 0.1nm 내지 10nm일 수 있다.
본 발명의 실시 예에 따르면, 상기 베이스 전극층은 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나일 수 있다.
본 발명의 실시 예에 따르면, 상기 금속 산화물층 형성시의 산소 가압 챔버내 산소 가압의 범위는 1×10-8 내지 5 Torr 일 수 있다.
본 발명의 실시 예에 따르면, 상기 금속 산화물층 형성시의 산소 가압 챔버내 산소 가압 시간은 1분 내지 300분일 수 있다.
본 발명의 실시 예에 따르면, 상기 금속 산화물층의 두께 및 형상은 산소 가압챔버의 산소 가압 범위 또는 가압 시간, 금속 합금 조성, 및 산소 플라즈마의 RF파워 또는 플라즈마를 인가하는 시간 및 상기 베이스 전극의 두께 및 형태 중 적어도 하나에 의하여 결정될 수 있다.
본 발명의 실시 예에 따르면, 상기 베이스 전극층은 알루미늄(Al)을 포함하며, 상기 금속 산화물층은 상기 베이스 전극층이 표면 산화된 AlOx를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 베이스 전극층인 알루미늄(Al) 금속 표면에 산소 플라즈마를 인가하여 베이스 금속층 표면에 AlOx를 형성할 수 있다.
본 발명의 실시 예에 따르면, 상기 알루미늄을 포함하는 상기 베이스 전극층의 두께는 5 내지 20nm이고, 상기 금속 산화물층의 두께는 0.1nm 내지 7nm일 수 있다.
본 발명의 실시 예에 따르면, 상기 금속 산화물층 형성시에 상기 알루미늄을 포함하는 베이스 전극층에 산소 가압을 10초 내지 600초 동안 진행할 때 산소 압력은 3×10-5 내지 3×10-7 이며, 알루미늄 산화막의 두께는 0.1nm 내지 2.6 nm일 수 있다.
본 발명의 실시 예에 따르면, 상기 산소 플라즈마 처리시에 RF 플라즈마
파워는 10W 내지 300W이며, 상기 플라즈마 RF 파워를 10초 내지 300초동안 가했을 때 산화막이 4.3±0.2nm 내지 7.3±0.4nm일 수 있다.
본 발명에 따른 유기박막 트랜지스터 및 제조방법은 산소 가압 챔버내에서 산소 가압 또는 산소 플라즈마 처리에 의한 표면 산화 처리를 통해 베이스 전극층(즉, 투과전극)을 둘러싸는 금속 산화물층의 두께 및 형상을 제어할 수 있다.
또한, 본 발명에 따른 유기박막 트랜지스터 및 제조방법은 산소 가압챔버내에 주입하는 산소 압력 또는 산소 플라즈마의 RF파워 및 플라즈마를 인가하는 시간을 조절하여 투과 전극인 베이스 전극층에 형성되는 금속 산화물층의 성장 속도와 두께를 정밀하게 제어할 수 있으므로, 수직 구조의 유기 박막 트랜지스터의 구동 성능이 우수하다.
또한, 본 발명에 따른 유기박막 트랜지스터 및 제조방법은 기존의 양극 산화방식 대신에 산소 가압챔버내에서 산소 가압 또는 산소 플라즈마에 의한 표면 산화처리를 통해 투과전극에 금속 산화물층을 형성하기 때문에, 유기반도체 소자의 용액 접촉 및 수분을 포함한 공기 접촉에 의한 열화 및 산화 문제가 없으며, 별도의 전극 형성이 불필요한 장점이 있다.
본 발명에 따른 유기박막 트랜지스터 및 제조방법은 투과전극에 핀홀 형성에 적합한 산소 가압의 범위는 1×10-8 내지 5 Torr 이며, 이 범위내에서 산소 가압을 통해 기존의 아노다이징(anodizing) 공정보다 금속 산화물층의 두께를 0.1 nm 수준까지 정밀하게 제어가 가능하다.
또한, 본 발명에 따른 유기박막 트랜지스터 및 제조방법은 산소 가압 챔버를 이용한 산소 가압 또는 산소 플라즈마 처리에 의한 표면 산화 방식을 통해 형성된 유기 박막 트랜지스터의 온전류 밀도(on current density)가 300 mA cm-2 이상이며, 투과도가 99.999% 이상의 성능으로 개선이 가능하다.
본 발명에 따른 유기박막 트랜지스터 및 제조방법은 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 유기 박막 트랜지스터의 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 유기 박막 트랜지스터의 제조 공정 단면도들이다.
도 3은 본 발명의 실시 예에 따른 유기 박막 트랜지스터 제조공정 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시 예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 실시 예에 따른 유기 박막 트랜지스터의 단면도이다.
도1를 참조하면, 본 발명의 실시 예에 따른 수직형 유기 박막 트랜지스터 (100)는 기판(110), 제1 전극층(120), 유기 활성층(130), 제2 전극층(140), 절연층(160) 및 제3 전극층(170)을 포함하여 구성될 수 있다.
상기 기판(110)은 유기 박막 트랜지스터(100)의 전체 구조를 지지하는 기재일 수 있다. 예를 들면 기판(110)은 유리, 수정(quartz), 고분자 수지(예를 들어, 플라스틱 등), 실리콘(silicon)등을 포함하여 구성될 수 있다.
상기 제1 전극층(120)은 기판(110) 상부면에 배치될 수 있다. 예를 들면, 제1 전극층(120)은 콜렉터 전극(collector electrode)일 수 있다.
상기 제1 전극층(120)은 일 예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴 (AlNd), 은(Ag) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(AlNd), 은(Ag)으로 이루어진 이중 층으로 형성될 수 있다. 이때, 상기 제1 전극층(120)은 진공 증착에 의하여 형성될 수도 있으나, 이에 한정되는 것은 아니다.
상기 유기 활성층(130)은 제1 전극층(120)의 상면에 배치될 수 있다. 상기 유기 활성층(130)은 제2 전극층(140)을 기준으로 하부 활성층(132)과 상부 활성층 (134)으로 구분될 수 있다.
상기 하부 활성층(132)은 제1 전극층(120)의 상면을 따라 배치되며, 상부 활성층(134)은 절연층(160) 및 제3 전극층(170)의 하면을 따라 배치될 수 있다.
상기 유기 활성층(130)을 이루는 하부 활성층(132) 및 상부 활성층(134)은 전하 이동도가 높으며, 전하 주입이 용이한 p형 또는 n형 유기 반도체 물질로 이루어질 수 있다.
p형 유기 반도체 물질은 고분자물질로서 폴리(3-헥실티오펜) [poly(3-hexylthiophene), P3HT], 폴리(9,9-디옥틸플루오렌)[poly(9,9-dioctyl fluorene), F8], 폴리(9,9-디옥틸플루오렌-알트-바이싸이오펜) [poly(9,9-dioctylfluorene-alt-bithiophene),F8T2], 폴리(9.9-디옥틸플루오렌-알트-벤조티아디아졸)[poly(9,9-dioctylfluorene- alt-benzothiadiazole),F8BT], 폴리(2-메톡시-5-(3,7-디메틸옥토시-p-페닐렌비닐렌) [poly(2-methoxy-5-(3,7-dimethyloctoxy)-p-phenylenevinylene), OC1C10-PPV], 폴리(2-메톡시-5-(2-에틸헥옥시)-1,4-페닐렌비닐렌) [poly(2-methoxy-5-(2-ethylhexoxy)-1,4-phenylenevinylene), MEH-PPV], 폴리(3-헥실티오펜)[poly(3-hexylthiophene)], 및 폴리(3,3'''-다이도데실쿼터싸이오펜 [poly(3,3'''-didodecylquaterthiophene), PQT-12], 단분자 물질로서 비스(트리이소필실릴에티닐)펜타신[bis(triisopropylsilylethynyl) pentacene (TIPS-PEN)], 비스(트리에틸실릴에티닐)-안트라디티오펜 [bis(triethylsilylethynyl) -anthradithiophene(TES-ADT)], 펜타신 (pentacene), 테트라센 (tetracene), 루브렌 (rubrene), 및 5-클로로테트라 센 (5-chlorotetracene)을 포함할 수 있다.
또한, n형 유기 반도체 물질은 고분자로서 폴리(9,9-디옥틸플루오렌-co-벤즈티아디아졸)[poly(9,9-dioctyfluorene-co-benzthiadiazole), F8BT], 폴리(비스벤즈미다조벤조페난트롤린[poly(bisbenzimidazobenzophenanthroline), BBB], 단분자로서 페르플루오르카퍼프탈로시아닌[perfluorocopperphthalocyanine (FPcCu)], 3',4'-디부틸- 5,5''-비스(디시 아노 메틸렌)-5,5''-디하이드로-2,2':5',-2''-테티오펜[3',4'-dibutyl-5,5''-bis(dicyanomethylene)-5,5''-dihydro-2,2':5',-2''-terthiophene, QM3T], 디펄플루오르헥실올리고티오펜 [diperfluorohexyloligothiophene, DFH-nT], 2,7-[비스(5-펄플루오르헥실카보닐-티엔-2-일)]-4H-시클로펜타-[2,1-b:3,4-b']-디티오펜-4-one{2,7-[bis(5-perfluorohexylcarbonyl-thien-2-yl)] -4H-cyclopenta-[2,1-b:3,4-b']-dithiophen-4-one, DFHCO-4TCO}, 폴리(비스벤즈미다조벤조페난트롤린[poly(bisbenzimidazobenzophenanthroline), BBB], 디시아노페닐렌-비스[디카복시마이드] [dicyanoperylene-bis [dicarboximide], DPI-CN], 및 나프탈렌 테트라카르복시산 다이이미드[naphthalene tetracarboxylic diimide, NTCDI]을 포함할 수 있다.
또는, 하부 활성층(132) 및 상부 활성층(134)은 올리고티오펜 (oligothiophene) 또는 펜타센(pentacene) 등과 같은 반도체 저분자 물질 또는 폴리티오펜(polythiophene), 버크민스터풀러렌 (Buckminsterfullerene) 계열 등과 같은 반도체 고분자 물질을 이용하여 형성될 수도 있다. 하부 활성층(132)의 상면 또는 상부 활성층(134)의 하면을 따라서는 도핑이 수행될 수 있다.
상기 상부 활성층(134)에는 향상된 전자 주입을 위해 고효율 n타입 도핑 W2(hpp)4 (20 nm 두께, C60에서 1 wt%)의 층이 적용될 수 있다.
상기 제2 전극층(140)은 유기 활성층(130) 내부에 배치되며, 투과전극인 베이스 전극층(142)과, 베이스 전극층(142)에 형성되어 전하의 이동경로를 제공하는 복수개의 핀홀(pin hole)(144) 및, 상기 베이스 전극층(142)의 상면과 하면을 포함한 전체 표면과 상기 핀홀(144)을 둘러싸는 금속 산화물층(146)을 포함할 수 있다.
베이스 전극층(142)은 예를 들어 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나일 수 있다.
그리고, 예를 들면, 상기 금속 산화물층은 산화이트륨(Y2O3), 산화알루미늄 (Al2O3, AlOx, AlxOy), 산화마그네슘(MgOx), 산화아연(ZnO), 산화 주석(SnO), 산화철 (Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄 (HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리(CuOx), 산화규소 (SiOx), 산화니켈(NiOx) 의 그룹 중에서 선택되는 적어도 하나를 포함(x, y는 1 내지 3 사이의 유리수임)일 수 있다.
본 발명의 실시 예에서는 Al을 베이스 전극층(142)으로 하여 금속 산화물층 (146)이 AlOx인 경우를 일례로 설명하지만, 이에 한정하는 것은 아니며, 전술한 종류의 베이스 전극층(142)과 금속 산화물층(146)을 통하여 본 발명에 따른 유기 박막 트랜지스터(100)를 제조할 수 있음은 당연하다 할 것이다.
상기 핀홀(pine hole)(144)은 수 나노 미터의 크기를 가질 수 있으며, 전극층 사이에서 전하의 이동 경로를 제공할 수 있다. 상기 베이스 전극층(142)에 형성된 핀홀(144)을 통하여 하부 활성층(132)과 상부 활성층(134)은 서로 맞닿아 있을 수 있다.
또한, 상기 금속 산화물층(146)은 핀홀(144)의 노출된 표면(즉, 핀홀 측면을 포함)에 수nm 단위로 성장하여 전자 이동경로는 유지한 채 상기 베이스 전극층 (142)의 표면에서 절연체(Dielectric layer)로 작용할 수 있다.
상기 금속 산화물층(146)은 산소 가압 챔버(도 2c의 부호 150 참조)내에서 표면 산화처리에 의하여 형성될 수 있다.
상기 금속 산화물층(146)은 베이스 전극층(142)을 산소 가압챔버 내에서 챔버내에 주입되는 산소 압력에 따라 상기 베이스 전극층(142)의 표면에 형성될 수 있다. 이때, 상기 산소 가압챔버내에 주입되는 산소 압력의 정도에 따라 상기 베이스 전극 표면에 형성되는 금속 산화물층의 성장 속도와 두께가 정밀하게 제어될 수 있다.
또한, 산소 플라즈마를 통해 금속 표면에 금속 산화물층을 형성시킬 수 있다. 산소 플라즈마가 가해지는 파워, 산소의 압력, 플라즈마가 가해지는 시간을 조절함으로써 베이스 전극층 표면에 형성되는 금속 산화물층의 두께 또는 핀홀의 형상을 정밀하게 조절이 가능하다.
이렇게 하여, 금속 산화물층(146)의 성장 속도와 두께가 정밀하게 제어됨으로써, 수직 구조의 유기 박막 트랜지스터의 구동 성능이 우수해질 수 있다.
또한, 본 발명의 실시 예에서는 산소 가압 챔버 또는 산소 플라즈마 처리를 이용한 표면 산화 처리방식을 통해 금속 산화물층을 형성하기 때문에, 기존에는 용액 접촉을 통해 금속 산화물층을 형성하는 양극 산화방식, 즉 아노다이징(anodizing) 산화방식을 사용함으로 인해 발생하였던 유기반도체 소재의 용액 접촉 및 수분을 포함한 공기 접촉에 의한 원치 않는 변형 및 변질 등의 문제가 없게 되므로 공정성이 우수해진다.
더욱이, 본 발명의 실시 예는 기존의 양극 산화방식에 비해 유기반도체 소재의 용액 접촉 및 수분을 포함한 공기 접촉에 의한 열화 및 산화되는 문제가 없으며, 별도의 전극 형성이 불필요하게 된다.
또한, 이미 형성된 베이스 전극층, 즉 금속 전극을 산소 가압 챔버내에서 배치한 상태에서 챔버내로 주입되는 산소 가압 정도에 따라 반응하도록 하여 금속 박막인 베이스 전극층의 전체 표면(즉, 상면, 하면, 핀홀 측면 등)에 금속 산화물층을 균일하게 형성 및 제어할 수 있게 된다.
핀홀 형성에 적합한 산소 가압 범위는 1 ×10-8 내지 5 Torr 이며, 이 범위에서 산소 가압을 통해 기존의 아노다이징(anodizing) 공정보다 금속 산화물층(146)의 두께를 0.1 nm 수준까지 정밀하게 제어가 가능하다. 즉, 금속 산화물층(146)의 두께 및 형상은 산소 가압 챔버내에 가해지는 산소 가압 정도에 따라 변화될 수 있다.
실시예에 따르면, 산소 가스의 순도가 99.9999%이고, 온도가 상온(300K)인 조건 하에서 산소 가스 압력은 1 ×10-8 에서 5 Torr 로 증가하고, 산소 가스 가압 시간은 1분 내지 300분까지 진행할 때, 예를 들어 낮은 산소 압력, 예를 들어 약 0.5 Torr 이하에서의 산화물층의 성장 두께는 약 1Å 에서 12Å로 증가할 수 있다.
또한, 산소 가스 주입 시간은 1 내지 100분동안 진행하는 경우 산화물층의 두께는 빠르게 증가할 수 있다.
그 결과, 산소 가스 압력과 산소 가스 주입 시간이 증가함에 따라 산화물층의 두께가 초기에 성장이 빠르게 진행될 수 있다. 특히, 제한된 산화물층의 두께는 산소 가스 압력이 증가함에 따라 증가할 수 있다.
산소 가스 압력은 1×10-8 내지 5 Torr 범위 내에서 진행하는 경우, 낮은 산소 압력, 예를 들어 약 0.5 Torr 이하에서의 산화물층의 제한된 성장 두께는 약 1Å 에서 12Å이며, 산소 가스 압력이 증가함에 따라 증가할 수 있다.
그 결과, 금속 산화물층, 예를 들어 Al2O3 두께는 약 2.5 nm까지 성장할 수 있다.
따라서, 산화물층의 성장 두께는 산소 가스의 압력 및 가압 인가 시간이 증가함에 따라 일정 두께, 예를 들어 약 0.1nm 내지 1.2nm 까지는 증가할 수 있다.
이렇게 산소 가압 챔버내에서 산소 가압 조절을 통해 금속 산화물층(146)을 형성함으로써, 소자의 온전류 밀도(on-current density)가 약 300 mA cm-2 이상이며, 투과도는 약 99.999 % 이상의 성능으로 개선될 수 있다.
산소 가압을 통해 금속 산화물층을 형성할 경우 아노 다이징에 비해 핀홀의 형태(morphology)가 더욱 균질해진다. 알루미늄에 존재하는 수 나노미터의 크기를 갖는 핀홀에 산화 알루미늄이 형성되며, 이를 통해 핀홀 형성에 적합한 산소 가압 범위인 1×10-8 내지 5 Torr 에서 산소 가압을 통해 기존의 아노다이징 공정보다 금속 산화물층의 두께를 정밀하게 제어가 가능하다.
따라서, 베이스 금속층의 전체 표면 (즉, 상면, 하면, 핀홀의 측면)에 금속 산화물층을 균일하게 형성 및 제어할 수 있게 된다.
산소 가압을 통해 금속 산화물층을 형성하게 되면, 아노 다이징 방법에 비해 베이스 금속층의 보호 산화막을 크게 개선할 수 있으며, 이 과정을 통해 핀홀의 영향으로 베이스 금속층이 투과 특성을 가질 수 있다.
그러므로, 산소 가압을 통해 상기 데이터, 즉, 소자의 온전류 밀도(on-current density)가 약 300 mA cm-2 이상이며, 투과도는 약 99.999 % 이상의 값을 얻을 수 있다.
금속 알루미늄인 베이스 전극에 산소 가압을 진행했을 때 금속 산화물층의 성장 두께는 산소 가스 압력이 증가함에 따라 증가할 수 있다. 알루미늄 베이스 전극에 산소 가압을 약 600초 동안 진행했을 때 산소 압력이 3×10-7일 경우 알루미늄 산화막의 두께는 1nm 이하로 형성되며, 산소 압력이 3×10-6일 경우 알루미늄 산화막은 1.7nm 이하로 형성된다.
또한, 산소 압력이 3×10-5일 경우에는 알루미늄 산화막이 2.6nm로 형성된다.
따라서, 산소 가압 챔버를 통한 금속 산화막 형성은 금속 박막인 베이스 금속층의 전체 표면 (즉, 상면, 하면, 핀홀 측면)에 금속 산화물층을 균일하게 형성 및 제어할 수 있다.
한편, 본 발명의 다른 실시 예로서 산소 플라즈마를 가해 줌으로써 금속 산화막을 형성할 수 있는데, 알루미늄 전극에 약 0.01 mbar의 압력을 가했을 때를 기준으로 플라즈마 RF파워를 10W를 가했을 때 약 30초동안 가하면 약 4.3±0.2nm의 알루미늄 산화막이 형성되었으며, 약 300초동안 가하면 약 5.8±0.3nm의 알루미늄 산화막이 형성된다.
또한, 플라즈마 RF파워 200W을 가했을 때 10초동안 가했을 때 5.8±0.1nm의 알루미늄 산화막이 형성되며, 60초동안 가했을 때 7.0±0.3 nm가 형성된다.
그리고, 플라즈마 RF파워를 300W 조건에서 약 30초 동안 가했을 때 7.3±0.4nm의 알루미늄 산화막이 형성된다.
그러므로, 산소 플라즈마 처리를 통한 금속 산화막 형성은 금속 박막인 베이스 전극층의 전체 표면(즉, 상면, 하면, 핀홀 측면 등)에 금속 산화물층을 균일하게 형성 및 제어할 수 있다.
이와 같이, 산소 가압 또는 산소 플라즈마 처리를 통해 금속 산화물층을 형성할 경우 아노 다이징 산화방식에 비해 핀홀의 형태(morphology)가 더욱 균질해진다. 알루미늄(Al)에 존재하는 수 나노미터 크기를 갖는 핀홀에 산화 알루미늄(AlOx)이 형성되며, 이를 통해 금속 산화물층의 두께는 베이스 전극층의 상면, 하면 및 측면 모두에서 균일하게 형성된다.
본 실시 예에 의한 산소 가압 또는 산소 플라즈마 처리에 의한 방식은 기존은 아노 다이징 방식에 비해 베이스 금속의 보호 산화물층을 크게 개선할 수 있으며, 이 과정을 통해 핀홀의 영향으로 베이스 전극이 투과 특성을 가질 수 있다.
또한, 도면에는 도시하지 않았지만, 베이스 전극층(142)의 두께가 약 5nm 내지 30nm, 바람직하게는 10nm 내지 20nm, 더욱 바람직하게는 12.5nm 내지 17.5nm, 더욱 바람직하게는 약 15nm 일 때는 하부 활성층(132)과 상부 활성층 (134)이 미세 핀홀(145)(pinhole)로 연결되지만, 베이스 전극층(142)의 두께가 약 50nm 일 때는 미세 핀홀(144)(pinhole)이 존재하지 않아 하부 활성층(132)과 상부 활성층(134)의 연결이 차단될 수 있다.
이와 같이, 베이스 전극층(142)은 그 두께가 15nm 내지 30nm, 바람직하게는 10nm 내지 20nm, 더욱 바람직하게는 약 15nm 일 때, 베이스 전극층(142)이 표면 산화처리될 경우 유기 박막 트랜지스터(100)에서 전하 차단 및 투과 기능을 정확하게 수행할 수 있다. 이는 특정 두께의 베이스 전극층(142)을 통한 미세 핀홀(144) (pinhole)이 존재하고 표면 산화 처리 공정에 의해 제어되고 일정한 두께를 가지는 금속 산화물층(146)이 생성되는 것으로 간주될 수 있다.
베이스 전극층(142)의 금속이 예를 들어 Al일 경우, 산소 가압 챔버 내로 주입되는 O2 분자가 Al 입자 경계로 확산되기 때문에 금속 산화물층(146)의 AlOx는 건식 산화로 규칙적으로 성장하게 된다.
따라서, 금속 산화물층인 AlOx는 표면 산화 처리를 통해 베이스 전극층 (142)의 표면에서 고르게 성장할 수 있다. 또한, 주로 결정입계에 위치하는 미세 핀홀(144)의 표면은 산소 가압 챔버내에서의 표면 산화 처리에 의하여 균일하게 산화될 수 있다.
표면 산화 처리된 베이스 전극층(142)은 상부 및 하부 표면뿐만 아니라 주변 표면 및 나노 미터 크기의 핀홀(144) 내에도 금속 산화물층이 형성되어 베이스 전극층(142) 전체를 부동태화 함으로써 누설 전류를 획기적으로 감소시킬 수 있다.
그리고, 베이스(base)-컬렉터(collector) 커패시턴스는 베이스 전극층(142)의 두께에 따라 증가하는데, 이는 베이스 전극층(142) 아래의 표면 산화 처리된 금속 산화물층(146)의 두께가 더 두꺼운 베이스 전극층(142)에서는 감소함을 의미할 수 있다.
또한, 하부 활성층(132) 및 투과 전극층(142) 상에 상부 활성층(134)이 형성될 수 있다. 상기 상부 활성층(134)은 상기 투과 전극층(142)에 형성된 핀홀(144)을 통하여 하부 활성층(132)과 서로 맞닿아 있을 수 있다.
그리고, 절연층(160)은 상기 제3 전극층(170)의 일부와 상기 유기 활성층 (130) 사이에 형성될 수 있다.
상기 절연층(160)은 제3 전극층(170)과 유기 활성층(130)의 계면 중 일부를 따라 형성되어 제3 전극층(170)과 유기 활성층(130) 사이의 접촉 면적을 결정할 수 있다. 절연층(160)은 절연 성질이 우수하고 유기 활성층(130)에 영향을 주지 않으며 패턴 형성이 가능한 물질로 이루어질 수 있다. 예를 들면, 절연층(160)은 진공 증착을 통한 실리콘 금속 산화물층(146)을 통해 형성될 수도 있다.
또한, 상기 절연층(160)은 유기 활성층(130)에 영향을 주지 않는 광 수지 물질을 사진식각을 통해 유기 활성층(130)을 덮는 형태로 남겨 두어 절연층(160)의 역할을 수행하도록 할 수도 있다. 또는 절연성 고분자 중합체, 폴리머 등을 이용한 유기물 절연막을 유기 활성층(130) 상에 형성한 후 광 수지 물질을 이용한 식각법을 통해 원하는 패턴을 가지는 절연층(160)이 형성될 수도 있다.
그리고, 제3 전극층(170)은 상기 유기 활성층(130)상에 형성될 수 있다. 예를 들면, 제3 전극층(170)은 이미터 전극(emitter electrode)일 수 있다.
제3 전극층(170)은 일 예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금 (Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴 (AlNd), 은(Ag) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(AlNd)으로 이루어진 이중 층으로 형성될 수 있다. 제3 전극층(160)은 진공 증착에 의하여 형성될 수도 있으나, 반드시 이에 한정되는 것은 아니다.
본 발명에 따른 유기 박막 트랜지스터(100)의 전이 주파수는 40MHz를 초과할 수 있다. 기존 유기 박막 트랜지스터의 전이 주파수가 40 MHz인데 반하여, 본 실시 예에 따른 유기 박막 트랜지스터(100)의 전이 주파수는 40 MHz를 초과하며 최대 100 MHz까지 증가할 수 있다.
유기 박막 트랜지스터(100)의 전송 계수(transmission factor)은 99.99% 이상일 수 있다. 본 실시 예에 따른 유기 박막 트랜지스터(100)는 기존 유기 박막 트랜지스터의 전송 계수가 최대 99.00%인데 반하여, 제조 방식의 복잡성을 요구하지 않는 상태에서 전송 계수를 99.999%까지 향상시킬 수 있다. 본 실시 예에서, 전송계수는 이미터 전류와 컬렉터 전류의 비로 산출될 수 있다. 즉, 본 실시 예에 따른 유기 박막 트랜지스터(100)는 누설 전류를 최소화함으로써 이미터와 컬렉터 사이의 전류 전달 비율을 99.999 %까지 향상시킬 수 있다.
또한, 유기 박막 트랜지스터(100)의 점멸비(on/off ratio)는 약 105 이상일 수 있다. 본 실시 예에서 점멸비는 컬렉터 전류의 변동에 의하여 꺼짐 상태와 켜짐 상태를 경험할 때 각각의 경우에 흐르는 전류의 비율로서 켜짐 상태의 이미터 전류를 꺼짐 상태의 이미터 전류로 나눈 값을 의미할 수 있다.
본 발명의 실시 예에 의하면, 유기 박막 트랜지스터(100)의 온 전류 밀도(on current density)는 약 300 mA/cm 이상일 수 있으며, 투과도는 약 99.999 % 이상의 성능으로 개선될 수 있다.
본 실시 예에 따른 유기 박막 트랜지스터(100)는 낮은 정적 전력 손실, 감소된 누설 전류 특성과 함께 개선된 제조 신뢰성으로 인해 향후 복잡한 전자 회로 유기 박막 트랜지스터(100)를 통합 할 수 있다는 장점이 있다.
또한, 본 실시 예에 따른 유기 박막 트랜지스터(100)는 디바이스 커패시턴스 를 제어하고 더 두꺼운 금속 산화물층을 형성하여 더 낮은 전극 저항을 유도할 수 있다.
이와 같이, 본 실시 예에 따른 유기 박막 트랜지스터는 산소 가압 챔버(O2 pressure chamber) 또는 산소 플라즈마 처리를 이용하여 챔버내에 주입되는 산소 가압 정도 또는 산소 플라즈마의 RF파워 및 플라즈마를 가하는 시간에 따라 투과전극인 베이스 전극을 둘러싸는 금속산화물층의 형성을 제어함으로 인해, 투과전극에 형성되는 금속 산화물층의 성장속도와 두께를 정밀하게 제어할 수 있으므로 수직구조의 유기투과전극 트랜지스터의 구동 성능이 우수해진다.
또한, 본 실시 예에 따른 수직형 유기 박막 트랜지스터는 유기반도체 소재의 용액 접촉 및 수분을 포함한 공기 접촉에 의한 원치 않는 변형 및 변질이 없으므로 공정성이 우수하다.
그리고, 본 실시 예에 따른 수직형 유기 박막 트랜지스터는 기존의 양극 산화 방식에 비해 유기반도체 소재의 용액 접촉 및 수분을 포함한 공기 접촉에 의한 열화 및 산화 문제가 없으며, 별도의 전극 형성이 불필요하다는 장점이 있다.
따라서, 본 실시 예에 따른 수직형 유기 박막 트랜지스터는 기판에 형성된 투과전극인 베이스 전극이 산소 가압 챔버내에서 또는 산소 플라즈마 처리를 통해 표면 산화처리 함으로써 베이스 전극의 전체 표면(즉, 상부, 하부, 핀홀 측면 등)에 금속 산화물 박막을 균일하게 형성 및 제어할 수 있다.
상기 구성을 통해 이루어지는 본 실시 예에 따른 수직형 유기 박막 트랜지스터 제조방법에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2e 는 본 발명의 실시 예에 따른 수직형 유기 박막 트랜지스터의 제조 공정 단면도들이다.
도 3은 본 발명의 실시 예에 따른 수직형 유기 박막 트랜지스터의 제조 공정 흐름도이다.
본 발명의 실시 예에 따른 유기 박막 트랜지스터 제조 방법은, 도 2a 및 도 3을 참조하면, 먼저 기판(110)을 준비한다(S110).
다음으로, 도 2a 및 도 3을 참조하면, 상기 기판(110) 상에 제1 전극층(120)을 형성한다(S120). 예를 들면 기판(110)은 유리, 수정(quartz), 고분자 수지(예를 들어, 플라스틱 등), 실리콘(silicon)등을 포함하여 구성될 수 있다. 또한, 제1전극층(120)은 콜렉터 전극(collector electrode)일 수 있다.
제1 전극층(120)은 일 예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금 (Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴 (AlNd), 은(Ag) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금 (Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드 (ITO) 및, 몰리브덴(Mo)과 네오디뮴(AlNd), 은(Ag)으로 이루어진 이중 층으로 형성될 수 있다. 제1전극층(120)은 진공 증착에 의하여 형성될 수도 있으나, 이에 반드시 한정되는 것은 아니다.
다음으로, 도 2b 및 도 3을 참조하면, 상기 제1 전극층(120) 상에 하부 활성층(132)을 형성하고, 그 위에 투과전극인 베이스 전극층(142)을 형성한다(S130).
상기 하부 활성층(132)은 전하 이동도가 높으며, 전하 주입이 용이한 p형 또는 n형 유기 반도체 물질로 이루어질 수 있다.
또는, 하부 활성층(130)은 예를 들면 올리고티오펜(oligothiophene) 또는 펜타센(pentacene) 등과 같은 반도체 저분자 물질 또는 폴리티오펜 (polythiophene), 버크민스터풀러렌(Buckminsterfullerene) 계열 등과 같은 반도체 고분자 물질을 이용하여 형성될 수도 있다. 하부 활성층(132)의 상면 또는 상부 활성층(134)의 하면을 따라서는 도핑이 수행될 수 있다.
투과전극인 베이스 전극층(142)은 전하의 이동경로를 제공하는 복수개의 핀홀(pin hole)(144)을 갖는 다공성의 금속 함유층을 포함할 수 있다. 예를 들면, 상기 베이스 전극층(142)은 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나일 수 있다.
유기 박막 트랜지스터를 구성하는 제1 전극층(120), 하부 활성층(132) 및 베이스 전극층(142)은 완전히 세정된 유리기판상에서 진공 증착 방식에 의해 제조될 수 있다. 예를 들어, 얇은 크롬막(3nm)은 금 전극(50nm)의 접착력을 향상시키며, 그 위에 C60층(50nm) 및 베이스 금속인 알루미늄이 일련의 섀도우 마스크를 통해 초고진공 조건하에서 증착할 수 있다. 그리고, 표면 산화 처리가 수행되는 시간을 제외하고, 샘플을 진공 챔버로부터 제거하고 불활성 N2 분위기하에서 대기시킬 수 있다.
또한, 도면에는 도시하지 않았지만, 베이스 전극층(142)의 두께가 약 5nm 내지 30nm, 바람직하게는 10nm 내지 20nm, 더욱 바람직하게는 12.5nm 내지 17.5nm, 더욱 바람직하게는 약 15nm 일 때는 하부 활성층(132)과 상부 활성층 (134)이 미세 핀홀(145)(pinhole)로 연결되지만, 베이스 전극층(142)의 두께가 약 50nm 일 때는 미세 핀홀(144)(pinhole)이 존재하지 않아 하부 활성층(132)과 상부 활성층(134)의 연결이 차단되는 것을 확인할 수 있다.
이와 같이, 베이스 전극층(142)은 그 두께가 15nm 내지 30nm, 바람직하게는 10nm 내지 20nm, 더욱 바람직하게는 약 15nm 일 때, 베이스 전극층(142)이 표면 산화처리될 경우 유기 박막 트랜지스터(100)에서 전하 차단 및 투과 기능을 정확하게 수행할 수 있다. 이는 특정 두께의 베이스 전극층(142)을 통한 미세 핀홀(144) (pinhole)이 존재하고 표면 산화 처리 공정에 의해 제어되고 일정한 두께를 가지는 금속 산화물층(146)이 생성되는 것으로 간주될 수 있다.
다음으로, 필요한 경우에는, 표면 산화처리하는 단계 이전에 하부 활성층 (132) 및 베이스 전극층(142)을 가열할 수도 있다. 예를 들면, 상부 활성층 및 이미터 전극이 형성되지 않은 하프 디바이스(half-device) 샘플은 C60 및 베이스 전극층의 접촉 면적 및 계면 접착성을 개선시키기 위해 약 150℃에서 약 1 시간 동안 예열될 수도 있다. 이는 하부 활성층(132)과 베이스 전극층(142) 사이의 계면 접착성을 개선시킬 수 있다.
결과적으로 예열 과정을 거친 수직형 유기 박막 트랜지스터의 베이스-컬렉터 커패시턴스는 예열 과정을 거치지 않은 유기 박막 트랜지스터의 베이스-컬렉터 커패시턴스에 비해 전하 축적 및 위상 변이가 더 크며 점멸비와 누설 전류 특성이 크게 개선될 수 있다.
다음으로, 베이스 금속층을 중합체로 코팅할 수 있다. 표면 산화 처리 전에, 수위에서의 잠재적인 포텐셜 피크로부터 전극의 손상을 피하기 위해 코팅이 활성 영역 외부에 적용될 수 있다.
다음으로, 도 2c 및 도 3을 참조하면, 베이스 전극층(142)이 형성된 기판 (110)을 산소 가압챔버(150) 내에 배치하여 표면 산화 처리하거나, 또는 산소 플라즈마 처리하여 상기 베이스 전극층(142)의 전체 표면, 즉 상면과 하면, 및 핀홀(144)의 측면에 금속 산화물층(146)을 형성한다(S140 및 S150). 이때, 상기 베이스 전극층(142)과 핀홀(144) 및 금속 산화물층(146)은 제2 금속층(146)을 구성할 수 있다.
상기 금속 산화물층은 산화이트륨(Y2O3), 산화알루미늄 (Al2O3, AlOx, AlxOy), 산화마그네슘(MgOx), 산화아연(ZnO), 산화 주석(SnO), 산화철 (Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄 (HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리(CuOx), 산화규소 (SiOx), 산화니켈(NiOx) 의 그룹 중에서 선택되는 적어도 하나를 포함(x, y는 1 내지 3 사이의 유리수임)일 수 있다.
본 발명의 실시 예에서는 Al을 베이스 전극층(142)으로 하여 금속 산화물층 (146)이 AlOx인 경우를 일례로 설명하지만, 이에 한정하는 것은 아니며, 전술한 종류의 베이스 전극층(142)과 금속 산화물층(146)을 통하여 본 발명에 따른 유기 박막 트랜지스터(100)를 제조할 수 있다.
이하에서, 상기 베이스 전극층(142)을 표면 산화처리하는 단계를 구체적으로 설명하기로 한다.
먼저 산소 가압챔버(150)을 준비하고, 상기 산소 가압챔버(150)내에 상기 베이스 전극층(142)이 형성된 기판(110)을 배치한다.
그 다음, 상기 산소 가압챔버(150) 내에 일정 압력으로 산소(O2) 가압 공정을 일정 시간 동안 실시한다. 이때, 상기 산소 가압 범위는 1 ×10-8 내지 5 Torr 이며, 이 범위내에서 산소 가압을 통해 기존의 아노다이징(anodizing) 공정보다 금속 산화물층(146)의 두께를 0.1 nm 수준까지 정밀하게 제어가 가능하다. 즉, 금속 산화물층(146)의 두께 및 형상은 산소 가압 챔버내에 가해지는 산소 가압 정도에 따라 변화될 수 있다.
예를 들면, 산소 가압은 1 ×10-8 내지 5 Torr 범위내에서 진행하고, 산소 가스의 순도는 99.9999% 이며, 온도는 상온(300K)으로 설정하며, 산소 가압 시간은 최대 300분까지 진행하면, 금속 산화물층의 성장 두께는 약 1Å 에서 12Å로 증가할 수 있다.
또한, 산소 가스 주입 시간은 1 내지 100분동안 진행하는 경우 금속 산화물층의 두께는 빠르게 증가할 수 있다.
산소 가압을 통해 금속 산화물층을 형성할 경우 아노 다이징에 비해 핀홀의 형태(morphology)가 더욱 균질해진다. 알루미늄에 존재하는 수 나노미터의 크기를 갖는 핀홀에 산화 알루미늄이 형성되며, 이를 통해 핀홀 형성에 적합한 산소 가압 범위인 1×10-8 내지 5 Torr 에서 산소 가압을 통해 기존의 아노다이징 공정보다 금속 산화물층의 두께를 정밀하게 제어가 가능하다.
따라서, 베이스 금속층의 전체 표면 (즉, 상면, 하면, 핀홀의 측면)에 금속 산화물층을 균일하게 형성 및 제어할 수 있게 된다.
산소 가압을 통해 금속 산화물층을 형성하게 되면, 아노 다이징 방법에 비해 베이스 금속층의 보호 산화막을 크게 개선할 수 있으며, 이 과정을 통해 핀홀의 영향으로 베이스 금속층이 투과 특성을 가질 수 있다.
그러므로, 산소 가압을 통해 상기 데이터, 즉, 소자의 온전류 밀도(on-current density)가 약 300 mA cm-2 이상이며, 투과도는 약 99.999 % 이상의 값을 얻을 수 있다.
금속 알루미늄인 베이스 전극에 산소 가압을 진행했을 때 금속 산화물층의 성장 두께는 산소 가스 압력이 증가함에 따라 증가할 수 있다. 알루미늄 베이스 전극에 산소 가압을 약 600초 동안 진행했을 때 산소 압력이 3×10-7일 경우 알루미늄 산화막의 두께는 1nm 이하로 형성되며, 산소 압력이 3×10-6일 경우 알루미늄 산화막은 1.7nm 이하로 형성된다.
또한, 산소 압력이 3×10-5일 경우에는 알루미늄 산화막이 2.6nm로 형성된다.
따라서, 산소 가압 챔버를 통한 금속 산화막 형성은 금속 박막인 베이스 금속층의 전체 표면 (즉, 상면, 하면, 핀홀 측면)에 금속 산화물층을 균일하게 형성 및 제어할 수 있다.
한편, 본 발명의 다른 실시 예로서 산소 플라즈마를 가해 줌으로써 금속 산화막을 형성할 수 있는데, 알루미늄 전극에 약 0.01 mbar의 압력을 가했을 때를 기준으로 플라즈마 RF파워를 10W를 가했을 때 약 30초동안 가하면 약 4.3±0.2nm의 알루미늄 산화막이 형성되었으며, 약 300초동안 가하면 약 5.8±0.3nm의 알루미늄 산화막이 형성된다.
또한, 플라즈마 RF파워 200W을 가했을 때 10초동안 가했을 때 5.8±0.1nm의 알루미늄 산화막이 형성되며, 60초동안 가했을 때 7.0±0.3 nm가 형성된다.
그리고, 플라즈마 RF파워를 300W 조건에서 약 30초 동안 가했을 때 7.3±0.4nm의 알루미늄 산화막이 형성된다.
그러므로, 산소 플라즈마 처리를 통한 금속 산화막 형성은 금속 박막인 베이스 전극층의 전체 표면(즉, 상면, 하면, 핀홀 측면 등)에 금속 산화물층을 균일하게 형성 및 제어할 수 있다.
따라서, 본 발명의 실시 예에 의하면, 산소 가스 압력과 산소 가스 주입 시간이 증가함에 따라 산화물층의 두께가 초기에 성장이 빠르게 진행되는 것을 확인할 수 있다. 특히, 제한된 산화물층의 두께는 산소 가스 압력이 증가함에 따라 증가함을 확인할 수 있다.
또한, 산소 가스 압력은 1×10-8 내지 5 Torr 범위 내에서 진행하면, 금속 산화물층, 예를 들어 Al2O2 두께는 약 2.5 nm까지 성장할 수 있다.
금속 산화물층의 원하는 두께는 산소 가압 시간 또는 산소 가압 범위 모두에서 제어가 가능하다. 두 가지의 파라미터(parameter)를 조절함으로써 금속 산화물층을 원하는 두께로 제어할 수 있다. 예를 들어 베이스 전극의 두께가 15nm일 때 금속 산화물층의 두께가 약 5 nm로 형성될 수 있다. 또한, 온 전류밀도가 약 300 mA/cm-2 이상으로 측정될 수 있다.
산소 가압 범위는 1×10-8 내지 5 Torr 이며, 산소 가압이 증가할수록 금속 산화물층의 두께가 증가할 수 있다. 증가된 금속 산화물층의 두께는 일정 시간을 초과하면 포화되어 더 이상 두께가 증가하지 않고 유지된다.
특히, 낮은 산소 압력, 예를 들어 약 0.5 Torr 이하에서의 산화물층의 제한된 성장 두께는 약 0.1nm 내지 1.2nm 범위를 가지며, 산소 가스 압력이 증가함에 따라 층 두께가 증가할 수 있다.
따라서, 본 발명의 실시 예에 의하면, 산화물층의 성장 두께는 산소 가스의 압력 및 가압 인가 시간이 증가함에 따라 일정 두께까지는 증가할 수 있다.
이렇게 산소 가압 챔버(150)내에서 산소 가압 조절을 통해 상기 베이스 전극층(142) 전체 표면에 금속 산화물층(146)을 형성한다.
다음으로, 도 2d 및 도 3을 참조하면, 상기 하부 활성층(132) 및 베이스 전극층(142) 상에 상부 활성층(134)을 형성할 수 있다(S160).
상기 상부 활성층(134)은 전하 이동도가 높으며, 전하 주입이 용이한 p형 또는 n형 반도체 물질로 이루어질 수 있다.
또는, 상부 활성층(134)은 예를 들면 올리고티오펜(oligothiophene) 또는 펜타센(pentacene) 등과 같은 반도체 저분자 물질 또는 폴리티오펜 (polythiophene), 버크민스터풀러렌(Buckminsterfullerene) 계열 등과 같은 반도체 고분자 물질을 이용하여 형성될 수도 있다. 하부 활성층(132)의 상면 또는 상부 활성층(134)의 하면을 따라서는 도핑이 수행될 수 있다.
또는, 상기 상부 활성층(134)에는 향상된 전자 주입을 위해 고효율 n타입 도핑 W2(hpp)4 (20 nm 두께, C60에서 1 wt%)의 층이 적용될 수 있다.
다음으로, 도 2e 및 도 3을 참조하면, 상기 상부 활성층(134) 상부에 절연층 (160)을 형성할 수 있다(S170). 예를 들면, 절연층(160)은 100 nm 두께의 실리카를 포함할 수 있으며, 섀도우 마스크로 형성되어 도핑된 유기 활성층의 상부와 이미터 전극의 접촉 면적을 250㎛ × 250㎛로 제한함으로써 활성 면적을 정의할 수 있다.
다음으로, 도 2e 및 도 3을 참조하면, 상기 절연층(160)과 상부 활성층(134) 상부에 제3 전극층(170)을 형성할 수 있다(S180). 제3 전극층(170)은 예를 들면 이미터(emitter)전극일 수 있다.
상기 제3 전극층(170)은 일 예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴 (AlNd), 은(Ag) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(AlNd)으로 이루어진 이중 층으로 형성될 수 있다. 제3 전극층(170)은 진공 증착에 의하여 형성될 수도 있으나, 이에 한정되는 것은 아니다.
본 발명의 실시 예에 의하면, 유기 박막 트랜지스터는 전류 밀도(on-current density)가 약 300 mA cm-2 이상이며, 투과도는 약 99.999 % 이상의 성능으로 개선될 수 있다.
이와 같이, 본 실시 예에 따른 수직형 유기 박막 트랜지스터 제조 방법은 표면 산화 처리 과정에서 유기 활성층을 이루는 주재료인 버크민스터풀러렌(C60)을 노출시킬 수 있으며, 이를 통하여 제조 공정의 단순화할 수 있다. 또한, 이러한 공정의 단순화에도 불구하고 누설 전류를 효과적으로 방지하여 높은 전류 밀도를 얻을 수도 있다.
본 발명의 실시 예에서는 바이폴라 접합 트랜지스터(BJT, Bipolar Junction Transistor)를 일 예로 들어 설명하지만 동일한 기술 사상이 전계 효과 트랜지스터 (FET, Field Effect Transistor)에도 적용될 수 있음은 당연하다 할 것이다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 유기 박막 트랜지스터 110: 기판
120: 제1 전극층 130: 유기 활성층
132: 하부 활성층 134: 상부 활성층
140: 제2 전극층 142: 베이스 전극층
144: 핀홀 146: 금속 산화물층
150: 산소 가압챔버 160: 절연층
170: 제3 전극층

Claims (18)

  1. 기판;
    상기 기판 상부에 배치되는 제1 전극층;
    상기 제1 전극층의 상면에 배치되는 하부 활성층;
    상기 하부 활성층 상에 배치되며, 베이스 전극층, 상기 베이스 전극층에 형성되어 전하의 이동 경로를 제공하는 복수개의 핀홀 및 상기 베이스 전극층의 전체 표면 및 상기 핀홀 측면에 형성되는 금속 산화물층을 포함하는 제2 전극층;
    상기 제2 전극층과 상기 하부 활성층 상에 형성된 상부 활성층; 및
    상기 상부 활성층 상에 배치되는 제3 전극층;을 포함하며,
    상기 금속 산화물층은 공기 접촉 없이 산소 가압 또는 산소 플라즈마 처리를 통해 형성되며,
    상기 베이스 전극층의 두께는 5nm 내지 30nm이고,
    상기 베이스 전극층은 알루미늄을 포함하며, 상기 금속 산화물층은 상기 베이스 전극층이 표면 산화된 알루미늄 산화막(AlxOy) (x, y는 1 내지 3인 유리수)을 포함하며,
    상기 알루미늄을 포함하는 상기 베이스 전극층에 산소 가압을 10 내지 600초동안 진행시에 산소 압력은 3×10-5 내지 3×10-7 이며, 상기 산소 가압처리에 의한 상기 알루미늄 산화막의 두께는 0.1nm 내지 2.6 nm이거나,
    상기 산소 플라즈마 처리시에 플라즈마 RF 파워는 10W 내지 300W이며, 상기 플라즈마 RF 파워를 10초 내지 300초동안 가했을 때 상기 산소 플라즈마 처리에 의한 상기 알루미늄 산화막이 4.3 nm 내지 7.3 nm인 유기 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 금속 산화물층은 산화이트륨(Y2O3), 산화알루미늄 (Al2O3, AlOx, AlxOy), 산화마그네슘(MgOx), 산화아연(ZnO), 산화 주석(SnO), 산화철 (Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄 (HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리(CuOx), 산화규소 (SiOx), 산화니켈(NiOx) 의 그룹 중에서 선택되는 적어도 하나를 포함(x, y는 1 내지 3 사이의 유리수임)하는 유기 박막 트랜지스터.
  3. 삭제
  4. 제1항에 있어서,
    상기 베이스 전극층은 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나인 유기 박막 트랜지스터.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 기판을 준비하는 단계;
    상기 기판 상에 제1 전극층을 형성하는 단계;
    상기 제1 전극층 상에 하부 활성층을 형성하는 단계;
    상기 하부 활성층 상에 복수의 핀홀을 포함하는 베이스 전극층을 형성하는 단계;
    상기 베이스 전극층을 표면 산화처리하여 상기 베이스 전극층의 전체 표면에 금속 산화물층을 형성하는 단계;
    상기 하부 활성층 및 상기 금속 산화물층을 포함하는 상기 베이스 전극층 상에 상부 활성층을 형성하는 단계; 및
    상기 상부 활성층 상에 제3 전극층을 형성하는 단계를 포함하며,
    상기 금속 산화물층을 형성하는 단계는, 상기 하부 활성층 및 상기 베이스 전극층이 형성된 상기 기판을 공기 접촉 없이 산소 가압챔버 내에 산소 가압 또는 산소 플라즈마 처리를 통해 상기 베이스 전극층을 표면 산화처리하여 상기 베이스 전극층의 전체 상면 및 하면과 상기 핀홀 측면에 상기 금속 산화물층을 형성하는 단계를 포함하며,
    상기 베이스 전극층의 두께는 5nm 내지 30nm이고,
    상기 금속 산화물층 형성시의 상기 산소 가압 챔버내 산소 가압의 범위는 1×10-8 내지 5 Torr 이며,
    상기 베이스 전극층은 알루미늄(Al)을 포함하며, 상기 금속 산화물층은 상기 베이스 전극층이 표면 산화된 알루미늄 산화막(AlOx)을 포함하며,
    상기 금속 산화물층 형성시에 알루미늄을 포함하는 상기 베이스 전극층에 산소 가압을 10초 내지 600초 동안 진행할 때 산소 압력은 3×10-5 내지 3×10-7 이며, 상기 산소 가압처리에 의한 상기 알루미늄 산화막의 두께는 0.1nm 내지 2.6 nm이거나,
    상기 산소 플라즈마 처리시에 플라즈마 RF 파워는 10W 내지 300W이며, 상기 플라즈마 RF 파워를 10초 내지 300초동안 가했을 때 상기 산소 플라즈마 처리에 의한 상기 알루미늄 산화막이 4.3 nm 내지 7.3 nm인 유기 박막 트랜지스터 제조방법.
  10. 제9 항에 있어서,
    상기 상부 활성층을 형성하는 단계 이후에 상기 상부 활성층 상부에 절연층을 형성하는 단계를 더 포함하는 유기 박막 트랜지스터 제조방법.
  11. 삭제
  12. 제9항에 있어서,
    상기 금속 산화물층은 산화이트륨(Y2O3), 산화알루미늄 (Al2O3, AlOx, AlxOy), 산화마그네슘(MgOx), 산화아연(ZnO), 산화 주석(SnO), 산화철 (Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄 (HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리(CuOx), 산화규소 (SiOx), 산화니켈(NiOx) 의 그룹 중에서 선택되는 적어도 하나를 포함(x, y는 1 내지 3 사이의 유리수임)하는 유기 박막 트랜지스터 제조방법.
  13. 삭제
  14. 제9 항에 있어서,
    상기 베이스 전극층은 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나인 유기 박막 트랜지스터 제조방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
KR1020220189175A 2022-12-29 2022-12-29 유기 박막 트랜지스터 및 제조방법 KR102622982B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220189175A KR102622982B1 (ko) 2022-12-29 2022-12-29 유기 박막 트랜지스터 및 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220189175A KR102622982B1 (ko) 2022-12-29 2022-12-29 유기 박막 트랜지스터 및 제조방법

Publications (1)

Publication Number Publication Date
KR102622982B1 true KR102622982B1 (ko) 2024-01-10

Family

ID=89511668

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220189175A KR102622982B1 (ko) 2022-12-29 2022-12-29 유기 박막 트랜지스터 및 제조방법

Country Status (1)

Country Link
KR (1) KR102622982B1 (ko)

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Felix Dollinger et al., Adv. Mater. 2019, 31, 1900917(2019.3.28.)* *
Ghader Darbandy et al., Adv. Electron. Mater. 2020, 6, 2000230(2020.6.11.)* *
Hans Kleemann et al., Adv. Funct. Mater. 2020, 30, 1907113(2020.1.22.)* *

Similar Documents

Publication Publication Date Title
US7863600B2 (en) Field-effect transistor
US9520572B2 (en) Electronic device and method of manufacturing semiconductor device
US7838871B2 (en) Organic field-effect transistor, flat panel display device including the same, and a method of manufacturing the organic field-effect transistor
US20080105866A1 (en) Method of fabricating organic thin film transistor using self assembled monolayer-forming compound containing dichlorophosphoryl group
Ullmann et al. High performance organic field-effect transistors and integrated inverters
US7241652B2 (en) Method for fabricating organic thin film transistor
KR100805700B1 (ko) 유기 전자 소자 및 그 제조방법
US7049631B2 (en) Organic thin film transistor comprising buffer layer
US7868322B2 (en) Method for fabricating an organic thin film transistor by oxidation and selective reduction of organic semiconductor material
KR100538542B1 (ko) 유기 박막 트랜지스터 및 그의 제조방법
Xiang et al. High mobility n-channel organic field-effect transistor based a tetratetracontane interfacial layer on gate dielectrics
KR102622982B1 (ko) 유기 박막 트랜지스터 및 제조방법
CN110112293B (zh) 一种高分子聚合物薄膜晶体管及其制备方法
KR100788758B1 (ko) 저전압 유기 박막 트랜지스터 및 그 제조 방법
KR100633810B1 (ko) 유기 전계-효과 트랜지스터, 이를 구비하는 평판디스플레이 장치 및 유기 전계-효과 트랜지스터의 제조 방법
US20070262297A1 (en) Organic thin-film transistor device and corresponding manufacturing method
KR100787440B1 (ko) 유기 박막 트랜지스터, 이의 제조 방법 및 상기 유기 박막트랜지스터를 구비한 평판 표시 장치
WO2011065083A1 (ja) 有機薄膜トランジスタ、およびその製造方法
KR102568182B1 (ko) 유기 박막 트랜지스터 및 그 제조방법
KR102145518B1 (ko) 유기 반도체 트랜지스터 제조 방법
KR102252709B1 (ko) 유기 반도체 트랜지스터
KR100795804B1 (ko) 박막 트랜지스터, 이의 제조 방법 및 이를 구비한 평판표시 장치
KR102061075B1 (ko) 공유 결합을 이용한 유기 반도체 소자 및 이의 제조방법
CN112864323A (zh) 一种利用有机半导体掺杂制备高迁移率晶体管的方法
KR100787453B1 (ko) 박막 트랜지스터, 이의 제조 방법 및 이를 구비한 평판표시 장치

Legal Events

Date Code Title Description
AMND Amendment
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant