KR100805700B1 - 유기 전자 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 유기물 층과 무기물 층, 특히 금속 층 사이 계면에서의 전기적 특성, 특히 접촉 저항이나 전하의 이동도 등을 향상시키기 위한 것으로, 전기 전도성 또는 반도체성 유기 물질로 구비된 제1층과, 상기 제1층과 콘택되고 전기 전도성 또는 반도체성 무기 물질로 구비된 제2층과, 상기 제1층과 상기 제2층의 사이에 개재된 계면층을 포함하고, 상기 계면층은 전기 전도성 또는 반도체성 유기 물질과 전기 전도성 또는 반도체성 무기 물질이 혼합된 유기 전자 소자 및 그 제조방법을 제공한다.
Description
도 1은 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터의 일 예를 도시한 단면도,
도 2는 도 1의 A부분에 대한 일 예를 도시한 부분 확대 단면도,
도 3은 도 1의 A부분에 대한 다른 일 예를 도시한 부분 확대 단면도,
도 4는 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터의 다른 일 예를 도시한 단면도,
도 5는 본 발명의 바람직한 다른 일 실시예에 따른 유기 발광 소자를 개략적으로 도시한 단면도,
도 6은 본 발명의 바람직한 또 다른 일 실시예에 따른 배선의 콘택 구조를 개략적으로 도시한 단면도,
도 7도 본 발명에 따른 실시예들 및 비교예의 채널 길이당 측정된 전체 저항을 나타내는 그래프,
도 8은 본 발명에 따른 실시예들과 비교예의 접촉 저항과 채널 저항값을 나타내는 그래프,
도 9a 및 9b는 각각 비교예 및 실시예2에서 측정된 포화 영역에서의 트랜지 스터 전류, 전압 특성 곡선들,
도 10은 본 발명에 따라 제작된 위 실시예2의 계면층에 대한 FIB 사진.
본 발명은 유기 전자 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 유기물과 무기물 간의 계면에서의 접촉 저항 및 전류 이동도를 개선할 수 있는 유기 전자 소자 및 그 제조방법에 관한 것이다.
유기 전자소자는 유기 반도체 물질을 이용한 전자소자로서, 실리콘 기반의 전자소자보다 저렴하고, 편리한 방법으로 플렉서블하게 형성할 수 있어, 최근 각광을 받고 있다.
이러한 유기 전자소자에 있어, 아직까지 전극으로는 금속을 사용하고 있는데, 이 경우 유기물층과 금속층 사이의 계면에서 전기적 특성이 저하되는 한계가 있다.
차세대 전자 소자, 특히 플렉서블 전자 소자로 발전하기 위해서는 유기물 층에 대한 연구뿐 만 아니라, 전극으로 사용되는 금속과의 계면에 대한 연구가 필수적이다.
유기물 층과 금속 층 사이의 계면에서 발생하는 전기적인 특성 중에서 대표적으로 접촉 저항을 생각할 수 있다. 유기물 층과 금속 층 사이 계면에서 일반적인 접촉 저항은 매우 크며, 이것은 단일 소자일 경우는 큰 문제가 되지 않을지 모르 나, 이러한 단일 소자를 배열함으로서, 회로를 구성하였을 경우는 심각한 문제점을 야기 시킨다. 회로를 구성하였을 때 전체적으로 저항이 커져 구동시키는 전압의 향상, 소자 성능의 감소를 가져오며, 특히 증가된 저항으로 인해 회로의 열이 발생하여, 심각한 회로 손상까지 가져 올수 있다. 유기물 층과 금속 층 사이 계면은 최근 많이 연구되는 유기 박막 트랜지스터, 유기 발광 다이오드 등의 유기물 전자 소자 분야에서 연구되고 있으나, 계면에서 발생하는 접촉 저항을 포함하는 전기적 특성을 향상시키기 위한 자세한 연구는 아직 많이 이루어 지지 않았다.
이러한 문제를 해결하기 위해, 최근 들어, 유기물 층과 금속 층 사이에 제 3의 새로운 물질을 도입함으로서 그 접촉 저항과 같은 전기적 특성을 향상시키려는 시도가 있어왔다. 하지만, 이러한 기술들은 제 3의 새로운 물질 도입으로 인해 공정절차가 복잡하여 지고, 또한 전기적 특성을 향상시킬 수 있는 제 3의 새로운 물질의 제약으로 인해 그 한계가 지적되어 왔다.
본 발명은 상기와 같은 문제점을 해결하기 위해 고안된 것으로, 유기물 층과 무기물 층, 특히 금속 층 사이 계면에서의 전기적 특성, 특히 접촉 저항이나 전하의 이동도 등을 향상시킬 수 있는 유기 전자 소자를 제공하는 데에 그 목적이 있다.
상기 본 발명의 과제를 이루기 위하여, 본 발명은 전기 전도성 또는 반도체성 유기 물질로 구비된 제1층과, 상기 제1층과 콘택되고 전기 전도성 또는 반도체성 무기 물질로 구비된 제2층과, 상기 제1층과 상기 제2층의 사이에 개재된 계면층을 포함하고, 상기 계면층은 전기 전도성 또는 반도체성 유기 물질과 전기 전도성 또는 반도체성 무기 물질이 혼합된 유기 전자 소자를 제공한다.
상기 계면층을 형성하는 유기 물질은 상기 제1층을 형성하는 유기 물질이고, 상기 계면층을 형성하는 무기 물질은 상기 제2층을 형성하는 무기 물질일 수 있다.
상기 계면층은 상기 유기 물질과 상기 무기 물질이 그 두께에 대한 농도구배를 갖도록 구비될 수 있다.
상기 농도구배는, 상기 유기 물질은 상기 제1층에 근접할수록 그 함량이 증가하고, 상기 무기 물질은 상기 제2층에 근접할수록 그 함량이 증가하는 것일 수 있다.
상기 계면층은 상기 유기 물질과 상기 무기 물질이 층을 갖도록 구비될 수 있다.
상기 계면층을 형성하는 무기 물질은 금속 또는 그 화합물일 수 있다.
상기 계면층을 형성하는 무기 물질은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 또는 이들의 화합물 중 적어도 어느 하나를 포함할 수 있다.
상기 계면층을 형성하는 무기 물질은 ITO(Indium tin Oxide), IZO(Indium Zinc Oxide), ZnO, 및 In2O3 중 적어도 어느 하나를 포함할 수 있다.
상기 제1층과 전기적으로 절연된 게이트 전극을 더 포함하고, 상기 제1층은 반도체성 유기 물질이며, 상기 제2층은 상기 게이트 전극과 절연된 소스 및 드레인 전극일 수 있다.
상기 반도체성 유기 물질은, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌(phthalocyanine) 및 이들의 유도체, 나프탈렌테트라카르복실릭디이미드(naphthalene tetracarboxylic diimide) 및 그 유도체, 나프탈렌테트라카르복실릭디안하이드라이드(naphthalene tetracarboxylic dianhydride) 및 그 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 티오펜을 포함하는 공액계 고분자 및 그 유도체, 및 플루오렌을 포함하는 고분자 및 그 유도체 중 적어도 하나를 포함할 수 있다.
상기 제1층은 발광층을 포함하는 것일 수 있다.
상기 제1층은 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 및 트리스-8-하이드록시퀴놀린 알루미늄(tris-8- hydroxyquinoline aluminum)(Alq3) 중 적어도 하나를 포함하는 것일 수 있다.
본 발명은 또한, 전술한 목적을 달성하기 위하여, 베이스 상에 전기 전도성 또는 반도체성 유기 물질로 제1층을 성막하는 단계와, 상기 제1층 상에 전기 전도성 또는 반도체성 무기 물질로 제2층을 성막하는 단계를 포함하고, 상기 제1층을 성막하는 단계와 상기 제2층을 성막하는 단계의 사이에는 전기 전도성 또는 반도체성 유기 물질과 전기 전도성 또는 반도체성 무기 물질이 혼합된 계면층을 성막하는 단계가 더 포함된 유기 전자 소자의 제조방법을 제공한다.
그리고, 베이스 상에 전기 전도성 또는 반도체성 무기 물질로 제2층을 성막하는 단계와, 상기 제2층 상에 전기 전도성 또는 반도체성 유기 물질로 제1층을 성막하는 단계를 포함하고, 상기 제2층을 성막하는 단계와 상기 제1층을 성막하는 단계의 사이에는 전기 전도성 또는 반도체성 무기 물질과 전기 전도성 또는 반도체성 유기 물질이 혼합된 계면층을 성막하는 단계가 더 포함된 유기 전자 소자의 제조방법을 제공한다.
이 때, 상기 계면층을 성막하는 단계는 상기 유기 물질과 상기 무기 물질을 동시에 형성하거나, 상기 유기 물질과 상기 무기 물질을 순차적으로 형성하는 것일 수 있다.
또한, 상기 계면층을 성막하는 단계는 상기 유기 물질과 상기 무기 물질이 그 두께에 대한 농도구배를 갖도록 형성할 수 있는 데, 상기 농도구배는, 상기 유기 물질은 상기 제1층에 근접할수록 그 함량이 증가하고, 상기 무기 물질은 상기 제2층에 근접할수록 그 함량이 증가할 수 있다.
상기 계면층을 성막하는 단계는 상기 유기 물질과 상기 무기 물질을 증착하여 형성하는 것일 수 있다.
상기 계면층을 성막하는 단계는 상기 유기 물질과 상기 무기 물질을 스핀 코팅으로 형성하는 것일 수 있다.
상기 계면층을 성막하는 단계는 상기 유기 물질과 상기 무기 물질을 졸-겔 법으로 형성하는 것일 수 있다.
이하, 도면을 참조하여, 본 발명을 보다 상세히 설명한다.
도 1은 본 발명의 유기 전자 소자의 바람직한 일 실시예에 따른 유기 박막 트랜지스터를 도시한 것이다.
도 1에서 볼 때, 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터는 기판(11) 상에 형성된다.
기판(11)은 아크릴, 폴리이미드, 폴리카보네이트, 폴리에스테르, 미라르(mylar) 기타 플라스틱 재료가 사용될 수 있는 데, 반드시 이에 한정되는 것은 아니며, SUS, 텅스텐 등과 같은 금속 호일도 사용 가능하고, 글라스재도 사용 가능하다. 본 발명의 유기 전자 소자의 특성을 더욱 높일 수 있는 상기 기판(11)으로는 플렉시블(flexible)한 기판이 바람직하다.
이 기판(11)의 상면에는, 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어층 및/또는 버퍼층과 같은 절연층이 형성될 수 있다.
상기 기판(11) 상에 소정 패턴의 게이트 전극(12)이 형성된다. 상기 게이트 전극(12)은 예를 들면, Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, 또는 Al:Nd, Mo:W 합금 등과 같은 금속 또는 금속의 합금으로 단층 또는 복수층 적층하여 형성할 수 있는 데, 이 외에도, 금속 분말이 혼합된 고분자 페이스트 또는 전도성 고분자 등을 사용할 수 있다. 또한, 금속 산화물로서, ITO, IZO, ZnO 및 In2O3 등을 사용할 수 있다.
상기 게이트 전극(12)의 상부로는 상기 게이트 전극(12)을 덮도록 게이트 절연층(13)이 구비된다. 상기 게이트 절연층(13)은 단층 또는 복수층의 구조로 형성되어 있고, 유기물, 무기물, 또는 유/무기 복합물로 형성될 수 있다.
유기 절연막으로서는 폴리머재를 사용할 수 있는 데, 그 예로서, 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 가능하다.
무기 절연막으로서는, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT 등이 가능하다.
플렉시블한 전자 소자에 사용되는 경우, 상기 게이트 절연막(13)도 유기물이 포함되도록 하는 것이 바람직하다.
이 게이트 절연층(13)의 상부에 반도체성 유기 물질로 제1층인 유기 반도체층(14)을 형성한다.
유기 반도체층(14) 상에는 전기 전도성 무기 물질로 제2층인 소스 전극(15) 및 드레인 전극(16)을 형성한다. 이 때, 유기 반도체층(14)과 소스 전극(15) 및 드레인 전극(16)의 사이에는 계면층(20)이 형성된다.
이 계면층(20)은 유기물인 유기 반도체층(14)과 무기물인 소스 전극(15) 및 드레인 전극(16) 간의 계면에서의 전기적 특성을 향상시키기 위한 것으로, 특히, 접촉 저항을 저감시켜 오믹 컨택을 이루도록 하기 위한 것이다.
이를 위해, 상기 계면층(20)은 유기 반도체층(14)을 형성하는 유기 물질과 소스 전극(15) 및 드레인 전극(16)을 형성하는 무기 물질이 혼합되도록 형성할 수 있다. 이러한 계면층(20)은 유기 반도체층(14)을 형성하는 유기 물질과 상기 소스 전극(15) 및 드레인 전극(16)을 형성하는 무기 물질을 동시에 또는 순차적으로 증착하여 형성할 수 있다.
이 때, 계면층(20)을 형성하는 유기 물질과 무기 물질은 계면층(20) 전체에 걸쳐 특정의 비율로 균일하게 혼합되어 있을 수도 있고, 도 2에서 볼 수 있듯이, 유기 물질과 무기 물질이 계면층(20)의 두께 방향으로 농도 구배를 갖도록 형성될 수도 있다. 즉, 농도 구배는 유기 반도체층(14)에 가까울수록 유기 물질의 함량이 많고, 소스 전극(15) 및 드레인 전극(16)에 가까울수록 무기 물질의 함량이 많게 형성한다. 이에 따라 유기 물질과 무기 물질의 콘택에서도 보다 안정적인 계면에서의 전기적 특성을 얻을 수 있다.
이 밖에도 상기 계면층(20)을 형성하는 유기 물질과 무기 물질은 도 3에서 볼 수 있듯이 적층하여 형성되도록 할 수도 있다. 이 때, 도 3에서 볼 때, 유기 물 질층(20a)이 유기 반도체층(14)에 가깝게 형성되고, 무기 물질층(20b)이 소스 전극(15)에 가깝게 형성된다.
이러한 계면층(20)의 다양한 구조는 유기 물질과 무기 물질의 진공 증착, 열 증착, 또는 화학기상증착법 등 다양한 증착법에 의해 형성될 수 있다. 증착 시, 챔버 내에는 상기 유기 물질이 수용된 증착 보트(boat)와 상기 무기 물질이 수용된 증착 보트를 공히 위치시킨 후, 이들 증착 보트를 순차로 또는 동시에 가동시켜 계면층(20)을 형성하게 된다. 이 때, 상기 유기 물질이 수용된 증착 보트(boat)와 상기 무기 물질이 수용된 증착 보트의 증착 속도를 변화시킴에 따라 도 2에서 볼수 있는 바와 같은 농도구배를 갖는 계면층(20)을 형성할 수 있게 되는 것이다.
한편, 상기 계면층(20)은 이러한 증착법 외에도 다양한 방법으로 형성될 수 있다. 상기 유기 물질과 무기 물질을 혼합한 페이스트로 스핀 코팅의 방법으로 일괄 코팅할 수도 있고, 졸-겔 법으로 코팅할 수도 있다. 이 때, 코팅의 횟수와 각 코팅 단계에서의 유기 물질 및 무기 물질의 함량비를 조절함으로써 도2와 같은 순차적인 농도 구배를 갖는 구조를 형성할 수도 있을 것이나, 이는 공정의 여건에 따라 다양하게 변형 가능할 것임은 물론이다.
상기와 같이, 계면층(20)을 형성하는 유기 물질과 무기 물질은 각각 유기 반도체층(14)을 형성하는 유기 물질 및 소스 전극(15) 및 드레인 전극(16)로 형성될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 다른 물질로서 형성하여도 무방하다. 즉, 상기 계면층(20)은 전기 전도성 또는 반도체성 유기 물질과 전기 전도성 또는 반도체성 무기 물질의 혼합물로 형성할 수도 있는 것이다. 그러나, 공정의 편 의를 위해서는 계면층(20)을 형성하는 유기 물질과 무기 물질은 각각 유기 반도체층(14)을 형성하는 유기 물질 및 소스 전극(15) 및 드레인 전극(16)로 형성하는 것이 바람직하다.
이렇게 형성된 계면층(20)은 도 1에서 볼 수 있듯이, 소스 전극(15) 및 드레인 전극(16)의 형성 시에 형성되므로, 그 패턴 형태가 소스 전극(15) 및 드레인 전극(16)의 형태와 동일하다.
물론, 도 4에서 볼 수 있듯이, 소스 전극(15) 및 드레인 전극(16)이 먼저 형성되고, 그 위에 유기 반도체층(14)이 콘택되도록 형성되는 구조의 경우에는, 상기 계면층(20)은 유기 반도체층(14)의 형성 시에 형성되므로, 그 패턴 형태가 유기 반도체층(14)의 형태와 동일하게 될 것임은 물론이다. 도 4의 실시예의 나머지 구성은 도 1의 실시예와 동일하므로 구체적 설명은 생략한다.
이상 설명한 본 발명의 일 실시예인 유기 박막 트랜지스터는 게이트 전극이 하부에 위치한 바텀(bottom) 게이트 형태만을 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 게이트 전극이 반도체층 상부에 위치한 탑(top) 게이트 형태에도 동일하게 적용됨은 물론이다.
도 5는 본 발명의 유기 전자 소자의 바람직한 다른 일 실시예에 따른 유기 발광 소자를 개략적으로 도시한 것이다.
도 5에 도시된 유기 발광 소자는 서로 대향된 제1전극(31) 및 제2전극(33)의 사이에 유기 발광층(32 개재된 구조를 갖는다.
상기 제1전극(31)과 제2전극(33)은 상기 유기 발광층(32)에 의해 서로 절연 되어 있으며, 유기 발광층(32)에 서로 다른 극성의 전압을 가해 유기 발광층(32)에서 발광이 이뤄지도록 한다.
베이스 기판(34)의 방향으로 화상이 구현되는 경우, 상기 제1전극(31)은 투명전극으로 형성될 수 있는 데, 후속하는 공정에서 형성되는 발광층에서 방출되는 광은 상기 제 1 전극(31)을 거쳐서 방출된다. 제1전극(31)이 애노드일 경우, ITO, IZO, ZnO, 또는 In2O3 등의 일함수가 높은 투명 도전물질로 형성하고, 제1전극(31)이 캐소드일 경우, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물과 같은 일함수가 낮은 금속물질을 박막으로 형성하여 반투과막으로 형성하거나, 이 반투과막 아래에 전술한 투명 도전물질을 형성해 도전성을 보완할 수 있다. 이 때, 제 2 전극(33)은 광을 반사시키는 반사전극으로 형성한다. 상기 제 2 전극(33)은 캐소드일 경우, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물과 같은 일함수가 낮은 금속물질을 광반사 가능한 두께로 형성하고, 애노드일 경우, ITO, IZO, ZnO, 또는 In2O3 등의 일함수가 높은 투명 도전물질로 형성한 후, 그 위에 반사막을 더 형성한다.
상기와 같은 제1전극(31) 및 제2전극(33)의 구조는 화상이 제2전극(33)의 방향으로 구현되는 경우에는 위 구조의 반대로 형성될 수 있음은 물론이다.
상기 유기 발광층(32)은 저분자 또는 고분자 유기막이 사용될 수 있는 데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단 일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다.
고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용할 수 있다.
이러한 유기 발광 소자에 있어, 계면층(30a)(30b)이 제1전극(31)과 유기 발광층(32)의 사이 계면에, 그리고 제2전극(33)과 유기 발광층(32)의 사이 계면에 각각 형성될 수 있다.
이 때, 제1전극(31)과 유기 발광층(32)의 사이 계면에 위치하는 제1계면층(30a)은 제1전극(31)과 유기 발광층(32)간의 전기적 특성을 고려하여 형성하는 것이 바람직하고, 제2전극(33)과 유기 발광층(32)의 사이 계면에 위치하는 제2계면층(30b)은 제2전극(33)과 유기 발광층(32)간의 전기적 특성을 고려하여 형성하는 것이 바람직하다.
따라서, 제1계면층(30a)은 제1전극(31)을 형성하는 무기 물질과 유기 발광층(32)을 형성하는 유기 물질을 혼합하도록 하여, 도 2와 같은 점차적인 농도구배를 갖는 구조 또는 도 3과 같은 층간 구조로 형성될 수 있다.
마찬가지로, 제2계면층(30b)도 제2전극(33)을 형성하는 무기 물질과 유기 발광층(32)을 형성하는 유기 물질을 혼합하도록 하여, 도 2와 같은 점차적인 농도구배를 갖는 구조 또는 도 3과 같은 층간 구조로 형성할 수 있다.
이 경우, 제1전극(31)과 유기 발광층(32)간 및 제2전극(33)과 유기 발광층(32)간의 콘택 저항을 낮추고, 캐리어의 흐름이 더욱 원활하게 되도록 하여 발광 휘도 및 효율을 더욱 높일 수 있게 된다. 물론 도 5의 실시예의 경우에도 상기 계면층(30a)(30b)을 형성하는 유기 물질 및 무기 물질은 위에서 설명한 제1전극(31) 및 제2전극(33)을 형성하는 무기 물질과 유기 발광층(32)을 형성하는 유기 물질 외에도 다양한 무기 물질 및 유기 물질이 사용될 수 있을 것이다.
도 6은 본 발명의 유기 전자 소자의 또 다른 일 실시예를 도시한 것으로, 배선의 콘택 구조를 나타낸 것이다.
베이스 기판(44) 상에 제1배선(41)이 형성되고, 이를 덮도록 절연막(42)이 형성되며, 절연막(42) 상에 제2배선(43)이 형성된다. 절연막(42)에는 콘택 홀(42a)이 형성되어 제2배선(43)이 제1배선(41)과 콘택될 수 있도록 한다.
제1배선(41)은 전도성 유기 물질로 형성될 수 있고, 제2배선(43)은 전도성 무기 물질로 형성될 수 있다. 물론, 그 반대의 경우, 즉, 제1배선(41)이 전도성 무기 물질로 형성될 수 있고, 제2배선(43)이 전도성 유기 물질로 형성될 수도 있다.
이 때, 제1배선(41)과 제2배선(43)의 사이에는 계면층(40)이 존재하는 데, 이 계면층(40)도 전술한 바와 같이 전도성 또는 반도체성 유기물질과 전도성 또는 반도체성 무기 물질의 혼합물로 형성될 수 있다.
전술한 실시예에서도 언급한 바와 같이, 상기 계면층(40)은 제1배선(41)과 제2배선(43)간의 전기적 특성을 고려하여 형성하는 것이 바람직하므로, 상기 계면층(40)은 제1배선(41)을 형성하는 물질과 제2배선(43)을 형성하는 물질을 혼합하도록 하여, 도 2와 같은 점차적인 농도구배를 갖는 구조 또는 도 3과 같은 층간 구조로 형성될 수 있다.
이 경우, 제1배선(41)과 제2배선(43)간의 접촉 저항을 줄일 수 있다.
<실시예>
도 1과 같이 바텀(bottom) 게이트 구조의 유기 박막 트랜지스터를 형성하였다.
기판(11)은 글라스 기판을 사용하였고, 게이트 전극(12)은 ITO를 사용하였다. 유기 반도체층(14)으로는 펜타센을 사용하였고, 소스/드레인 전극(15)(16)으로는 금(Au)을 사용하였다. 이 때, 실시예의 경우, 도 1과 같이, 유기 반도체층(14)과 소스/드레인 전극(15)(16)의 사이에 계면층(20)을 형성하였고, 비교예의 경우에는 이 계면층(20)을 형성하지 않았다.
이 계면층(20)의 형성 방법으로 진공증착의 방법을 사용하였고, 사용된 증착기는 펜타센과 금의 증착 두께 및 증착 속도를 변화시킬 수 있게 되어 있다. 증착되는 동안 기판의 온도는 상온으로 고정하였다.
계면층(20)은 유기 물질과 무기 물질이 혼합되어 있는 형태로, 실시예의 경우, 계면층(20)의 두께를 10nm, 20nm, 30nm 및 50nm로 각각 다르게 하였다(실시예1 내지 실시예4).
도 7은 상기와 같은 실시예들 및 비교예에 따른 유기 박막 트랜지스터의 채널 길이당 측정된 전체 저항을 나타내는 그래프이다. 도 7은 게이트 전극에서 인가하는 전압보다 소스, 드레인 전극에서 인가하는 전압이 작은 트랜지스터에서 선형영역에 해당하는 그래프이다.
도 7에서 가로축은 채널 길이를 의미하고, 세로축은 전체 저항을 의미한다. 도 7의 그래프에서 나타난 기울기는 단위 길이당 채널 저항을 의미하며, 세로축과 만나는 지점, 즉 채널의 길이가 0㎛ 인 지점이 접촉 저항을 의미하게 된다.
도 7에서 볼 수 있듯이, 상기 계면층을 구비한 실시예들이 비교예에 비해 접촉저항이 모두 작음을 알 수 있다.
도 8은 상기 실시예들과 비교예의 접촉 저항과 채널 저항값을 보여주고 있다. 좌측 세로축은 검은 원을 표시하는 접촉 저항을 의미하며, 우측 세로축은 흰 원을 표시하는 채널 저항을 의미한다. 비교예에 비해, 본 발명에 따라 제작된 실시예들이 접촉저항이 작음을 알 수 있고, 특히 계면층의 두께가 20nm 일 경우 가장 낮은 접촉 저항을 보이게 된다. 그러나 채널 저항의 값은 모든 조건에서 큰 차이가 없음을 알 수 있다.
도 8을 참고하면, 본 발명에 따라 제작된 계면층을 20nm 의 두께로 가지는 소자(실시예2)의 접촉 저항이 계면층을 가지지 않는 종래의 소자(비교예)의 접촉 저항에 비해 약 1/4 배 감소함을 알 수 있다.
도 9는 계면층이 없는 종래의 구조, 즉, 비교예에서 측정된 포화 영역에서의 트랜지스터 전류, 전압 특성 곡선과 본 발명에 따라 제작된 계면층을 가지는 구조 의 하나인 실시예2에서 측정된 포화영역에서의 전류, 전압 특성곡선 그래프이다. 이 때의 채널 길이는 40㎛ 로 동일하게 제작한 것이다.
도 9a 및 도 9b에서 볼 수 있듯이, 본 발명에서의 드레인 전류값이 동일 전압에서 상당히 증가됨을 알 수 있다.
또한, 도 9a에서 볼 수 있듯이, 드레인 전압이 -60V 에서 종래의 구조는 게이트 전압을 -60V 인가 해 주어야 나오는 특정 전류값이 도 9b를 보면 본 발명에 따라 제작된 계면층을 가지는 구조에서는 게이트 전압을 -50V 만 인가하여서도 비슷한 전류가 관측됨을 알 수 있다.
이는 접촉 저항이 줄어듦에 따라 전하 캐리어의 주입이 더 쉽게 되어서 전류값이 더 크게 관측된 것으로 파악될 수 있다.
또한, 소자의 성능의 지표로 사용되는 전하의 이동도는 본 발명의 실시예로 제작된 유기 박막 트랜지스터에서 게이트 전압과 드레인 전압을 각각 -60V 로 인가한 포화영역에서의 이동도이다.
계면층을 가지지 않는 종래인 구조(비교예)에서는 이동도가 0.096 cm2/Vs 이지만, 본 발명에 따라 제작된 계면층을 가지는 구조(실시예2)에서는 전하의 이동도가0.160 cm2/Vs 로 나타난다. 본 발명에 따라 제작된 계면층을 가지는 구조에서는 소자 성능이 향상 됨을 알수 있다.
도 10은 본 발명에 따라 제작된 위 실시예2의 계면층에 대한 FIB 사진이다. 도 10을 참고하면, FIB (focus ion beam)를 통해 금속 입자가 유기물 사이에 혼합 증착된 것을 알 수 있다.
본 발명에 따르면, 유기물과 무기물 특히 금속 계면에서 발생하는 전기적 특성을 향상시킬 수 있어, 유기 전자 소자에 응용이 더욱 용이할 수 있다.
즉, 본 발명의 실시예에 따른 유기 박막 트랜지스터에서는 유기물과 전극간 접촉 저항을 감소시키고, 전하 주입을 용이하게 하여, 본 발명에 따라 제작된 계면층을 가지는 구조에서 실시예를 통해 보다 많은 전류가 흐를 수 있다. 또한 단일 소자에서 벗어나 여러 소자를 배열할 때 높은 접촉 저항으로 인해 일어 날수 있는 열, 전력 소모를 줄일 수 있는 장점을 가진다. 본 발명에서의 계면층은 기존의 제 3의 새로운 물질을 요구하지 않기 때문에 공정의 단순화를 가져온다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리범위는 이에 한정되는 것이 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
Claims (21)
- 전기 전도성 또는 반도체성 유기 물질로 구비된 제1층;상기 제1층과 콘택되고 전기 전도성 또는 반도체성 무기 물질로 구비된 제2층; 및상기 제1층과 상기 제2층의 사이에 개재된 계면층;을 포함하고,상기 계면층은 전기 전도성 또는 반도체성 유기 물질과 전기 전도성 또는 반도체성 무기 물질이 혼합된 유기 전자 소자.
- 제1항에 있어서,상기 계면층을 형성하는 유기 물질은 상기 제1층을 형성하는 유기 물질이고, 상기 계면층을 형성하는 무기 물질은 상기 제2층을 형성하는 무기 물질인 유기 전자 소자.
- 제1항에 있어서,상기 계면층은 상기 유기 물질과 상기 무기 물질이 그 두께에 대한 농도구배를 갖도록 구비된 유기 전자 소자.
- 제3항에 있어서,상기 농도구배는, 상기 유기 물질은 상기 제1층에 근접할수록 그 함량이 증 가하고, 상기 무기 물질은 상기 제2층에 근접할수록 그 함량이 증가하는 유기 전자 소자.
- 제1항에 있어서,상기 계면층은 상기 유기 물질과 상기 무기 물질이 층을 갖도록 구비된 유기 전자 소자.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 계면층을 형성하는 무기 물질은 금속 또는 그 화합물인 유기 전자 소자.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 계면층을 형성하는 무기 물질은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 또는 이들의 화합물 중 적어도 어느 하나를 포함하는 유기 전자 소자.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 계면층을 형성하는 무기 물질은 ITO(Indium tin Oxide), IZO(Indium Zinc Oxide), ZnO, 및 In2O3 중 적어도 어느 하나를 포함하는 유기 전자 소자.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 제1층과 전기적으로 절연된 게이트 전극을 더 포함하고,상기 제1층은 반도체성 유기 물질이며,상기 제2층은 상기 게이트 전극과 절연된 소스 및 드레인 전극인 유기 전자 소자.
- 제9항에 있어서,상기 반도체성 유기 물질은, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌(phthalocyanine) 및 이들의 유도체, 나프탈렌테트라카르복실릭디이미드(naphthalene tetracarboxylic diimide) 및 그 유도체, 나프탈렌테트라카르복실릭디안하이드라이드(naphthalene tetracarboxylic dianhydride) 및 그 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 티오펜을 포함하는 공액계 고분자 및 그 유도체, 및 플루오렌을 포함하는 고분자 및 그 유도체 중 적어도 하나를 포함하는 유기 전자 소자.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 제1층은 발광층을 포함하는 유기 전자 소자.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 제1층은 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 및 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 중 적어도 하나를 포함하는 유기 전자 소자.
- 베이스 상에 전기 전도성 또는 반도체성 유기 물질로 제1층을 성막하는 단계; 및상기 제1층 상에 전기 전도성 또는 반도체성 무기 물질로 제2층을 성막하는 단계;를 포함하고,상기 제1층을 성막하는 단계와 상기 제2층을 성막하는 단계의 사이에는 전기 전도성 또는 반도체성 유기 물질과 전기 전도성 또는 반도체성 무기 물질이 혼합된 계면층을 성막하는 단계가 더 포함된 유기 전자 소자의 제조방법.
- 베이스 상에 전기 전도성 또는 반도체성 무기 물질로 제2층을 성막하는 단계; 및상기 제2층 상에 전기 전도성 또는 반도체성 유기 물질로 제1층을 성막하는 단계;를 포함하고,상기 제2층을 성막하는 단계와 상기 제1층을 성막하는 단계의 사이에는 전기 전도성 또는 반도체성 무기 물질과 전기 전도성 또는 반도체성 유기 물질이 혼합된 계면층을 성막하는 단계가 더 포함된 유기 전자 소자의 제조방법.
- 제13항 또는 제14항에 있어서,상기 계면층을 성막하는 단계는 상기 유기 물질과 상기 무기 물질을 동시에 형성하는 유기 전자 소자의 제조방법.
- 제13항 또는 제14항에 있어서,상기 계면층을 성막하는 단계는 상기 유기 물질과 상기 무기 물질을 순차적으로 형성하는 유기 전자 소자의 제조방법.
- 제16항에 있어서,상기 계면층을 성막하는 단계는 상기 유기 물질과 상기 무기 물질이 그 두께에 대한 농도구배를 갖도록 형성하는 유기 전자 소자의 제조방법.
- 제17항에 있어서,상기 농도구배는, 상기 유기 물질은 상기 제1층에 근접할수록 그 함량이 증 가하고, 상기 무기 물질은 상기 제2층에 근접할수록 그 함량이 증가하는 유기 전자 소자의 제조방법.
- 제13항 또는 제14항에 있어서,상기 계면층을 성막하는 단계는 상기 유기 물질과 상기 무기 물질을 증착하여 형성하는 유기 전자 소자의 제조방법.
- 제13항 또는 제14항에 있어서,상기 계면층을 성막하는 단계는 상기 유기 물질과 상기 무기 물질을 스핀 코팅으로 형성하는 유기 전자 소자의 제조방법.
- 제13항 또는 제14항에 있어서,상기 계면층을 성막하는 단계는 상기 유기 물질과 상기 무기 물질을 졸-겔 법으로 형성하는 유기 전자 소자의 제조방법.
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