KR102145518B1 - 유기 반도체 트랜지스터 제조 방법 - Google Patents

유기 반도체 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 유기 반도체 트랜지스터 제조 방법으로, 게이트 전극의 상부에 게이트 절연층을 형성하는 단계와, 게이트 절연층의 상부에, 서로 이격된 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계와, 소스 전극 및 드레인 전극이 형성된 게이트 절연층의 상부에 유기 반도체로 채널층을 형성하는 단계 및 채널층의 상부에 도판트 분자층을 열증착하는 단계를 포함하되, 열증착하는 단계는 소스 전극 및 드레인 전극 각각이 채널층에 접촉되는 위치의 상부에 도판트 분자층이 이격된 형태로 열증착되고, 도판트 분자 및 유기 반도체는 도판트 분자가 유기 반도체 내에서 고체상 확산(solid-state diffusion)되는 물질 조합이다.

Description

유기 반도체 트랜지스터 제조 방법{METHOD FOR MANUFACTURING ORGANIC SEMICONDUCTOR TRANSISTOR}
본 발명은 반도체 제조 방법에 관한 것으로서, 보다 상세하게는, 유기 반도체 트랜지스터 제조 방법에 관한 것이다.
유기 반도체 재료로 이루어진 채널층을 포함하는 박막 트랜지스터인 유기 반도체 트랜지스터가 주목받고 있다. 유기 박막 트랜지스터는 경량· 플렉시블화가 가능해져, 내충격성, 휴대성이 뛰어난 차세대 디스플레이로의 응용이 기대되고 있다. 유기 박막 트랜지스터는 가용성 저분자 유기 반도체 및 고분자 유기 반도체를 도포하여 반도체로서 이용할 수 있다. 인쇄법을 이용함으로써 대면적 프로세스를 적용할 수 있어, 대폭적인 비용 절감을 기대할 수 있다. 유기 반도체는 저온 형성이 가능하기 때문에 플라스틱 기판 등의 플렉시블 기판을 이용할 수 있다는 이점도 있다.
이러한 유기 반도체 트랜지스터는, 채널층을 형성하는 유기 반도체 패턴과, 유기 반도체 패턴에 접속되는 금속의 소스 전극 및 드레인 전극을 구비하고 있다. 그런데, 유기 반도체 물질과 소스 전극 및 드레인 전극 사이의 높은 컨택저항(contact resistance)으로 인해 유기 전자 소자의 성능에 제한점이 있다. 이를 개선하기 위해서 여러 방법론 중에 유기 반도체 영역에 도판트 분자(dopant molecule)로 도핑을 하여 컨택 저항을 줄여주는 방법이 있다.
그런데, 이러한 기존의 컨택 저항을 줄이기 위한 도핑 방식은 유기반도체박막 상층 표면에만 도핑을 적용하므로, 기판 상에 유기 반도체층이 존재하고, 그 위에 게이트 절연막 및 게이트 전극 순으로 배치된 탑 게이트(top-gate) 구조의 유기 트랜지스터에만 사용할 수 있다는 한계가 있다.
대한민국 특허등록공보 제10-0659103호
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 본 발명은 유기 반도체와 금속 전극 사이의 컨택 저항(contact resistance)을 줄이기 위한 도핑이 적용되는 트랜지스터 소자 구조의 자유도를 유지하면서 기존소자의 성능개선에 활용할 수 있는 유기 반도체 트랜지스터 제조 방법을 제공하는데 있다.
본 발명의 상기 및 다른 목적과 이점은 바람직한 실시예를 설명한 하기의 설명으로부터 분명해질 것이다.
본 발명은 유기 반도체 트랜지스터 제조 방법으로, 게이트 전극의 상부에 게이트 절연층을 형성하는 단계와, 게이트 절연층의 상부에, 서로 이격된 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계와, 소스 전극 및 드레인 전극이 형성된 게이트 절연층의 상부에 유기 반도체로 채널층을 형성하는 단계 및 채널층의 상부에 도판트 분자층을 열증착하는 단계를 포함하되, 열증착하는 단계는 소스 전극 및 드레인 전극 각각이 채널층에 접촉되는 위치의 상부에 도판트 분자층이 이격된 형태로 열증착되고, 도판트 분자 및 유기 반도체는 도판트 분자가 유기 반도체 내에서 고체상 확산(solid-state diffusion)되는 물질 조합이다.
본 발명에 따르면, 컨택저항 감소를 위한 유기반도체의 고체상확산 기반 도핑기술을 유기트랜지스터 소자구조의 자유도를 유지하며 기존소자의 성능개선에 활용할 수 있다. 이를 통해서 저전력 유기전자소자를 구현할 수 있다.
다만, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 유기 반도체 트랜지스터의 제조 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 일 실시예에 따른 유기 반도체 트랜지스터의 개략적인 제조 공정 예를 도시한 도면이다.
도 3a는 본 발명에 따라 제조된 유기 반도체 트랜지스터의 I ds -V gs output curve를 도시한 그래프이다.
도 3b는 본 발명에 따라 제조된 유기 반도체 트랜지스터의 I ds -V ds output curve를 도시한 그래프이다.
도 4a 내지 4c는 대조군 유기 반도체 트랜지스터의 Y-function 방법론 데이터이다.
도 5a 내지 5c는 본 발명에 따른 유기 반도체 트랜지스터의 Y-function 방법론 데이터이다.
도 6은 본 발명에 따른 유기 반도체 트랜지스터 제조시 도핑 이후 에칭 여부에 따른 트랜지스터의 ON/OFF 비율 변화도이다.
도 7a는 high-k 물질을 사용한 트랜지스터에서 대조군 소자와 본 발명에 따른 유기 반도체 트랜지스터의 I ds -V gs output curve를 도시한 그래프이다.
도 7b는 high-k 물질을 사용한 트랜지스터에서 대조군 소자와 본 발명에 따른 유기 반도체 트랜지스터의 I ds -V ds output curve를 도시한 그래프이다.
이하, 본 발명의 실시예와 도면을 참조하여 본 발명을 상세히 설명한다. 이들 실시예는 오로지 본 발명을 보다 구체적으로 설명하기 위해 예시적으로 제시한 것일 뿐, 본 발명의 범위가 이들 실시예에 의해 제한되지 않는다는 것은 당업계에서 통상의 지식을 가지는 자에 있어서 자명할 것이다.
달리 정의하지 않는 한, 본 명세서에서 사용되는 모든 기술적 및 과학적 용어는 본 발명이 속하는 기술 분야의 숙련자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 상충되는 경우, 정의를 포함하는 본 명세서가 우선할 것이다.
본 명세서에서 설명되는 것과 유사하거나 동등한 방법 및 재료가 본 발명의 실시 또는 시험에 사용될 수 있지만, 적합한 방법 및 재료가 본 명세서에 기재된다.
도 1은 본 발명의 일 실시예에 따른 유기 반도체 트랜지스터의 제조 방법을 설명하기 위한 순서도이고, 도 2는 본 발명의 일 실시예에 따른 유기 반도체 트랜지스터의 개략적인 제조 공정 예를 도시한 도면이다.
도 1을 참조하면, 본 발명의 일 양상에 따른 유기 반도체 트랜지스터 제조방법에서 게이트 전극의 상부에 게이트 절연층을 형성하는 단계(S110)와, 게이트 절연층의 상부에, 서로 이격된 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계(S120)와, 소스 전극 및 드레인 전극이 형성된 게이트 절연층의 상부에 유기 반도체로 채널층을 형성하는 단계(S140)와, 채널층의 상부에 도판트 분자층을 열증착하는 단계(S150)를 포함할 수 있다. 부가적으로, 다른 양상에 따라, 채널층을 형성하는 단계(S130) 이전에, 옥타데실트리클로로실란(octadecyltrichlorosilane, OTS)으로 자기조립박막(Self-assembled monolayer (SAM)))을 형성시키는 단계(S120)을 더 포함할 수 있다. 또 다른 양상에 따라, 열증착 단계(S150) 이후에, 채널층의 상부를 플라즈마 에칭하는 단계(S160)를 더 포함할 수 있다.
구체적으로, 도 2를 참조하면, (a) 도시된 바와 같은 게이트 전극(10)은 채널층(50)의 전기적 특성을 제어하기 위한 것으로, 도전성을 가지는 물질을 포함할 수 있고, 예를 들어, 실리콘(Si)이나 금속을 포함할 수 있다. 금속은, 예를 들어 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn) 및 지르코늄(Zr) 중 적어도 하나를 포함할 수 있다.
S110에서 형성되는 게이트 절연층(20)은, 절연물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다.
제조 용이성 측면에서 게이트 전극(10)은 실리콘(Si), 게이트 절연층(20)은 실리콘 산화물(예를 들어, SiO2)인 것이 바람직하다.
또한, 부가적으로, 게이트 절연층(20)이 성장된 후, 클리닝 과정을 거치게 된다. 이는 실리콘 기판의 불순물 제거를 위한 것으로, 일 예로, 실리콘 기판은 탈 이온수(Deionized Water), 이소프로필알코올(Isopropyl Alcohol, IPA), 아세톤(Acetone)과 같은 세척 용매를 사용하여 초음파 방식으로 약 10분 간 세척된다.
도 2의 (b)를 참조하면, 게이트 절연층(20)의 상부에, 서로 이격된 접촉하는 소스 전극(30a) 및 드레인 전극(30b)이 형성된다(S120). 일 실시 예에 따라, 소스 전극(30a) 및 드레인 전극(30b)은 Pt, Ru, Au, Ag, Mo, Ti, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 전도성 산화물 등을 사용하여 형성될 수 있다. 그리고, 일 실시 예에 따라, 전극은 금속에 따라 각각 상이한 두께로 형성될 수 있는데, 예컨대 티타늄(Ti)일 경우 2nm, 금(Au)의 경우 30 nm 두께로 형성될 수 있다. 또한, 소스 전극(30a) 및 드레인 전극(30b)은 진공 전자빔 증착기(electron beam evaporator) 등을 이용하여 기판 상에 쉐도우 마스크를 가지고 증착될 수 있는데, 이때 진공 전자빔 증착기의 압력은 10-7 Torr이고, 증착 속도 0.5 Å/s일 수 있다.
도 2의 (c)를 참조하면, 기판을 표면성질의 최적화를 위해서 산소(O2) 플라즈마 에칭(50W, 2분) 처리한 후, 기판을 질소 환경의 글러브 박스 안에서 OTS 30 mM(anhydrous toluene) 용액에 12 시간 가량 담가 놓아, 옥타데실트리클로로실란(octadecyltrichlorosilane, OTS)으로 자기조립박막(Self-assembled monolayer, SAM)(40)을 형성시킨다(S130). 이는 추후 형성되는 유기 반도체 층의 결정화도(crystallinity)를 높여서 유기 반도체 박막의 전기적 성질을 향상시키기 위함이다. 이때, OTS가 형성된 기판을 무수 톨루엔(anhydrous toluene) 용매에 담겨진 상태로 글러브 박스에서 꺼낸 후, 잔여 OTS 분자를 제거하기 위해 세척한다. 예컨대, 기판은 이소프로필알코올(Isopropyl Alcohol, IPA), 아세톤(acetone), 톨루엔(toluene)을 포함하는 세척 용매를 이용하여 초음파 방식으로 10분간 세척된다. 세척 후, 소자는 세척 용매를 제거하기 위하여 진공에서 약 2시간 동안 보관된다.
다음으로, 도 2의 (d)를 참조하면, 소스 전극(30a) 및 드레인 전극(30b)이 형성된 기판의 상부에 유기 반도체로 채널층(50)을 형성한다(S130). 여기서, 본 발명에 따라, 유기 반도체는 도판트 분자가 유기 반도체 내에서 고체상 확산(Solid-state diffusion)되는 물질이어야 한다. 일 실시 예에 따라, 유기 반도체 물질은 poly 2,5-bis(3-hexadecylthiophen-2-yl) thieno [3,2-b] thiophene (PBTTT)이 사용될 수 있다. 상세하게는, 폴리머 반도체 물질인 poly[2,5-bis(3-tetradecylthiophen-2-yl)thieno[3,2-b]thiophene] (PBTTT)는 1,2-dichlorobenzene을 용매로 하여 9mg/ml 용액으로 준비한다. 그런 후, 스핀코팅을 하기 전에 PBTTT 용액은 섭씨 110도까지 가열하여 균일한 PBTTT 필름을 형성하도록 한다. PBTTT 필름은 질소 환경의 글러브박스 안에서 1500rpm으로 45초 동안 스핀코팅하고 섭씨 180도에서 20분 동안 가열하고 천천히 식힌다.
그런 후, 도 2의 (e)에 도시된 바와 같이, 채널층(50)의 상부에 도판트 분자층(60a, 60b)을 열증착한다(S150). 즉, 소스 전극(30a) 및 드레인 전극(30b) 각각이 채널층(50)에 접촉되는 위치의 상부에 도판트 분자층(60a, 60b)을 이격된 형태로열증착된다. 본 발명에 따라, 도판트 분자는 유기 반도체 채널층(50) 내에서 고체상 확산(Solid-state diffusion)되는 물질이어야 한다. 일 실시 예에 따라, 도판트 물질은 2,3,5,6-tetrafluoro-7,7,8,8-tetracyanoquinodimethane(F4-TCNQ)가 사용될 수 있다. 일 실시 예에 따라, 도판트 분자층(60a, 60b)을 열증착기를 이용하여 채널층(50) 상면의 선택 영역에 10nm 두께로 0.5 ~ 1.5 Å/s 및 10-6 Torr 조건에서 증착한다. 그러면, 도판트 분자층(60a, 60b)의 도판트 분자는 채널층(50) 내부로 확산되어 소스 전극(30a) 및 드레인 전극(30b)과 접촉되는 영역까지 확산 주입부(61a, 61b)가 형성된다. 이로써, 소스 전극(30a) 및 드레인 전극(30b)과 유기 반도체로 이루어진 채널층(50)의 접촉부에서 전극으로부터 전하주입이 향상되어 컨택저항을 감소시킬 수 있다.
전술한 바와 같이, 고체상확산(solid-state diffusion)이 가능한 유기반도체와 도판트 분자 조합을 사용할 경우, 유기 반도체 채널층(50) 상면에 도판트를 증착하여도, 도판트가 채널층(50)의 하면까지 확산되어 트랜지스터의 구조가 보텀 게이트(bottom-gate)일 때도 적용 가능하다는 장점이 있다. 이로써, 기존의 탑 게이트(top-gate) 트랜지스터와는 달리 유기 반도체 채널층(50)의 특성을 훼손시키지 않고 트랜지스터의 유전체(dielectric) 층을 자유롭게 선택할 수 있다는 장점이 있다.
부가적으로, 도 2의 (f)에 도시된 바와 같이, 채널층(50)의 상면은 플라즈마 에칭 처리될 수 있다(S160). 이는 도판트 분자의 확산으로 인해 트랜지스터 소자의 안정성이 악화되는 것을 방지하기 위함이다. 일 실시 예에 따라, 도핑 종료 직후, 채널층(50)의 상면을 신속히 아르곤(Ar) 플라즈마로 에칭한다(50W, 1초).
전술한 바와 같은 본 발명의 따라 제조된 유기 반도체 트랜지스터의 특성을 도 3a 내지 도 3b를 참조하여 설명하면 다음과 같다.
도 3a는 본 발명에 따라 제조된 유기 반도체 트랜지스터의 I ds -V gs output curve를 나타내고, 도 3b는 본 발명에 따라 제조된 유기 반도체 트랜지스터의 I ds -V ds output curve를 나타낸다.
도 4a 내지 4c는 대조군 유기 반도체 트랜지스터의 Y-function 방법론 데이터이고, 도 5a 내지 5c는 본 발명에 따른 유기 반도체 트랜지스터의 Y-function 방법론 데이터이다.
도 4a 내지 도 4c와 도 5a 내지 도 5c를 비교하면, 본 발명에 따른 도핑이 도입된 유기 반도체 트랜지스터는 대조군 소자에 비해 명확한 컨택 저항의 감소를 보여준다. 즉, Y-fucntion 방식으로 추출된 소자의 컨택저항은 도핑을 하지 않은 대조군의 경우 24.5 kΩ·cm 도핑을 한 소자는 5.1 kΩ·cm 이다.
도 6은 본 발명에 따른 유기 반도체 트랜지스터 제조시 도핑 이후 에칭 여부에 따른 트랜지스터의 ON/OFF 비율 변화도이다.
도 6을 참조하면, 에칭을 하지 않은 소자의 경우 트랜지스터의 ON/OFF비율이 급격하게 낮아지는 것을 확인할 수 있다. 즉, 공정 과정에서 플라즈마 에칭의 도입은 소자의 안정성에 큰 영향을 미치는 것을 알 수 있다.
한편, 도핑을 도입하여 낮아진 소자의 컨택저항은 저전력 소자에서 더 명확한 효과를 보인다. 이를 위해서 원자층 증착(atomic layer deposition, ALD)을 이용하여 high-k 물질의 일종인 Al2O3를 절연체로 하는 트랜지스터를 제작하여 그 효과를 확인하였다.
도 7a는 high-k 물질을 사용한 트랜지스터에서 대조군 소자와 본 발명에 따른 유기 반도체 트랜지스터의 I ds -V gs output curve이고, 도 7b는 high-k 물질을 사용한 트랜지스터에서 대조군 소자와 본 발명에 따른 유기 반도체 트랜지스터의 I ds -V ds output curve이다.
도 7a 및 도 7b를 참조하면, 작동 전압이 낮은 소자를 만들 경우, 대조군 소자의 모빌리티는 0.019 cm2/V·s인 반면 도핑한 소자의 모빌리티는 0.037 cm2/V·s을 보이며 컨택저항 감소로 인해 도핑한 소자가 저전압 작동에서 더 우수한 성능을 보여줌을 확인 할 수 있다.
본 명세서에서는 본 발명자들이 수행한 다양한 실시예 가운데 몇 개의 예만을 들어 설명하는 것이나 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고, 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다.
10 : 게이트 전극
20 : 게이트 절연층
30a, 30b : 소스 전극, 드레인 전극
40 : OTS 자기조립박막층
50 : 채널층
60a, 60b : 도판트 분자층
61a, 61b : 도판트 분자 주입부

Claims (6)

  1. 게이트 전극의 상부에 게이트 절연층을 형성하는 단계;
    게이트 절연층의 상부에, 서로 이격된 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계;
    소스 전극 및 드레인 전극이 형성된 게이트 절연층의 상부에 유기 반도체로 채널층을 형성하는 단계; 및
    채널층의 상부에 도판트 분자층을 열증착하는 단계를 포함하되,
    열증착하는 단계는
    소스 전극 및 드레인 전극 각각이 채널층에 접촉되는 위치의 상부에 도판트 분자층이 이격된 형태로 열증착되고,
    도판트 분자층의 도판트 분자 및 채널층의 유기 반도체는
    도판트 분자가 유기 반도체 내에서 고체상 확산(solid-state diffusion)되는 물질 조합을 사용함으로써 채널층 상면에 도판트 분자층을 증착하여도, 도판트가 채널층의 내부 하면까지 확산되어 소스 전극 및 드레인 전극과 접촉되는 영역까지 확산 주입부가 형성되고, 이로 인해 소스 전극 및 드레인 전극과 채널층의 접촉부에서 소스 전극 및 드레인 전극으로부터의 전하주입이 향상되어 컨택저항을 감소시킴으로써 트랜지스터의 구조가 보텀 게이트(bottom-gate)일 때도 적용 가능한 유기 반도체 트랜지스터 제조 방법.
  2. 제1항에 있어서, 유기 반도체는
    poly 2,5-bis(3-hexadecylthiophen-2-yl) thieno [3,2-b] thiophene (PBTTT)이고,
    도판트 분자는
    2,3,5,6-tetrafluoro-7,7,8,8-tetracyanoquinodimethane (F4-TCNQ)인 유기 반도체 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    채널층을 형성하는 단계 이전에, 옥타데실트리클로로실란(octadecyltrichlorosilane, OTS)으로 자기조립박막(self-assembled monolayer (SAM)))을 형성시키는 단계를 더 포함하는 유기 반도체 트랜지스터 제조 방법.
  4. 제1 항에 있어서,
    열증착 단계 이후에, 채널층의 상부를 플라즈마 에칭하는 단계를 더 포함하는 유기 반도체 트랜지스터 제조 방법.
  5. 제1 항에 있어서, 채널층을 형성하는 단계는
    유기 반도체 물질인 poly[2,5-bis(3-tetradecylthiophen-2-yl)thieno[3,2-b]thiophene] (PBTTT)을 1,2-dichlorobenzene을 용매로 하여 9mg/ml 용액으로 준비하는 단계와,
    PBTTT 용액을 110도까지 가열하는 단계와,
    PBTTT 필름을 질소 환경의 글러브 박스 안에서 1500rpm으로 45초 동안 스핀코팅하는 단계와,
    스핀 코팅된 후, 섭씨 180도에서 20분 동안 가열한 후, 냉각시키는 단계를 포함하는 유기 반도체 트랜지스터 제조 방법.
  6. 제1 항에 있어서, 열증착하는 단계는
    2,3,5,6-tetrafluoro-7,7,8,8-tetracyanoquinodimethane (F4-TCNQ) 도판트 분자는 열증착기를 이용하여 10nm 두께로 0.5 ~ 1.5 Å/s 및 10-6 Torr 조건에서 증착하는 유기 반도체 트랜지스터 제조 방법.
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