KR101679585B1 - 유기전계 효과 트랜지스터용 이중 봉지막, 이를 이용한 유기전계 효과 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명의 유기전계 효과 트랜지스터는 이중 봉지막을 구비함으로써, 증착과정에서 야기되는 유기반도체의 손상을 방지할 수 있고, 외부 환경에 존재하는 다양한 요소들의 침투를 효과적으로 차단할 수 있으므로, 장기적 안정성을 확보하는 효과를 달성할 수 있다.
Description
본 발명은 유기전계 효과 트랜지스터용 이중 봉지막, 이를 이용한 유기물 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
일반적으로 유기전계 효과 트랜지스터(OFETs)는 경량이고, 저비용이면서 기계적 유연성을 가지고 있고, 심지어 최근에는 비정질 Si-기반 FET보다 더 높은 이동성을 가진다는 다양한 장점이 밝혀져 많은 관심이 집중되었다. 특히, 전기적 특성의 개발과 관련하여 많은 연구가 진행되었는데, 최근 몇몇 유기 반도체의 이동성이 디스플레이 산업에서 사용되는 비정질 실리콘 박막 트랜지스터(Si-based FET)의 이동성을 초과하고 있다는 사실이 밝혀져, 대체가능 물질로써 많은 관심을 받게 되었다.
상기 유기전계 효과 트랜지스터를 실제로 응용하는데 있어서, 작동 바이어스 및 장기적 안전성이 낮다는 큰 문제점들이 존재하는데, 이러한 안정성은 유기 반도체층, 유전성, 유기 반도체층/유전층의 계면 및 유기 반도체층의 표면에 영향을 받고, 이 중에서 가장 큰 영향을 미치는 것은 하이드록실 작용기(-OH)나 다른 이온성 불순물로부터 유도되는 전하 트랩핑 현상이다.
이러한 전하 트랩핑 현상을 감소시키기 위하여, 플루오로폴리머 CYTOP와 같은 중합체 유전체를 사용하거나 무기 산화물에 대한 자기-조립 단층(SAM) 처리를 한 예가 있으나, 주변 산소 및 물 분자에 대한 전하 캐리어의 취약성은 여전히 해결되지 못하고, 장치 성능과 안정성이 더욱 취약해졌다.
상술한 바와 같이 외부의 산소 및 물 분자에 대한 취약성을 개선하기 위하여 유기전계 효과 트랜지스터를 봉지하기 위한 다양한 기술들이 시도되었으나, 유기 발광 장치에 대해서만 한정적으로 우수한 효과를 나타낸다는 한계가 있다. 이에 상기 유기전계 효과 트랜지스터를 사용환경에 관계없이 장시간 사용할 수 있기 위해서 수분과 산소로부터 유기전계 효과 트랜지스터의 구성요소들을 완벽하게 보호할 수 있는 봉지막 및 봉지 구조에 대한 필요성이 여전히 존재한다.
본 발명이 해결하고자 하는 과제는 유기전계 효과 트랜지스터의 외부 환경에 존재하는 산소 및 수분에 대한 취약성을 개선한 구아닌층과 산화알루미늄층의 이중 봉지막을 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 이중 봉지막이 구비됨으로써 장기적 안정성과 성능이 향상된 유기전계 효과 트랜지스터를 제공하고자 하는 것이다.
본 발명의 대표적인 일 측면에 따르면, 구아닌층; 및 상기 구아닌층 상에 증착된 산화알루미늄층;을 포함하는 유기전계 효과 트랜지스터용 이중 봉지막에 관한 것이다.
상기 구아닌층은 단사정계형 결정질일 수 있다.
상기 구아닌층의 결정질 도메인의 크기는 1 내지 20 ㎚인 것일 수 있다.
상기 구아닌층의 두께는 20 내지 60 ㎚이고, 상기 산화알루미늄층의 두께는 20 내지 60 ㎚일 수 있다.
상기 구아닌층은 유기반도체층과 직접 접촉되는 것일 수 있다.
본 발명의 다른 대표적인 일 측면에 따르면, 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 덮도록 형성된 게이트 절연층; 상기 게이트 절연층의 일부 표면 상에 형성된 유기반도체층; 상기 유기반도체층과 일부 중첩되도록 게이트 절연층의 일부 표면 상에 형성된 소스 전극; 상기 소스 전극과 유기반도체층을 사이에 두고 대향되도록 형성된 드레인 전극; 및 상기 소스 전극과 드레인 전극을 포함하는 기판 전면에 형성된 이중 봉지막;을 포함하는 이중 봉지막이 구비된 유기전계 효과 트랜지스터에 관한 것이다.
상기 이중 봉지막은 구아닌층 및 산화알루미늄층이 순차적으로 적층된 적어도 한 층 이상을 포함하는 것일 수 있다.
상기 이중 봉지막에서 구아닌층은 상기 유기반도체층과 직접 접촉된 것일 수 있다.
상기 구아닌층은 단사정계형 결정질로, 상기 구아닌층의 결정질 도메인의 크기는 1 내지 20 ㎚일 수 있다.
본 발명의 또 다른 대표적인 일 측면에 따르면, 기판, 게이트 전극, 게이트 절연층, 유기반도체층 소스 전극, 드레인 전극 및 이중 봉지막을 포함하는 유기전계 효과 트랜지스터를 제조함에 있어서,
ⅰ) 유기반도체층, 소스 전극 및 드레인 전극을 포함하는 기판 상에 구아닌층을 증착하는 단계; 및
ⅱ) 상기 구아닌층 상에 산화알루미늄층을 증착하여 이중 봉지막을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기전계 효과 트랜지스터의 제조방법에 관한 것이다.
상기 ⅱ) 단계에서 산화알루미늄층은 원자층(ALD) 증착 공정을 통해 증착되는 것일 수 있다.
본 발명의 또 다른 대표적인 일 측면에 따르면, 적어도 하나 이상의 상기 유기전계 효과 트랜지스터가 상보적으로 구비되어 있는 것을 특징으로 하는 인버터 소자에 관한 것이다.
본 발명의 여러 구현예에 따르면, 본 발명의 유기전계 효과 트랜지스터는 이중 봉지막을 구비함으로써, 증착과정에서 야기되는 유기반도체의 손상을 방지할 수 있고, 외부 환경에 존재하는 다양한 요소들의 침투를 효과적으로 차단할 수 있으므로, 장기적 안정성을 확보하는 효과를 달성할 수 있다.
도 1a는 본 발명의 유기전계 효과 트랜지스터를 나타내는 단면도이다.
도 1b는 본 발명의 유기전계 효과 트랜지스터에서 소스/드레인 전극과 게이트전극과 유기반도체층의 형상을 나타낸 단면도이다.
도 2는 본 발명의 인버터 소자를 나타내는 단면도이다.
도 3은 본 발명의 인버터 소자를 나타내는 회로도이다.
도 4는 실시예 3으로부터 제조된 인버터 소자에서 이중 봉지막 중, 산화알루미늄층이 증착되기 전 구아닌층의 화학구조 및 표면특성을 Cu-Kα 엑스선 회절(XRD, x-ray diffraction)와 원자력 현미경(AFM, aromic force microscopy)으로 분석하여 나타낸 것이다.
도 5 및 도 6은 실시예 3으로부터 제조된 인버터 소자에서 이중 방지막이 형성되기 전, p-타입의 유기반도체층과 n-타입의 유기반도체층의 화학구조 및 표면특성을 원자력 현미경(AFM, aromic force microscopy)으로 분석하여 나타낸 사진이다.
도 7a 내지 도 7c는 실시예 3, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압(ID-VG)수송 그래프(drain current-gate voltage transfer characteristics)이다. 구체적으로 도 7a는 이중 방지막이 없는 비교예 3의 유기전계 효과 트랜지스터에 대한 것이고, 도 7b는 구아닌층만 있는 비교예 4의 유기전계 효과 트랜지스터에 대한 것이며, 도 7c는 실시예 2의 p-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 7a에 표기한 화살표는 역치 전압 이동 방향(direction of threshold voltage shift)이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
도 7d 내지 도 7f는 실시예 1, 비교예 1 및 비교예 2로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압(ID-VG)수송 그래프(drain current-gate voltage transfer characteristics)이다. 구체적으로 도 7d는 이중 방지막이 없는 비교예 1의 유기전계 효과 트랜지스터에 대한 것이고, 도 7e는 구아닌층만 있는 비교예 2의 유기전계 효과 트랜지스터에 대한 것이며, 도 7f는 실시예 1의 n-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 7d 및 도 7e에 표기한 화살표는 역치 전압 이동 방향(direction of threshold voltage shift)이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
도 8a 내지 도 8c는 실시예 3, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압(ID-VG)수송 그래프(drain current-gate voltage transfer characteristics)이다. 구체적으로 도 8a는 이중 방지막이 없는 비교예 3의 유기전계 효과 트랜지스터에 대한 것이고, 도 8b는 구아닌층만 있는 비교예 4의 유기전계 효과 트랜지스터에 대한 것이며, 도 8c는 실시예 2의 p-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 8a에 표기한 화살표는 역치 전압 이동 방향(direction of threshold voltage shift)이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
도 8d 내지 도 8f는 실시예 1, 비교예 1 및 비교예 2으로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압 (ID-VG)수송 그래프(drain current-gate voltage transfer characteristics)이다. 구체적으로 도 8d는 이중 방지막이 없는 비교예 1의 유기전계 효과 트랜지스터에 대한 것이고, 도 8e는 구아닌층만 있는 비교예 2의 유기전계 효과 트랜지스터에 대한 것이며, 도 8f는 실시예 1의 n-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 8d 및 도 8e에 표기한 화살표는 역치 전압 이동 방향(direction of threshold voltage shift)이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
도 9a는 실시예 2, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터(OFET)를 실온(25 ℃)의 주변 공기(상대 습도 ~40%) 조건 하에서, 시간에 따라(1 내지 3600 초) -30 V의 ON-상태 게이트 바이어스 스트레스(ON-state bias stress)를 겪게 한 후, 전류-전압 계측기로 측정하여 나타낸 전류(Normalized drain current [ID(t)/ID(0)]) 대 바이어스 시간 그래프이다.
도 9b는 실시예 1, 비교예 1 및 비교예 2로부터 제조된 유기전계 효과 트랜지스터(OFET)를 실온(25 ℃)의 주변 공기(상대 습도 ~40%) 조건 하에서, 시간에 따라(1 내지 3600 초) -30 V의 ON-상태 게이트 바이어스 스트레스(ON-state bias stress)를 겪게 한 후, 전류-전압 계측기로 측정하여 나타낸 전류 대 바이어스 시간 그래프이다.
도 10a는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 실시예 2, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터의 시간에 따른 전자 전도도(mobility)를 나타낸 그래프이고, 도 10b는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 실시예 1, 비교예 1 및 비교예 2로부터 제조된 유기전계 효과 트랜지스터의 시간에 따른 전자 전도도(mobility)를 나타낸 그래프이다.
도 10c는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 실시예 1로부터 제조된 n-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터의 시간에 따른 전달 특성(transfer characteristics)을 나타낸 그래프이고, 도 10d는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 비교예 1로부터 제조된 n-타입의 유기반도체층을 포함하는 유기전계 효과 트랜지스터의 시간에 따른 전달 특성(transfer characteristics)을 나타낸 그래프이다.
도 11a는 유리 기판 상에 형성된 실시예 3으로부터 제조된 인버터의 실제 사진과 회로도(circuit diagram)이다.
도 11b는 실시예 1 및 실시예 2의 유기전계 효과 트랜지스터를 사용하여 상보적인 구조(complementrary type)를 갖도록 제작된 실시예 3의 인버터에 대한 행동을 VDD=5 V, 1 Hz(좌;컬럼 후)와 VDD=5 V, 5 Hz(우) 조건 하에서 분석한 그래프이다.
도 11c는 상보적인 구조의 인버터로 제작되기 전의 실시예 1 및 실시예 2의 유기전계 효과 트랜지스터에 대한 전달특성(transfer characteristics) 및 출력특성(output characteristics)을 나타낸 그래프이다.
도 11d는 실시예 3으로부터 제작된 인버터의 수명안정성을 확인하기 위한 것으로, 상기 인버터를 1 일부터 30 일까지 작동시킨 후, 정지상태(static)의 전압전달특성(VTC, voltage transfer characteristics)을 나타낸 그래프이다.
도 1b는 본 발명의 유기전계 효과 트랜지스터에서 소스/드레인 전극과 게이트전극과 유기반도체층의 형상을 나타낸 단면도이다.
도 2는 본 발명의 인버터 소자를 나타내는 단면도이다.
도 3은 본 발명의 인버터 소자를 나타내는 회로도이다.
도 4는 실시예 3으로부터 제조된 인버터 소자에서 이중 봉지막 중, 산화알루미늄층이 증착되기 전 구아닌층의 화학구조 및 표면특성을 Cu-Kα 엑스선 회절(XRD, x-ray diffraction)와 원자력 현미경(AFM, aromic force microscopy)으로 분석하여 나타낸 것이다.
도 5 및 도 6은 실시예 3으로부터 제조된 인버터 소자에서 이중 방지막이 형성되기 전, p-타입의 유기반도체층과 n-타입의 유기반도체층의 화학구조 및 표면특성을 원자력 현미경(AFM, aromic force microscopy)으로 분석하여 나타낸 사진이다.
도 7a 내지 도 7c는 실시예 3, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압(ID-VG)수송 그래프(drain current-gate voltage transfer characteristics)이다. 구체적으로 도 7a는 이중 방지막이 없는 비교예 3의 유기전계 효과 트랜지스터에 대한 것이고, 도 7b는 구아닌층만 있는 비교예 4의 유기전계 효과 트랜지스터에 대한 것이며, 도 7c는 실시예 2의 p-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 7a에 표기한 화살표는 역치 전압 이동 방향(direction of threshold voltage shift)이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
도 7d 내지 도 7f는 실시예 1, 비교예 1 및 비교예 2로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압(ID-VG)수송 그래프(drain current-gate voltage transfer characteristics)이다. 구체적으로 도 7d는 이중 방지막이 없는 비교예 1의 유기전계 효과 트랜지스터에 대한 것이고, 도 7e는 구아닌층만 있는 비교예 2의 유기전계 효과 트랜지스터에 대한 것이며, 도 7f는 실시예 1의 n-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 7d 및 도 7e에 표기한 화살표는 역치 전압 이동 방향(direction of threshold voltage shift)이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
도 8a 내지 도 8c는 실시예 3, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압(ID-VG)수송 그래프(drain current-gate voltage transfer characteristics)이다. 구체적으로 도 8a는 이중 방지막이 없는 비교예 3의 유기전계 효과 트랜지스터에 대한 것이고, 도 8b는 구아닌층만 있는 비교예 4의 유기전계 효과 트랜지스터에 대한 것이며, 도 8c는 실시예 2의 p-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 8a에 표기한 화살표는 역치 전압 이동 방향(direction of threshold voltage shift)이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
도 8d 내지 도 8f는 실시예 1, 비교예 1 및 비교예 2으로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압 (ID-VG)수송 그래프(drain current-gate voltage transfer characteristics)이다. 구체적으로 도 8d는 이중 방지막이 없는 비교예 1의 유기전계 효과 트랜지스터에 대한 것이고, 도 8e는 구아닌층만 있는 비교예 2의 유기전계 효과 트랜지스터에 대한 것이며, 도 8f는 실시예 1의 n-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 8d 및 도 8e에 표기한 화살표는 역치 전압 이동 방향(direction of threshold voltage shift)이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
도 9a는 실시예 2, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터(OFET)를 실온(25 ℃)의 주변 공기(상대 습도 ~40%) 조건 하에서, 시간에 따라(1 내지 3600 초) -30 V의 ON-상태 게이트 바이어스 스트레스(ON-state bias stress)를 겪게 한 후, 전류-전압 계측기로 측정하여 나타낸 전류(Normalized drain current [ID(t)/ID(0)]) 대 바이어스 시간 그래프이다.
도 9b는 실시예 1, 비교예 1 및 비교예 2로부터 제조된 유기전계 효과 트랜지스터(OFET)를 실온(25 ℃)의 주변 공기(상대 습도 ~40%) 조건 하에서, 시간에 따라(1 내지 3600 초) -30 V의 ON-상태 게이트 바이어스 스트레스(ON-state bias stress)를 겪게 한 후, 전류-전압 계측기로 측정하여 나타낸 전류 대 바이어스 시간 그래프이다.
도 10a는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 실시예 2, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터의 시간에 따른 전자 전도도(mobility)를 나타낸 그래프이고, 도 10b는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 실시예 1, 비교예 1 및 비교예 2로부터 제조된 유기전계 효과 트랜지스터의 시간에 따른 전자 전도도(mobility)를 나타낸 그래프이다.
도 10c는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 실시예 1로부터 제조된 n-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터의 시간에 따른 전달 특성(transfer characteristics)을 나타낸 그래프이고, 도 10d는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 비교예 1로부터 제조된 n-타입의 유기반도체층을 포함하는 유기전계 효과 트랜지스터의 시간에 따른 전달 특성(transfer characteristics)을 나타낸 그래프이다.
도 11a는 유리 기판 상에 형성된 실시예 3으로부터 제조된 인버터의 실제 사진과 회로도(circuit diagram)이다.
도 11b는 실시예 1 및 실시예 2의 유기전계 효과 트랜지스터를 사용하여 상보적인 구조(complementrary type)를 갖도록 제작된 실시예 3의 인버터에 대한 행동을 VDD=5 V, 1 Hz(좌;컬럼 후)와 VDD=5 V, 5 Hz(우) 조건 하에서 분석한 그래프이다.
도 11c는 상보적인 구조의 인버터로 제작되기 전의 실시예 1 및 실시예 2의 유기전계 효과 트랜지스터에 대한 전달특성(transfer characteristics) 및 출력특성(output characteristics)을 나타낸 그래프이다.
도 11d는 실시예 3으로부터 제작된 인버터의 수명안정성을 확인하기 위한 것으로, 상기 인버터를 1 일부터 30 일까지 작동시킨 후, 정지상태(static)의 전압전달특성(VTC, voltage transfer characteristics)을 나타낸 그래프이다.
이하에서, 본 발명의 여러 측면 및 다양한 구현예에 대해 더욱 구체적으로 살펴보도록 한다.
본 발명의 일 측면에 따르면, 구아닌층 및 상기 구아닌층 상에 증착된 산화알루미늄층을 포함하는 유기전계 효과 트랜지스터용 이중 봉지막이 개시된다.
도 1a는 본 발명의 유기전계 효과 트랜지스터를 나타내는 단면도로, 이를 참조하면 본 발명에 따른 유기전계 효과 트랜지스터용 이중 봉지막(170)은 다층 구조로 구아닌층(171)과 산화알루미늄층(172)을 포함하는 것을 특징으로 한다.
일반적인 유기전계 효과 트랜지스터는 외부 환경에 존재하는 산소, 수분과 같은 분자들의 침투에 의해 성능이 현저히 저하되는 문제를 가지고 있지만, 본 발명에서 제안하고 있는 유기전계 효과 트랜지스터용 이중 봉지막을 사용할 경우, 외부 환경에 존재하는 산소, 수분과 같은 분자들의 침투를 방지함으로써, 30 일 이상 성능저하없이 사용이 가능하다.
또한 일반적으로 봉지 구조를 갖는 유기전계 효과 트랜지스터는 봉지막을 형성하는 과정에서 유기반도체 상에 직접적으로 무기 절연체를 증착하게 되는데, 이때 발생한 화학적 불순물들이 유기반도체에 심각한 손상을 발생시킨다.
따라서, 이러한 문제를 해결하고자 본 발명에서는 유기전계 효과 트랜지스터에 증착할 수 있는 이중 봉지막을 제안하고 있는 바, 상기 이중 봉지막은 구아닌층이 유기반도체층과 직접 접촉되도록 증착된 후, 상기 구아닌층의 표면에 산화알루미늄층이 증착되므로, 종래 유기반도체층 상에 직접적으로 산화알루미늄층이 증착되는 과정보다 발생하는 손상이 최소화되기 때문에 유기전계 효과 트랜지스터의 성능을 향상시킬 수 있다.
구체적으로 종래 기술과 같이 유기반도체층에 산화알루미늄층을 직접적으로 증착하면, 증착과정에서 발생하는 수소를 포함한 여러 화학적 불순물로 상기 유기반도체층에 심각한 손상을 줄 수 있다. 하기 실시예에서 후술하겠지만 수치적으로 헵타졸 유기반도체층을 포함한 유기전계 효과 트랜지스터(도 6)는 On-전류가 300 nA에서 65 nA로 5 배 이상 감소하고, 이동도가 4 배 이상 감소하였다. 또한 Off-전류는 ~100 fA에서 ~10 pA로 100 배 증가하고, 전류점멸비(On/Off ratio)는 100 배 이상 감소하며, 이력특성 역시 ~0.1 V 이내에서 1 V 이상으로 증가하였다.
본 발명에 따른 유기전계 효과 트랜지스터용 이중 봉지막(170)은 구아닌층(171); 및 상기 구아닌층(171) 상에 증착된 산화알루미늄층(172)를 포함한다.
상기 구아닌층(171)은 생체 유기 분자인 DNA(디옥시리보헥산) 중 퓨린계열의 핵 염기인 구아닌을 포함하는 것을 특징으로 하고, 상기 구아닌은 아래 [화학식 1]로 표시되는 것일 수 있다.
[화학식 1]
상기 구아닌층(171)은 단사정계형 결정질인 것을 특징으로 하는데, 이러한 결정상으로 인하여, 직접 접촉되는 유기반도체층, 소스 전극 및 드레인 전극과의 계면 결함을 최소화하고, 접착력을 향상시켜 노이즈의 발생을 방지한다.
상기 구아닌층(171)의 결정질 도메인의 크기는 1 내지 20 ㎚인 것이 바람직한데, 상기 구아닌층(171)의 결정질 도메인의 크기가 1 ㎚ 미만이면 공정이 복잡해지는 문제가 있으며, 20 ㎚를 초과하면 구아닌 결정질 도메인들이 n 또는 p 타입의 유기반도체층의 큰 결정질 도메인들 간의 공간과 표면을 완전히 피복하지 못하고, 틈이 생기기 때문에 H 원자/H+ 이온 게터(getter)의 역할과 보호층(passivation)으로서의 역할을 수행하지 못한다는 문제가 있다.
상기 구아닌층(171)과 산화알루미늄층(172)의 두께는 20 내지 60 ㎚인 것이 바람직한데, 상기 구아닌층(171)의 두께가 20 ㎚ 미만일 경우, 직접 접촉하고 있는 유기반도체층을 완전히 피복하지 못하기 때문에 이후 산화알루미늄층(172)이 증착되는 과정에서 화학적 불순물이 발생하고 이로 인해 유기반도체층(160)이 손상되는 문제가 발생한다. 또한 상기 구아닌층(171)의 두께가 60 ㎚를 초과하게 되면 트랜지스터의 두께가 너무 두꺼워지게 되고, 긴 시간의 공정 시간이 요구되기 때문에 구아닌층(171)에 열 손상이 가해지는 문제가 있다.
상기 구아닌층(171)은 유기반도체층과 직접 접촉되는 것으로, 구체적으로 상기 이중 봉지막(170)은 유기반도체층 상에 상기 구아닌층(171)이 증착되고, 상기 구아닌층(171) 상에 상기 산화알루미늄층(172)이 순차적으로 증착된 다층 구조인 것을 특징으로 한다.
만일 상기 산화알루미늄층(172)이 유기반도체층과 직접 접촉되고, 상기 산화알루미늄층(172) 상에 상기 구아닌층(171)이 순차적으로 증착된 구조인 경우에는, 증착하는 과정에서 유기반도체층에 심각한 손상이 야기되어, 초기 트랜지스터에 비해 전류 점멸비(On/Off ratio) 1000 배 감소, 이동도 4 배 이상 감소한 상태이므로 이중 봉지막에 의한 안정성 효과에 의미가 없게 되는 문제가 있다.
또한, 본 발명에 따른 이중 봉지막의 경우, p-타입의 유기반도체층은 산화알루미늄층의 증착과정에서 열 손상이 야기되어 초기 성능에 비해 이동도가 1/2 배 저하되나, n-타입의 유기반도체층은 산화알루미늄층의 증착과정에서 손상이 과도하게 이루어져 성능이 초기에 비해 크게 저하되므로, 바람직하게는 n-타입의 유기반도체를 포함하는 유기전계 효과 트랜지스터용으로 한정될 수 있다.
본 발명의 다른 측면에 따르면, 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 덮도록 형성된 게이트 절연층; 상기 게이트 절연층의 일부 표면 상에 형성된 유기반도체층; 상기 유기반도체층과 일부 중첩되도록 게이트 절연층 상에 형성된 소스 전극; 상기 소스 전극과 유기반도체층을 사이에 두고 대향되도록 형성된 드레인 전극; 및 상기 소스 전극과 드레인 전극을 포함하는 기판 전면에 형성된 이중 봉지막;을 포함하는 이중 봉지막이 구비된 유기전계 효과 트랜지스터가 개시된다.
도 1a는 본 발명의 유기전계 효과 트랜지스터를 나타내는 단면도로, 이를 참조하여 아래에서 본 발명의 유기전계 효과 트랜지스터를 상세히 설명한다.
도 1a에 도시된 유기전계 효과 트랜지스터(100)는 기판(110), 상기 기판(110) 상에 형성된 게이트 전극(120), 상기 게이트 전극(120)을 덮도록 형성된 게이트 절연층(130), 상기 게이트 절연층(130)의 일부 표면 상에 형성된 유기반도체층(160), 상기 유기반도체층(160)과 일부 중첩되도록 게이트 절연층(130) 상에 형성된 소스 전극(140), 상기 소스 전극(140)과 유기반도체층(160)을 사이에 두고 대향되도록 형성된 드레인 전극(150), 및 상기 소스 전극(140)과 드레인 전극(150)을 포함하는 기판 전면에 형성된 이중 봉지막(170)을 포함한다.
또한, 상기 게이트 절연층(130) 상에 보호 절연층(180)을 더 포함할 수 있다. 상기 보호 절연층(180)은 상기 게이트 절연층(130)과 유기반도체층(160) 사이의 계면을 제어하기 위한 것으로, 플루오로폴리머인 CYTOP을 사용하는 것이 바람직하다.
또한, 상기 소스 전극(140)과 드레인 전극(150)과 각각 전기적으로 접속하는 배선층(140a, 150a)를 더 포함할 수 있다.
본 발명의 유기전계 효과 트랜지스터(100)는 소스 전극(140)과 드레인 전극(150) 및 유기반도체층(160)을 포함하는 기판 전면 즉, 상부을 덮도록 이중 봉지막(170)이 형성된다. 이러한 구성으로 인하여, 외부 환경에 존재하는 산소 및 수분에 의한 영향을 방지할 수 있고, 유기전계 효과 트랜지스터(100)의 성능을 개선할 수 있다.
구체적으로, 상기 유기반도체층(160)은 상기 게이트 절연층(130)의 일 표면 상에 형성되고, 상기 소스 전극(140)은 상기 게이트 절연층(130)과 일부 중첩되도록 형성되며, 상기 드레인 전극(150)은 상기 소스 전극(140)과 유기반도체층(160)을 사이에 두고 대향되도록 형성된 것으로, 소스 전극(140)과 동일한 평면형상을 갖고 있다.
상기 기판(110)은 지지부재로 사용될 수 있는 재료이면 특별히 이에 제한되지 않으나, 바람직하게는 유리 또는 플라스틱 기판일 수 있다.
상기 게이트 전극(120)은 유기반도체층(160)의 재료에 따라 적절히 선택될 수 있는데, 바람직하게는 몰리브덴, 티타늄, 탄탈륨, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐으로 이루어진 군으로부터 선택되는 어느 하나일 수 있다.
또한, 상기 게이트 전극(120)은 단층 또는 하나 이상의 층으로 이루어진 다층 구조일 수 있다.
상기 게이트 절연층(130)은 산화실리콘막, 산화갈륨막, 산화알루미늄막, 질화실리콘막, 산화질화실리콘막, 산화질화알루미늄막 및 질화산화실리콘막으로 이루어진 군으로부터 선택되는 어느 하나를 사용할 수 있다.
상기 게이트 절연층(130)은 바람직하게는 산화알루미늄막일 수 있는데, 이를 포함할 경우 ON 상태(전하 축적) 하에서, 상기 유기전계 효과 트랜지스터(100)는 30 내지 40 ㎋/㎠, 바람직하게는 36.8 ㎋/㎠ COX 수치를 얻을 수 있기 때문이다.
또한 상기 게이트 절연층(130)은 단층 구조이거나, 하나 이상의 층으로 이루어진 다층 구조일 수 있다.
상기 소스 전극(140)과 드레인 전극(150)은 유기반도체층(160)에 따라 적절히 선택될 수 있는데, 금(Au), 은(Ag), 알루미늄(Al), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr)을 포함하는 금속 및 이들의 합금(예; 몰리브덴/텅스텐 합금)으로 이루어진 군에서 선택되는 어느 하나이거나; 인듐틴산화물(ITO) 또는 인듐아연산화물(IZO)을 포함하는 금속산화물이거나; 폴리티오펜 (polythiophene), 폴리아닐린 (polyaniline), 폴리아세틸렌(polyacetylene), 폴리피롤 (polypyrole), 폴리페닐렌비닐렌(polyphenylene vinylene) 및 PEDOT(polyethylenedioxythiophene)/PSS(polystyrenesulfonate) 혼합물로 이루어진 군으로부터 선택되는 어느 하나의 전도성 고분자일 수 있다.
상기 유기반도체층(160)은 일반적으로 사용되는 n-타입 반도체 재료 또는 p-타입 반도체 재료이면 특별히 이에 제한되지 않으나, 바람직하게 상기 n-타입 반도체 재료는 플러렌(C60)과 그 유도체(예컨대, PCBM([6,6]-페닐 C61- 부티르산 메틸 에스테르))이거나; 퍼플루오로알킬기가 치환된 티오펜 유도체 또는 퍼플루오로알킬기가 치환된 프탈로시아닌 유도체이거나; 티아졸, 티아디아졸(thiadiazole), 옥사졸(oxazole), 이소옥사졸(isooxazole), 옥사디아졸(oxadiazole), 이미다졸(imidazole), 피라졸(pyrazole), 트리아졸(triazole), 테트라졸(tetrazole), 피리딘(pyridine), 피리다진(pyridazine), 피리미딘(pyrimidine), 피라진(pyrazine), 트리아진(triazine), 퀴놀린(quinoline), 이소퀴놀린(isoquinoline), 퀴녹살린(quinoxaline), 나프트리딘(naphthridine), 벤조이미다졸(benzoimidazole), 피리도피리미딘(pyridopyrimidine), 벤조티아졸(benzothiazole), 벤조티아디아졸 (benzothiadiazole), 벤조트리아졸 (benzotriazole), 벤조옥사졸(benzooxazole), 페난트리딘 (phenanthridine), 페난트롤린(phenanthroline) 및 페나진(phenazine)으로 이루어진 군으로부터 선택되는 어느 하나 이상을 포함하는 저분자 재료이거나; 폴리(p-페닐렌-2,6-벤조비스티아졸)(Poly(p-phenylene-2,6-benzobisthiazole)(PBZT), 폴리(벤조비스이미다조벤조페난트롤린 (Poly(benzobisimidazobenzophenanthroline)(BBL), N,N'-비스[3-[2-[2-(1-부톡시)에톡시]에톡시]프로필]페릴렌-3,4,9,10-테트라카르복시디이미드(PPEEB) 및 N,N'-디트리데실페릴렌-3,4,9,10-테트라카르복시릭디이미드(PTCDI-C13)로 이루어진 군으로부터 선택되는 어느 하나 이상의 고분자일 수 있는데, 가장 바람직하게는 N,N'-디트리데실페릴렌-3,4,9,10-테트라카르복시릭디이미드(PTCDI-C13)일 수 있다.
또한, 상기 p-타입의 반도체 재료는 N,N'-디페닐-N,N'-디(3-메틸페닐)-4,4'-디아미노비페닐, N,N'-디페닐-N,N'-디나프틸-4,4'-디아미노비페닐, N,N,N',N'-테트라페닐-21H,23H-포피린을 포함하는 포피린 화합물 유도체, 주쇄 또는 측쇄 내에 방향족 삼차 아민을 갖는 중합체, 1,1-비스(4-디-p-톨릴아미노페닐)시클로헥산, N,N,N-트리(p-톨릴)아민, 4,4',4'-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민을 포함하는 트리아릴아민 유도체, N-페닐카르바졸 및 폴리비닐카르바졸을 포함하는 카르바졸 유도체, 무금속 프탈로시아닌, 구리프탈로시아닌(copper phthalocyanine)을 포함하는 프탈로시아닌 유도체, 스타버스트 아민 유도체, 엔아민스틸벤계 유도체 및 방향족 삼차 아민을 포함하는 스티릴 아민 화합물의 유도체로 이루어진 군에서 선택되는 어느 하나이거나; 스피로비플루오레닐 (spirobifluorenyl)안트라센, 테트라플루오렌, 펜타센 (pentacene), 티오펜(thiophene), 아닐린(aniline); 피롤(pyrrole) 및 페닐렌비닐렌(phenylene vinylene)으로 이루어진 군으로부터 선택되는 어느 하나의 저분자 재료이거나; 폴리티오펜(polythiophene), 폴리티오펜티아졸 (polythiophene-thiazole), 폴리아닐린(polyaniline), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리페닐렌비닐렌 (polyphenylene vinylene) 및 이들의 유도체로 이루어진 군으로부터 선택되는 어느 하나 이상의 고분자 재료일 수 있다. 이러한 p타입 유기 반도체의 구체적인 예로는 폴리-3-핵실-티오펜 (P3HT), 폴리[2-메톡시-5-(2'-에틸-헥실옥시)-1,4-페닐렌비닐렌(MEH-PVV), 폴리(2,5-티에닐렌 비닐렌)(PVT), 폴리(3`,4`-디알킬-2,2`,5`,2``-터티오펜) 및 헵타졸(C26H16N2)로 이루어진 군으로부터 선택되는 어느 하나 일 수 있는데, 가장 바람직하게는 헵타졸(C26H16N2)일 수 있다.
상기 이중 봉지막(170)은 구아닌층(171); 및 상기 구아닌층(171) 상에 증착된 산화알루미늄층(172)를 포함한다.
상기 구아닌층(171)은 생체 유기 분자인 DNA(디옥시리보헥산) 중 퓨린계열의 핵 염기인 구아닌을 포함하는 것을 특징으로 하고, 상기 구아닌은 아래 [화학식 1]로 표시되는 것일 수 있다.
[화학식 1]
상기 구아닌층(171)은 단사정계형 결정질인 것을 특징으로 하는데, 이러한 결정상으로 인하여, 직접 접촉되는 유기반도체층(160), 소스 전극(140) 및 드레인 전극(150)과의 계면 결함은 최소화되고, 접착력은 향상됨으로써 노이즈의 발생을 방지하는 효과가 있다.
상기 구아닌층(171)의 결정질 도메인의 크기는 1 내지 20 ㎚인 것이 바람직한데, 상기 구아닌층(171)의 결정질 도메인의 크기가 1 ㎚ 미만이면 공정이 복잡해지는 문제가 있으며, 20 ㎚를 초과하면 구아닌 결정질 도메인들이 n 또는 p 타입의 유기반도체층(160)의 큰 결정질 도메인들 간의 공간과 표면을 완전히 피복하지 못하고, 틈이 생기기 때문에 H 원자/H+ 이온 게터(getter) 역할과 보호층(passvation)으로서의 역할을 수행하지 못한다는 문제가 있다.
상기 구아닌층(171)과 산화알루미늄층(172)의 두께는 20 내지 60 ㎚인 것이 바람직한데, 상기 구아닌층(171)의 두께가 20 ㎚ 미만일 경우, 직접 접촉하고 있는 유기반도체층을 완전히 피복하지 못하기 때문에, 이후 수행되는 산화알루미늄층(172)의 증착과정에서 유기반도체층이 손상되는 문제가 발생한다. 또한 상기 구아닌층(171)의 두께가 60 ㎚를 초과하게 되면 트랜지스터의 두께가 너무 두꺼워지게 되고, 긴 시간의 공정 시간이 요구되기 때문에 구아닌층(171)에 열 손상이 가해지는 문제가 있다. 또한 초박형의 전자기기를 실현하기가 어렵다.
따라서 본 발명에 따른 유기전계 효과 트랜지스터는 외부 환경에 존재하는 수분, 산소 등의 요소들의 침투를 방지하여 성능 저하의 문제를 해결함으로써 장기간 성능 저하 없이 구동이 가능할 뿐 아니라, 산화알루미늄층(172)의 증착시 야기될 수 있는 유기반도체층(160)의 손상을 방지한다.
구체적으로, 본 발명은 일반적인 유기전계 효과 트랜지스터의 외부 환경에 대한 안정성 문제와 이들의 바이어스-안정성 문제를 해결하고자, 상기 구아닌층(171)과 산화알루미늄층(172)이 순차적으로 적층된 이중 봉지막(170)을 포함하는 개선된 구조의 유기전계 효과 트랜지스터(100)를 개발하였다. 상기 구아닌층(171)은 형성된 채널 영역의 완충역할과 H 원자/H+ 이온 게터(getter) 역할을 수행함으로써 유기반도체층(160)을 보호하고, 상기 산화알루미늄층(172)은 주위 환경에 존재하는 수분 및 산소와 같은 요소들의 투과를 방지하는 배리어 역할을 수행한다. 하기 실시예에서 후술하겠지만, 본 발명의 유기전계 효과 트랜지스터(100)는 게이트-바이어스 스트레스로부터 보호하고, 최소 30 일의 장시간 주위 환경에 노출되어도 성능을 유지할 수 있는 효과를 동시에 갖는다. 따라서 하나 이상의 상기 유기전계 효과 트랜지스터(100)의 상보적 결합을 통해 높은 안정성과 높은 이득(gain)을 갖는 인버터를 제공할 수 있다.
환언하면 본 발명의 이중 봉지막(170) 중에서 상기 산화알루미늄층만 단독으로 사용될 경우에는 매우 낮은 산소 및 물 침투성을 나타내지만, 본 발명의 유기전계 효과 트랜지스터(100)에서와 같이, 구아닌층(171) 상에 산화알루미늄층(172)가 증착되면 증착 과정동안 발생하는 화학적 불순물에 의해 유기반도체층(160)의 변성과 같은 심각한 손상이 야기되어 드레인 전류 및 ON/OFF 전류비 등이 약 1000 배 이상 저하되는 문제가 발생한다. 따라서, 본 발명에서 상술한 문제를 보완하고 개선하기 위해 구아닌층(171)을 포함하는 이중 봉지막(170) 구조를 갖는 유기전계 효과 트랜지스터를 완성하였다.
본 발명의 또 다른 측면은 상기 유기전계 효과 트랜지스터의 제조방법에 관한 것이다.
본 발명의 방법에서는 기판, 게이트 전극, 게이트 절연층, 유기반도체층, 소스 전극 및 드레인 전극을 형성시키고, 상기 유기반도체층, 소스 전극 및 드레인 전극을 포함하는 기판 전면에 이중 봉지막으로 덮어 형성한다.
구체적으로 본 발명에 의하여 유기전계 효과 트랜지스터를 제조하는 경우에는 먼저 기판 위에 게이트 전극을 형성하고, 상기 게이트 전극 위에 게이트 절연층을 형성한다.
상기 기판 또는 게이트 절연층이 게이트 전극의 역할을 겸하는 경우에는 굳이 개별적으로 층을 형성할 필요없이 기판 상에 바로 게이트 절연층을 형성할 수 있다.
이후, n-타입 유기반도체나 p-타입 유기반도체를 선택하여 유기반도체층을 형성하되, 상기 게이트 절연층과 유기반도체층 사이에는 이들 간의 계면을 보호하기 위하여 보호 절연층을 더 형성할 수 있다.
이후, 상기 게이트 전극, 게이트 절연층, 유기반도체층, 소스 전극 및 드레인 전극은 재료를 유기 용매에 용해하여 기판 상에 통상의 방법으로 증착하거나, 통상의 상온 용액 공정에 의해 코팅함으로써 형성할 수 있으며 필요에 따라서 상기 증착 또는 코팅 후에 어닐링하는 과정을 수행하여 박막의 치밀성 및 균일성을 향상시킬 수 있다.
상기 어닐링하는 과정은 150 내지 200 ℃에서 0.5 내지 4 시간 동안 수행될 수 있다.
이때 상기 게이트 전극, 게이트 절연층, 유기반도체층, 소스 전극 및 드레인 전극은 열증착, 진공증착, 레이저 증착, 스크린 인쇄, 프린팅, 임프린팅, 스핀 캐스팅, 딥핑, 잉크젯팅, 롤코팅, 흐름코팅, 드롭캐스팅, 스프레이 코팅 또는 롤 프린팅 등을 이용할 수 있으나, 반드시 이에 제한되는 것은 아니며, 상기 열처리 과정은 150 내지 250℃에서 0.5 내지 2 시간 동안 수행될 수 있으나, 역시 이에 특별히 제한되는 것은 아니다.
또한 상기 유기반도체층, 게이트 전극, 소스 전극 및 드레인 전극의 형상은 쉐도우 마스크를 이용하여 패턴화하는데 이들의 형상은 도 1b에 구체적으로 나타나 있다. 이들의 크기는 너비(W)와 길이(L) 비로 나타낼 수 있는데, 바람직하게 상기 유기반도체층, 게이트 전극은 너비(W)와 길이(L)의 비가 2:1 내지 10:1인 것이 바람직하다.
한편, 상기 소스 전극과 드레인 전극의 형상은 'ㄱ'의 형상을 띄고 있고, 유기반도체층과 일부 중첩되어 형성되기 때문에, 상기 소스 전극과 드레인 전극은 유기반도체층보다 길이(L)가 더 높은 것으로, 상기 소스 전극과 드레인 전극은 너비(W)와 길이(L1)의 비가 1:1 내지 9:1일 수 있다.
이상에서 설명한 바와 같이, 본 발명의 유기전계 효과 트랜지스터는 다양한 구조를 가질 수 있기 때문에 각각의 구조의 유기전계 효과 트랜지스터에 맞게 각 공정의 순서는 조절될 수 있다. 다만, 이중 봉지막을 형성하는 과정의 순서는 조절될 수 없다.
최종적으로, 상기 유기반도체층, 소스 전극 및 드레인 전극을 포함하는 기판 전면에 이중 봉지막으로 덮어 형성하는데, 이는 아래와 같은 단계를 포함한다.
ⅰ) 유기반도체층, 소스 전극 및 드레인 전극을 포함하는 기판 전면에 구아닌층을 증착하는 단계 및
ⅱ) 상기 구아닌층 상에 산화알루미늄층을 증착하여 이중 봉지막을 형성하는 단계.
보다 구체적으로, 상기 구아닌층을 유기반도체층, 소스 전극 및 드레인 전극을 포함하는 기판 전면에 증착하기 위하여, 우선 DNA 중합체로부터 DNA-염기 소 분자 중 하나인 구아닌을 추출한다(ⅰ-1).
상기 구아닌을 상기 유기반도체층, 소스 전극 및 드레인 전극을 포함하는 기판 전면에 증착하여 구아닌층을 형성하는데(ⅰ-2), 이때 상기 구아닌층을 증착하는 방법으로는 스퍼터링법(sputtering), 열증착법(thermal evaporation) 및 화학기상증착법(CVD)으로 이루어진 어느 하나의 공정에 의해서 증착될 수 있는데, 다만, 구아닌층을 형성하기 위한 방법 중에서 열증착법을 제외한 용액공정을 사용할 경우에는 공정이 민감하여 두께 및 패턴을 조절하는데 어려움이 있고, 생산성이 낮기 때문에 유기분자 빔 증착을 이용한 열증착법을 사용하는 것이 가장 바람직하다. 이때 성장속도는 0.01 내지 0.1 ㎚/s일 수 있다.
상기 구아닌층의 두께는 20 내지 60 ㎚로 얇은 박막으로 증착되는 것이 바람직한데, 상기 구아닌층의 두께가 20 ㎚ 미만일 경우, 직접 접촉하고 있는 유기반도체층을 완전히 피복하지 못하기 때문에 이후 산화알루미늄층이 증착되는 과정에서 화학적 불순물이 발생하고 이로 인해 유기반도체층이 손상되는 문제가 발생한다. 또한 상기 구아닌층의 두께가 60 ㎚를 초과하게 되면 트랜지스터의 두께가 너무 두꺼워지게 되고, 긴 시간의 공정 시간이 요구되기 때문에 구아닌층(171)에 열 손상이 가해지는 문제가 있다.
이후 ⅱ) 상기 구아닌층 상에 산화알루미늄층을 증착하여 이중 봉지막을 형성한다.
이때, 상기 산화알루미늄층은 원자층 증착(ALD) 공정을 통해 형성되는 것이 바람직하다.
상술한 바와 같이 산화알루미늄층(Al2O3)을 원자층 증착 공정을 통해 성장시켜 증착하기 위해서는 증착하고자하는 층의 표면에 충분한 양의 OH-기가 존재해야 하는데, 일반 무기 기판에는 OH-기가 존재하지 않으므로 원자층 증착 공정을 통해 산화알루미늄층을 성장 및 증착시키기 어렵다. 따라서 이를 해결하고자 본 발명은 구아닌층을 상기 유기반도체층, 소스 전극 및 드레인 전극을 포함하는 기판 전면에 형성함으로써, 쉽고 빠르게 산화알루미늄층을 증착할 수 있다.
환언하면, 상기 구아닌층을 증착한 후, 원자층 증착 공정으로 산화알루미늄층을 증착하는 과정에서, 상기 구아닌층 내로 트리메틸알루미늄이 먼저 확산되고, 이후 물 분자가 뒤따라 상기 구아닌층의 트리메틸알루미늄 분자와 만나게 되는데, 이때 상기 구아닌층 내부와 외부에 충분한 양의 Al(OH) 화합물이 형성되므로, 표면개질 등의 추가 공정없이 원자층 증착(ALD) 과정만 수행하더라도 구아닌층 상에 산화알루미늄층이 원하는 두께로 증착할 수 있다.
하기 실시예에서 후술하겠지만 n-타입의 유기반도체층을 형성한 후 구아닌층이 증착된 경우에, n-타입의 유기반도체층의 표면은 균일하고 치밀한 구조를 갖는 것을 확인할 수 있는데, 이는 상기 구아닌층이 증착된 경우는 작은 크기의 구아닌 도메인들이 n-타입의 유기반도체층을 구성하는 큰 크기의 도메인들을 완전히 피복하기 때문이다.
아울러 상기 원자층 증착 공정에서 발생되는 의도치 않은 화학적 불순물(일예로 수소)은 상기 구아닌층에 의해서 제거되기 때문에 유기반도체층 또는 다른 층에 도핑되는 등의 손상을 미치지 않게되는 효과를 얻는다.
상술한 제조과정을 통해 제작된 본 발명의 유기전계 효과 트랜지스터는 게이트-바이어스 스트레스 및 장기 구동시 우수한 내구성을 갖게 되고, 이는 하기 실시예에서 후술한 내용에서 확인한 바와 같이 역치 및 이동도 변화가 거의 없다.
본 발명의 또 다른 측면은 인버터 소자에 관한 것이다.
상기 인버터 소자는 상보적으로 결합된 하나 이상의 상기 유기전계 효과 트랜지스터를 포함하는 것으로, 보다 구체적으로 하나의 소스 전극과 하나의 드레인 전극을 가지는 하나 이상의 상기 유기전계 효과 트랜지스터를 포함한다.
도 2는 본 발명의 인버터 소자(200)를 나타내는 단면도이고, 이를 참조하면 상기 인버터 소자(200)는 하나 이상의 게이트 전극(220a, 220b), 하나 이상의 소스 전극(240a, 240b) 및 드레인 전극(250a, 250b)을 포함하는 것으로, 구체적으로 기판(210)에 대하여 하나의 게이트 전극(220a), 상기 게이트 전극(220a)을 덮도록 형성된 게이트 절연층(230), 상기 게이트 절연층(230)의 일 표면 상에 형성된 유기반도체층(260a), 및 소스 전극(240a)와 드레인 전극(250a)을 포함하는 구조의 제1 유기전계 효과 트랜지스터(200a); 및
기판(210)에 대하여 하나의 게이트 전극(220b), 상기 게이트 전극(220b)을 덮도록 형성된 게이트 절연층(230), 상기 게이트 절연층(230)의 일 표면 상에 형성된 유기반도체층(260b), 및 소스 전극(240b)와 드레인 전극(250b)을 포함하는 구조의 제2 유기전계 효과 트랜지스터(200b);
상기 제1 및 제2 유기전계 효과 트랜지스터(200a, 200b)의 유기반도체층(260a, 260b), 소스 전극(240a, 240b) 및 드레인 전극(250a, 250b)을 포함하는 기판 전면에 형성된 이중 봉지막(270)을 포함하는 것을 특징으로 한다.
도 3은 본 발명에 따른 인버터 소자의 회로도를 도시한 것으로, 상기 전기 회로는 관련 구성요소를 확인하기 위해 선으로 둘러싸여 있는 상기 인버터 소자(200) 형태와 관련된 구성요소를 갖는다.
결과적으로, 본 발명의 인버터 소자는 p-타입의 유기전계 효과 트랜지스터와 n-타입의 유기전계 효과 트랜지스터를 상보적으로 결합시킴으로써 매우 안정적인 구조를 형성하므로, ~30 을 초과하는 높은 전압 이득(gain) 하에 최소한의 낮은 전압인 5 V에서 성공적으로 작동하는 우수한 성능을 달성한다.
이하에서 실시예 등을 통해 본 발명을 더욱 상세히 설명하고자 하며, 다만 이하에 실시예 등에 의해 본 발명의 범위와 내용이 축소되거나 제한되어 해석될 수 없다. 또한, 이하의 실시예를 포함한 본 발명의 개시 내용에 기초한다면, 구체적으로 실험 결과가 제시되지 않은 본 발명을 통상의 기술자가 용이하게 실시할 수 있음은 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속하는 것도 당연하다.
또한 이하에서 제시되는 실험 결과는 상기 실시예 및 비교예의 대표적인 실험 결과만을 기재한 것이며, 아래에서 명시적으로 제시하지 않은 본 발명의 여러 구현예의 각각의 효과는 해당 부분에서 구체적으로 기재하도록 한다.
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실시예
1>
유기전계
효과 트랜지스터(
OEFT
) 제작(n타입)
우선 코닝의 유리기판(제품명:Eagle-XG)을 미리 세정하여 준비하고, 상기 기판의 일표면 상에 열 증발기 시스템을 이용하여 50 ㎚ 두께의 알루미늄을 하부 게이트로 증착하였다. 이후 100 ℃에서 원자층 증착(ALD)과정을 수행하여 50 ㎚두께의 산화알루미늄층(Al2O3)을 형성한 다음, 1 wt% 농도를 갖도록 과플루오로 용매(perfluoro liquid)(상품명:CT-Solv.180, Ashai glass co.)로 희석한 CYTOP(Ashai glass. Co.)용액을 산화알루미늄층이 형성된 기판 전면에 도포하고 스핀코팅한 후, 오븐에 넣어 2 시간동안 180 ℃ 조건하에서 후-어닐링(post-annealing)하여 Al2O3/CYTOP 이중층(bilayer)의 게이트 절연층을 상기 하부 게이트가 형성된 기판 상에 형성하였다. LCR 변수 분석장치(HP 4284A, Agilent Technologies)를 통해 분석한 결과, 상기 게이트 절연층의 Cox 수치는 36.8 ㎋/㎠이였다.
다음, 상기 게이트 절연층의 일부 표면상에 n-타입의 유기반도체층을 실온에서 ~0.1 ㎚/s의 성장속도로 유기분자 빔 증착(OMBD; organic molecule beam deposition)을 통해 열증착(thermally evaporated)하였다.
본 실시예에서 n-타입의 유기반도체층은 PTCDI-C13(N,N'-Ditridecylperylene-3,4,9,10-tetracarboxylicdiimide)을 이용하였다. 이때 n-타입의 유기반도체층을 증착할 경우, 오븐에 넣어 2 시간동안 180 ℃ 조건하에서 후-어닐링(post-annealing)하여 주었다.
다음 소스/드레인 전극을 유기반도체층과 일부 중첩되면서, 소스 전극과 드레인 전극이 유기반도체층을 사이에 두고 대향되도록 50 ㎚의 두께로 증착하였다.
마지막으로 40 ㎚ 구아닌(Sigma-Aldrich Co.)을 실온에서 ~0.05 ㎚/s의 성장속도로 유기분자 빔 증착(OMBD; organic molecule beam deposition)으로 증착한 후, 40 ㎚ 두께의 산화알루미늄층을 트리메틸알루미늄(trimethylaluminum, TMA)와 H2O를 이용한 원자층 증착(ALD)으로 증착하여 이중 방지막을 상기 소스 전극과 드레인 전극을 포함하는 기판 전면에 형성하였다.
게이트 전극, 소스 전극, 드레인 전극 및 유기반도체층은 쉐도우 마스크를 통해서 패턴화하였고, 이들의 너비(W)와 길이(L)의 비율은 500 ㎛ : 70 ㎛이였다.
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실시예
2>
유기전계
효과 트랜지스터(
OEFT
) 제작(p타입)
상기 유기 반도체층이 n-타입의 PTCDI-C13(N,N'-Ditridecylperylene-3,4,9,10-tetracarboxylicdiimide)을 사용한 것 대신에 p-타입의 헵타졸(C26H16N2)을 사용하였다는 점을 제외하고는 상기 실시예 1과 모두 동일하게 유기 박막 트랜지스터를 제작하였다.
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실시예
3> 인버터 소자의 제작.
p-타입 헵타졸 및 n-타입 PTCDI-C13(N,N'-Ditridecylperylene-3,4,9,10-tetracarboxylicdiimide)을 활성층으로 하부 및 상부 게이트 구조(bottom-gate top-contact architecture)의 유기전계 효과 트랜지스터(OFET) 인버터 소자를 설계하였다.
이를 위하여, 우선 코닝의 유리기판(제품명:Eagle-XG)을 미리 세정하여 준비하고, 상기 기판의 일표면 상에 열 증발기 시스템을 이용하여 50 ㎚ 두께의 알루미늄을 하부 게이트로 증착하였다. 이후 100 ℃에서 원자층 증착(ALD)과정을 수행하여 50 ㎚두께의 산화알루미늄층(Al2O3)을 형성한 다음, 1 wt% 농도를 갖도록 과플루오로 용매(perfluoro liquid)(상품명:CT-Solv.180, Ashai glass co.)로 희석된 CYTOP(Ashai glass. Co.)용액을 산화알루미늄층이 형성된 기판 전면에 도포하고 스핀코팅한 후, 오븐에 넣어 2 시간동안 180 ℃ 조건하에서 후-어닐링(post-annealing)하여 Al2O3/CYTOP 이중층(bilayer)의 게이트 절연층을 상기 하부 게이트가 형성된 기판 상에 형성하였다. LCR 변수 분석장치(HP 4284A, Agilent Technologies)를 통해 분석한 결과, 상기 게이트 절연층의 Cox 수치는 36.8 ㎋/㎠이였다.
다음, 상기 게이트 절연층의 일부 표면상에 p-타입과 n-타입의 유기반도체층을 각각 실온에서 ~0.1 ㎚/s의 성장속도로 유기분자 빔 증착(OMBD; organic molecule beam deposition)을 통해 열증착(thermally evaporated)하였다.
상기 n-타입의 유기반도체층은 PTCDI-C13(N,N'-Ditridecylperylene-3,4,9,10-tetracarboxylicdiimide)이고, p-타입은 헵타졸이였다. 다만 n-타입의 유기반도체층을 증착할 경우, 오븐에 넣어 2 시간동안 180 ℃ 조건하에서 후-어닐링(post-annealing)하여 주었다.
다음 소스/드레인 전극 한쌍을 각 n-타입 또는 p-타입의 유기반도체층과 일부 중첩되면서, 소스 전극과 드레인 전극 한쌍이 각 n-타입 또는 p-타입의 유기반도체층을 사이에 두고 대향되도록 50 ㎚의 두께로 증착하였다.
마지막으로 40 ㎚ 구아닌(Sigma-Aldrich Co.)을 실온에서 ~0.05 ㎚/s의 성장속도로 유기분자 빔 증착(OMBD; organic molecule beam deposition)으로 증착한 후, 40 ㎚ 두께의 산화알루미늄층을 트리메틸알루미늄(trimethylaluminum, TMA)와 H2O를 이용한 원자층 증착(ALD)으로 증착하여 이중 방지막을 상기 소스 전극과 드레인 전극을 포함하는 기판 전면에 형성하였다.
우리의 장치에서 게이트 전극, 소스 전극, 드레인 전극 및 유기반도체층은 쉐도우 마스크를 통해서 패턴화하였고, 이들의 너비(W)와 길이(L)의 비율은 500 ㎛ : 70 ㎛이였다.
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비교예
1>
유기전계
효과 트랜지스터(
OEFT
) 제작(without
passivation
)
상기 유기전계 효과 트랜지스터(OFET)에서 상기 소스 전극과 드레인 전극을 포함하는 기판 전면에 이중 방지막이 형성되지 않은 것을 제외하고는 상기 실시예 1과 모두 동일하게 유기전계 효과 트랜지스터를 제작하였다.
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비교예
2>
유기전계
효과 트랜지스터(
OEFT
) 제작(guanine
passivation
)
상기 유기전계 효과 트랜지스터(OFET)의 상기 소스 전극과 드레인 전극을 포함하는 기판 전면에 형성된 이중 방지막에서 산화알루미늄층만 형성되지 않은 것을 제외하고는 상기 실시예 1과 모두 동일하게 유기전계 효과 트랜지스터를 제작하였다.
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비교예
3>
유기전계
효과 트랜지스터(
OEFT
) 제작(without
passivation
)
상기 유기전계 효과 트랜지스터(OFET)에서 상기 소스 전극과 드레인 전극을 포함하는 기판 전면에 이중 방지막이 형성되지 않은 것을 제외하고는 상기 실시예 1과 모두 동일하게 유기전계 효과 트랜지스터를 제작하였다.
<
비교예
4>
유기전계
효과 트랜지스터(
OEFT
) 제작(guanine
passivation
)
상기 유기전계 효과 트랜지스터(OFET)의 상기 소스 전극과 드레인 전극을 포함하는 기판 전면에 형성된 이중 방지막에서 산화알루미늄층만 형성되지 않은 것을 제외하고는 상기 실시예 2와 모두 동일하게 유기전계 효과 트랜지스터를 제작하였다.
<
비교예
5> 인버터 소자의 제작(without
passivation
)
상기 인버터에서 상기 소스 전극과 드레인 전극을 포함하는 기판 전면에 이중 방지막이 형성되지 않은 것을 제외하고는 상기 실시예 3과 모두 동일하게 인버터 소자를 제작하였다.
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비교예
6> 인버터 소자의 제작(guanine
passivation
)
상기 인버터의 이중 방지막에서 산화알루미늄층이 형성되지 않은 것을 제외하고는 상기 실시예 3과 모두 동일하게 인버터 소자를 제작하였다.
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실험예
1> 각 층의 표면 특성.
도 4는 실시예 3으로부터 제조된 인버터 소자에서 이중 방지막 중, 산화알루미늄층이 증착되기 전 구아닌층의 화학구조 및 표면특성을 Cu-Kα 엑스선 회절(XRD)와 원자력 현미경(AFM, aromic force microscopy)으로 분석하여 나타낸 것이다.
도 5 및 도 6은 실시예 3으로부터 제조된 인버터 소자에서 이중 방지막이 형성되기 전, p-타입의 유기반도체층과 n-타입의 유기반도체층의 화학구조 및 표면특성을 AFM으로 분석하여 나타낸 사진이다.
도 4에 나타난 바와 같이, 이중 방지막 중에서 구아닌층에 사용된 구아닌은 수소 결합에 의해 DNA 이중 나선 구조를 구성하는 DNA-염기 물질 중 하나로, 상기 구아닌층 상에 ALD 공정을 통해 산화알루미늄층을 증착할 시, 발생되는 결합하지 못한 수소이온 또는 수소분자를 비롯한 트리메틸알루미늄(TMA), 수증기 및 이들의 화학 반응으로 인해 생성된 메테인(CH4) 등의 화학적 불순물들이 유기반도체층에 심각한 손상을 주어, 전류점멸비(On/Off ratio)가 1000 배 이상, 이동도 4 배 이상, 이력특성 ~1 V 으로 저하되는 문제가 발생하였다.
그러나, 구아닌층을 형성한 후, 산화알루미늄층을 형성한 경우에, 상기 구아닌층의 결정질 및 표면은 전혀 변화되지 않았다.
아울러, 상기 구아닌층은 ALD 과정 동안 구아닌 분자의 천연 염기성 및 H 원자에 의해, 홑 쌍극자를 상쇄하려는 경향을 갖는 H 원자/H+ 이온 게터(getter)로 작용하기 때문에, 의도치 않은 수소 도핑을 방지한다.
또한, 상기 구아닌층은 단사정계형 결정질임을 확인하였는데, 구체적으로 텍스쳐 배향의 단사정계형(102) 결정질이였고, 각 결정질 도메인 크기는 소수성 CYTOP 층 위에 증착되었을 때, ~10 ㎚ 정도의 크기로 확인되었다. 상기 구아닌층의 결정질 도메인의 크기는 1 내지 20 ㎚ 정도이면 본 발명의 H 원자/H+ 이온 게터(getter)로 작용하기에 바람직한 크기이고, 상기 구아닌층의 결정질 도메인의 크기가 1 ㎚ 미만이면 공정이 복잡해지는 문제가 있으며, 20 ㎚를 초과하면 구아닌 결정질 도메인들이 n 또는 p 타입의 유기반도체층의 큰 결정질 도메인들 간의 공간과 표면을 완전히 피복하지 못하고, 틈이 생기기 때문에 H 원자/H+ 이온 게터(getter) 역할과 보호층(passivation)으로서의 역할을 수행하지 못한다는 문제가 있다.
도 5에 나타난 바와 같이, p-타입의 유기반도체층에 사용된 헵타졸은 최근 합성된 인돌로카바졸 타입의 화합물로, 도 5 상단에 나타낸 화학구조를 갖는 8,16-디하이드로벤조[a]벤조[6,7]인돌로-[2,3-h]카바졸 화합물이다.
일반적으로 상기 인돌로카바졸-타입 화합물은 최고 점유 분자 오비탈-최저 미점유 분자 오비탈(HOMO-LUMO)의 큰 갭으로 인해서 높은 주변 안정성 및 광 안정성을 제공한다. 이러한 유기반도체층의 HOMO-LUMO 갭은 ~4.95 eV의 깊은 HOMO 레벨에서 ∼2.95 eV로 측정되었으며, 헵타졸을 기반으로 하는 유기전계 효과 트랜지스터(OFET)가 펜타센을 기반으로 하는 유기전계 효과 트랜지스터(OFET)보다 훨씬 나은 광안정성을 갖는다. 따라서 n-타입의 유기전계 효과 트랜지스터로 헵타졸을 사용하는 것이 가장 바람직하다.
도 6에 나타난 바와 같이, n-타입 유기반도체층에 사용된 N,N'-디트리데실-페릴렌-3,4:9,10-테트라카복실디이미드-C13(PTCDI-C13) 화합물은 ~3.4 eV의 꽤 깊은 LUMO 레벨에서 ~2.0 eV의 HOMO-LUMO 갭을 갖는 것으로 측정되었다.
도 5 및 도 6에 나타난 바와 같이, p-타입 헵타졸 및 n-타입 PTCDI-C13 표면을 AFM로 분석한 사진에 따르면, n-타입의 유기반도체층은 p-타입의 유기반도체층(평균 결정질 도메인 크기:1 내지 30 ㎚)보다 훨씬 더 큰 평균 결정질 도메인 크기(50 내지 150 ㎚)를 갖는다.
도 7a 내지 도 7c는 실시예 3, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압(ID-VG)수송 그래프이다. 구체적으로 도 7a는 이중 방지막이 없는 비교예 3의 유기전계 효과 트랜지스터에 대한 것이고, 도 7b는 구아닌층만 있는 비교예 4의 유기전계 효과 트랜지스터에 대한 것이며, 도 7c는 실시예 2의 p-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 7a에 표기한 화살표는 역치 전압 이동 방향이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
도 7의 측정을 위해서, 비교예 3, 비교예 4 및 실시예 2의 유기전계 효과 트랜지스터(OFET)를 실온(25 ℃)의 주변 공기(상대 습도 ~40%) 조건 하에서, 시간에 따라(1 내지 3600 초) +30 V의 OFF-상태 게이트 바이어스 스트레스를 겪게 한 후, 드레인 전류-게이트 전압(ID-VG)수송 그래프를 측정하였다.
도 7a에 나타난 바와 같이, p-타입의 유기반도체만을 포함하는 비교예 3의 유기전계 효과 트랜지스터(OFET)는 쌍극자를 함유하고 있는 주위 환경에 존재하는 다양한 산소 및 물과 같은 요소들로부터 백 채널 전류가 발생하는데, 이러한, 주위 환경에 존재하는 산소 및 물로 인해 유도된 전류는 뚜렷한 임계전압 전이(threshold voltage shift)와 함께 누설전류(off-current)의 큰 증가를 야기한다는 것을 알 수 있다.
왜냐하면, 게이트 바이어스(gate bias)가 인가되지 않은 OFF-상태에서, 유기 백 채널의 표면은 고갈될 뿐만 아니라 E-전계(전기적인 활성)를 가지므로, 주위 환경에 존재하는 다양한 산소 및 물과 같은 분자들이 표면에 더욱 쉽게 흡착되어 백 채널 전하/전류를 만들기 때문이다.
한편 도 7b에 나타난 바와 같이, 구아닌만 존재하는 이중 방지막이 구비된 유기전계 효과 트랜지스터의 경우(비교예 4), 얇은 구아닌층으로도 바이어스 스트레스 하에서 상기 p-타입의 유기반도체 표면과 막 자체를 충분히 보호할 수 있음을 확인하였다.
도 7c에 나타난 바와 같이, 실시예 2의 유기전계 효과 트랜지스터도 바이어스 스트레스 하에서 최대 3600 초 동안 상기 p-타입의 유기반도체 표면과 막 자체를 외부환경으로부터 충분히 보호하고 있음을 알 수 있다.
도 7d 내지 도 7f는 실시예 1, 비교예 1 및 비교예 2으로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압 (ID-VG)수송 그래프이다. 구체적으로 도 7d는 이중 방지막이 없는 비교예 1의 유기전계 효과 트랜지스터에 대한 것이고, 도 7e는 구아닌층만 있는 비교예 2의 유기전계 효과 트랜지스터에 대한 것이며, 도 7f는 실시예 1의 n-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 7d 및 도 7e에 표기한 화살표는 역치 전압 이동 방향이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
이를 측정하기 위해서 ??30 V의 OFF-상태 게이트 바이어스 스트레스를 겪게 한 후, 드레인 전류-게이트 전압(ID-VG) 수송 그래프를 측정하였다. 도 7d 내지 도 7f에 나타난 바와 같이, n-타입의 유기반도체인 PTCDI-C13 화합물은 일반적으로 매우 불안정하므로, 실시예 2의 유기전계 효과 트랜지스터(도 7f)와 같이 구아닌과 산화알루미늄을 포함하는 이중 봉지막이 구비된 경우에 한해서 심한 게이트 스트레스를 견디고 있음이 확인되었다. 한편, 도 7e에 나타난 바와 같이 산화알루미늄층이 없는 이중 봉지막이 구비된 유기전계 효과 트랜지스터의 경우(비교예 2)에는 주위 환경에 존재하는 산소 또는 물과 같은 주변분자의 일부가 확산을 통해 구아닌층을 쉽게 침투하게 되고, 이와 n-타입 유기반도체층의 표면 또는 계면과 반응하게 된다. 즉, n-타입 유기반도체는 일반적으로 환원 전위가 낮아, p-타입 헵타졸보다 반응성이 훨씬 크기 때문에 일부일지라도 산소 또는 물 분자에 의해 n-타입 유기반도체층에 존재하는 전하와 빠르게 반응하여, 전하 수송을 교란시키므로, 성능이 현저히 저하되는 것이다.
도 8a 내지 도 8c는 실시예 3, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압(ID-VG)수송 그래프이다. 구체적으로 도 8a는 이중 방지막이 없는 비교예 3의 유기전계 효과 트랜지스터에 대한 것이고, 도 8b는 구아닌층만 있는 비교예 4의 유기전계 효과 트랜지스터에 대한 것이며, 도 8c는 실시예 2의 p-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 8a에 표기한 화살표는 역치 전압 이동 방향이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
도 8의 측정을 위해서, 비교예 3, 비교예 4 및 실시예 2의 유기전계 효과 트랜지스터(OFET)를 실온(25 ℃)의 주변 공기(상대 습도 ~40%) 조건 하에서, 시간에 따라(1 내지 3600 초) -30 V의 ON-상태 게이트 바이어스 스트레스를 겪게 한 후, 드레인 전류-게이트 전압(ID-VG)수송 그래프를 측정하였다.
도 8a 내지 도 8c에 나타난 바와 같이, 비교예 3과 같이 p-타입의 유기반도체층은 이중 봉지막이 전혀 구비되지 않은 경우에도 큰 손상이 발생하지 않았다(도 8a). 왜냐하면 p-타입의 p-타입의 유기반도체층 표면은 OFF-상태보다 ON-상태에서 공기 분자에 대해서 활성이 떨어져, ON-상태의 유기반도체와 게이트 절연층의 계면에서 정공 축적이 발생하므로, 전기장(E-전계)이 표면으로 전파되기 어렵기 때문이다.
도 8d 내지 도 8f는 실시예 1, 비교예 1 및 비교예 2으로부터 제조된 유기전계 효과 트랜지스터(OFET)의 드레인 전류-게이트 전압 (ID-VG)수송 그래프이다. 구체적으로 도 8d는 이중 방지막이 없는 비교예 1의 유기전계 효과 트랜지스터에 대한 것이고, 도 8e는 구아닌층만 있는 비교예 2의 유기전계 효과 트랜지스터에 대한 것이며, 도 8f는 실시예 1의 n-타입 유기반도체층을 포함하는 유기전계 효과 트랜지스터에 대한 것이다.(도 8d 및 도 8e에 표기한 화살표는 역치 전압 이동 방향이며, 이는 유기전계 효과 트랜지스터의 성능이 저하되었음을 나타내는 징후이다.)
이를 측정하기 위해서 - 30 V의 ON-상태 게이트 바이어스 스트레스를 겪게 한 후, 드레인 전류-게이트 전압(ID-VG) 수송 그래프를 측정하였다. 도 8d-f에 나타난 바와 같이, p-타입 유기반도체를 사용한 유기전계 효과 트랜지스터와는 달리, 원래 불안정한 n-타입 유기반도체(PTCDI-C13)를 사용한 유기전계 효과 트랜지스터의 경우, ON-상태 바이어스 스트레스 하에서도 높은 불안정성을 여전히 나타낸다는 것을 확인하였다.
그러나, 비교예 1 및 비교예 2의 유기전계 효과 트랜지스터와 달리 이중 봉지막이 구비된 실시예 1의 유기전계 효과 트랜지스터는 ON-상태 바이어스 스트레스를 견디고 있음을 알 수 있고, 최대 3600 초까지 안정적인 성능을 나타내고 있음을 확인할 수 있다.
아울러 이중 봉지막이 구비된 실시예 1의 유기전계 효과 트랜지스터는 비교예 1의 유기전계 효과 트랜지스터에 비해 10 배 이상 낮은 ON-전류를 나타내는데, 이는 일반적으로 n-타입 유기반도체층을 후-어닐링하는 80 ℃의 온도보다 더 높은 온도(100 ℃이상)에서 산화알루미늄층을 원자층 증착(ALD)과정을 통해 증착하기 때문이다.
상기 결과를 종합하면, 본 발명에서 제안하고 있는 이중 봉지막을 구비한 유기전계 효과 트랜지스터는 장기적인 게이트 바이어스 스트레스에 대해 n-타입 또는 p-타입 유기반도체를 완전히 보호함으로써, 소자의 성능을 향상시키면서 장시간 성능을 유지시켜 준다는 것을 알 수 있다.
한편, p-타입의 유기반도체인 헵타졸을 사용한 유기전계 효과 트랜지스터의 경우, 구아닌층만 구비되어 있어도 충분한 보호효과를 갖는다는 것을 확인할 수 있었다.
도 9a는 실시예 2, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터(OFET)를 실온(25 ℃)의 주변 공기(상대 습도 ~40%) 조건 하에서, 시간에 따라(1 내지 3600 초) -30 V의 ON-상태 게이트 바이어스 스트레스를 겪게 한 후, 전류-전압 계측기로 측정하여 나타낸 전류 대 바이어스 시간 그래프이다.
도 9b는 실시예 1, 비교예 1 및 비교예 2로부터 제조된 유기전계 효과 트랜지스터(OFET)를 실온(25 ℃)의 주변 공기(상대 습도 ~40%) 조건 하에서, 시간에 따라(1 내지 3600 초) -30 V의 ON-상태 게이트 바이어스 스트레스를 겪게 한 후, 전류-전압 계측기로 측정하여 나타낸 전류 대 바이어스 시간 그래프이다. 이때, 게이트 바이어스 및 드레인/소스 바이어스에 대하여 각각 30 및 1 V의 조건으로 측정하였다.
이때, 상기 그래프에서 전류(Normalized drain current [ID(t)/ID(0)])는 확장지수함수(stretched-exponential formula)에 의해 계산된 청색선(calculated)과 전류-전압 계측기로 측정된 흑색선(measured)을 표기하였는데, 계산된 수치와 측정된 수치가 도 9에 나타난 바와 같이 일치하고 있음을 확인하였다.
상기 확장지수함수는 아래 [수학식 1]일 수 있다.
[수학식 1]
상기 수학식 1에서 실시예 1 및 2(guanin/Al2O3), 비교예 1 및 3(w/o passivation), 비교예 2 및 4(guanine)에 대한 각 수치는 아래 표 1에 나타내었다.
[표 1]
도 8에서 성능이 유사한 것으로 측정된 구아닌층만 구비하고 있는 비교예 4의 유기전계 효과 트랜지스터와 실시예 2의 유기전계 효과 트랜지스터를 도 9a에서 구체적으로 비교하였다. 이에 따르면 시간이 흐름에 따라 실시예 2의 유기전계 효과 트랜지스터는 일정하게 초기 수치를 유지하고 있으나, 비교예 4의 유기전계 효과 트랜지스터는 0.2 이상 감소하는 것을 확인하였다.
한편 도 9b에 따르면 시간이 흐름에 따라 실시예 1의 유기전계 효과 트랜지스터는 일정하게 소치 수치를 유지하고 있으나, 비교예 3의 유기전계 효과 트랜지스터는 최대 0.6 이상 감소하는 것을 확인하였다.
결론적으로, 헵타졸은 상기 도 8에서, 외부 환경에 존재하는 공기 및 수분에 영향을 받지 않는 것으로 드러났음에도 불구하고, 시간이 지날수록 구조에 변형이 발생한다는 것을 비교에 4의 결과로부터 확인하였다.
또한, 실시예 2의 유기전계 효과 트랜지스터와 같이 이중 봉지막이 구비된 것은 비교예 3 및 비교예 4의 유기전계 효과 트랜지스터보다 성능 및 수명 측면에서 현저하게 월등한 것으로 확인되었는 바, 이는 실시예 2의 p-타입의 유기반도체층을 갖는 유기전계 효과 트랜지스터가 ∼1×1014s의 시간(τ)과 0.15의 분산 변수(β)를 갖는 것으로 알 수 있다. 한편 n-타입의 유기반도체층을 갖는 유기전계 효과 트랜지스터(실시예 1)는 ∼1×109s의 시간(τ)과 0.18의 분산 변수(β)를 갖는다.
이러한, 수치들은 현재까지 보고된 다른 구조의 유기전계 효과 트랜지스터들과 비교하였을 때, 최대 106 배 이상의 현저히 우수한 수치이다.
외부 환경에 존재하는 공기 및 수분에 대한 안정성을 확인하기 위하여, 외부 환경 조건 하에서 노화 정도를 측정하여 도 10에 나타내었다.
도 10a는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 실시예 2, 비교예 3 및 비교예 4로부터 제조된 유기전계 효과 트랜지스터의 시간에 따른 전기 전도도(mobility)를 나타낸 그래프이고, 도 10b는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 실시예 1, 비교예 1 및 비교예 2로부터 제조된 유기전계 효과 트랜지스터의 시간에 따른 전기 전도도(mobility)를 나타낸 그래프이다.
도 10a 및 도 10b에 나타난 바와 같이, 실시예 2, 비교예 3 및 비교예 4의 p-타입의 유기반도체층을 포함하는 유기전계 효과 트랜지스터와 실시예 1의 n-타입의 유기반도체층을 포함하는 유기전계 효과 트랜지스터는 전기 이동도가 30 일 동안 안정적으로 유지가 되고 있으나, 비교예 1 및 비교예 2의 n-타입의 유기반도체층을 포함하는 유기전계 효과 트랜지스터는 전기 이동도가 2일 이후에 급격히 감소되는 것을 확인할 수 있다.
도 10c는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 실시예 1로부터 제조된 n-타입의 유기반도체층을 포함하는 유기전계 효과 트랜지스터의 시간에 따른 전달 특성(transfer characteristics)을 나타낸 그래프이고, 도 10d는 외부 환경 조건 하에서(온도 25 ℃, 상대습도 ~40 %) 비교예 1로부터 제조된 n-타입의 유기반도체층을 포함하는 유기전계 효과 트랜지스터의 시간에 따른 전달 특성(transfer characteristics)을 나타낸 그래프이다.
도 10c 및 도 10d에 나타난 바와 같이, 실시예 1의 n-타입의 유기반도체층을 포함하는 유기전계 효과 트랜지스터는 ID 전류 감소나, 히스테리시스(hysteresis) 현상이 거의 나타나지 않으나, 비교예 1의 유기전계 효과 트랜지스터의 경우 ID 전류 감소가 단 몇 일만에 초기 100 ㎁부터 수 ㎀까지 감소함을 확인하였다.
도 11a는 유리 기판 상에 형성된 실시예 3으로부터 제조된 인버터의 실제 사진과 회로도이다. 이때, 적색과 청색의 점선 직사각형은 유리 기판 상에 각각 제작된 n-타입 및 p-타입의 유기반도체층을 포함하는 유기전계 효과 트랜지스터를 표시한 것으로, 이들은 등가의 회로로 도시될 수 있다.
도 11b는 실시예 1 및 실시예 2의 유기전계 효과 트랜지스터를 사용하여 상보적인 구조를 갖도록 제작된 실시예 3의 인버터에 대한 행동을 VDD=5 V, 1 Hz(좌;컬럼 후)와 VDD=5 V, 5 Hz(우) 조건 하에서 분석한 그래프이다.
도 11c는 상보적인 구조의 인버터로 제작되기 전의 실시예 1 및 실시예 2의 유기전계 효과 트랜지스터에 대한 전달특성(transfer characteristics) 및 출력특성(output characteristics)을 나타낸 그래프이다.
실시예 1 및 실시예 2의 유기전계 효과 트랜지스터에 대한 출력특성(ID-VD)은 드레인 전압에 따라서 선형 및 포화 영역(linear and saturation regimes)이 명확히 구분된다는 것을 알 수 있다. 이는 핀치-오프 현상(pinch-off phenomenon)과 우수한 저항접촉(ohmic contacts)이 형성되었음을 나타내는 것이다.
상기 실시예 1의 유기전계 효과 트랜지스터의 최대 선형 이동도(maximum linear mobility)를 계산한 결과 각각 2.1 × 10-1 ㎠/V, 2.0 × 10-2 ㎠/V였다.
도 11d는 실시예 3으로부터 제작된 인버터의 수명안정성을 확인하기 위한 것으로, 상기 인버터를 1일부터 30일까지 작동시킨 후, 정지상태의 전압전달특성(static voltage transfer characteristics)을 나타낸 그래프이다.
도 11d에 나타난 바와 같이, 인버터의 전압전달특성(VTC) 그래프에서 20 V의 공급전압(VDD)까지 히스테리시스(hysteresis)현상이 거의 관찰되지 않았으며, 30 이상의 높은 전압 게인(voltage gain)에서 명백한 전압 스위칭(voltage switching)을 확인하였다. 이는 구아닌과 산화알루미늄의 이중 봉지막이 주위 환경으로부터 트랜지스터의 노화를 방지할 수 있기 때문에, VDD=20 V일 때, 전이 전압(transition voltage)이 12.4 V에서 13 V로 약간 양(positive)의 방향으로 이동한 것을 제외하고는, 30일 까지 상당한 전압 이득(voltage gain) 및 전이 전압(transition voltage)의 변화가 관찰되지 않았다.
이러한 무시할 정도의 이동은 도 8c에서의 드레인 전류-게이트 전압(ID-VG)수송 그래프에 나타난 약간의 역치 전압 이동으로부터 기원한 듯하다.
또한, 도 11d에 나타난 바와 같이, 고정된 VDD=5 V 및 이동 입력 전압(switching input voltage) Vin=5 V와 0 V 조건 하에서 인버터의 동적 이동 거동(dynamic switching behavior)을 측정한 결과, 본 발명의 실시예 3의 인버터가 1 Hz 및 5 Hz에서 작동하였을 때 유도된 RC 지연에 의해서, ~30 ms의 최소 이동시간(minimum switching time)동안 정상적으로 작동하였음을 확인했다.
100 : 유기전계 효과 트랜지스터 110 : 기판
120 : 게이트 전극 130 : 게이트 절연층
140 : 소스 전극 150 : 드레인 전극
160 : 유기반도체층 170 : 이중 봉지막
171 : 구아닌층 172 : 산화알루미늄층
200 : 인버터 소자
200a, 200b : 제1, 제2 유기전계 효과 트랜지스터
210 : 기판 220a, 220b : 게이트 전극
230 : 게이트 절연층 240a, 240b : 소스 전극
250a, 250b : 드레인 전극 260a, 260b : 유기반도체층
270 : 이중 봉지막 271 : 구아닌층
272 : 산화알루미늄층
120 : 게이트 전극 130 : 게이트 절연층
140 : 소스 전극 150 : 드레인 전극
160 : 유기반도체층 170 : 이중 봉지막
171 : 구아닌층 172 : 산화알루미늄층
200 : 인버터 소자
200a, 200b : 제1, 제2 유기전계 효과 트랜지스터
210 : 기판 220a, 220b : 게이트 전극
230 : 게이트 절연층 240a, 240b : 소스 전극
250a, 250b : 드레인 전극 260a, 260b : 유기반도체층
270 : 이중 봉지막 271 : 구아닌층
272 : 산화알루미늄층
Claims (13)
- 구아닌층; 및
상기 구아닌층 상에 증착된 산화알루미늄층;을 포함하고,
상기 구아닌층은 단사정계형 결정질인 것을 특징으로 하는 유기전계 효과 트랜지스터용 이중 봉지막. - 삭제
- 제1항에 있어서,
상기 구아닌층의 결정질 도메인의 크기는 1 내지 20 ㎚인 것을 특징으로 하는 유기전계 효과 트랜지스터용 이중 봉지막. - 제1항에 있어서,
상기 구아닌층의 두께는 20 내지 60 ㎚이고,
상기 산화알루미늄층의 두께는 20 내지 60 ㎚인 것을 특징으로 하는 유기전계 효과 트랜지스터용 이중 봉지막. - 제1항에 있어서,
상기 구아닌층은 유기반도체층과 직접 접촉되는 것을 특징으로 하는 유기전계 효과 트랜지스터용 이중 봉지막. - 기판;
상기 기판 상에 형성된 게이트 전극;
상기 게이트 전극을 덮도록 형성된 게이트 절연층;
상기 게이트 절연층의 일부 표면 상에 형성된 유기반도체층;
상기 유기반도체층과 일부 중첩되도록 게이트 절연층의 일부 표면 상에 형성된 소스 전극;
상기 소스 전극과 유기반도체층을 사이에 두고 대향되도록 형성된 드레인 전극; 및
상기 소스 전극과 드레인 전극을 포함하는 기판 전면에 형성된 이중 봉지막;을 포함하고,
상기 이중 봉지막은 구아닌층; 및 산화알루미늄층이 순차적으로 적층된 적어도 한 층 이상을 포함하는 것이며,
상기 구아닌층은 단사정계형 결정질인 것을 특징으로 하는 이중 봉지막이 구비된 유기전계 효과 트랜지스터. - 삭제
- 제6항에 있어서,
상기 이중 봉지막에서 구아닌층은 상기 유기반도체층과 직접 접촉된 것을 특징으로 하는 이중봉지막이 구비된 유기전계 효과 트랜지스터. - 제6항에 있어서,
상기 구아닌층의 결정질 도메인의 크기는 1 내지 20 ㎚인 것을 특징으로 하는 이중봉지막이 구비된 유기전계 효과 트랜지스터. - 삭제
- 삭제
- 제6항에 따른 하나 이상의 유기전계 효과 트랜지스터를 포함하는 인버터 소자.
- 제12항에 있어서,
상기 인버터 소자는
기판에 대하여 하나의 게이트 전극,
상기 게이트 전극을 덮도록 형성된 게이트 절연층,
상기 게이트 절연층의 일 표면 상에 형성된 유기반도체층, 및
소스 전극와 드레인 전극을 포함하는 구조의 제1 유기전계 효과 트랜지스터; 및
기판에 대하여 하나의 게이트 전극,
상기 게이트 전극을 덮도록 형성된 게이트 절연층,
상기 게이트 절연층의 일 표면 상에 형성된 유기반도체층, 및
소스 전극와 드레인 전극을 포함하는 구조의 제2 유기전계 효과 트랜지스터;를 포함하고,
상기 제1 및 제2 유기전계 효과 트랜지스터의 유기반도체층, 소스 전극 및 드레인 전극을 포함하는 기판 전면에 형성된 이중 봉지막을 포함하는 인버터 소자.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150078476A KR101679585B1 (ko) | 2015-06-03 | 2015-06-03 | 유기전계 효과 트랜지스터용 이중 봉지막, 이를 이용한 유기전계 효과 트랜지스터 및 이의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150078476A KR101679585B1 (ko) | 2015-06-03 | 2015-06-03 | 유기전계 효과 트랜지스터용 이중 봉지막, 이를 이용한 유기전계 효과 트랜지스터 및 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101679585B1 true KR101679585B1 (ko) | 2016-11-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150078476A KR101679585B1 (ko) | 2015-06-03 | 2015-06-03 | 유기전계 효과 트랜지스터용 이중 봉지막, 이를 이용한 유기전계 효과 트랜지스터 및 이의 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR101679585B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101862976B1 (ko) * | 2017-01-04 | 2018-05-31 | 고려대학교 산학협력단 | 유기 시모스 인버터 및 이의 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141167A (ja) * | 2000-08-07 | 2002-05-17 | Jsr Corp | 有機電界発光素子およびその製造方法 |
| KR100792712B1 (ko) * | 2006-05-24 | 2008-01-11 | 경희대학교 산학협력단 | 유기 박막 트랜지스터의 보호막 형성방법 |
-
2015
- 2015-06-03 KR KR1020150078476A patent/KR101679585B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Non-Patent Citations (1)
| Title |
|---|
| Junyeong Lee 외 8명, "DNA-Base Guanine as Hydrogen Getter and Charge-Trapping Layer Embedded in Oxide Dielectrics for Inorganic and Organic Field-Effect Transistors", ACS Appl. Mater.Interfaces, 2014, 6* |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101862976B1 (ko) * | 2017-01-04 | 2018-05-31 | 고려대학교 산학협력단 | 유기 시모스 인버터 및 이의 제조방법 |
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