KR20060093345A - 집적 반도체 메모리 및 집적 반도체 메모리를 제조하는방법 - Google Patents

집적 반도체 메모리 및 집적 반도체 메모리를 제조하는방법 Download PDF

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KR20060093345A
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Abstract

본 발명은, 저장 매체가 예를 들어 위상 변화 매체일 수 있는, 2개의 전극(10, 20) 사이에 배치된 저장 전극(6)을 포함하는 집적 반도체 메모리(1)에 관한 것이다. 저장 매체(6)는 전류에 의해 제 1 상태 또는 제 2 상태에 놓일 수 있으며, 그 결과로 정보의 아이템이 저장될 수 있다. 본 발명에 따르면, 물질(4)로 만들어진 불순물 입자들이 임베드(embed)되어 있는 층 평면(L)이 제공되며, 그 결과 저장 매체의 전류 밀도는 국부적으로 증가되고 리프로그래밍에 요구되는 프로그래밍 전류는 감소된다. 그 결과, 위상 변화 매체를 포함하는 메모리 소자들의 전류 소비가 감소되므로, 제 1 시간 동안에 그들은 트랜지스터와 같은 여타의 구성요소와 함께 최소 피처 크기로 구현될 수 있고 단일 반도체 회로내에 집적화될 수 있으며, 더 이상 별도의 부회로내에 배치될 필요가 없다.

Description

집적 반도체 메모리 및 집적 반도체 메모리를 제조하는 방법{INTEGRATED SEMICONDUCTOR MEMORY AND METHOD FOR PRODUCING AN INTEGRATED SEMICONDUCTOR MEMORY}
본 발명은, 집적 반도체 메모리 및 집적 반도체 메모리를 제조하는 방법에 관한 것이다.
반도체 제작 시, 다수의 메모리 셀들이 메모리 셀 어레이내에 배치된 반도체 메모리들이 제조된다. 휘발성 반도체 메모리와 비휘발성 반도체 메모리간의 구별이 행해진다. 전압 공급이 턴 오프(turn off)된 후에도 저장된 정보 아이템들을 저장하는 비휘발성 반도체 메모리들은 위상 변화 메모리들로서 형성될 수 있다. 위상 변화 메모리들은, 도전성(electrical conductivity)의 상이한 레벨들의 2개의 상이한 상태들을 취할(assume) 수 있고 이 2개의 상태들간의 위상 전이(phase transition)를 겪게 될 수 있는 저장 매체를 갖는다. 저장 매체의 상이한 도전성은 디지털 정보 아이템들을 저장하기 위해 위상 변화 메모리들에서 이용될 수 있다. 예시의 방식으로, 위상 변화 매체로 만들어진 층은 외부 전압이 인가되는 2개의 전극들 사이에 배치된다. 전극들과 위상 변화 매체를 통한 전류 흐름의 크기(magnitude)에 기초하여, 위상 변화 매체의 물질의 상태를 결정할 수 있다. 더욱 이, 결정화 온도(crystallization temperature) 또는 용융점 이상의 더 높은 온도로 위상 변화 매체를 가열하는 더 높은 전류에 의해, 저장 매체의 상태가 변경될 수 있으며, 따라서 디지털 정보 아이템이 오버라이트(overwrite)될 수 있다.
더욱이, 또 다른 개념들은, 다른 특성들, 예를 들어 자기 특성들 또는 그들의 강자성 편극(ferroelectric polarizability)에 의해 저장 매체의 각각의 도전성이 2개의 상이한 디지털 정보 아이템들을 나타내기에 충분한 정도로 다른 상이한 상태들을 취할 수 있는 저장 매체에 대해 존재한다.
집적 반도체 회로에서, 개개의 메모리 셀의 메모리 상태는 전기적으로만, 즉 저장 매체를 통하거나 그 부근에 흐르는 전류에 의해, 또는 저장 매체에 인가된 전압에 의해 변경될 수 있다. 저장 매체의 상태를 변화시키고 이에 따라 디지털 정보를 재기록(rewrite)하는데 요구되는 전류가 더 높을수록, 집적 반도체 메모리의 에너지 소비가 더 높다. 특히, 상태가 온도에 의존적인 위상 변화 매체 및 여타의 저장 매체의 경우, 위상 전이 온도 또는 용융점까지의 가열을 위한 전류는 상당한 에너지의 양을 요구한다.
메모리 셀을 프로그래밍하는데 요구되는 온도 증가는 높은 프로그래밍 전압에 의해서만 달성될 수 있다. 이러한 높은 프로그래밍 전압을 요구하는 위상 변화 매체를 포함하는 메모리 구성요소들은, 다른 구성요소들이 최소 가능한 피처 크기에 따라 치수화(dimension)되어 있는 경우, 이러한 다른 구성요소들, 예컨대 선택 트랜지스터(selection transistor)와 함께 단일 반도체 회로내에 용이하게 집적화(integrate)될 수 없다. 현재의 메모리 회로에서, CMOS 트랜지스터의 허용가능한 최대 전류는 채널 폭의 마이크로미터(micrometer)당 약 0.5mA이다.
또한, 디지털 정보 아이템을 재기록하기 위한 높은 전류의 경우에는, 반도체 회로의 부분 영역들내의 최대 허용가능한 전류 밀도를 초과하지 않고, 매우 적은 수의 메모리 셀들만이 동시에 오버라이트될 수 있다는 문제점이 존재한다. 그러므로, 현재의 여전히 매우 높은 프로그래밍 전압은 메모리 작동의 병행도(degree of parallelism)를 제한한다.
본 발명의 목적은, 디지털 정보 아이템을 리프로그래밍(reprogramming)하기 위한 전류를 종래의 반도체 메모리보다 더 낮게 요구하고, 도입부에 언급된 타입의 저장 매체를 갖는 메모리 소자들이, 예를 들어 트랜지스터들과 같은 다른 구성요소들과 함께, 최소 피처 크기로 구현되는 방식으로 집적화되며, 별도의 부회로(subcircuit)내에 배치되거나 더 큰 피처 크기로 구현될 필요가 없는 집적 반도체 메모리를 제공하는 것이다. 또한, 상기 반도체 메모리는 반도체 메모리의 최대 허용가능한 전류 세기를 초과하지 않고 비교적 많은 수의 디지털 정보 아이템들을 동시에 오버라이트할 수 있도록 의도되어 있다. 또한, 본 발명의 또 다른 목적은, 이러한 반도체 메모리를 제조하는 방법을 제공하는 것이다.
본 발명에 따르면, 상기 목적은 더 낮은 도전성의 제 1 상태 및 더 높은 도전성의 제 2 상태를 취할 수 있고 상기 제 1 상태와 상기 제 2 상태간의 위상 전이를 겪는 저장 매체를 포함하여 이루어지는 저장 층을 갖는 메모리 셀을 포함하여 이루어지는 집적 반도체 메모리에 의해 달성되며,
- 상기 저장 매체를 통해 흐르는 전류에 의해, 상기 저장 매체의 각각의 상태를 설정할 수 있고,
- 상기 저장 층은 상기 저장 매체와 상이한 물질로 만들어진 영역들이 분포(distribute)되고 상기 저장 매체가 상기 상이한 물질로 만들어진 상기 영역들 사이에 배치되는 층 평면(layer plane)을 가지며,
- 상기 상이한 물질로 만들어진 상기 영역들은 리소그래피적으로(lithographically) 치수화될 수 있는 피처 크기보다 더 작은 치수를 갖고,
- 상기 상이한 물질은 절연층(electrically insulating layer)의 패터닝된 영역들에 인접해 있다.
리소그래피적으로 치수화될 수 있는 피처 크기는, 예를 들어 저장 층에 인접해 있는 전극의 피처 크기 또는 패터닝된 저장 층의 피처 크기일 수 있다. 저장 매체와 상이한 물질로 만들어진 영역들은 공간적으로 고립된 아일랜드(spatially isolated island)들 또는 다수의 개구부를 갖는 연속한 관통 층(contiguous perforated layer)을 형성한다. 예시의 방식으로, 상기 관통 층은 저장 매체에 의한 고립된 아일랜드들 및 상기 물질에 의해 형성될 수 있거나, 상기 물질에 의한 고립된 아일랜드들 및 저장 매체에 의해 형성될 수 있다. 또한, 상이한 물질로 만들어진 상기 영역들은 패터닝된 절연층의 패터닝된 영역들과 공동으로(concomitantly) 포함될 수 있거나 상기 영역들로만 배타적으로(exclusive) 구성될 수 있다.
본 발명은, 층, 부연하면 기술적 층 평면을 갖는 집적 반도체 메모리를 제공하며, 여기서 저장 매체 및 물질은 이 층 또는 층 평면의 레벨에서 상기 층 평면의 기본 면적(basic area)의 소정 프랙션(fraction)만이 저장 매체로 덮여 있도록 하기 위해서 미세하게 서브리소그래피적으로(sublithographically) 분포된다. 저장 매체는 종래의 반도체 메모리의 경우에 항상 콤팩트 층(compact layer)으로서 존재하는 반면, 본 발명에 따라 제공된 층 평면의 경우의 저장 매체는 예를 들어 다공성 충전재(porous filling)로 구성되며, 이 다공(pore)들은 상기 물질의 고립된 입자들에 의해 충전된다. 이와 반대로, 저장 매체의 더 작은 부피(volume) 및 면적 비율(area proportion)이 주어진다면, 저장 매체는 상기 물질로 만들어진 관통된 본질적으로 연속한 층의 다공들내에 다수의 마이크로크기의(microscopic) 작은 충전재들의 형태로 도입될 수 있다. 또한, 저장 매체 및 상기 물질이 층 평면내에서 거의 동일한 비율로 제공되고, 각각의 경우에서 크로스링크된 구조체(crosslinked structure)를 형성하기 위해 부분적으로 함께 성장되는 것이 고려될 수 있으며, 상기 물질로 만들어지고 저장 매체로 만들어진 2개의 크로스링크된 구조체들은 전체적으로 콤팩트 층을 구성한다.
이 층 또는 층 평면 위 및/또는 아래에, 저장 매체는 컷아웃(cutout) 또는 불순물 충전(impurity filling) 없이 콤팩트 형태로 종래의 방식으로 제공될 수 있다. 본 발명에 따라 제공되고 물질로 만들어진 통합된 충전(incorporated filling)들을 포함하는 물질 층은, 도입부에 언급된 집적 반도체 메모리의 경우, 상이한 물질로 만들어진 통합된 불순물 충전들을 갖는 물질 평면의 레벨에서, 저장 매체를 통해 흐르는 전류는 절연 영역들 사이를 통해 흐르는 다수의 부분 전류로 분배되고, 각각의 경우에서 불순물 충전 없이 형성된 콤팩트 저장 매체내의 평균 전류 밀도보다 더 높은 전류 밀도를 갖는 효과를 갖는다. 그러므로, 층 평면의 레벨에서, 전류 밀도는 다수의 마이크로크기의 작은 영역들에서 증가되며, 그 결과로 이와 동시에 그 온도는 저장 매체로 만들어진 콤팩트 층에서보다 이들 영역들에서 더 큰 크기로 상승된다. 이는, 비교적 낮은 전류에 의해, 상이한 물질로 만들어진 불순물 입자들 또는 충전들을 가지지 않는 콤팩트 저장 매체로 만들어진 층에서보다 훨씬 더 큰 온도 증가가 얻어질 수 있다는 효과를 갖는다. 이와 함께 제공된 물질 층의 레벨에서, 저장 층의 기본 면적의 단면을 통해 전체적으로 흐르는 전류는 상기 기본 면적의 일부분을 통해 전도(conduct)되며, 그 결과 전류 밀도는 역 비례 인자(inversely proportional factor)에 의해 상승된다. 고립된 아일랜드들을 갖는 또는 상기 물질로 만들어진 관통된 크로스링크된 층을 갖는 면적 영역(area region)을 갖는 포함도(degree of coverage)에 따라, 저장 매체로 충전된 기본 면적의 나머지 영역의 전류 밀도가 몇 자리수(several orders of magnitude)로 증가될 수 있다. 그 결과, 감소된 총 전류에 따라, 크기가 같은 온도 증가 또는 훨씬 더 큰 온도 증가를 달성할 수 있다. 저장 매체는 상기 물질이 제공된 층의 레벨에서 가장 큰 정도로 가열된다. 메모리 셀들을 리프로그래밍하는 본 발명에 따른 반도체 메모리에서 요구되는 더 낮은 전류들에 의해, 예를 들어 위상 변화 매체와 같은 저장 매체를 포함하는 메모리 구성요소들은, 예를 들어 선택 트랜지스터들과 같은 구성요소의 나머지에 최소 가능한 피처 크기에 따라 인공적으로(artificially) 더 큰 치수화가 제공되지 않고도, 집적 반도체 회로내에서 제한된 정도로만 전기적으로 또한 열적으로 로딩(load)될 수 있는 트랜지스터들 또는 다이오드들과 같은 구성요소들과 함께 결합하여(jointly) 집적화될 수 있다. 또한, 상대적으로 큰 수의 메모리 셀들이 이러한 구조체들을 손상시킬 위험이 없이 동시에 프로그래밍될 수 있다. 본 발명에 따른 저장 매체내에 도입된 불순물 물질에 의해, 프로그래밍을 위해 상태가 변경되어야 하는 저장 매체의 부피가 감소되며, 그 결과 에너지 소비가 감소된다.
본 발명에 따르면, 최종적으로, 상이한 물질이 절연층의 패터닝된 영역들에 인접해 있도록 제공히 행해진다. 상기 층의 패터닝된 영역들은 층 평면의 한쪽상에, 예컨대 그 아래쪽에 제공될 수 있다. 저장 층의 기본 면적의 포함도에 따라, 고립된 아일랜드들의 형태로 또는 관통 층의 형태로 더 많은 정도 또는 더 적은 정도로 증착된 물질은 이와 동시에 반도체 메모리의 제조시 에칭 마스크로서 사용될 수 있으므로, 절연층은 에칭 마스크로서 역할하는 물질간의 사이공간(interspace)들 아래에서 제거되며, 절연층의 패터닝된 영역들은 물질 그 자체 아래에 남게 된다. 에칭 마스크로서 역할하고 전기적으로 도전성, 반도전성 또는 절연성 또는 유전성(dielectric)일 수도 있는 물질은 절연층이 패터닝된 후에 다시 제거될 수 있다.
층 평면은 양면상의 저장 매체에 의해 둘러싸여 제공되는 것이 바람직하다. 층 평면은 저장 매체의 2개의 부분 층들을 갖는 층 시퀀스(layer sequence)내의 임의의 레벨에 제공될 수 있다.
상이한 물질은 캐리어 층(carrier layer)과의 계면(interface)상에 직접 배치되도록 제공될 수 있다. 상기 캐리어 층은 예를 들어 전극 층일 수 있다. 이에 대한 대안례로서, 이는 절연체로 만들어진 절연층일 수 있으며, 그 결과, 증가된 전류 밀도를 갖는 전류 경로들이 연장(lengthen)된다.
저장 매체는 제 1 전극 및 제 2 전극에 도전성으로 연결되도록 제공되는 것이 바람직하다.
포함도에 대해서는, 0.01 내지 90% 사이의 캐리어 층과의 계면의 면적 비율이 저장 매체에 의해 포함(cover)되도록 제공되는 것이 바람직하다. 특히, 0.01 내지 5% 사이의 상기 계면의 면적 비율이 저장 매체에 의해 포함되도록 제공된다. 1차적으로, 예를 들어 1 미만 또는 0.5%의 매우 작은 포함도는, 전체 전류가 이용가능한 기본 면적의 대응적으로(correspondingly) 작은 퍼센트를 통해 흘러야 하기 때문에 층 평면에서 얻어진 전류 밀도의 상당한 증가를 초래한다.
상이한 물질로 만들어진 영역들이 0.5 내지 100nm 사이의 평균 크기를 갖는 고립된 아일랜드들이도록 제공되는 것이 바람직하다. 고립된 아일랜드들은 상기 물질로 형성될 수 있다. 층 평면내의 저장 매체가 고립된 아일랜드들 또는 채널들의 형태로만 형성되는 경우, 상기 채널들은 거기에 연속한 저장 매체의 콤팩트하고 갭-없는(gap-free) 층에 의해 층 평면 위에 서로 도전적으로 연결된다.
상기 물질은 나노결정 입자(nanocrystalline particle) 또는 비정질 절연체(amorphous insulator)로 형성되는 것이 바람직하다.
저장 매체에 대해, 바람직한 일 실시예는 저장 매체에 제 1 상태에서의 더 낮은 결정화도(degree of crytallization) 및 제 2 상태에서의 더 높은 결정화도를 갖도록 제공된다. 예시의 방식으로, 저장 매체는 제 1 상태에서 우세하게(predominantly) 비정질일 수 있으며, 제 2 상태에서는 우세하게 결정질, 다결정질 또는 나노결정질일 수 있다. 바람직하게는, 저장 매체는 위상 변화 매체일 수 있다.
또한, 저장 매체는 칼코게나이드(chalcogenide) 또는 프니코게나이드(pnicogenide)일 수 있다; 이는 특히, 게르마늄, 안티몬, 텔루르, 은, 인듐, 바나듐 중 하나의 원소의 화합물들 또는 복수의 이들 원소들의 화합물들을 함유할 수 있다.
저장 매체 및 물질은 제 1 전극과 제 2 전극 사이에 배치되고 저장 매체를 통해 흐르는 전류는 전극들에 의해 공급될 수 있도록 제공되는 것이 바람직하다. 이 경우, 전류는 예를 들어 저장 매체를 통해 또한 층 평면을 통해 콤팩트 저장 매체로 만들어진 제 1 부분 층 또는 층 평면에 인접해 있는 전극으로부터 제 2 전극까지 또는 이와 반대 방향으로 흐른다. 물질을 갖는 대응하는 층 평면 또는 기본 면적의 포함도에 따라, 전류 밀도는 다수의 마이크로크기의 작은 영역들에서 배수(multiple)로 거기서 국부적으로 증가된다. 물질에 의한 또는 이와 함께 패터닝된 절연층에 의한 포함도가 더 클수록, 상기 물질에 의해 포함되지 않은 영역들, 즉 층 평면내의 저장 매체의 전류 밀도도 더 크다.
반도체 메모리로는 비휘발성 위상 변화 메모리가 제공되는 것이 바람직하다.
또한, 본 발명이 기초한 목적은, 집적 반도체 메모리를 제조하는 방법에 의해 달성되며, 상기 방법은:
- 제 1 전극을 형성하는 단계,
- 리소그래피적으로 생성될 수 있는 피처 크기보다 더 작은 치수를 갖는 물질로 만들어진 다수의 영역들을 형성하는 방식으로 상기 물질을 증착하는 단계로, 갭을 갖지 않는 연속적인 층(uninterrupt layer)을 형성하도록 상기 물질이 함께 성장하기 이전에 종료되는 상기 물질(4)을 증착하는 단계,
- 더 낮은 도전성의 제 1 상태 및 더 높은 도전성의 제 2 상태를 취할 수 있고 상기 제 1 상태와 상기 제 2 상태간의 위상 전이를 겪는 저장 매체를 증착하는 단계, 및
- 상기 저장 매체상에 또는 상기 저장 매체에 제 2 전극을 형성하는 단계를 갖는다.
또한, 상기 목적은 제 2 및 제 3 방법 단계들의 순서(order)가 상호변경(interchange)되는 대안적인 방법에 의해 달성된다.
본 발명에 따른 방법들의 경우, 성장이 바로 시작할 때 생기는 갭을 갖지 않는 연속한 층 보다는, 성장이 충분히 오랜 기간 동안에 계속되는 경우, 다소 크로스링크되어 있지만 특별한 주위환경에 있지 않을 경우 갭을 갖지 않는 층을 형성하기 위해 함께 성장하도록 허용되는 최초 고립된 입자들 또는 성장 시드(growth seed)들이 생기도록 하는 것을 명확히 하기 위하여 저장 매체의 증착 이전과 이후에 각각 물질이 증착된다. 이를 위해, 성장 공정의 성장 구현은, 성장 행태(growth behavior)가 스트란스키-크라스타노프(Stranski-krastanov) 성장 또는 폴머-베버(Vollmer-Weber) 성장에 대응한다. 스트란스키-크라스타노프 성장의 경우, 먼저 단층(monolayer)이 생기지만, 이는 에칭-백(etching-back)에 의해 다시 제거된다. 상기 물질로 만들어진 다수의 고립된 아일랜드상으로, 또는 상기 물질로 만들어지고 갭 또는 개구부가 제공된 부분적으로 크로스링크된 층상으로 저장 매체의 증착의 결과로서, 저장 매체를 갖는 저장 층의 기본 면적의 포함도는 층 평면의 레벨에서 프랙션으로 감소되며, 반도체 메모리의 작동 시에 생기는 전류 밀도는 저장 매체로 만들어진 형성된 채널들 또는 영역들에서 증대된다.
저장 매체는 상기 물질의 증착 이전 및 상기 물질의 증착 이후에 모두 증착되도록 제공되는 것이 바람직하다. 상이한 물질 및 저장 매체를 갖는 층 평면은 콤팩트 저장 매체로 만들어진 2개의 부분 층들을 갖는 층 시퀀스내의 임의의 레벨에 배치될 수 있다.
상기 물질의 증착은 상기 물질로 만들어진 공간적으로 고립된 아일랜드들이 관통 층을 형성하도록 함께 성장하기 이전에 종료되도록 제공되는 것이 바람직하다. 이에 대한 대안례로서, 상기 물질의 증착은 상기 물질로 만들어진 공간적으로 고립된 아일랜드들이 관통 층을 형성하도록 함께 성장할 때까지 계속되도록 제공된다. 제 2 변형례는 특히 높은 전류 밀도를 얻기 위해서 바람직한 반면, 저장 층과 저부 전극간의 비근접한(non-closed) 전기적 접촉의 위험은 제 2 변형례의 경우에서보다 제 1 변형례의 경우에서 더 낮다.
본 발명의 일 실시형태는, 절연층이 상기 물질의 증착 이전에 증착되도록 제공되고, 에칭 마스크로서 상기 물질을 이용하여 상기 물질의 증착 이후에 에칭되도록 제공된다. 이 경우, 이는 물질로 충전된 영역들의 깊이를 증가시키며, 층 평면 위에 배치되고 배타적으로 저장 매체로 구성된 콤팩트 층과 저부 전극간에 높은 전류 밀도를 갖는 채널들을 연장한다. 그 결과, 전체 저장 매체의 더 많은 비율이 상기 물질로 만들어진 마이크로- 또는 나노-구조체가 없는 것보다 더 높은 전류 밀도에 노출된다.
절연층이 에칭된 영역들은 저장 매체의 증착 시에 저장 매체로 충전된다. 이에 따라, 저부 전극과 저장 매체간의 전기적 접촉이 생성된다.
상기 물질 및 상기 저장 매체의 증착은 층, 즉 리소그래피적으로 치수화될 수 있는 피처 크기보다더 작은, 예를 들면 전극들 또는 저장 층을 패터닝하는데 사용되는 리소그래피 피처 크기보다 더 작은 개구부들을 갖는 관통 층을 포함하는 층 평면을 생성하게 된다. 일반적으로, 절연 구조체들은 훨씬 더 미세하게 입자화(grain)된다; 리소그래피적으로 통상적으로 사용되는 피처 크기에 대한 크기 관계는 1/100만큼 작을 수 있거나 심지어는 1/10000만큼 작을 수 있으며, 리소그래피적으로 달성될 수 없는 나노- 또는 마이크로-패터닝을 가능하게 한다. 사용되어야 할 요구되는 온도 또는 전류 세기는 상기 물질로 만들어진 영역들을 갖는 저장 층 기본 면적의 포함도에 따라 순응(adapt)될 수 있다.
제 1 상태에서의 결정화의 더 낮은 정도 및 제 2 상태에서의 결정화의 더 높은 정도를 갖는 저장 매체가 증착되도록 제공되는 것이 바람직하다. 저장 매체는, 예를 들어 제 1 상태에서 우세하게 비정질일 수 있으며, 제 2 상태에서 우세하게 결정질, 다결정질 또는 나노결정질일 수 있다.
도 1 내지 도 12를 참조하여 본 발명을 설명한다.
도 1은 본 발명에 따른 반도체 메모리를 도시하는 도면;
도 2 내지 도 8은 도 1의 반도체 메모리를 제조하는 본 발명에 따른 제조 방법의 다양한 방법 단계들을 도시하는 도면;
도 9a 내지 도 9b는 2개의 전극을 포함하고 (그 사이에 배치된) 절연 불순물 입자들을 갖는 층 평면을 포함하는 저장 매체를 포함하는 층 시퀀스를 통해 절단한 확대 단면도;
도 10은 저장 매체의 위상들 및 전류 채널들의 개략적인 예시도;
도 11은 저장 매체의 상이한 도전성의 2개의 상태를 나타내는 도면;
도 12는 층 평면의 레벨에서의 저장 층의 조성(composition)의 예시도; 및
도 13은 층 평면의 레벨에서의 저장 층의 조성에 대한 제 2의 대안적인 실시예를 나타내는 도면이다.
<참조 부호 목록>
1 반도체 메모리
2 메모리 셀
3 기판
4 물질
5 접촉 연결부
6 저장 매체
6a 결정질 영역
6b 매트릭스
10 제 1 전극
11 전극 층
12 절연층의 에치(etch)
13 상호연결부
14 고립된 아일랜드
15 절연층
16 연속한 관통 층
17 고립된 아일랜드간의 사이공간
18 리소그래피적 피처 크기
20 제 2 전극
25 계면
A, B 저장 매체의 상태
G 기본 면적
J 증가된 전류 밀도
J1, J2 프로그래밍 전류
L 층 평면
PCM 위상 변화 매체
S 저장 층
도 1은 메모리 셀들의 나머지를 대표하는 메모리 셀(2)이 제 1 전극(10), 제 2 전극(20) 및 그 사이의 저장 매체(6)를 갖는 본 발명에 따른 반도체 메모리(1)의 개략적인 단면도이다. 전극들(10, 20)은 접촉 연결부(contact connection: 5)들에 의해 대응하는 상호연결부(interconnect)들 또는 기판(3) 및 더 높은 레벨에 위치된 상호연결부(13)에 연결된다. 가로 방향(lateral direction)으로, 메모리 셀은 대응하는 절연물(insulation)들에 의해 인접한 메모리 셀들로부터 차폐(shield)된다.
본 발명에 따르면, 저장 매체(6)내에는 물질(4)로 만들어진 불순물 입자들이 통합되어 있는 층 또는 층 평면이 제공되며, 그 결과로, 상기 층 평면의 레벨에서 저장 매체로 덮여 있는 전극들(10, 20) 사이에 위치된 저장 층의 기본 면적의 비율은 총 기본 면적의 프랙션 또는 여하한의 경우에서 총 기본 면적의 일부분으로 감소된다.
본 발명에 따르면, 저장 층(S)은 저장 매체(6)와 상이한 물질(4)로 만들어진 영역들이 분포되고 상기 저장 매체(6)가 상이한 물질(4)로 만들어진 영역들 사이에 배치된 층 평면(L)을 가지며, 상기 상이한 물질(4)로 만들어진 영역들은 리소그래피적으로 치수화될 수 있는 피처 크기(18) 및 예컨대 전극들(10, 20) 중 하나 또는 저장 층(S)의 피처 크기보다 더 작은 치수를 갖는다. 또한, 상이한 물질(4; 15)로 만들어진 영역들은 패터닝된 절연층(15)의 패터닝된 영역들을 공동으로 포함될 수 있거나 상기 영역들로만 배타적으로 구성될 수 있다.
본 발명에 따르면, 그 결과로서, 상기 층 평면의 레벨에서, 증가된 전류 밀도들은 절연재(insulating material)로 만들어진 서로 인접한 영역들간의 저장 매체내에 강제(constrain)된다.
이들 전류 밀도들은 균질한(homogeneous) 저장 매체만으로 구성된 저장 층의 경우에서보다 더 많은 정도로 저장 매체를 가열한다. 더 낮은 총 전류에서 이미 발생한 위상 전이는 층 평면(L)으로부터 저장 매체의 물질의 나머지를 통해 계속되며, 더 낮은 총 전류에 따라 저장 매체의 상태를 변화시킨다. 그 결과로, 메모리 셀은 더 낮은 에너지를 소비하면서 리프로그래밍된다.
도 2 내지 도 8은 본 발명에 따른 방법의 다양한 방법 단계들에서 이러한 방식으로 생성된 반도체 메모리를 도시한다. 도 2에 따르면, 제 1의 저부 전극(10)은 도 3 내지 도 8에서 명확히 예시되지 않은 반도체 기판(3)에 도포되며, 상기 저부 전극의 기본 면적(G)은 리소그래피적으로 패터닝된다. 상기 전극(10)의 기본 면적(G)은 피처 크기(18)를 갖는다. 상기 전극(10)은, 예를 들어 접촉 연결부(5)에 의해 기판(3)에 전기적으로 연결될 수 있거나, 상기 접촉 연결부(5)에 의해 인접한 구조체들에 전기적으로 연결될 수 있다.
도 3에 예시된 바와 같이, 절연층(15)은 선택적으로 제 1 전극(10)에 도포될 수 있다. 절연층(15)은, 패터닝된 형태로, 증가된 전류 밀도를 갖는 채널들을 연장하고, 이에 따라 증가된 전류 밀도에 저장 매체(6)의 더 많은 비율을 노출시키는 역할을 하는 패터닝될 층이다. 이 경우, 상기 물질(4)은 절연층(15)의 표면상에 성장되며, 이후 절연층(15)의 패터닝을 위한 에칭 마스크로서 사용된다. 이후, 상기 물질(4)은 다시 제거될 수 있다. 이러한 단계들은 후속 도면들에 예시되어 있다.
도 4에 따르면, 물질(4)이 전극(10) 대신에 절연층(15)에 도포된다. 상기 물질은, 서로 공간적으로 이격된, 즉 고립된, 상기 물질(4)로 만들어진 고립된 아일랜드들(14)이 생기도록, 또한 점진적인 성장(progressive growth) 동안에만 초기에 갭들이 제공된 크로스링크된 층을 형성하기 위해 함께 성장하도록 도포되어야 한다.
도 5에 따르면, 화살표(12)로 나타낸 바와 같이 비등방성 에칭(anisotropic etch)이 수행되며, 그 결과로 절연층(15)은 상기 물질(4)로 만들어진 입자들(14)간의 사이공간들내에서 에칭된다. 절연층(15)이 절연재, 예컨대 실리콘 이산화물을 포함하는 경우, 제 1 전극(10)상의 절연 영역들의 높이는 그 패터닝의 결과로 상승된다. 그 결과로, 반도체 메모리의 작동 시, 증가된 전류 밀도를 갖는 더 긴 전류 채널들이 생성된다.
도 6에 따르면, 도 5에서의 절연층(15)용 에칭 마스크로서 사용된 물질(4)은 다시 제거될 수 있다. 이는, 상기 물질(4)이 도전성이거나, 반복되는 리프로그래밍 시에 생기는 열의 공급을 견딜 만큼 충분히 열적으로 안정하지 않은 경우에 특히 유익하다. 하지만, 다음의 도면들에 예시된 바와 같이, 패터닝된 층(15)상에 동일하게 남아있을 수 있다.
도 7에 따르면, 바람직하게는 위상 변화 매체인 저장 매체(6)는, 성장 기간에 따라, 여전히 고립된 채로 있거나 이미 부분적으로 함께 성장한 절연재(4)로 만들어진 영역들상에 증착된다. 이러한 방식으로 생성된 저장 층은 도 8에 도시된 바 와 같이 후속하여 패터닝될 수 있으며, 그 결과 저장 층의 기본 면적은 제 1 전극(10)의 기본 면적에 본질적으로 순응된다. 도 8은 도 3 및 도 4에 대응하는 방법 단계에서 절연층(15)에 도포되는 대신에 상기 물질(4)이 전극(10)에 또는 그와 연관된 전극 층(11)에 직접 도포된 본 발명에 따른 방법의 대안적인 실시예를 동시에 나타낸다.
도 8을 참조하면, 도 1에 예시된 바와 같은 본 발명에 따라 형성된 메모리 셀(2)을 포함하는 반도체 메모리(1)를 얻기 위해서는, 제 2의 최상부 전극(20)이 도포되고 패터닝되며 접촉 연결부(5)를 통해 상호연결부(13)에 연결되기만 하면 된다.
도 4 내지 도 8에서, 층 또는 층 평면(L)의 레벨은 절연재(4)로 만들어진 영역들의 수직 위치들로 규정(prescribe)된다.
도 9a는 물질(4)로 만들어진 영역들이 저장 매체(6)의 콤팩트 물질들 대신에 층 평면(L)의 영역에서 저장 층내에 존재하는, 저장 전극(10), 저장 매체(6) 및 제 2 전극(20)을 포함하는 층 시퀀스를 통해 절단한 단면도를 도시한다. 도 9a에서 수평방향으로 지향된 이중 화살표로 표시된 층 평면의 레벨에서, 전극들간에 배치된 저장 층은 그 기본 면적의 통계적 프랙션을 넘어야만 도전성이다.
도 9b는 도 9a에 대응하는 전극들(10 및 20)간의 층 시퀀스를 통해 절단한 단면도를 나타내며, 층 평면(L)은 각각의 경우에서 콤팩트 저장 매체로 만들어진 2개의 부분 층들 사이의 거의 중심에 배치된다.
도 10은 도 9a 및 도 9b에 대응하는 저장 매체(6)를 포함하는 저장 층 및 전 극들(10, 20)을 포함하는 층 시퀀스를 통해 절단한 단면도를 나타내며, 전기장 라인들의 프로파일은 상기 물질(4)로 만들어진 영역들간의 2개의 사이공간에 기초하여 예시된다. 절연재(4)로 만들어진 인접한 영역들간의 전기장 라인들의 압축(compression)에 기초하여, 전류 밀도(J)는 여하한의 갭 없이 형성된 중실의(solid) 저장 매체(6)에서의 전류 밀도에 비해 증가된다. 도 10은 저장 매체(6)의 2개의 상이한 위상들 또는 상태들, 즉 저장 매체가 위상(A 또는 B)이 되게 하기 위해서 상이한 프로그래밍 전류들(J1 및 J2)이 필요한 위상들(A 및 B)을 개략적으로 도시한다. 예시의 방식으로, 상태(A)는 300°이상의 온도에서 달성되는 결정질 상태일 수 있으며, 따라서 프로그래밍을 위해 전류(J1)를 필요로 한다. 더 낮은 도전성을 갖는 비정질 상태(B)를 얻기 위해서는, 예를 들어 전류(J1)보다 더 크며, 저장 매체(6)가 부분적으로 용융되고 높은 열 전도성을 갖는 금속성 전극들(10, 20)로 인해 매우 단시간내에 다시 실온으로 냉각, 즉 퀀치(quench)되는 효과를 갖는 전류(J2)를 채택할 필요가 있다. 그 결과, 저장 매체(6)의 원자 구조는 결정질 또는 다결정질 상태(A)에 비해 비교적 더 낮은 도전성의 비정질의 무질서계(disordered) 상태로 유지된다.
도 11은 저장 매체(6)가 온도에 따라 취할 수 있는 2개의 상태(A 및 B)를 도시한다. 저장 매체(6)가 상대적으로 낮은 온도를 취하는 제 1 상태(A)에서, 저장 매체(6)의 상대적으로 작은 비율이 결정질 영역들(6a)의 형태로 존재한다. 저장 매체(6)의 나머지 부분은 비정질 매트릭스(6b)의 형태로 존재할 수 있다. 저장 매 체(6)가 상대적으로 높은 온도를 취하는 제 2 상태(B)에서는, 제 1 상태(A)에서보다 저장 매체(6)의 더 많은 비율이 결정질 영역들(6a)의 형태로 존재한다. 예시의 방식으로, 저장 매체는 제 1 상태(A)에서 우세하게 비정질일 수 있으며, 제 2 상태(B)에서 우세하게 결정질, 다결정질 또는 나노결정질일 수 있다. 제 1 상태 및 제 2 상태(A 및 B)는 저장 매체(6)의 물성(material property)에 관련된다. 하지만, 집적 반도체 메모리의 작동 시, 저장 매체(6)는 정보의 아이템을 저장하기 위해 층 평면(L)의 영역에서만 위상 전이를 겪어야 한다.
도 12에 따르면, 층 평면의 레벨에서의 저장 평면은 저장 매체(6)를 우세하게 포함할 수 있다; 이는 이 경우에서 공간적으로 고립된 아일랜드들(14)의 형태로 물질(4)내에 통합된 개구부들내의 연속한 관통 층(16)을 형성한다. 저장 매체(6)를 갖는 저장 층의 기본 면적의 비교적 큰 포함도로 인해, 프로그래밍 전류의 작은 감소만이 달성된다.
도 13은 물질(4)이 크로스링크된 연속한 층(16)을 형성할 때까지 성장되었으나 다공들 또는 갭들이 제공된 일 실시예를 예시한다. 평면도로 나타낸 예시된 수평 단면도에서, 저장 매체(6)의 물질은, 3차원 구조체에서, 제 2 전극(20)에 더 가깝게 배치된 저장 매체(6)의 벌크 물질(bulk material)과 제 1 전극(10) 사이에 이어진 채널들을 형성하는 다수의 고립된 아일랜드(14)의 형태로 배치된다.
절연재(4)는 결정질 나노입자들의 형태로 증착될 수 있으며, 에칭 마스크로서 사용될 수 있다. 적절한 증착 방법으로는, 예를 들어 CVD, PVD, 스퍼터링, 스핀-온(spin-on) 방법, 레이저 애블레이션(laser ablation) 또는 기상 증착이 있다. 원자 층 증착도 고려될 수 있다. 그 후, 절연층(15)이 추가적으로 사전에 패터닝되지 않았다면, 저장 매체는 물질(4)로 만들어진 성장된 영역들상으로 증착되며, 상기 저장 매체는 위상 변화 물질, 특히 칼코게나이드 또는 프니코게나이드인 것이 바람직하다. 적절한 위상 변화 매체는, 예를 들어 게르마늄, 안티몬 및 텔루르로 만들어진 화합물 또는 추가적으로 은을 포함한 화합물이다. 또한, 물질(4)은 예를 들어 실리콘 또는 여타의 반도전성 물질들로 만들어진 약(weakly) 도전성 물질들을 포함할 수 있다. 도전성이 저장 매체(6)의 물질에서보다 물질(4)에서 더 낮다는 것이 결정적(crucial)이다. 스트란스키-크라스타노프 성장 또는 폴머-베버에 의해 성장된다는 사실로 인해, 성장된 입자들의 사전설정된 점 밀도(point density)를 갖는 패턴이 생긴다. 다수의 마이크로- 및 나노-입자들로 형성되고 다수의 개별 세그먼트(segment)로 구성된 연속한 면적은 상대적으로 긴 시간 동안에 지속되는 성장의 경우에 생긴다. 이와 대조적으로, 상대적으로 짧은 성장 시간의 경우, 성장된 다수의 개별 세그먼트들은 서로 이격된 채로 유지된다. 초기에 형성된 단층의 후속 에칭-백을 이용한 스트란스키-크라스타노프 성장에 대한 대안례 및 폴머-베버 성장에 대한 대안례로서, 층 평면(L)의 레벨에서의 저장 층의 기본 면적 위의 도전성 면적 영역들을 감소시키기 위해서, 예를 들어 금속 또는 금속 산화물로 만들어진 자기-조립 클러스터(self-assembled cluster)를 이용할 수도 있다. 또한, 충분히 열적으로 안정하고 바람직하게는 절연성인 여하한의 물질을 이용할 수 있다. 열적으로 안정하지 않은 물질이라도 이러한 물질이 이후에 다시 제거된다면 절연층의 패터닝을 위한 에칭 마스크로서 사용될 수 있다.
또한, 기본 면적의 자기-조립 부분 포함을 달성하기 위해서, 블록 코폴리머(block copolymer)의 마이크로위상 간격(microphase separation)을 이용할 수 있다. 이러한 공간을 상보적으로 채우는 저장 매체(6) 및 상기 물질(4)로 형성된 구조체들의 가로 치수는 통상적으로 나노미터 범위내에 있다.

Claims (22)

  1. 집적 반도체 메모리(1)에 있어서,
    더 낮은 도전성(electrical conductivity)의 제 1 상태(A) 및 더 높은 도전성의 제 2 상태(B)를 취할(assume) 수 있고 상기 제 1 상태와 상기 제 2 상태간의 위상 전이를 겪는 저장 매체(6)를 포함하여 이루어지는 저장 층(S)을 갖는 메모리 셀(2)을 포함하여 이루어지고,
    - 상기 저장 매체를 통해 흐르는 전류(J)에 의해, 상기 저장 매체(6)의 각각의 상태(A, B)를 설정할 수 있고,
    - 상기 저장 층(S)은, 상기 저장 매체(6)와 상이한 물질(4)로 만들어진 영역들이 분포되고 상기 저장 매체(6)가 상기 상이한 물질(4)로 만들어진 상기 영역들 사이에 배치되는 층 평면(layer plane: L)을 가지며,
    - 상기 상이한 물질(4)로 만들어진 상기 영역들은 리소그래피적으로(lithographically) 치수화(dimension)될 수 있는 피처 크기(18)보다 더 작은 치수를 갖고,
    - 상기 상이한 물질(4)은 절연층(15)의 패터닝된 영역들에 인접해 있는 것을 특징으로 하는 집적 반도체 메모리.
  2. 제 1 항에 있어서,
    상기 층 평면(L)은 양측에서 상기 저장 매체(6)에 의해 둘러싸여 있는 것을 특징으로 하는 집적 반도체 메모리.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 상이한 물질(4)은 캐리어 층(carrier layer: 15; 10; 11)과의 계면(25)상에 직접 배치되는 것을 특징으로 하는 집적 반도체 메모리.
  4. 제 3 항에 있어서,
    상기 캐리어 층은 전극 층(11)인 것을 특징으로 하는 집적 반도체 메모리.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 저장 매체(6)는 제 1 전극(10) 및 제 2 전극(20)에 도전적으로 연결되는 것을 특징으로 하는 집적 반도체 메모리.
  6. 제 4 항 또는 제 5 항에 있어서,
    0.01 내지 90% 사이의 상기 캐리어 층과의 상기 계면(25)의 면적 비율(area proportion)은 상기 저장 매체(6)에 의해 덮이는 것을 특징으로 하는 집적 반도체 메모리.
  7. 제 5 항 또는 제 6 항에 있어서,
    0.01 내지 5% 사이의 상기 캐리어 층과의 상기 계면(25)의 면적 비율은 상기 저장 매체(6)에 의해 덮이는 것을 특징으로 하는 집적 반도체 메모리.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 상이한 물질(4)로 만들어진 영역들은 0.5 내지 100nm 사이의 평균 크기를 갖는 고립된 아일랜드(isolated island: 14)들인 것을 특징으로 하는 집적 반도체 메모리.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 물질(4)은 나노결정질 입자(nanocrystalline particle)들 또는 비정질 절연체(amorphous insulator)를 포함하여 이루어지는 것을 특징으로 하는 집적 반도체 메모리.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 저장 매체(6)는 상기 제 1 상태(A)에서 더 낮은 결정화도(degree of crytallization)를 갖고 상기 제 2 상태(B)에서 더 높은 결정화도를 갖는 것을 특징으로 하는 집적 반도체 메모리.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 저장 매체(6)는 칼코게나이드(chalcogenide) 또는 프니코게나이드(pnicogenide)를 함유하는 것을 특징으로 하는 집적 반도체 메모리.
  12. 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 저장 매체(6) 및 상기 물질(4)은 상기 제 1 전극(10)과 상기 제 2 전극(20) 사이에 배치되고, 상기 저장 매체(6)를 통해 흐르는 전류(J)는 상기 전극들(10, 20)에 의해 공급될 수 있는 것을 특징으로 하는 집적 반도체 메모리.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 반도체 메모리(1)는 비휘발성 위상 변화 메모리(nonvolatile phase change memory)인 것을 특징으로 하는 집적 반도체 메모리.
  14. 집적 반도체 메모리를 제조하는 방법에 있어서,
    - 제 1 전극(10)을 형성하는 단계,
    - 리소그래피적으로 생성될 수 있는 피처 크기(18)보다 더 작은 치수를 갖는 물질(4)로 만들어진 다수의 영역들을 형성하는 방식으로 상기 물질(4)을 증착하는 단계로, 갭을 갖지 않는 연속적인 층(uninterrupt layer)을 형성하기 위해 상기 물질(4)이 함께 성장하기 이전에 종료되는 상기 물질(4)을 증착하는 단계,
    - 더 낮은 도전성의 제 1 상태(A) 및 더 높은 도전성의 제 2 상태(B)를 취할 수 있고 상기 제 1 상태와 상기 제 2 상태간의 위상 전이를 겪는 저장 매체(6)를 증착하는 단계, 및
    - 상기 저장 매체(6)상에 또는 상기 저장 매체(6)에 제 2 전극(20)을 형성하 는 단계를 갖는 것을 특징으로 하는 집적 반도체 메모리를 제조하는 방법.
  15. 집적 반도체 메모리를 제조하는 방법에 있어서,
    - 제 1 전극(10)을 형성하는 단계,
    - 더 낮은 도전성의 제 1 상태(A) 및 더 높은 도전성의 제 2 상태(B)를 취할 수 있고 상기 제 1 상태와 상기 제 2 상태간의 위상 전이를 겪는 저장 매체(6)를 증착하는 단계, 및
    - 리소그래피적으로 생성될 수 있는 피처 크기(18)보다 더 작은 치수를 갖는 물질(4)로 만들어진 다수의 영역들을 형성하는 방식으로 상기 물질(4)을 증착하는 단계로, 갭을 갖지 않는 연속적인 층을 형성하기 위해 상기 물질(4)이 함께 성장하기 이전에 종료되는 상기 물질(4)을 증착하는 단계,
    - 상기 저장 매체(6)상에 또는 상기 저장 매체(6)에 제 2 전극(20)을 형성하는 단계를 갖는 것을 특징으로 하는 집적 반도체 메모리를 제조하는 방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 저장 매체(6)는 상기 물질(4)을 증착하는 단계 이전에 그리고 상기 물질(4)을 증착하는 단계 이후에 증착되는 것을 특징으로 하는 집적 반도체 메모리를 제조하는 방법.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 물질(4)을 증착하는 단계는, 상기 물질(4)로 만들어진 공간적으로 고립된 아일랜드(14)들이 관통 층을 형성하기 위해 함께 성장하기 이전에 종료되는 것을 특징으로 하는 집적 반도체 메모리를 제조하는 방법.
  18. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 물질(4)을 증착하는 단계는, 상기 물질(4)로 만들어진 공간적으로 고립된 아일랜드(14)들이 관통 층(16)을 형성하기 위해 함께 성장할 때가지 계속되는 것을 특징으로 하는 집적 반도체 메모리를 제조하는 방법.
  19. 제 14 항 내지 제 18 항 중 어느 한 항에 있어서,
    절연층(15)이 상기 물질(4)을 증착하는 단계 이전에 증착되고, 상기 절연층(15)은 상기 물질(4)을 증착하는 단계 이후에 에칭 마스크로서 상기 물질(4)을 이용하여 에칭되는 것을 특징으로 하는 집적 반도체 메모리를 제조하는 방법.
  20. 제 19 항에 있어서,
    상기 절연층(15)이 에칭되는 영역은 상기 저장 매체(6)를 증착하는 단계 동안에 상기 저장 매체(6)로 채워지는 것을 특징으로 하는 집적 반도체 메모리를 제조하는 방법.
  21. 제 14 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 물질(4)을 증착하는 단계 및 상기 저장 매체(6)를 증착하는 단계는 리소그래피적으로 치수화될 수 있는 피처 크기보다 더 작은 개구부를 갖는 관통 층(16)을 포함하여 이루어지는 층 평면(L)을 생성하게 되는 것을 특징으로 하는 집적 반도체 메모리를 제조하는 방법.
  22. 제 14 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 제 1 상태(A)에서 더 낮은 결정화도를 갖고 상기 제 2 상태(B)에서 더 높은 결정화도를 갖는 저장 매체(6)가 증착되는 것을 특징으로 하는 집적 반도체 메모리를 제조하는 방법.
KR1020067010501A 2003-11-28 2004-11-25 집적 반도체 메모리 및 집적 반도체 메모리를 제조하는방법 KR100800043B1 (ko)

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