JPWO2005069383A1 - 電界効果トランジスタ及びそれを用いた表示装置 - Google Patents
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Abstract
Description
前記半導体層の上方に前記第一電極が配置され、
前記半導体層の下方に前記第二電極が配置され、
前記半導体層の側方に前記第三電極が配置され、
前記半導体層は前記第一電極、第二電極及び第三電極から選ばれるいずれか2つの電極と電気的に接合され、
前記第一電極は前記半導体層の上方を前記半導体層の外周部より外側にはみ出して覆っていることを特徴とする。
[図2]図2Aは本発明の実施例2,3のボトムゲート型電界効果トランジスタの概略断面図。図2Bは同、実施例2のボトムゲート型電界効果トランジスタの要部断面図。図2Cは同、実施例3のボトムゲート型電界効果トランジスタの要部断面図。
[図3]図3は本発明の実施例4のボトムゲート型電界効果トランジスタの概略断面図。
[図4]図4Aは本発明の実施例5のボトムゲート型電界効果トランジスタの概略断面図。図4Bは同、要部断面図。
[図5]図5Aは本発明の実施例6,7のトップゲート型電界効果トランジスタの概略断面図、図5Bは同、実施例6の要部断面図、図5Cは同、実施例7の要部断面図。
[図6]図6Aは本発明の実施例8のサイドゲート型電界効果トランジスタの概略断面図。図6Bは同、要部断面図。
[図7]図7Aは本発明の実施例9,10のサイドゲート型電界効果トランジスタの概略断面図。図7Bは同、要部断面図。
[図8]図8Aは本発明の実施例11のサイドゲート型電界効果トランジスタの概略断面図。図8Bは同、要部断面図。
[図9]図9は本発明の実施例12のボトムゲート型電界効果トランジスタを用いた液晶素子の断面図。
[図10]図10は本発明の実施例3による半導体層の開口率と寿命時間の相関図。
[図11]図11は本発明の実施例7による半導体層の開口率と寿命時間の相関図。
[図12]図12は本発明の実施例10による半導体層の開口率と寿命時間の相関図。
[図13]図13は比較例1のボトムゲート型電界効果トランジスタの概略断面図。
[図14]図14は比較例2のボトムゲート型電界効果トランジスタの概略断面図。
[図15]図15は比較例3のボトムゲート型電界効果トランジスタの概略断面図。
[図16]図16は本発明の実施例14のアクティブマトリックス有機EL表示装置の断面図。
図1Aを用いて、作製した電界効果トランジスタNo.1について説明する。図1Aは、基板11上にゲート電極12、その上にゲート絶縁体層13、その上にソース電極14及び半導体層15があり、半導体層15の上にドレイン電極16と絶縁体層17が半導体層15の上面をすべて覆うように形成されたボトムゲート型電界効果トランジスタ構造である。ゲート絶縁体層13の上に形成されたソース電極14と半導体層15の平面図は図1Eのように、半導体層15のチャネル領域の側方をソース電極14がすべて囲っている構造になっている。
比較のため、実施例1と同様に図13のようにして、ドレイン電極26の外周が半導体層25の外周と略同一の電界効果トランジスタNo.2を作製した。絶縁体層27の厚み(d)は50nm、第一の電極(ドレイン電極)26が半導体層25の外周部から突出している長さ(L)は0.05μmであり、前記Lとdの関係は、L/d=1であった。後にまとめて示す表1に示すように、このトランジスタNo.2の作製直後のキャリア移動度は0.04cm2/Vs、電流のオン・オフ比は4×105が得られた。つぎに加湿試験機に放置後のオン・オフ比は測定できないほど小さかった。これは、図13のようなトランジスタ構造では、図1Aのような構造に比べ、酸素などの半導体層への到達距離が短いことに起因するものと考えられる。つまり、酸素や水が容易に半導体層へ浸入したために、半導体層がドーピング及び化学的に劣化され、トランジスタ特性が劣化したものと考えられる。
図2A及び図2Bを用いて、作製した電界効果トランジスタNo.3について説明する。図2Aは、基板31上にゲート電極32、その上にゲート絶縁体層33、その上にソース・ドレイン電極34・36及び半導体層35があり、半導体層35の上にドレイン電極36と絶縁体層37が半導体層35の上面をすべて覆うように形成されたボトムゲート型電界効果トランジスタ構造である。ただし、ドレイン電極36は絶縁体層37を介して半導体層35の上面をすべて覆っている。また、ゲート絶縁体層33の上に形成されたソース・ドレイン電極34・36と半導体層35の断面図は図2Bのように、半導体層35の中央部にドレイン電極36が形成され、半導体層35のチャネル領域の側方をソース電極34がすべて囲っている構造になっている。
図2A及び図2Cを用いて、作製した電界効果トランジスタNo.21から26について説明する。実施例2と同様の方法により、図2Aのようなドレイン電極36が絶縁体層37を介して半導体層35及びソース電極34の上面を覆っているボトムゲート型トランジスタを作製した。絶縁体層37の厚み(d)は50nm、第一の電極(ドレイン電極)36が半導体層35の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。ただし、ゲート絶縁体層33の上に形成されたソース・ドレイン電極34・36と半導体層35の平面図は図2Cのように、半導体層35の中央部にドレイン電極36が形成され、半導体層35のチャネル領域の側方をソース電極34が大部分を囲っている構造になっている。このソース電極34に囲われていない半導体層のチャネル領域の開口率によるオン・オフ比の違いを表2に示す。作製したトランジスタNo.21から26は、開口率を0から50%まで変化させている。ここで、開口率とは、チャネル領域の側面の面積に対する側面開口部の面積の割合である。つまり、開口率が0%とは、チャネル領域の側方がすべてソース電極により囲われていることを示している。
図3を用いて、作製した電界効果トランジスタNo.4について説明する。図3は、基板41上にゲート電極42、その上にゲート絶縁体層43、その上にソース・ドレイン電極44・46及び半導体層45があり、半導体層45の上にドレイン電極46と絶縁体層47が半導体層45の上面をすべて覆うように形成されたボトムゲート型電界効果トランジスタ構造である。ただし、ドレイン電極46は絶縁体層47を介して半導体層45の上面をすべて覆っている。さらに、ゲート電極42はゲート絶縁体層43を介して半導体層45の下面をすべて覆っている。また、ゲート絶縁体層43の上に形成されたソース・ドレイン電極44・46と半導体層45の平面は、半導体層45の中央部にドレイン電極46が形成され、半導体層45のチャネル領域の側方をソース電極44がすべて囲っている構造になっている。絶縁体層47の厚み(d)は50nm、第一の電極(ドレイン電極)46が半導体層45の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
図4A及び図4Bを用いて、作製した電界効果トランジスタNo.5について説明する。図4Aは、基板51上にゲート電極52、その上にゲート絶縁体層53、その上にソース・ドレイン電極54・56及び半導体層55があり、半導体層55の上にドレイン電極56と絶縁体層57が半導体層55の上面をすべて覆うように形成されたボトムゲート型電界効果トランジスタ構造である。ただし、ドレイン電極56は絶縁体層57を介して半導体層55の上面をすべて覆っている。また、ゲート絶縁体層53の上に形成されたソース・ドレイン電極54・56と半導体層55の平面は、図4Bのように半導体層55の中央部にドレイン電極56が形成され、半導体層55のチャネル領域の側方をソース電極54がすべて囲っている構造になっている。絶縁体層57の厚み(d)は50nm、第一の電極(ドレイン電極)56が半導体層55の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
図5A及び図5Cを用いて、作製した電界効果トランジスタNo.6について説明する。図5Aは、基板61上にドレイン電極66及び絶縁体層67、その上にソース電極64と半導体層65を形成し、さらにその上にゲート絶縁体層63、ゲート電極62の順に形成したトップゲート型電界効果トランジスタ構造である。ただし、ゲート電極62が半導体層65の上面をすべて覆うように形成されている。さらに、図5Cのようにドレイン電極66は半導体層65の中央部に形成されており、半導体層65のチャネル領域の側方はソース電極64によりすべて囲まれた構造になっている。絶縁体層63の厚み(d)は500nm、第一の電極(ゲート電極)62が半導体層65の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=100であった。
比較のため、実施例7と同一条件で、図14に示すようにゲート電極62の大きさがソース電極64の外側と同一の寸法である電界効果トランジスタNo.7を同様な構成及び方法にて作製した。表1に示すように、このトランジスタNo.7の作製直後のキャリア移動度は0.09cm2/Vs、電流のオン・オフ比は6×105が得られた。つぎに加湿試験機に放置後のオン・オフ比は測定できないほど小さかった。これは、図14のようなトランジスタ構造では、図5Aのような構造に比べ、酸素などの半導体層への到達距離が短いことに起因するものと考えられる。つまり、酸素や水が容易に半導体層へ浸入したために、半導体層がドーピング及び化学的に劣化され、トランジスタ特性が劣化したものと考えられる。
図5A及び図5Cを用いて、作製した電界効果トランジスタNo.31から36について説明する。実施例6と同様の方法により、図5Aのようなゲート電極62が半導体層65の上面をすべて覆っているトップゲート型トランジスタを作製した。絶縁体層63の厚み(d)は500nm、第一の電極(ゲート電極)62が半導体層65の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=100であった。絶縁体層67の上に形成されたソース・ドレイン電極64・66と半導体層65の平面図は図5Cのように、半導体層65の中央部にドレイン電極66が形成され、半導体層65のチャネル領域の側方をソース電極64が大部分を囲っている構造になっている。このソース電極64に囲われていない半導体層のチャネル領域部分の開口率によるオン・オフ比の違いを表3に示す。作製したトランジスタNo.31から36は、開口率を0から50%まで変化させている。ここで、開口率とは、半導体層のチャネル領域の側面の面積に対する側面開口部の面積の割合である。つまり、開口率が0%とは、半導体層のチャネル領域の側方がすべてソース電極により囲われていることを示している。
図6A及び図6Bを用いて、作製した電界効果トランジスタNo.8について説明する。図6Aは、基板71上にソース電極74及び絶縁体層77、その上にゲート電極72・ゲート絶縁体層73及び半導体層75、その上にドレイン電極76が半導体層75の上面をすべて覆うように形成されたサイドゲート型電界効果トランジスタ構造である。ドレイン電極76は絶縁体層77を介してゲート電極72の内周部をすべて覆っている。また、絶縁体層77及びソース電極74の上に形成されたゲート電極72・ゲート絶縁体層73及び半導体層75の平面図は、図6Bのように半導体層75のチャネル領域の側方を、ゲート絶縁体層73を介してゲート電極72がすべて囲っている構造になっている。絶縁体層77の厚み(d)は50nm、第一の電極(ドレイン電極)76が半導体層75の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
比較のため、実施例8と同一条件で、図15に示す構造において、絶縁体層87の厚み(d)を100nm、第一の電極(ドレイン電極)86が半導体層85の外周部から突出している長さ(L)を0.1μmとし、前記Lとdの関係を、L/d=1とした。
図7Aを用いて、作製した電界効果トランジスタNo.10について説明する。図7Aは、基板91上にソース電極94、その上にゲート電極92・ゲート絶縁体層93及び半導体層95、その上にドレイン電極96を形成し、ソース・ドレイン電極94・96が半導体層95の上面と下面をすべて覆うように形成されたサイドゲート型電界効果トランジスタ構造である。ただし、ドレイン電極96及びソース電極94は、直接又は絶縁体層97を介して、半導体層95の上面及び下面をすべて覆っている。また、絶縁体層97及びソース電極94の上に形成されたゲート電極92・ゲート絶縁体層93及び半導体層95の平面図は、図7Bのように半導体層95のチャネル領域の側方の大部分を、ゲート絶縁体層93を介してゲート電極92が囲っている構造になっている。絶縁体層97の厚み(d)は50nm、第一の電極(ドレイン電極)96が半導体層95の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
図7A及びBを用いて、作製した電界効果トランジスタNo.41から46について説明する。図7Aは、実施例9で説明したのと同様のサイドゲート型トランジスタ構造である。ただし、電気的絶縁体層97及びソース電極94の上に形成されたゲート電極92・ゲート絶縁体層93及び半導体層95の平面図は、図7Bのように半導体層95のチャネル領域の側方を、ゲート絶縁体層93を介してゲート電極92が大部分を囲っている構造になっている。このゲート電極92に囲われていない半導体層部分の開口率によるオン・オフ比の違いを表3に示す。作製したトランジスタNo.41から46は、開口率を0から50%まで変化させている。ここで、開口率は、半導体層のチャネル領域の側面積に対する側面開口部の面積の割合である。つまり、開口率が0%とは、半導体層のチャネル領域の側方がすべてゲート絶縁体層を介してゲート電極により囲われていることを示している。絶縁体層97の厚み(d)は50nm、第一の電極(ドレイン電極)96が半導体層95の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
図8A及びBを用いて、作製した電界効果トランジスタNo.11について説明する。図8Aは、基板101上にソース電極104及び絶縁体層107、その上にゲート電極102・ゲート絶縁体層103及び半導体層105、その上にドレイン電極106を形成し、ソース・ドレイン電極104・106が半導体層105の上面と下面をすべて覆うように形成されたサイドゲート型電界効果トランジスタ構造である。絶縁体層107及びソース電極104の上に形成されたゲート電極102・ゲート絶縁体層103及び半導体層105の平面図は、図8Bのように半導体層105のチャネル領域の側方を、ゲート絶縁体層103を介してゲート電極102がすべて囲っている構造になっている。絶縁体層107の厚み(d)は50nm、第一の電極(ドレイン電極)106が半導体層105の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
図9は本実施例のアクティブマトリックス液晶表示装置である。まず、ガラス基板111a上にスパッタ及びフォトリソグラフィによりITOゲート電極112及び画素電極118を形成した。つぎに実施例1に示した方法により電界効果トランジスタを形成した。ただし、ソース・ドレイン電極114・116材料として金を用いた。つぎに、液晶素子の対向基板111bとなるITOの透明電極119付ガラス基板111b上に配向膜120を塗布し、トランジスタの構成された基板111aとをそれぞれラビング処理した。最後に、この1組の基板111aと111bとをビーズを介して接着し、真空注入装置によって液晶を注入し封じることにより液晶表示装置を作製した。
実施例1において、絶縁体層17の厚み(d)は50nmとしたまま、第一の電極(ドレイン電極)16が半導体層15の外周部から突出している長さ(L)を変化させ、表5に示すL/d値について作製直後のキャリア移動度及び、電流のオン・オフ比を測定した。つぎに加湿試験機に7日間放置した後、オン・オフ比を測定した。
図16は、本実施例のアクティブマトリックス有機EL表示装置である。まず、プラスチック基板161上にソース電極164、ドレイン電極166、ゲート電極162、および画素電極170として金、ゲート絶縁体層163としてPVP、絶縁体層167の材料として感光性ポリイミド、半導体層165の材料としてペンタセンを用いてトップゲート型トランジスタを作製した。その後有機EL層168としてトリフェニルジアミン誘導体/アルミニウムキノリノール錯体を200nm蒸着形成し、次いで表層電極169としてインジウム−スズ酸化物を50nm蒸着形成することにより有機EL表示装置を作製した。
前記半導体層の上方に前記第一電極が配置され、
前記半導体層の下方に前記第二電極が配置され、
前記半導体層の側方に前記第三電極が配置され、
前記半導体層は前記第一電極、第二電極及び第三電極から選ばれるいずれか2つの電極と電気的に接合され、
前記第一電極は前記半導体層の上方を前記半導体層の外周部より外側にはみ出して覆っていることを特徴とする。
さらに、前記第一電極及び前記第二電極はソース又はドレイン電極であり、かつ前記半導体層に電気的に接合しており、前記第三電極がゲート電極であることを特徴とするサイドゲート型電界効果トランジスタとしてもよい。
図1Aを用いて、作製した電界効果トランジスタNo.1について説明する。図1Aは、基板11上にゲート電極12、その上にゲート絶縁体層13、その上にソース電極14及び半導体層15があり、半導体層15の上にドレイン電極16と絶縁体層17が半導体層15の上面をすべて覆うように形成されたボトムゲート型電界効果トランジスタ構造である。ゲート絶縁体層13の上に形成されたソース電極14と半導体層15の平面図は図1Eのように、半導体層15のチャネル領域の側方をソース電極14がすべて囲っている構造になっている。
比較のため、実施例1と同様に図13のようにして、ドレイン電極26の外周が半導体層25の外周と略同一の電界効果トランジスタNo.2を作製した。絶縁体層27の厚み(d)は50nm、第一の電極(ドレイン電極)26が半導体層25の外周部から突出している長さ(L)は0.05μmであり、前記Lとdの関係は、L/d=1であった。後にまとめて示す表1に示すように、このトランジスタNo.2の作製直後のキャリア移動度は0.04cm2/Vs、電流のオン・オフ比は4×105が得られた。つぎに加湿試験機に放置後のオン・オフ比は測定できないほど小さかった。これは、図13のようなトランジスタ構造では、図1Aのような構造に比べ、酸素などの半導体層への到達距離が短いことに起因するものと考えられる。つまり、酸素や水が容易に半導体層へ浸入したために、半導体層がドーピング及び化学的に劣化され、トランジスタ特性が劣化したものと考えられる。
図2A及び図2Bを用いて、作製した電界効果トランジスタNo.3について説明する。図2Aは、基板31上にゲート電極32、その上にゲート絶縁体層33、その上にソース・ドレイン電極34・36及び半導体層35があり、半導体層35の上にドレイン電極36と絶縁体層37が半導体層35の上面をすべて覆うように形成されたボトムゲート型電界効果トランジスタ構造である。ただし、ドレイン電極36は絶縁体層37を介して半導体層35の上面をすべて覆っている。また、ゲート絶縁体層33の上に形成されたソース・ドレイン電極34・36と半導体層35の断面図は図2Bのように、半導体層35の中央部にドレイン電極36が形成され、半導体層35のチャネル領域の側方をソース電極34がすべて囲っている構造になっている。
図2A及び図2Cを用いて、作製した電界効果トランジスタNo.21から26について説明する。実施例2と同様の方法により、図2Aのようなドレイン電極36が絶縁体層37を介して半導体層35及びソース電極34の上面を覆っているボトムゲート型トランジスタを作製した。絶縁体層37の厚み(d)は50nm、第一の電極(ドレイン電極)36が半導体層35の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。ただし、ゲート絶縁体層33の上に形成されたソース・ドレイン電極34・36と半導体層35の平面図は図2Cのように、半導体層35の中央部にドレイン電極36が形成され、半導体層35のチャネル領域の側方をソース電極34が大部分を囲っている構造になっている。このソース電極34に囲われていない半導体層のチャネル領域の開口率によるオン・オフ比の違いを表2に示す。作製したトランジスタNo.21から26は、開口率を0から50%まで変化させている。ここで、開口率とは、チャネル領域の側面の面積に対する側面開口部の面積の割合である。つまり、開口率が0%とは、チャネル領域の側方がすべてソース電極により囲われていることを示している。
図3を用いて、作製した電界効果トランジスタNo.4について説明する。図3は、基板41上にゲート電極42、その上にゲート絶縁体層43、その上にソース・ドレイン電極44・46及び半導体層45があり、半導体層45の上にドレイン電極46と絶縁体層47が半導体層45の上面をすべて覆うように形成されたボトムゲート型電界効果トランジスタ構造である。ただし、ドレイン電極46は絶縁体層47を介して半導体層45の上面をすべて覆っている。さらに、ゲート電極42はゲート絶縁体層43を介して半導体層45の下面をすべて覆っている。また、ゲート絶縁体層43の上に形成されたソース・ドレイン電極44・46と半導体層45の平面は、半導体層45の中央部にドレイン電極46が形成され、半導体層45のチャネル領域の側方をソース電極44がすべて囲っている構造になっている。絶縁体層47の厚み(d)は50nm、第一の電極(ドレイン電極)46が半導体層45の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
図4A及び図4Bを用いて、作製した電界効果トランジスタNo.5について説明する。図4Aは、基板51上にゲート電極52、その上にゲート絶縁体層53、その上にソース・ドレイン電極54・56及び半導体層55があり、半導体層55の上にドレイン電極56と絶縁体層57が半導体層55の上面をすべて覆うように形成されたボトムゲート型電界効果トランジスタ構造である。ただし、ドレイン電極56は絶縁体層57を介して半導体層55の上面をすべて覆っている。また、ゲート絶縁体層53の上に形成されたソース・ドレイン電極54・56と半導体層55の平面は、図4Bのように半導体層55の中央部にドレイン電極56が形成され、半導体層55のチャネル領域の側方をソース電極54がすべて囲っている構造になっている。絶縁体層57の厚み(d)は50nm、第一の電極(ドレイン電極)56が半導体層55の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
図5A及び図5Cを用いて、作製した電界効果トランジスタNo.6について説明する。図5Aは、基板61上にドレイン電極66及び絶縁体層67、その上にソース電極64と半導体層65を形成し、さらにその上にゲート絶縁体層63、ゲート電極62の順に形成したトップゲート型電界効果トランジスタ構造である。ただし、ゲート電極62が半導体層65の上面をすべて覆うように形成されている。さらに、図5Cのようにドレイン電極66は半導体層65の中央部に形成されており、半導体層65のチャネル領域の側方はソース電極64によりすべて囲まれた構造になっている。絶縁体層63の厚み(d)は500nm、第一の電極(ゲート電極)62が半導体層65の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=100であった。
比較のため、実施例7と同一条件で、図14に示すようにゲート電極62の大きさがソース電極64の外側と同一の寸法である電界効果トランジスタNo.7を同様な構成及び方法にて作製した。表1に示すように、このトランジスタNo.7の作製直後のキャリア移動度は0.09cm2/Vs、電流のオン・オフ比は6×105が得られた。つぎに加湿試験機に放置後のオン・オフ比は測定できないほど小さかった。これは、図14のようなトランジスタ構造では、図5Aのような構造に比べ、酸素などの半導体層への到達距離が短いことに起因するものと考えられる。つまり、酸素や水が容易に半導体層へ浸入したために、半導体層がドーピング及び化学的に劣化され、トランジスタ特性が劣化したものと考えられる。
図5A及び図5Cを用いて、作製した電界効果トランジスタNo.31から36について説明する。実施例6と同様の方法により、図5Aのようなゲート電極62が半導体層65の上面をすべて覆っているトップゲート型トランジスタを作製した。絶縁体層63の厚み(d)は500nm、第一の電極(ゲート電極)62が半導体層65の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=100であった。絶縁体層67の上に形成されたソース・ドレイン電極64・66と半導体層65の平面図は図5Cのように、半導体層65の中央部にドレイン電極66が形成され、半導体層65のチャネル領域の側方をソース電極64が大部分を囲っている構造になっている。このソース電極64に囲われていない半導体層のチャネル領域部分の開口率によるオン・オフ比の違いを表3に示す。作製したトランジスタNo.31から36は、開口率を0から50%まで変化させている。ここで、開口率とは、半導体層のチャネル領域の側面の面積に対する側面開口部の面積の割合である。つまり、開口率が0%とは、半導体層のチャネル領域の側方がすべてソース電極により囲われていることを示している。
図6A及び図6Bを用いて、作製した電界効果トランジスタNo.8について説明する。図6Aは、基板71上にソース電極74及び絶縁体層77、その上にゲート電極72・ゲート絶縁体層73及び半導体層75、その上にドレイン電極76が半導体層75の上面をすべて覆うように形成されたサイドゲート型電界効果トランジスタ構造である。ドレイン電極76は絶縁体層77を介してゲート電極72の内周部をすべて覆っている。また、絶縁体層77及びソース電極74の上に形成されたゲート電極72・ゲート絶縁体層73及び半導体層75の平面図は、図6Bのように半導体層75のチャネル領域の側方を、ゲート絶縁体層73を介してゲート電極72がすべて囲っている構造になっている。絶縁体層77の厚み(d)は50nm、第一の電極(ドレイン電極)76が半導体層75の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
比較のため、実施例8と同一条件で、図15に示す構造において、絶縁体層87の厚み(d)を100nm、第一の電極(ドレイン電極)86が半導体層85の外周部から突出している長さ(L)を0.1μmとし、前記Lとdの関係を、L/d=1とした。
図7Aを用いて、作製した電界効果トランジスタNo.10について説明する。図7Aは、基板91上にソース電極94、その上にゲート電極92・ゲート絶縁体層93及び半導体層95、その上にドレイン電極96を形成し、ソース・ドレイン電極94・96が半導体層95の上面と下面をすべて覆うように形成されたサイドゲート型電界効果トランジスタ構造である。ただし、ドレイン電極96及びソース電極94は、直接又は絶縁体層97を介して、半導体層95の上面及び下面をすべて覆っている。また、絶縁体層97及びソース電極94の上に形成されたゲート電極92・ゲート絶縁体層93及び半導体層95の平面図は、図7Bのように半導体層95のチャネル領域の側方の大部分を、ゲート絶縁体層93を介してゲート電極92が囲っている構造になっている。絶縁体層97の厚み(d)は50nm、第一の電極(ドレイン電極)96が半導体層95の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
図7A及びBを用いて、作製した電界効果トランジスタNo.41から46について説明する。図7Aは、実施例9で説明したのと同様のサイドゲート型トランジスタ構造である。ただし、電気的絶縁体層97及びソース電極94の上に形成されたゲート電極92・ゲート絶縁体層93及び半導体層95の平面図は、図7Bのように半導体層95のチャネル領域の側方を、ゲート絶縁体層93を介してゲート電極92が大部分を囲っている構造になっている。このゲート電極92に囲われていない半導体層部分の開口率によるオン・オフ比の違いを表3に示す。作製したトランジスタNo.41から46は、開口率を0から50%まで変化させている。ここで、開口率は、半導体層のチャネル領域の側面積に対する側面開口部の面積の割合である。つまり、開口率が0%とは、半導体層のチャネル領域の側方がすべてゲート絶縁体層を介してゲート電極により囲われていることを示している。絶縁体層97の厚み(d)は50nm、第一の電極(ドレイン電極)96が半導体層95の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
図8A及びBを用いて、作製した電界効果トランジスタNo.11について説明する。図8Aは、基板101上にソース電極104及び絶縁体層107、その上にゲート電極102・ゲート絶縁体層103及び半導体層105、その上にドレイン電極106を形成し、ソース・ドレイン電極104・106が半導体層105の上面と下面をすべて覆うように形成されたサイドゲート型電界効果トランジスタ構造である。絶縁体層107及びソース電極104の上に形成されたゲート電極102・ゲート絶縁体層103及び半導体層105の平面図は、図8Bのように半導体層105のチャネル領域の側方を、ゲート絶縁体層103を介してゲート電極102がすべて囲っている構造になっている。絶縁体層107の厚み(d)は50nm、第一の電極(ドレイン電極)106が半導体層105の外周部から突出している長さ(L)は50μmであり、前記Lとdの関係は、L/d=1000であった。
図9は本実施例のアクティブマトリックス液晶表示装置である。まず、ガラス基板111a上にスパッタ及びフォトリソグラフィによりITOゲート電極112及び画素電極118を形成した。つぎに実施例1に示した方法により電界効果トランジスタを形成した。ただし、ソース・ドレイン電極114・116材料として金を用いた。つぎに、液晶素子の対向基板111bとなるITOの透明電極119付ガラス基板111b上に配向膜120を塗布し、トランジスタの構成された基板111aとをそれぞれラビング処理した。最後に、この1組の基板111aと111bとをビーズを介して接着し、真空注入装置によって液晶を注入し封じることにより液晶表示装置を作製した。
実施例1において、絶縁体層17の厚み(d)は50nmとしたまま、第一の電極(ドレイン電極)16が半導体層15の外周部から突出している長さ(L)を変化させ、表5に示すL/d値について作製直後のキャリア移動度及び、電流のオン・オフ比を測定した。つぎに加湿試験機に7日間放置した後、オン・オフ比を測定した。
図16は、本実施例のアクティブマトリックス有機EL表示装置である。まず、プラスチック基板161上にソース電極164、ドレイン電極166、ゲート電極162、および画素電極170として金、ゲート絶縁体層163としてPVP、絶縁体層167の材料として感光性ポリイミド、半導体層165の材料としてペンタセンを用いてトップゲート型トランジスタを作製した。その後有機EL層168としてトリフェニルジアミン誘導体/アルミニウムキノリノール錯体を200nm蒸着形成し、次いで表層電極169としてインジウム−スズ酸化物を50nm蒸着形成することにより有機EL表示装置を作製した。
Claims (9)
- 有機物を含有する半導体層と、
第一電極、第二電極及び第三電極を含む電界効果トランジスタであって、
前記半導体層の上方に前記第一電極が配置され、
前記半導体層の下方に前記第二電極が配置され、
前記半導体層の側方に前記第三電極が配置され、
前記半導体層は前記第一電極、第二電極及び第三電極から選ばれるいずれか2つの電極と電気的に接合され、
前記第一電極は前記半導体層の上方を前記半導体層の外周部より外側にはみ出して覆っている電界効果トランジスタ。 - 前記第一電極と前記第三電極間に介在する絶縁体層を有し、
前記第一電極が前記半導体層の外周部より外側にはみ出している長さをLとし、
前記絶縁体層の厚さをdとしたとき、
L≧10dである請求項1に記載の電界効果トランジスタ。 - 前記Lとdの関係が、L≧50dである請求項2に記載の電界効果トランジスタ。
- 前記半導体層の側方のうち、前記第三電極により囲われていない部分の開口率が0%以上40%以下である請求項1に記載の電界効果トランジスタ。
- 前記第一電極がドレイン/ソース電極であり、前記半導体層に電気的に接合しており、
前記第二電極がゲート電極であり、
前記第三電極がソース/ドレイン電極であり、前記半導体層に電気的に接合している請求項1に記載の電界効果トランジスタ。 - 前記第一電極がゲート電極であり、
前記第二電極がドレイン/ソース電極であり、前記半導体層に電気的に接合しており、
前記第三電極がソース/ドレイン電極であり、前記半導体層に電気的に接合している請求項1に記載の電界効果トランジスタ。 - 前記第一電極及び前記第二電極はソース又はドレイン電極であり、前記半導体層に電気的に接合しており、
前記第三電極がゲート電極である請求項1に記載の電界効果トランジスタ。 - 画像表示部と、請求項1〜7のいずれかに記載の電界効果トランジスタを画素電極に具備する表示装置。
- 前記画像表示部が、液晶表示装置又は有機エレクトロルミネッセンス表示装置である請求項8に記載の表示装置。
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