KR20130129926A - 전계효과 트랜지스터 및 그 제조 방법 - Google Patents

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정배 김
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버나드 키펠렌
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Abstract

전계효과 트랜지스터는 게이트, 소스 및 드레인; 상기 소스와 상기 드레인 사이의 반도체층; 및 상기 게이트와 상기 반도체층 사이의 게이트 절연체를 포함한다. 게이트 절연체는 상기 반도체층에 인접한 제1층; 및 제2층을 포함한다. 제1층은 제1 유전상수와 제1 두께를 가진 플루오로중합체로부터 형성된다. 제2층은 제2 유전상수와 제2 두께를 가진다. 제1 유전상수는 3보다 작고, 제1 두께는 200nm 미만이며, 제2 유전상수는 5보다 크고, 제2 두께는 500nm 미만이다.

Description

전계효과 트랜지스터 및 그 제조 방법{FIELD-EFFECT TRANSISTOR AND MANUFACTURING PROCESS THEREOF}
정부의 라이센스 권리에 대한 선언
본 발명가들은 협정서 번호 DMR-0120967 하에 미국 국립과학재단의 STC 프로그램을 통해서, 그리고 사업자 선정 번호N00014-04-1-0120 하에 미 해군 연구개발국의 MURI 프로그램을 통해서 일부 기금을 지원받았다. 이에 따라 연방 정부는 본 발명에 대해 일정 권리를 소유한다.
본 발명은 전계효과 트랜지스터, 그 제조 방법, 및 복수의 상기 트랜지스터를 포함하는 회로에 관한 것이다.
최근 수년에 걸쳐, 유기 및 혼합 전이금속 산화물 반도체 채널에 기초한 전계효과 트랜지스터(FET)에 대한 연구가 광범위하게 이루어져 왔는데, 이는 넓은 영역에서 매우 적은 비용으로, 플렉서블 기판 또는 프리폼 기판상에 생산될 수 있는 저가의 소비자 전자 제품으로 잠재적으로 이어질 수 있다.
이러한 기술들을 실현하기 위해 두 가지 중요한 측면은 1) FET의 환경적, 전기적 안정성; 및 2) 낮은 전압에서의 작동과 관련 있다. 장치 열화의 가장 일반적인 징후는 장기간의 게이트 바이어스 응력에 따른 문턱전압의 이동 자체로 나타난다. 바이어스 응력 하에 발생할 수 있는 다른 변화는 문턱전압 이하의 기울기 증가, 전계효과 이동도 감소, OFF 전류의 증가 및/또는 후속 측정치 간의 이력현상(hysteresis)이다.
유기 또는 전이금속 산화물 반도체에 기반을 둔 기술과 같이 새로 부각되고 있는 FET 기술은 전기적으로 불안정적이라는 문제를 가지지만, 규소계 기술보다 더 낮은 온도와 잠재적으로는 더 낮은 비용으로 처리될 수 있다는 점에서 몇몇 장점을 제공한다. 문헌에서는, FET의 안정성을 개선하기 위해 여러 경로를 취해 왔으며, 이들 경로는 1) 게이트 유전체/반도체 계면의 부동태화; 2) 게이트 유전 물질 변경; 3) 고온에서의 어닐링 처리; 4) 소스- 및 드레인- 금속 전극 변경으로 요약될 수 있다. 게이트 유전체로 사용되는 각종 물질 중에서, CYTOP과 같은 플루오로중합체는 유기 반도체와 함께 트랩 밀도가 매우 낮은 계면을 생성하는 잠재성을 나타내었다. Avecia Ltd 명의의 WO 03/052841(그 전체를 본원에 참조로 통합함)은 이러한 유기 전계효과 트랜지스터의 제조 방법을 개시하고 있으며, 상기 방법에서는 CYTOP을 하나 이상의 추가 절연층과 조합하여 사용하였다. 그러나, 중합체는 전형적으로 매우 낮은 유전상수를 가진다. 큰 누설전류를 막기 위해 요구되는 큰 두께와 함께 상기 매우 낮은 유전상수는 정전용량 밀도를 낮춘다. 한편, 높은 정전용량을 가진 게이트 유전체는 유전상수가 높은 무기재료를 사용함으로써 달성될 수 있다. 그러나, 일반적으로, 다층 유전체를 가진 공지된 장치들의 바이어스 응력 시험에서의 성능은 많은 응용분야에서 허용될만한 수준이 아니다.
D.K. Hwang et al., "Top-Gate Organic Field-Effect Transistors with High Environmental and Operational Stability," Adv . Mater . 23, 1293-1298 (2011); D.K. Hwang et al., "Flexible and stable solution-processed organic field-effect transistors," Organic Electronics , 12, 1108 (2011); 및 D.K. Hwang et al., "Hysteresis mechani는 of pentacene thin-film transistors with polymer/oxide bilayer gate dielectrics," Appl . Phys . Lett. 92, 013304 (2008)의 전체를 본원에 참조로 통합하였다.
본 발명의 목적은 전기적 안정성이 높은 동시에, 낮은 전압에서 작동가능한 FET를 제공하는 데에 있다. 더 구체적으로, 본 발명의 목적은 지속적인 바이어스 응력 하에서의 성능이 향상된 FET를 제공하는 데에 있다.
본 발명의 일 구현예에 따라, 게이트, 소스 및 드레인을 포함한 전계효과 트랜지스터를 제공한다. 상기 소스와 상기 드레인 사이로 반도체층이 연장되며, 게이트와 반도체층 사이에는 게이트 절연체가 제공된다. 게이트 절연체는 제1층 및 제2층을 포함한다. 제1층은 제1 유전상수와 제1 두께를 가지며, 계면을 따라 반도체층과 접촉한다. 계면은, 지속적인 바이어스 응력 하에서 시간이 지남에 따라 드레인과 소스 사이의 전류에 제1 효과를 야기하는 복수의 트랩을 포함한다. 제2 층은 제2 유전상수와 제2 두께를 가지며, 이때 제2 유전상수는 제1 유전상수보다 크다. 제2 층은, 상기 제2 유전상수가 지속적인 바이어스 응력 하에서 시간이 지남에 따라 증가하여, 지속적인 바이어스 응력 하에서 시간이 지남에 따라 드레인과 소스 사이의 전류에 제2 효과를 야기하도록 배치된다. 제1 및 제2 두께와 제1 및 제2 유전상수는 상기 제1 효과가 상기 제2 효과를 적어도 일부 보상하도록 정해진다.
지속적인 바이어스 응력을 인가한다는 것은 FET의 정상 작동에 대응되는 드레인 전압 및 게이트 전압을 장시간 동안(예컨대, 1시간) 인가한다는 것을 뜻한다. 예를 들어, 전형적인 DC 바이어스 응력 시험의 경우, 드레인 전압 및 게이트 전압은 FET의 문턱전압과 같거나 2-3 볼트 높을 수 있다.
본 발명의 일 구현예에 따르면, 지속적인 바이어스 응력 하에서 시간이 지남에 따라 드레인과 소스 사이의 전류에 미치는 상기 제1 효과는 시간이 지남에 따라 전류를 증가시키는 것에 있는 반면에, 지속적인 바이어스 응력 하에서 시간이 지남에 따라 드레인과 소스 사이의 전류에 미치는 상기 제2 효과는 시간이 지남에 따라 전류를 감소시키는 것에 있다. 제1 및 제2 두께와 제1 및 제2 유전상수는 시간 경과에 따른 증가분이 시간 경과에 따른 감소분을 적어도 일부 보상하도록 정해진다. 이런 방식으로, 지속적인 바이어스 응력 하에서 시간이 지남에 따라 드레인과 소스 사이의 전류의 변화량은 제한 범위 내에 유지된다. 바람직하게 상기 변화량은 1시간 동안 지속적으로 바이어스를 인가하는 경우 초기 전류의 3% 미만이다.
본 발명의 일 구현예에 따르면, 지속적인 바이어스 응력 하에서(소스 전압에 대한 드레인 전압 및 게이트 전압이 문턱전압보다 적어도 0.5V 높음, 즉 ｜VG｜, ｜VD｜ > ｜Vth｜＋ 0.5V) 시간이 지남에 따라 드레인과 소스 사이의 전류의 1시간 동안의 변화량은 5% 미만, 바람직하게는 3% 미만이다. 더 바람직하게 2시간 동안의 이러한 변화량은 5% 미만, 바람직하게는 3% 미만이다.
본 발명의 일 구현예에 따르면, 제1 및 제2 두께와, 제1 및 제2 유전상수는 1시간 동안의 DC 바이어스 시험이 끝났을 때 초기 전류에 정규화시킨 소스 및 드레인 사이 전류의 변화량(소스 전압에 대한 드레인 전압 및 게이트 전압이 문턱전압보다 적어도 0.5V 높음, 즉 ｜VG｜, ｜VD｜ > ｜Vth｜＋ 0.5V)이 시간 당 0.03 미만, 바람직하게는 시간 당 0.015 미만이도록 정해진다.
본 발명의 바람직한 일 구현예에 따르면, 제2층은 지속적인 바이어스 응력 하에서 시간이 지남에 따라 제2 유전상수를 증가시키는 쌍극자(dipole)를 포함한다. 이런 식으로, 제2층에 쌍극자를 도입함으로써, 제1 및 제2 효과의 최적 보상을 얻도록 제2 효과에 영향을 미칠 수 있게 된다. 또 다른 구현예에 의하면, 쌍극자는 반도체층과 제1층 사이의 계면에서 트래핑에 의해 생성된 문턱전압 이동을 보상하는 분극 변화를 초래한다. 제2층은 예컨대 쌍극 분자가 도입된 유기층일 수 있다.
바람직한 일 구현예에 따르면, 제2 유전층은 장치가 DC 전기적 바이어스에 더 오래 노출될 때 분극성이 변화되는 것으로 선택하여, 이런 식으로 제2 유전층은 반도체층과 제1층 사이의 계면에서 트래핑에 의해 생성된 문턱전압의 변화량을 보상하게 된다.
본 발명의 전계효과 트랜지스터는 상부 게이트 트랜지스터(top gate transistor) 또는 하부 게이트 트랜지스터(bottom gate transistor)일 수 있다. 또한 상기 트랜지스터는 n-채널, p-채널 또는 양극성(ambipolar) 트랜지스터일 수 있다.
다른 구현예에 따르면, 전계효과 트랜지스터는 게이트, 소스, 드레인, 상기 소스와 상기 드레인 사이의 반도체층, 및 상기 게이트와 상기 반도체층 사이의 게이트 절연체를 포함한다. 게이트 절연체는 상기 반도체층에 인접한 제1층; 및 제2층을 포함한다. 제1 두께를 가진 제1층은 제1 유전상수를 가진 비정질 플루오로중합체로부터 형성된다. 제2층은 제2 유전상수 및 제2 두께를 가진다. 제1 유전상수는 3보다 작고, 제1 두께는 200nm보다 얇다. 제2 유전상수는 5보다 크고, 제2 두께는 500nm보다 얇다. 바람직한 일 구현예에서, 제2 두께는 300nm보다 얇다. 다른 구현예에서, 제2 두께는 50nm 미만이다.
바람직한 일 구현예에서, 제1층은 유리전이온도가 80℃를 초과하는 비정질 플루오로중합체로부터 형성된다. 바람직한 일 구현예에서, 제2층은 무기재료로부터 형성된다. 이러한 게이트 절연체의 경우, 플루로오중합체층을 더 높은 유전상수를 가진 무기 유전층과 조합함으로써 높은 정전용량 밀도 및 낮은 누설전류를 달성할 수 있다. 또한, 플루오로중합체층과 반도체층 사이의 계면은 계면 트랩 밀도를 낮추어, 상기 계면에서의 극성 상호작용을 감소시킨다. 이는 전형적으로 무시해도 될 정도의 이력 효과로 이어진다. 상부 게이트 구조에서, 또한 이러한 이중층(bi-layer)은 반도체층 내부로의 산소 및 수분 확산을 현저하게 감소시켜, 전체적인 FET 안정성을 개선시키는 베리어 코팅으로서의 역할을 한다. 따라서 이러한 다층 게이트 절연체에 의해 제공되는 복합 특성은 다양한 반도체 소재에 적용될 수 있다. 더욱이, 이러한 다층 게이트 구조는 FET가 산소 플라즈마, 수중 침지 또는 일반 유기 용매(이를테면, 아세톤)와 같은 극한 조건 하에 놓일 때 효율적인 보호층으로서 역할한다. 이 덕분에 포토리쏘그래피 공정을 이용하여 금속 게이트를 패터닝할 수 있게 된다.
일 구현예에 따르면, 제1층은, 하기 화학식을 가진, 불소화 1,3-디옥솔 및 테트라플루오로에틸렌(TFE)의 공중합체로 형성된다.
Figure pct00001
한 예는, 4,5-디플루오로-2,2-비스(트리플루오로메틸)-1,3-디옥솔(PDD) 및 테트라플루오로에틸렌(TFE)의 공중합체, 이를테면 화학식에서 X는 F이고, Y 및 Z는 CF3인 TEFLON AF, 예를 들자면 TFELON AF 1600(65 몰% PDD, Tg 160℃, 유전율 1.93) 또는 AF 2400(87 몰% PDD, Tg 240℃, 유전율 1.90)이다. 다른 예는, 2,2,4-트리플루오로-5-트리플루오로메톡시-1,3-디옥솔(TTD) 및 테트라플루오로에틸렌(TFE)의 공중합체, 이를테면 화학식에서 X는 OCF3이고, Y 및 Z는 F인 HYFLON AD, 예를 들자면 HYFLON AD40(40 몰% TDD, Tg 95℃) 또는 AD60(60 몰% TDD, Tg 125℃)이다.
다른 구현예에 따르면, 제1층은 퍼플루오로퓨란(PFF) 및 테트라플루오로에틸렌(TFE)의 교대 공중합체; 또는 하기 화학식에 나타낸 바와 같은 퍼플루오로(4-비닐옥실)-1-알켄의 단독 중합체 또는 공중합체
Figure pct00002
또는 하기 구조를 가진 PFF 유도체로 형성된다.
Figure pct00003
이러한 종류의 적합한 시판용 재료는 CYTOP류에서 찾아볼 수 있다. 한 예는 Asahi Glass Corporation사가 공급 중인 CYTOP 등급 CTL-809M이다.
바람직한 일 구현예에 따르면, 제2층의 무기재료는 다음 재료 중 임의의 하나, 또는 이들의 조합물을 포함한다: Al2O3, SiNx, TiO2, HfO2, Ta2O5, SiO2, Y2O3, ZrO2 또는 기타 다른 적합한 재료. 특히 바람직한 재료는 Al2O3이다. 다른 구현예에 따르면, 제2층은 유기재료로부터, 예를 들면, 다음 재료 중 임의의 하나로부터 제조된다: 쌍극자가 배향 및/또는 유도가능한 전하 분포를 가진 중합체 매트릭스를 포함하는 중합체, 또는 영구 쌍극자를 가진 분자로 도핑된 중합체 매트릭스를 포함하는 중합체. 이러한 영구 쌍극자 또는 유도가능한 쌍극자의 존재는 제2층에 걸친 전계의 변화 결과로서, 제2층의 유전상수가 지속적인 바이어스 응력 하에서 시간이 지남에 따라 변화되게 한다. 그러므로, 제2층을 위해 쌍극자 거동을 나타내는 적절한 재료를 선택함으로써, 위에 언급한 제2 효과를 달성할 수 있다.
바람직한 일 구현예에 따르면, 제2층은 다음 기법 중 임의의 하나를 통해 증착된다: 원자층 증착법(ALD), 전자빔 증착법, RF-스퍼터링법, 화학적 기상 증착법(CVD 또는 PECVD), 펄스-레이저 증착법(PLD), 스핀-코팅법, 인쇄법, 적층법, 닥터-블레이딩 또는 기타 다른 공지된 적합한 방법. 특히 바람직한 기법은 원자층 증착법(ALD)이다. Al2O3은 높은 상대유전상수를 가지며, ALD법에 의해 Al2O3의 매우 얇은 층을 증착하는 것이 가능해진다. 이러한 방식으로, 낮은 전압에서의 작동을 가능하도록 정전용량 밀도가 충분히 높은 장치를 얻을 수 있다.
바람직한 일 구현예에 따르면, 제1층의 두께는 200nm 미만, 바람직하게는 100nm 미만, 더 바람직하게는 50nm 미만이다. 바람직한 일 구현예에 따르면, 제2층의 두께는 500nm 미만, 바람직하게는 100nm 미만, 더 바람직하게는 50nm 미만이다. 그러나 통상, 충분히 낮은 누설전류 및 지속적인 바이어스 응력 하에서의 개선된 안정성을 보장하기 위해 두께가 얇은 것이 바람직하다. 보다 구체적으로, 상기 두께는 제1 및 제2 두께 간의 상호작용, 제1 및 제2 유전상수 간의 상호작용, 그리고 제1층과 반도체층 사이의 계면에서 생성되는 지속적인 바이어스 응력 하에서 시간경과에 따른 문턱전압의 이동에 따라 통상 결정된다.
바람직한 일 구현예에 따르면, 게이트 절연체는 제1층 및 제2층으로 이루어진 이중층이다.
바람직한 일 구현예에 따르면, 게이트 절연체는 제2층과 게이트 사이에 제3층을 더 포함한다. 하부 게이트 FET에서, 전형적으로 이러한 제3층은 반도체층을 공기로부터 보호하기 위해 반도체층 상부에 증착된다. 이러한 제3층은 베리어 특성(차단성)을 또한 향상시킬 수 있다. 제3층은 하부에 위치한 무기 유전층을 위한 부동태층으로서 기능하는 비정질 플루오로중합체와 같은 임의의 베리어 코팅으로 형성될 수 있다. 제3층의 두께는 바람직하게 100nm 미만, 더 바람직하게는 50nm 미만, 가장 바람직하게는 25nm 미만이다. 매우 특정적인 분야의 경우 4개 이상의 층을 사용하는 것이 가능하지만, 대개는 게이트 절연체의 두께를 제한하는 것이 바람직하다.
바람직한 일 구현예에 따르면, 반도체층은 유기 반도체층이며, 이때 제1층의 재료는 직교 용매(orthogonal solvent)에 용해가능하다. 플루오로중합체 및 통상 사용되는 유기 반도체층 사이의 용매 직교성은 상부 게이트 기하구조의 경우에 유기 채널층 상부에서 스핀 코팅이 가능하게 한다. 바람직한 일 구현예에 따르면, 반도체층은 다음 재료 중 임의의 하나로부터 선택된 유기 반도체층이다: 펜타센(pentacene)층, 폴리트리아릴아민(PTAA) 중의 트리이소프로필실릴에티닐(TIPS)-펜타센 블렌드, 또는 PTAA 중의 5,11-비스(트리에틸실릴에티닐) 안트라디티오펜 블렌드(diF-TESADT) 블렌드. 다른 구현예에 따르면, 반도체층은 전이금속 산화물과 같은 무기 반도체층이다.
바람직한 일 구현예에 따르면, 제2 상대유전상수는 5보다 크고, 바람직하게는 7보다 크다.
본 발명은 또한 위에 개시된 구현예 중 임의의 하나에 따른 복수의 전계효과 트랜지스터를 포함하는 회로, 예컨대 디스플레이를 위한 백플레인 회로(backplane circuit), 링 발진기(ring oscillator), 논리 게이트 등에 관한 것이다.
본 발명의 또 다른 구현예는 소스, 드레인, 게이트, 소스와 드레인 사이의 반도체층, 및 상기 게이트와 상기 반도체층 사이의 게이트 절연체를 제공하는 단계를 포함하는, 상부 게이트 전계효과 트랜지스터의 제조 방법을 제공한다. 게이트 절연체를 제공하는 단계는 제1 유전상수와 제1 두께를 가진 제1층을 증착시키는 단계를 포함한다. 제1층은 반도체층과 함께 계면을 규정한다. 제1층을 증착시키는 단계와 반도체층을 제공하는 단계는, 상기 계면에 지속적인 바이어스 응력 하에서 시간이 지남에 따라 드레인-소스 전류에 제1 효과를 야기하는 복수의 트랩이 포함되도록 행해진다. 게이트 절연체를 제공하는 단계는 또한 제2 유전상수와 제2 두께를 가진 제2층을 증착시키는 단계를 포함하고, 상기 제2 유전상수는 상기 제1 유전상수보다 크며, 지속적인 바이어스 응력 하에서 시간이 지남에 따라 드레인-소스 전류에 제2 효과를 야기하는 상기 제2 유전상수는 지속적인 바이어스 응력 하에서 시간이 지남에 따라 증가한다. 상기 제1 및 제2 두께와, 상기 제1 및 제2 유전상수는 제1 효과가 제2 효과를 적어도 일부 보상하는 방식으로 선택된다.
상기 방법의 바람직한 일 구현예에 따르면, 소스 및 드레인을 유기기판 상에 패터닝하고, 상기 유리 기판 상에 반도체층을 증착시켜 소스 및 드레인을 매립한다.
상기 방법의 바람직한 일 구현예에 따르면, 게이트 절연체를 기판 상부에 제공하고, 반도체층을 게이트 절연체 상부에 증착시킨다.
상기 방법의 바람직한 일 구현예에 따르면, 제1층은 비정질 플루오로중합체와 조합된 플루오로-용매를 사용하여 스핀 코팅법으로 증착된다.
상기 방법의 바람직한 일 구현예에 따르면, 제2층은 원자층 증착법(ALD)으로 증착된다.
상기 방법의 바람직한 일 구현예에 따르면, 게이트 절연체를 제공하는 단계는 비정질 플루오로중합체로 된 제3층을 상기 제2층 상부에 증착시키는 단계를 더 포함한다.
또 다른 구현예에서는, 1종 이상의 전자수송 반도체 및 1종 이상의 중합체 매트릭스를 포함하는 조성물을 제공한다. 일 구현예에서, 전자수송 유기 반도체의 분자량은 약 1,000 이하이다. 일 구현예에서, 상기 중합체는 정공수송 물질이다. 일 구현예에서, 상기 중합체는 아릴아민을 포함한다. 일 구현예에서, 상기 중합체는 선택치환된 폴리스티렌, 이를테면 폴리(α-메틸 스티렌)이다. 중합체의 양은 예를 들어 10 중량% 내지 90 중량%이고, 반도체의 양은 예를 들어 10 중량% 내지 90 중량%이다.
도 1a 및 1b는 각각 본 발명의 제1 구현예에 따른 상부 게이트 전계효과 트랜지스터(FET) 및 하부 게이트 FET 개략적 단면도이다.
도 2는 본 발명의 제2 구현예에 따른 FET의 개략적 단면도이다.
도 3은 본 발명에 따른 FET의 일 구현예에서 지속적인 바이어스 응력 하에서 드레인 전류에 영향을 미치는 제1, 제2 및 제3 효과를 예시한다.
도 4a는 CYTOP/Al2O3 유전체를 가진 전계효과 트랜지스터의 단면도를 나타내고; 도 4b는 유리 기판을 사용하며, CYTOP/Al2O3 이중층(40nm CYTOP; 50nm Al2O3)을 가진, TIPS-펜타센 및 폴리(트리아릴아민)(PTAA)의 블렌드 채널에 기초한 OFET의 단면도를 나타내고; 도 4c는 플라스틱 기판을 사용하며, CYTOP/Al2O3 이중층을 가진, TIPS-펜타센 및 PTAA의 블렌드 채널에 기초한 OFET의 단면도를 나타내고; 도 4d는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3)을 가진, TIPS-펜타센 및 PTAA의 블렌드 채널에 기초한 OFET의 단면도를 나타내고; 도 4e는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3)을 가진, diF-TESADT 및 PTAA의 블렌드 채널에 기초한 OFET의 단면도를 나타내고; 도 4f는 CYTOP/Al2O3/CYTOP 삼중층(20nm CYTOP; 50nm Al2O3; 20nm CYTOP)을 가진, TIPS-펜타센 및 폴리 PTAA의 블렌드 채널에 기초한 OFET의 단면도를 나타내고; 도 4g는 펜타센 및 InGaZnO에 기초한 인버터의 단면도를 나타내고; 도 4h는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 증착(evaporate)된 Ag 소스/드레인 전극들을 가진, Polyera ActivInk N2200에 기초한 OFET의 단면도를 나타낸다.
도 5는 도 4A의 OFET에 있어서, 3가지 상이한 CYTOP층 두께에 대한, 지속적인 바이어스 응력 하에서 시간에 따른 초기 드레인 전류 IDS0에 대한 드레인 전류 IDS의 비를 예시한다.
도 6a 및 도 6b는 CYTOP층의 두께 tCYTOP 및 Al2O3 유전상수 kAl2O3가 CYTOP층에 걸리는 전압 VCYTOP 및 Al2O3층에 걸리는 전압 VAl2O3에 미치는 영향을 예시한다.
도 7a 및 도 7b는 Al2O3(100nm)막, CYTOP(780nm)막, 그리고 CYTOP(40nm)/Al2O3(50nm)막의 정전용량 밀도-전계(C-E) 및 전류 밀도-전계(J-E) 특성을 각각 나타낸다.
도 8a 및 도 8b는 CYTOP(40nm)/Al2O3(50nm) 게이트 유전체를 사용하는 OFET(W/L = 2550μm/180μm)에 대해 측정된 전달특성 및 출력특성을 각각 나타낸다.
도 9a는 일련의 OFET가 겪은 환경적 노출 및 전기적 응력의 다양한 조건들을 정리한 표를 나타내고; 도 9b 및 도 9c는 Al2O3(100nm), CYTOP(780nm), 및 CYTOP(40nm)/Al2O3(50nm)막을 가진 OFET의 시간에 따른 이동도 및 문턱전압 Vth의 변화를 각각 나타내고; 도 9d는 CYTOP(40nm)/Al2O3(50nm)막을 가진 OFET의 이동도 및 문턱전압 Vth의 변화를 나타낸다.
도 10a 및 도 10b는 "off" 영역에서 "on" 영역까지 여러 번의 연속적 주사처리(scan)가 행해지는 동안 CYTOP(40nm)/Al2O3(50nm) OFET에서 공기 노출 전후 측정된, 전달 곡선의 샘플링을 나타낸다.
도 11a, 도 11b 및 도 11c는 공기 노출 전, 31일 동안의 공기 노출 후, 그리고 31일 동안의 공기 노출 및 5분 동안의 산소 플라즈마 처리 후의 다양한 OFET에서 측정된 IDS의 시간에 따른 변화(temporal evolution)를 초기값에 정규화한 것을 각각 나타내고; 도 11d는 도 4a의 장치에 DC 바이어스 응력이 인가된 전후의 전달특성 및 출력특성을 나타내고; 도 11e는 다양한 조건 하의 CYTOP(40nm)/Al2O3(50nm)막을 가진 OFET에 24시간에 걸쳐 전기적 바이어스 응력을 인가한 경우 IDS의 시간에 따른 변화를 나타낸다.
도 12a 및 도 12b는 전달특성을 여러 번 주사한 후, 그리고 일정한 DC 바이어스 응력을 18시간 동안 인가한 후의, CYTOP/Al2O3 이중측을 가진 InGaZnO FET의 전달특성 및 출력특성을 각각 나타낸다.
도 13a 및 도 13b는 CYTOP(40nm)/Al2O3(50nm)게이트 유전체 및 플라스틱(PES) 기판을 이용하는 OFET(W/L = 2550μm/180μm)의 초기(pristine) 장치로부터 질소 분위기 하에 측정된 전달특성 및 출력특성을 나타낸다.
도 14a는 CYTOP(40nm)/Al2O3(50nm)게이트 유전체 및 플라스틱(PES) 기판을 이용하는 OFET(W/L = 2550μm/180μm)에서, DC 바이어스 응력이 인가되는 동안의 IDS의 시간에 따른 변화를 측정하여 초기값에 정규화한 것을 나타내고; 도 14b 및 도 14c는 DC 바이어스 응력이 인가된 후의 플라스틱 기판 OFET의 전달특성 및 출력특성을 나타낸다.
도 15a 및 도 15b는 CYTOP(40nm)/Al2O3(50nm)게이트 유전체 및 플라스틱(PES) 기판을 이용하는 OFET(W/L = 2550μm/180μm)의 초기, 공기 중에서의 4개월 후, 그리고 30분 동안 휨 처리(인장응력)된 후의 전달특성 및 출력특성을 나타내고; 도 15c는 상기 플라스틱 기판 OFET를 굽히는데 이용된 벤딩 장치를 나타내며; 도 15d는 플라스틱 기판 OFET를 가진 저항-부하 인버터의 초기, 2시간 동안 DC 바이어스 응력이 인가된 후, 공기 중에서의 4개월 후, 그리고 30분 동안 휨 처리(인장응력)된 후의 전달특성 및 출력특성을 나타낸다.
도 16a 내지 도 16c는 O2 및 H2O가 OFET의 전달특성 중 문턱전압 이동에 미치는 영향(도 16a 및 도 16b), 및 일정한 바이어스 응력 하에서의 드레인 전류의 변화(도 16c)를 예시한다.
도 17은 OFET의 환경적 안정성을 측정하기 위해 일련의 OFET가 노출되는 조건들을 나타내는 노출 순서를 예시한다.
도 18a 내지 도 18c는 도 17에 예시된 노출 순서의 각 단계에 대한 정전용량 Cin(nF/cm2), 이동도 μ(cm2/Vs), 및 문턱전압 Vth(V)을 나타낸다.
도 19a 및 도 19b는 도 17에 예시된 노출 순서의 각 단계에서, CYTOP/Al2O3 이중층 OFET(45nm CYTOP; 50nm Al2O3)(도 19a) 및 CYTOP/Al2O3/CYTOP 삼중층 OFET(20nm CYTOP; 50nm Al2O3; 20nm CYTOP)(도 19b)의, 20 Hz 내지 100만 Hz 범위의 주파수에 대한 정전용량의 변화를 나타낸다.
도 20a 및 도 20b는 도 17의 노출 순서의 각 단계 후, CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3)을 가진, TIPS-펜타센 및 PTAA 블렌드 채널에 기초한 OFET에 DC 바이어스를 인가하는 동안 상기 OFET의 전달특성 및 IDS의 시간에 따른 변화를 나타낸다.
도 21a 및 도 21b는 도 17에 예시된 노출 순서의 각 단계 후, CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3)을 가진, diF-TESADT 및 PTAA 블렌드 채널에 기초한 OFET에 DC 바이어스를 인가하는 동안 상기 OFET의 전달특성 및 IDS의 시간에 따른 변화를 나타낸다.
도 22a 및 도 22b는 도 17에 예시된 노출 순서의 각 단계 후, CYTOP/Al2O3/CYTOP 삼중층(20nm CYTOP; 50nm Al2O3; 20nm CYTOP)을 가진, TIPS-펜타센 및 PTAA 블렌드 채널에 기초한 OFET에 DC 바이어스를 인가하는 동안 상기 OFET의 전달특성 및 IDS의 시간에 따른 변화를 나타낸다.
도 23a 내지 도 23d는 다양한 플루오로중합체 이중층을 가진 커패시터의 정전용량 및 전류밀도-전계(J-E) 특성을 나타낸다.
도 24a 및 도 24b는 CYTOP(45nm)/Al2O3(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타내고; 도 24c 및 도 24d는 Hyflon(45nm)/Al2O3(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타내며; 도 24e 및 도 24f는 Teflon(45nm)/Al2O3(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타내고; 도 24g 및 24h는 CYTOP(20nm)/Al2O3(50nm)/CYTOP(20nm) 삼중층 OFET에 대한 전달특성 및 출력특성을 나타내며; 도 24i 및 도 24j는 CYTOP(45nm)/SiNx(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타내고; 도 24k 및 도 24l는 Hyflon(45nm)/SiNx(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타내며; 도 24m 및 도 24n은 Teflon(45nm)/SiNx(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타내고; 도 24o 및 24p는 CYTOP(20nm)/SiNx(50nm)/CYTOP(20nm) 삼중층 OFET에 대한 전달특성 및 출력특성을 나타낸다.
도 25a 및 도 25b는 도 4g의 펜타센 FET 및 InGaZnO FET의 게이트 전압 VGS를 500번 연속적으로 스위프(sweep)한 후의, 게이트 전압 VGS에 따른 드레인 전류 IDS를 나타내고; 도 25c는 펜타센 FET 및 InGaZnO FET에 60분 동안 DC 바이어스 응력이 인가되는 동안 IDS의 시간에 따른 변화를 측정한 후 초기값에 정규화한 것을 나타낸다.
도 26a 및 도 26b는 다양한 응력 조건이 적용된 도 4g의 펜타센 FET에 대한 전달특성 및 출력특성을 나타낸다.
도 27a 및 도 27b는 다양한 응력 조건이 적용된 도 4g의 InGaZnO FET에 대한 전달특성 및 출력특성을 나타낸다.
도 28a 및 도 28b는 다양한 응력 조건이 적용된 도 4g의 인버터에 대한 전압전달특성 및 정적이득(static gain)을 나타낸다.
도 29a 및 도 29b는 실시예 12에 설명되는 바와 같이 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 증착된 Au 소스/드레인 전극들을 가진, Polyera ActivInk N2200에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 30a 및 도 30b는 실시예 13에 설명되는 바와 같이 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 증착된 Ag 소스/드레인 전극들을 가진, Polyera ActivInk N2200에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 31a 및 도 31b는 실시예 14에 설명되는 바와 같이 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 인쇄된 Ag 소스/드레인 전극들을 가진, Polyera ActivInk N2200에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 32a 및 도 32b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 n-모드로 작동하는 Au 하부 접촉 소스/드레인 전극들을 가진, LEH-III-002a에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 33a 및 도 33b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 p-모드로 작동하는 Au 하부 접촉 소스/드레인 전극들을 가진, LEH-III-002a에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 34a 및 도 34b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 Al 하부 접촉 소스/드레인 전극들을 가진, LEH-III-085g에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 35a 및 도 35b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 n-모드로 작동하는 Ag 하부 접촉 소스/드레인 전극들을 가진, LEH-III-085g:PαMS에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 36a 및 도 36b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 p-모드로 작동하는 Ag 하부 접촉 소스/드레인 전극들을 가진, LEH-III-085g:PαMS에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 37a 및 도 37b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 Au 하부 접촉 소스/드레인 전극들을 가진, LEH-III-119a에 기초한 OFET에 대한 대기 노출 연구 결과를 나타낸다.
도 38a 및 도 38b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 Au 하부 접촉 소스/드레인 전극들을 가진, LEH-III-085g:PαMS에 기초한 OFET에 대한 대기 노출 연구 결과를 나타낸다.
도 39a 및 도 39b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3)을 가진, DRR-IV-209n에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 1a는 본 발명에 따른 상부 게이트 전계효과 트랜지스터(FET)의 제1 구현예를 예시한다. 상기 예시된 FET 구현예는 기판(101), 반도체층(102), 반도체층에 매립되거나 반도체층과 접촉하는 소스 및 드레인(109), 반도체층(102)의 상부에 배치되는 게이트 절연체(103, 104), 및 게이트 절연체의 상부에 배치되는 게이트(110)를 포함한다. 게이트 절연체는 제1 재료(예컨대, 비정질 플루오로중합체)로부터 형성된 제1층(103), 및 제2 유전물질, 통상 유전상수가 높은 유전체로부터 형성된 제2층(104)을 포함한다. 소스 및 드레인 전극(109)은 통상 기판(101) 상에 패터닝되며, 소스 및 드레인 전극(109) 위에는 반도체 재료로 이루어진 층(102)이 증착된다. 상부 게이트 구조는 소스 및 드레인 전극(109)이 게이트 절연체층(103)을 접촉하는 (도 1a에 도시된 바와 같은) 스태거드(staggered)형이거나 또는 코플래너(coplanar)형일 수 있음을 주목한다. 상부 게이트 금속 전극(110)은 제2층(104) 상에 패터닝된다. 도 1b는 기판(101'), 게이트(110'), 이중층 게이트 유전체(103', 104'), 반도체층(102'), 그리고 드레인 및 소스(109')를 포함하는 하부 게이트 FET에 대한 유사한 구현예를 나타낸다.
제1층(103,103')의 두께는 바람직하게 200nm 미만, 더 바람직하게는 100nm 미만, 가장 바람직하게는 50nm 미만이다. 또한, 제2층(104,104')의 두께는 바람직하게 500nm 미만, 더 바람직하게는 100nm 미만, 가장 바람직하게는 50nm 미만이다.
비정질 플루오로중합체/유전상수가 높은 산화물 이중층을 사용하여, 비정질 플루오로중합체의 양호한 화학적 특성과, 유전상수가 높은 산화물의 높은 막 품질 및 큰 정전용량 밀도를 조합한다. 그 외에, 상부 게이트 기하구조의 경우, 이러한 이중층 게이트 유전체는 또한 단일층 비정질 플루오로중합체보다 환경 노출에 맞서 더 나은 캡슐화 특성을 가진다.
제1층의 재료는 예컨대 다음 재료 중 임의의 하나일 수 있다: 불소화 1,3-디옥솔과 테트라플루오로에틸렌(TFE)의 공중합체, 이를테면 4,5-디플루오로-2,2-비스(트리플루오로메틸)-1,3-디옥솔(PDD)과 테트라플루오로에틸렌(TFE)의 공중합체, 또는 2,2,4-트리플루오로-5-트리플루오로메톡시-1,3-디옥솔(TTD)과 테트라플루오로에틸렌(TFE)의 공중합체; 퍼플루오로퓨란(PFF)과 테트라플루오로에틸렌(TFE)의 공중합체; 퍼플루오로(4-비닐옥시)-1-알켄의 단독 중합체 또는 공중합체. 제1층은 예컨대 다음 인쇄 또는 코팅 기법 중 임의의 하나를 통해 플루오로중합체 및 1종 이상의 플루오로-용매의 제제로부터 증착될 수 있다: 스핀 코팅법, 닥터-블레이딩, 와이어 바 코팅법, 분무 또는 딥 코팅법, 잉크젯 인쇄법, 그라비어 인쇄법, 플렉소 인쇄법, 또는 기타 공지된 적합한 방법.
제2층의 유전물질은 바람직하게 유전상수가 높은 무기 유전체이며, 예컨대 다음 재료 중 임의의 하나일 수 있다: Al2O3, SiNx, TiO2, HfO2, Ta2O5, SiO2, Y2O3, ZrO2, 기타 적합한 재료. 대안으로, 제2층은 유기재료, 예를 들면 다음 재료 중 임의의 하나로부터 형성될 수 있다: 배향가능 및/또는 유도가능 쌍극자를 포함하는 중합체, 또는 영구 쌍극자를 가진 분자로 도핑된 중합체 매트릭스. 제2층은 예컨대 다음 기법 중 임의의 하나를 통해 증착될 수 있다: 원자층 증착법(ALD), 전자빔 증착법, RF-스퍼터링 또는 플라즈마-화학기상증착법, 펄스-레이저 증착법(PLD), 또는 기타 다른 공지된 적합한 방법. 바람직한 일 구현예에 따르면, 제2층은 ALD법에 의해 증착되된 Al2O3이다.
반도체층은 유기 또는 무기 반도체층일 수 있다. 유기층의 예로, TIPS-펜타센 및 폴리(트리아릴아민)(PTAA)층, 펜타센층, 루브렌층, TIPS-펜타센 및 PCBMC60층이 있다. 이러한 층은 예컨대 스핀-코팅 또는 임의의 적합한 인쇄 또는 코팅 기법; 물리 기상 증착법; 유기 기상 증착법; 또는 기타 공지된 진공 증착법을 통해 도포가능하다. 무기층의 예로, 전이금속 산화물, 이를테면 InGaZnO, ZnO, InZnO, GaZnO, In2O3, 또는 기타 공지된 적합한 반도체(비정질 실리콘 및 폴리실리콘 포함)가 있다.
기판(101)은 전형적으로 강성 또는 가요성 기판이며, 이를테면 강성 유리, 가요성 유리, Si 웨이퍼, PET, PES, PEN, 폴리이미드, 금속 호일 기판이다.
이러한 게이트 유전체는 지속적인 DC 바이어스 하에서 분극성 변화를 제공하여, 반도체층(102, 102')에서, 또는 반도체층과 제1층(103,103') 사이의 계면에서 트래핑에 의해 생성되는 문턱전압의 변화량을 보상함으로써, 전기적 안정성을 개선하고자 의도된다. 이에 대해 도 3에 예시하였다. 그 중에서도, 이중층 유전체를 가진 FET 내 드레인 소스 전류에 영향을 미치는 불안정성 기전이 있다:
·반도체층과 제1층 사이 계면에서의 계면(얕거나 깊은) 트랩;
·게이트 전극과 게이트 유전체 사이 계면에서의 게이트 전하 주입;
·제2층의 쌍극자 분극 또는 제2층 내에서 이동하는 이동성 불순물;
·반도체층 내부의 벌크 트랩.
계면 트랩(제1 효과), 게이트 전하 주입(제2 효과), 및 쌍극자 분극(제3 효과)은 지속적인 바이어스 응력 하에서 시간에 따른 드레인 소스 전류에 중요한 역할을 한다. 도 3을 참조한다. 제1 효과는 전류를 감소시키는 한편, 제2 및 제3 효과는 전류를 상승시킨다. 본 발명의 일 구현예에 따르면, 제1 및 제2층의 두께 t1 및 t2와 유전상수 k1 및 k2는 상기 효과들이 적어도 일부 서로 보상하도록 선택된다. 도 3에서 실선으로 그려진 전류 곡선을 참조한다.
도 2는 본 발명에 따른 FET의 제2 구현예를 예시한다. 본 구현예는 제1 구현예와 유사하되(부재 101 내지 104, 109, 110은 부재 201 내지 204, 209, 210에 해당됨), 차이점은 제3층(205)이 제2층 상부에 추가되었다는 것이다. 제3층(205)은 바람직하게 비정질 플루오로중합체로 형성된다. 이러한 제3층은 하부에 위치한 무기 유전층(204)을 위한 부동태층을 형성하여, 개선된 장기간 안정성을 가져올 수 있다. 제3층(205)의 두께는 바람직하게 100nm 미만, 더 바람직하게는 50nm 미만, 가장 바람직하게는 25nm 미만이다. 이 두께는 전술한 보상 효과를 보다 개선시키기 위해 더 최적화될 수 있다. 하지만 게이트 절연체를 가능한 한 얇게 유지하는 것이 대개 바람직하며, 도 1a에 예시된 이중층 게이트 절연체의 안정성은 통상 충분한 안정성을 제공할 수 있다.
실시예 1: 유리 기판을 사용하며 CYTOP / Al 2 O 3 (40 nm CYTOP ; 50 nm Al 2 O 3 )을 가진, TIPS - 펜타센 및 폴리 ( 트리아릴아민 )( PTAA ) 블렌드 채널에 기초한 OFET
하부-접촉 및 상부-게이트 구조를 지닌 OFET를 유리 기판(Corning 1737) 상에 제조하였다. 폴리-4-비닐페놀(PVP) 버퍼층을 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA)에 용해된 PVP(Mw ~ 20,000) 및 가교제로서의 폴리(멜라민-co-포름알데하이드) 2 중량% 용액으로부터 제조하고 나서, 3000 rpm에서 40초 동안 스핀 코팅하여 증착시킨 후, 질소-충전 글로브 박스(무균함) 내에서 1시간 동안 175℃에서 핫 플레이트 상에 가교시켰다. 섀도우 마스크를 통해 Au(50nm) 하부-접촉 소스/드레인 전극들을 열 증착(thermal evaporation)법으로 증착시켰다. 질소-충전 건조함 내에서, 에탄올에 용해된 10 mmol의 펜타플루오로벤젠티올(PFBT) 용액에 15분 동안 침지시키고, 순수 에탄올로 세척한 후 건조시킴으로써, PFBT 자가조립 단분자층을 Au 전극 상에 형성하였다. TIPS-펜타센 및 PTAA 블렌드 용액을 다음과 같이 제조하였다: TIPS-펜타센과 PTAA를 개별적으로 30 mg/mL 농도로 무수 1,2,3,4-테트라하이드로나프탈렌, 99%, (Sigma Aldrich사)에 용해시키고, 이렇게 얻은 두 개별 용액을 혼합하여 중량비 1:1로 만들었다. TIPS-펜타센 및 PTAA 블렌드 활성층을 500 rpm에서 10초 동안, 이어서 2000 rpm에서 20초 동안 스핀 코팅하여 증착시켰다. 그런 후에는, 시료들을 실온에서 5분 동안 건조시키고, 질소-충전 건조함 내에서 40℃에서 16시간 동안, 그리고 100℃에서 15분 동안 어닐링 처리하였다. CYTOP(40nm)/Al2O3(50nm) 층을 상부-게이트 유전체로 사용하였다. 농도 9 중량%의 CYTOP 용액(CTL-809M)을 Asahi Glass사로부터 구입하였다. 40nm 두께의 CYTOP층을 증착시키기 위해, 원래 용액을 이들의 용매(CT-solv.180)로 희석시켜 용액:용매 비가 1:3.5가 되도록 하였다. 40nm 두께의 CYTOP층을 3000 rpm에서 60초 동안 스핀 주조법으로 증착시켰다. CYTOP(40nm) 막을 100℃에서 20분 동안 어닐링 처리하였다. 모든 스핀 코팅 공정과 어닐링 공정은 질소-충전 건조함 내에서 수행되었다. 이어서, Cambridge Nanotech Inc.사의 Savannah 100 ALD 시스템을 이용하여 Al2O3 유전막(50nm)을 CYTOP층 상부에 증착하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 1주기(cycle) 당 약 0.1nm의 증착률로 110℃에서 막을 성장시켰다. 끝으로, 섀도우 마스크를 통해 Al(150nm) 게이트 전극을 열 증착법으로 증착시켰다. 이렇게 얻은 OFET를 도 4b에 도시하였다.
실시예 2: 펜타센 채널에 기초한 OFET
하부 소스/드레인 전극을 포함하는 기하 구조를 이용하여 상부 게이트 펜타센 OFET를 제조하였다. 섀도우 마스크를 통해 Au(80nm) 하부 접촉 소스/드레인 전극을 실온에서 전자빔(e-빔)을 이용하여 유리 기판 상에 증착시켰다. 그런 후에는 섀도우 마스크를 통해 펜타센 활성층(50nm)을 실온에서 열 증착법으로 증착시켰다. CYTOP(40nm)/Al2O3(50nm)층을 상부 게이트 유전체로 사용하였다. CYTOP(40nm)층을 60초 동안 3000 rpm에서 스핀 캐스팅법으로 코팅하였다. CYTOP막을 100℃에서 20분 동안 어닐링 처리하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 주기(cycle) 당 약 0.1nm의 증착률로 110℃에서 Al2O3 유전막을 성장시켰다. 그런 다음, e-빔을 이용하여 Al 전극을 순차적으로 증착시켜 게이트 전극을 형성하였다.
실시예 3: InGaZnO 채널에 기초한 FET
하부 소스/드레인 전극을 포함하는 기하 구조를 이용하여 상부 게이트 비정질 InGaZnO FET를 제조하였다. 먼제, 섀도우 마스크를 통해 Ti(6nm)/Au(50nm)/Ti(6nm)의 삼중층을 실온에서 전자빔(e-빔)을 이용하여 유리 기판(Corning 1737) 상에 증착시키고, 포토리쏘그래피로 패터닝한 후 리프트-오프 공정을 시행하였다. 그런 후에는 40nm 두께의 IGZO(Ga2O3: In2O3:ZnO = 1:1:2 몰%)활성층을 고주파(RF) 스퍼터링으로 증착시켰다. IGZO층의 증착이 끝나면, 장치를 어닐링 처리하였다. 채널을 규정하기 위해, DI수에 희석된 염산(HCl: H2O = 1:100)을 사용하여 습식-식각 공정으로 IGZO층을 패터닝하였다. CYTOP(40nm)/Al2O3(50nm)층을 상부 게이트 유전체로 사용하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 110℃에서 Al2O3 유전막을 성장시켰다. 40nm CYTOP층을 위해서는, 용매로 희석된 2 중량% 용액을 사용하였다. 3000 rpm에서 60초 동안 스핀 캐스팅으로 CYTOP(40nm)층을 코팅하였다. CYTOP막을 20분 동안 100℃에서 어닐링 처리하였다. 그런 다음, e-빔을 이용하여 Ti(6nm) 및 Au(120nm)를 순차적으로 증착시키고, 포토리쏘그래피로 패터닝한 후 리프트-오프 공정을 시행하여 게이트 전극을 형성하였다.
실시예 4: CYTOP / SiN x 이중층을 가진, TIPS - 펜타센 및 PTAA OFET
실시예 4는 실시예 1과 동일하되, ALD 공정을 이용하여 Al2O3을 증착시키는 대신, 110℃의 공정 온도에서 플라즈마-화학기상증착법(PECVD)을 이용하여 SiNx 재료를 증착하였다는 차이가 있다. 비정질 반도체층의 경우 플루오로중합체 및 반도체층의 유리전이 온도에 따라 더 높은 온도에서 작업하는 것도 가능하다는 것을 주목한다.
실시예 5: Hyflon / Al 2 O 3 이중층을 가진, TIPS - 펜타센 및 PTAA OFET
실시예 5는 실시예 1과 동일하되, CYTOP를 증착시키는 대신, 40nm Hyflon AD 40X 재료 층을 증착시켰다는 차이가 있다.
실시예 6: Teflon / Al 2 O 3 이중층을 가진, TIPS - 펜타센 및 PTAA OFET
실시예 6은 실시예 1과 동일하되, CYTOP를 증착시키는 대신, 40nm Teflon 재료 층을 증착시켰다는 차이가 있다.
비록 위의 실시예들이 상부 게이트 FET에 관한 것이지만, 당업자라면 거의 유사한 방식으로 하부 게이트 FET를 제조할 수 있다는 것을 숙지하고 있을 것이다.
실시예 7: 플라스틱 기판을 사용하며 CYTOP / Al 2 O 3 이중층을 가진, TIPS - 펜타센 및 폴리 ( 트리아릴아민 )( PTAA ) 블렌드 채널에 기초한 OFET
하부-접촉 및 상부-게이트 구조를 지닌 OFET를 플렉서블 폴리에테르설폰(PES) 기판 상에 제조하였다. 폴리-4-비닐페놀(PVP) 버퍼층을 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA)에 용해된 PVP(Mw ~ 20,000) 및 가교제로서의 폴리(멜라민-co-포름알데하이드) 2 중량% 용액으로부터 제조하고 나서, 3000 rpm에서 40초 동안 스핀 코팅하여 증착시킨 후, 질소-충전 글로브 박스 내에서 1시간 동안 175℃에서 핫 플레이트 상에 가교시켰다. 섀도우 마스크를 통해 Au(50nm) 하부-접촉 소스/드레인 전극들을 열 증착법으로 증착시켰다. 질소-충전 건조함 내에서, 에탄올에 용해된 10 mmol의 펜타플루오로벤젠티올(PFBT) 용액에 15분 동안 침지시키고, 순수 에탄올로 세척한 후 건조시킴으로써, PFBT 자가조립 단분자층을 Au 전극 상에 형성하였다. TIPS-펜타센 및 PTAA 블렌드 용액을 다음과 같이 제조하였다: TIPS-펜타센과 PTAA를 개별적으로 30 mg/mL 농도로 무수 1,2,3,4-테트라하이드로나프탈렌, 99%, (Sigma Aldrich사)에 용해시키고, 이렇게 얻은 두 개별 용액을 혼합하여 중량비 1:1로 만들었다. TIPS-펜타센 및 PTAA 블렌드 활성층을 500 rpm에서 10초 동안, 이어서 2000 rpm에서 20초 동안 스핀 코팅하여 증착시켰다. 그런 후에는, 시료들을 질소-충전 건조함 내에서 100℃에서 15분 동안 어닐링 처리하였다. CYTOP(40nm)/Al2O3(50nm) 층을 상부-게이트 유전체로 사용하였다. 농도 9 중량%의 CYTOP 용액(CTL-809M)을 Asahi Glass사로부터 구입하였다. 40nm 두께의 CYTOP층을 증착시키기 위해, 원래 용액을 이들의 용매(CT-solv.180)로 희석시켜 용액:용매 비가 1:3.5가 되도록 하였다. 40nm 두께의 CYTOP층을 3000 rpm에서 60초 동안 스핀 캐스팅으로 증착시켰다. CYTOP(40nm) 막을 100℃에서 20분 동안 어닐링 처리하였다. 모든 스핀 코팅 공정과 어닐링 공정은 질소-충전 건조함 내에서 수행되었다. 이어서, Cambridge Nanotech Inc.사의 Savannah 100 ALD 시스템을 이용하여 Al2O3 유전막(50nm)을 CYTOP층 상부에 증착하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 1주기 당 약 0.1nm의 증착률로 110℃에서 막을 성장시켰다. 끝으로, 섀도우 마스크를 통해 Al(150nm) 게이트 전극을 열 증착법으로 증착시켰다. 이렇게 얻은 OFET를 도 4c에 도시하였다.
실시예 8: CYTOP / Al 2 O 3 이중층(45nm CYTOP; 50nm Al 2 O 3 )을 가진, TIPS - 펜타센 및 폴리 ( 트리아릴아민 )( PTAA ) 블렌드 채널에 기초한 OFET
하부-접촉 및 상부-게이트 구조를 지닌 OFET를 유리 기판(Corning사, Eagle 2000) 상에 제조하였다. 섀도우 마스크를 통해 Au(50nm) 하부-접촉 소스/드레인 전극들을 열 증착법으로 증착시켰다. 질소-충전 건조함 내에서, 에탄올에 용해된 10 mmol의 PFBT 용액에 15분 동안 침지시키고, 순수 에탄올로 세척한 후 건조시킴으로써, PFBT 자가조립 단분자층을 Au 전극 상에 형성하였다. TIPS-펜타센 및 PTAA 블렌드 용액을 다음과 같이 제조하였다: TIPS-펜타센과 PTAA를 개별적으로 30 mg/mL 농도로 무수 1,2,3,4-테트라하이드로나프탈렌, 99%, (Sigma Aldrich사)에 용해시키고, 이렇게 얻은 두 개별 용액을 혼합하여 중량비 1:1로 만들었다. TIPS-펜타센 및 PTAA 블렌드 활성층을 500 rpm에서 10초 동안, 이어서 2000 rpm에서 20초 동안 스핀 코팅하여 증착시켰다. 그런 후에는, 시료들을 질소-충전 건조함 내에서 100℃에서 15분 동안 어닐링 처리하였다. CYTOP(45nm)/Al2O3(50nm) 층을 상부-게이트 유전체로 사용하였다. 농도 9 중량%의 CYTOP 용액(CTL-809M)을 Asahi Glass사로부터 구입하였다. 45nm 두께의 CYTOP층을 증착시키기 위해, 원래 용액을 이들의 용매(CT-solv.180)로 희석시켜 용액:용매 비가 1:3.5가 되도록 하였다. 45nm 두께의 CYTOP층을 3000 rpm에서 60초 동안 스핀 캐스팅으로 증착시켰다. CYTOP(45nm)막을 100℃에서 20분 동안 어닐링 처리하였다. 모든 스핀 코팅 공정과 어닐링 공정은 질소-충전 건조함 내에서 수행되었다. 이어서, Cambridge Nanotech Inc.사의 Savannah 100 ALD 시스템을 이용하여 Al2O3 유전막(50nm)을 CYTOP층 상부에 증착하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 1주기 당 약 0.1nm의 증착률로 110℃에서 막을 성장시켰다. 끝으로, 섀도우 마스크를 통해 Al(150nm) 게이트 전극을 열 증착법으로 증착시켰다. 이렇게 얻은 OFET를 도 4d에 도시하였다.
실시예 9: CYTOP / Al 2 O 3 이중층(45nm CYTOP; 50nm Al 2 O 3 )을 가진, diF - TESADT 및 폴리( 트리아릴아민 )( PTAA ) 블렌드 채널에 기초한 OFET
TIPS-펜타센 대신에 2,8-디플루오로-5,11-비스(트리에틸실릴에티닐) 안트라디티오펜(diF-TESADT)을 사용하였다는 점을 제외하면, 실시예 9는 실시예 8과 동일하다. diF-TESADT의 구조는 아래와 같다:
Figure pct00004
이렇게 얻은 OFET를 도 4e에 도시하였다.
실시예 10: CYTOP / Al 2 O 3 / CYTOP 삼중층(20 nm CYTOP ; 50 nm Al 2 O 3 ; 20 nm CYTOP)을 가진, TIPS - 펜타센 및 폴리 ( 트리아릴아민 )( PTAA ) 블렌드 채널에 기초한 OFET
하부-접촉 및 상부-게이트 구조를 지닌 OFET를 유리 기판(Corning사, Eagle 2000) 상에 제조하였다. 섀도우 마스크를 통해 Au(50nm) 하부-접촉 소스/드레인 전극들을 열 증착법으로 증착시켰다. 질소-충전 건조함 내에서, 에탄올에 용해된 10 mmol의 펜타플루오로벤젠티올(PFBT) 용액에 15분 동안 침지시키고, 순수 에탄올로 세척한 후 건조시킴으로써, PFBT 자가조립 단분자층을 Au 전극 상에 형성하였다. TIPS-펜타센 및 PTAA 블렌드 용액을 다음과 같이 제조하였다: TIPS-펜타센과 PTAA를 개별적으로 30 mg/mL 농도로 무수 1,2,3,4-테트라하이드로나프탈렌, 99%, (Sigma Aldrich사)에 용해시키고, 이렇게 얻은 두 개별 용액을 혼합하여 중량비 1:1로 만들었다. TIPS-펜타센 및 PTAA 블렌드 활성층을 500 rpm에서 10초 동안, 이어서 2000 rpm에서 20초 동안 스핀 코팅하여 증착시켰다. 그런 후에는, 시료들을 질소-충전 건조함 내에서 100℃에서 15분 동안 어닐링 처리하였다. CYTOP(45nm)/Al2O3(50nm) 층을 상부-게이트 유전체로 사용하였다. 농도 9 중량%의 CYTOP 용액(CTL-809M)을 Asahi Glass사로부터 구입하였다. 20nm 두께의 CYTOP층을 증착시키기 위해, 원래 용액을 이들의 용매(CT-solv.180)로 희석시켜 용액:용매 비가 1:7이 되도록 하였다. 20nm 두께의 CYTOP층을 3000 rpm에서 60초 동안 스핀 캐스팅으로 증착시켰다. CYTOP(20nm)막을 100℃에서 20분 동안 어닐링 처리하였다. 이어서, Cambridge Nanotech Inc.사의 Savannah 100 ALD 시스템을 이용하여 Al2O3 유전막(50nm)을 CYTOP층 상부에 증착하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 1주기 당 약 0.1nm의 증착률로 110℃에서 막을 성장시켰다. 20nm 두께의 CYTOP 제3층을 Al2O3 제2층 상부에 증착시켰다. CYTOP(20nm)막을 100℃에서 20분 동안 어닐링 처리하였다. 모든 스핀 코팅 공정과 어닐링 공정은 질소-충전 건조함 내에서 수행되었다. 끝으로, 섀도우 마스크를 통해 Al(150nm) 게이트 전극을 열 증착법으로 증착시켰다. 이렇게 얻은 OFET를 도 4f에 도시하였다.
실시예 11: 펜타센 및 InGaZnO 에 기초한 FET 및 인버터
상부 게이트 및 하부-접촉 소스- 및 드레인- 전극 기하 구조를 가진 유기-무기 하이브리드 상보형(complementary) 인버터를 제조하였다. 먼저, 섀도우 마스크를 통해 Ti/Au(6nm/50nm) 전극을 실온에서 전자빔(e-빔)을 이용하여 유리 기판 상에 증착시켜 소스 전극과 드레인 전극을 규정하였다. 이들 소스/드레인 전극의 상부에, 다양한 종횡비로 수평 분포되는 비-중첩형 펜타센(정공 수송) 및 α-IGZO(전자 수송) 채널들을 제조하였다. 산소/아르곤(2%/98%) 분위기에서 3 mTorr의 작동압력 하에 125W 전력을 사용하여 섀도우 마스크를 통해 고주파-스퍼터링으로 실온에서 30nm 두께의 α-IGZO(Ga2O3: In2O3: ZnO = 1:1:1 몰%) 활성층을 증착시켰다. 이들 구조체를 공기 중에서 30분 동안 300℃에서 어닐링 처리하였다. 그런 후에는, 기판 온도 25℃, 초기 압력 2x10-8 Torr 하에, 섀도우 마스크를 통해 50nm 두께의 펜타센층을 열 증착법으로 증착시켰다. 열 증착을 시행하기 전에, 구배 영역 승화법을 이용하여 펜타센을 정제시켰다. CYTOP(40nm)/Al2O3(50nm) 층을 상부-게이트 유전체로 사용하였다. 농도 9 중량%의 CYTOP 용액(CTL-809M)을 Asahi Glass사로부터 구입하였다. 45nm 두께의 CYTOP층을 증착시키기 위해, 원래 용액을 이들의 용매(CT-solv.180)로 희석시켜 용액:용매 비가 1:3.5가 되도록 하였다. 45nm 두께의 CYTOP층을 3000 rpm에서 60초 동안 스핀 캐스팅으로 증착시켰다. CYTOP(40nm) 막을 100℃에서 20분 동안 어닐링 처리하였다. 모든 스핀 코팅 공정과 어닐링 공정은 질소-충전 건조함 내에서 수행되었다. 이어서, Cambridge Nanotech Inc.사의 Savannah 100 ALD 시스템을 이용하여 Al2O3 유전막(50nm)을 CYTOP층 상부에 증착하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 1주기 당 약 0.1nm의 증착률로 110℃에서 막을 성장시켰다. 끝으로, 섀도우 마스크를 통해 Al(50nm) 게이트 전극을 열 증착법으로 증착시켰다. 이렇게 얻은 인버터를 도 4g에 도시하였다.
실시예 12: CYTOP / Al 2 O 3 이중층 (45 nm CYTOP ; 50 nm Al 2 O 3 ) 및 증착 된 Au 소스/ 드레인 전극을 가진 Polyera ActivInk N2200 에 기초한 OFET
하부-접촉 및 상부-게이트 구조를 지닌 OFET를 유리 기판(Corning사, Eagle 2000) 상에 제조하였다. 섀도우 마스크를 통해 Au(50nm) 하부-접촉 소스/드레인 전극들을 열 증착법으로 증착시켰다. 잉크젯 인쇄 반도체 제제는 NDI 중합체 폴리{[N,N9-비스(2-옥틸도데실)-나프탈렌-1,4,5,8-비스(디카복시이미드)-2,6-디일]-알트-5,59-(2,29-바이티오펜)},P(NDI2OD-T2), Polyera ActivInk N2200에 기초한다. P(NDI2OD-T2) 잉크는 다음과 같이 제조하였다: 부피비 1:1로 혼합된 무수 1,2,3,4-테트라하이드로나프탈렌, 99%(Sigma Aldrich사) 및 메시틸렌, 99%(Sigma Aldrich사)의 혼합물에 NDI 중합체를 용해시켜 활성물질 내 농도가 0.5%에 이르도록 하였다. 이렇게 얻은 제제를 대기 중에서 밤새 교반하였다. Polyera ActivInk N2200의 구조를 아래와 같다:
Figure pct00005
Dimatix DMP 2831 잉크젯 인쇄 시스템을 사용하여 반도체를 패터닝하였다. 약 150nm 두께의 활성물질층을 공기 중에 실온에서 인쇄하였다. CYTOP(45nm)/Al2O3(50nm) 층을 상부-게이트 유전체로 사용하였다. 농도 9 중량%의 CYTOP 용액(CTL-809M)을 Asahi Glass사로부터 구입하였다. 45nm 두께의 CYTOP층을 증착시키기 위해, 원래 용액을 이들의 용매(CT-solv.180)로 희석시켜 용액:용매 비가 1:3.5가 되도록 하였다. 45nm 두께의 CYTOP층을 3000 rpm에서 60초 동안 스핀 캐스팅으로 증착시켰다. CYTOP(45nm)막을 100℃에서 20분 동안 어닐링 처리하였다. 모든 스핀 코팅 공정과 어닐링 공정은 질소-충전 건조함 내에서 수행되었다. 이어서, Cambridge Nanotech Inc.사의 Savannah 100 ALD 시스템을 이용하여 Al2O3 유전막(50nm)을 CYTOP층 상부에 증착하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 1주기 당 약 0.1nm의 증착률로 110℃에서 막을 성장시켰다. 끝으로, 섀도우 마스크를 통해 Al(100nm) 게이트 전극을 열 증착법으로 증착시켰다. 이렇게 얻은 OFET를 도 4h에 도시하였다.
실시예 13: CYTOP / Al 2 O 3 이중층 (45 nm CYTOP ; 50 nm Al 2 O 3 ) 및 증착 된 Ag 소스/ 드레인 전극을 가진 Polyera ActivInk N2200 에 기초한 OFET
하부-접촉 소스/드레인 전극에 Au 대신에 Ag를 사용하였다는 것을 제외하면, 실시예 13은 실시예 12와 동일하다.
실시예 14: CYTOP / Al 2 O 3 이중층 (45 nm CYTOP ; 50 nm Al 2 O 3 ) 및 인쇄된 Ag 소스/드레인 전극을 가진 Polyera ActivInk N2200 에 기초한 OFET
Ag 하부-접촉 소스/드레인 전극을 Dimatix DMP 2831 잉크젯 인쇄기로 패터닝하였다는 것을 제외하면, 실시예 14는 실시예 12와 동일하다.
실시예 15: CYTOP / Al 2 O 3 이중층(45nm CYTOP; 50nm Al 2 O 3 )을 가진, LEH - III -002a에 기초한 OFET
하부-접촉 및 상부-게이트 구조를 지닌 OFET를 유리 기판(Corning사, Eagle 2000) 상에 제조하였다. 섀도우 마스크를 통해 Au(50nm), Al(50nm) 및 Ag(50nm) 하부-접촉 소스/드레인 전극들을 열 증착법으로 증착시켰다. 디클로로벤젠으로부터 제조된 30 mg/ml 용액을 사용하여 500 rpm에서 10초 동안, 이어서 2000 rpm에서 20초 동안 스핀 코팅시켜 LEH-III-002a(LEH-III-085g, LEH-III-119a)의 유기 반도체 박막을 증착시켰다. LEH-III-002a(LEH-III-085g, LEH-III-119a)는 하기 화학식으로 표현된다:
Figure pct00006
LEH-III-119a(LEH-III-085g) 30 mg/ml 용액 및 PαMS 30 mg/ml 용액 각각을 혼합시켜, 중합체 매트릭스와 폴리(α-메틸 스티렌)(PαMS)(M w 100,000)의 블렌드를 제조하였다. 폴리(α-메틸 스티렌)(PαMS)(M w 100,000)는 하기 화학식으로 표현된다:
Figure pct00007
상기 블렌드 막을 500 rpm에서 10초 동안, 이어서 2000 rpm에서 20초 동안 스핀 코팅하여 증착시켰다. 이렇게 얻은 단독 블렌드막을 15분 동안 100℃에서 어닐링 처리하였다. CYTOP(45nm)/Al2O3(50nm) 층을 상부-게이트 유전체로 사용하였다. 농도 9 중량%의 CYTOP 용액(CTL-809M)을 Asahi Glass사로부터 구입하였다. 45nm 두께의 CYTOP층을 증착시키기 위해, 원래 용액을 이들의 용매(CT-solv.180)로 희석시켜 용액:용매 비가 1:3.5가 되도록 하였다. 45nm 두께의 CYTOP층을 3000 rpm에서 60초 동안 스핀 캐스팅으로 증착시켰다. CYTOP(45nm)막을 100℃에서 20분 동안 어닐링 처리하였다. 모든 스핀 코팅 공정과 어닐링 공정은 질소-충전 건조함 내에서 수행되었다. 이어서, Cambridge Nanotech Inc.사의 Savannah 100 ALD 시스템을 이용하여 Al2O3 유전막(50nm)을 CYTOP층 상부에 증착하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 1주기 당 약 0.1nm의 증착률로 110℃에서 막을 성장시켰다. 끝으로, 섀도우 마스크를 통해 Al(150nm) 게이트 전극을 열 증착법으로 증착시켰다.
실시예 16: CYTOP / Al 2 O 3 이중층(45nm CYTOP; 50nm Al 2 O 3 )을 가진, DRR - IV -209n에 기초한 OFET
하부-접촉 및 상부-게이트 구조를 지닌 OFET를 유리 기판(Corning사, Eagle 2000) 상에 제조하였다. 섀도우 마스크를 통해 Au(50nm) 하부-접촉 소스/드레인 전극들을 열 증착법으로 증착시켰다. 1,4-디옥산(20 mg/mL) 및 디클로로벤젠(20 mg/mL)으로부터 제조된 용액을 사용하여 500 rpm에서 10초 동안, 이어서 2000 rpm에서 20초 동안 스핀 코팅시켜 DRR-IV-209n의 유기 반도체층을 기판 위에 형성하였다. DRR-IV-209n은 하기 화학식으로 표현된다:
Figure pct00008
그런 후에는, 질소-충전 건조함 내에서, 이들 시료를 100℃(1,4-디옥산 시료) 및 120℃(디클로로벤젠 시료)에서 10분 동안 어닐링 처리하였다. CYTOP(45nm)/Al2O3(50nm) 층을 상부-게이트 유전체로 사용하였다. 농도 9 중량%의 CYTOP 용액(CTL-809M)을 Asahi Glass사로부터 구입하였다. 45nm 두께의 CYTOP층을 증착시키기 위해, 원래 용액을 이들의 용매(CT-solv.180)로 희석시켜 용액:용매 비가 1:3.5가 되도록 하였다. 45nm 두께의 CYTOP층을 3000 rpm에서 60초 동안 스핀 캐스팅으로 증착시켰다. CYTOP(45nm)막을 100℃에서 20분 동안 어닐링 처리하였다. 모든 스핀 코팅 공정과 어닐링 공정은 질소-충전 건조함 내에서 수행되었다. 이어서, Cambridge Nanotech Inc.사의 Savannah 100 ALD 시스템을 이용하여 Al2O3 유전막(50nm)을 CYTOP층 상부에 증착하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 1주기 당 약 0.1nm의 증착률로 110℃에서 막을 성장시켰다. 끝으로, 섀도우 마스크를 통해 Al(150nm) 게이트 전극을 열 증착법으로 증착시켰다.
CYTOP 층/ Al 2 O 3 층 두께가 상이한 OFET 들의 비교 연구
본 발명에 의한 구현예들의 장점을 설명하기 위해, 도 4a의 OFET 구조를 다음과 같이 연구하였다. CYTOP층/Al2O3층 두께가 상이한 5개의 OFET를 비교하였다:
·CYTOP(25nm)/Al2O3(50nm);
·CYTOP(40nm)/Al2O3(50nm);
·CYTOP(530nm)/Al2O3(50nm);
·게이트 유전체로서 Al2O3(100nm)
·게이트 유전체로서 CYTOP(780nm).
모든 연구 대상 OFET에서, 기판(301)은 폴리-4-비닐페놀(PVP)-코팅된 유리기판이었고, 반도체 재료(302)는 TIPS-펜타센 및 PTAA 블렌드로, 상기 기판 위에 스핀-코팅되었다. 증착 단계가 끝나면, TIPS-펜타센 및 PTAA의 블렌드 막을 어닐링 처리하여, 수직-상 분리를 유도하였다. Au(50nm) 및 Al(150nm)을 하부-접촉 소스/드레인 전극 및 상부-게이트 전극으로 각각 사용하였다. 반도체층을 증착시키기 전에, Au 전극의 표면을 펜타플루오로벤젠티올(PFBT)의 자가조립 단분자층을 사용하여 처리함으로써 금속과 유기 계면 사이의 접촉을 향상시켰다.
도 5는 도 4A의 OFET에 있어서, 3가지 상이한 CYTOP층 두께(tCYTOP = 25, 40, 530nm에 대한 VG = VD는 각각 -6V, -8V, -25V임)에 대한, 지속적인 바이어스 응력 하에서 시간에 따른 초기 드레인 전류 IDS0에 대한 드레인 전류 IDS의 비를 예시한다. 이들 측정치는, 적절한 CYTOP층 두께를 선택함으로써, 지속적인 바이어스 응력 하에서 시간에 따른 드레인 전류에 영향을 줄 수 있다는 것을 보여 준다. 본 예에서는, 40nm의 CYTOP층 두께가 가장 좋은 결과를 제공하였다. 이러한 CYTOP층 두께에 대한 최적값은 Al2O3층의 두께 및 유전상수에 의해 영향받는다는 것을 주목한다. 이는 아래 공식과 도 6a 및 도 6b를 고려함으로써 더 잘 이해될 수 있다.
각 층 내부의 전계:
Figure pct00009
각 층 내부의 유효전압:
Figure pct00010
식에서 Ei 및 Vi는 두께가 ti이고 유전상수가 ki인 i-층의 전계 및 유효전압을 각각 가리키며, 이때 게이트 유전체는 i-층, 및 두께가 tj이고 유전상수가 kj인 j-층으로 구성된다.
이들 공식을 도 6a에 설명하였다. 도 6b에 나타낸 바와 같이, CYTOP층의 두께값이 더 작을수록, Al2O3층의 유전상수의 변화에 따른 CYTOP층에 걸친 전압의 변화에 미치는 영향이 더 크다. 이러한 기울기는 전술한 보상 효과를 얻기 위해 필요하다. 두꺼운 CYTOP층, 예컨대 도 6b에서 500nm 그래프의 경우, 상기 그래프는 거의 편평하며, 이는 보상이 이루어지지 않을 것임을 표시한다(다른 유전상수는 동일하게 유지되는 것으로 추측됨).
도 7a 및 도 7b는 Al2O3(100nm)막, CYTOP(780nm)막, 그리고 CYTOP(40nm)/Al2O3(50nm)막의 정전용량 밀도-전계(C-E) 및 전류 밀도-전계(J-E) 특성을 각각 나타낸다. 3.1 x 10-4cm2 내지 2.4 x 10-1cm2 범위의 다양한 면적을 가진, Au(100nm)/유전체/산화인듐주석(ITO)이 코팅된 유리의 평행판 커패시터 기하구조를 이용하여 모든 막의 유전성의 특성을 분석하였다. 1 kHz의 주파수에서 측정된 Al2O3막과 CYTOP막의 정전용량 밀도(Cin)는 각각 78.6 nF/cm2 및 2.3 nF/cm2였다. 유전상수(k) 값은 Al2O3의 경우 8.9, CYTOP의 경우에는 2.0으로 추출되었다. CYTOP/Al2O3 이중층은 1 kHz의 주파수에서 34.8 nF/cm2의 Cin을 나타내었으며, 이는 CYTOP 및 Al2O3의 직렬연결된 커패시터로부터 추정되는 이론값(34.6 nF/cm2)에 가깝다. 도 7b에 나타낸 바와 같이, Al2O3막과 CYTOP/Al2O3막의 누설전류 밀도는 최대 3 MV/cm 크기의 인가 전계에서 3 x 10-7 A/cm2 미만에 유지된다. 이와는 반대로, 780nm 두께의 CYTOP막의 누설전류는 1.2 MV/cm의 인가 전계에서 2 x 10-7 A/cm2 값에 도달했다.
도 8a 및 도 8b는 질소 분위기 하의 초기 장치로부터 측정된, CYTOP(40nm)/Al2O3(50nm) 게이트 유전체를 사용하는 OFET(W/L = 2550μm/180μm)의 전달특성 및 출력특성을 각각 나타낸다. OFET는 이력현상을 전혀 나타내지 않았으며, 이중층 게이트 유전체의 상대적으로 높은 Cin으로 인해 8V의 낮은 전압에서 최대값 μ = 0.6 cm2/Vs를 달성하였다. 이들 이중층 장치에서, 이동도의 평균값 μ = 0.46±0.08 cm2/Vs, 문턱전압 Vth = -2.4±0.1V, Ion/Ioff = 105, 문턱전압 이하의 기울기 SS = 0.20±0.06 V/decade, 및 최대 계면 트랩 밀도 = 5 x 1011 cm-2로 측정되었다. CYTOP 단일층을 사용하는 OFET와 비교하여, 이중층을 사용하는 OFET는 유사한 μ값을 나타내지만, Vth 및 SS 값은 더 낮고, 낮은 작동전압에서 Ion/Ioff는 높은 Cin으로 인해 더 높았다.
도 9a는 OFET의 장기간 환경적 안정성 및 작동 안정성을 연구하기 위해 각 세트의 OFET가 겪게 되는 다양한 환경적 노출 조건 및 전기적 응력을 정리한 표를 나타낸다. 이들의 환경적 안정성을 연구하기 위해, 모든 OFET를 상대습도 30 내지 50%의 정상 대기 조건에 노출시켰다. μ 및 Vth의 변화를 이산 구간으로 감시하였다. 각 구간에서는, 전기 측정 및 작동 안정도 시험을 위해, 각 기판을 질소-충전 글로브 박스 안으로 다시 옮겼다.
도 9b는 다양한 종류의 OFET를 최대 31일 동안 공기에 노출시킨 후 관찰한 μ에서 눈에 띄는 변화가 관찰되지 않았음을 나타낸다. 도시되는 바와 같이, TIPS-펜타센의 공기 중에서의 양호한 안정성은 또한 이들 OFET가 환경적 안정성을 가지는데 일조한다. Al2O3 게이트 유전체를 가진 OFET에서는, μ의 평균값이 5.5(±2.0)x10-3 cm2/Vs에서 최대 1.1(±0.4)x10-2 cm2/Vs까지 점진적으로 증가하는 것이 관찰되었다. 다른 OFET에서는, 처음 7일 이내의 초기 증가 이후, μ는 CYTOP 게이트 유전체를 가진 OFET의 경우에는 평균값 0.60±0.20 cm2/Vs에 변함없이 유지되었고, CYTOP/Al2O3 게이트 유전체를 가진 OFET의 경우에는 0.52±0.09 cm2/Vs에 변함없이 유지되었다. 한편, 다양한 게이트 유전체를 가진 장치들에 대한 Vth의 변화를 도 9c에 나타내었다. Al2O3 게이트 유전체를 가진 OFET의 경우, 31일 동안 공기 중에 노출된 후, 오프-to-온 영역의 VGS의 스윕(sweep)으로부터 측정된 Vth의 평균값은 -2.4±0.3V 내지 -2.8±0.3V로 다양하였다. 이것이 작은 차이로 보일지라도, 이들 장치에서는 강한 이력현상과, Vth의 크기 및 사인에 있어서 큰 장치-대-장치 변화가 관찰되었다. 이와는 대조적으로, CYTOP 게이트 유전체를 가지며 이력현상이 없는 OFET의 경우, 11일 동안 공기 중에 노출된 후, Vth는 -24.3±0.8V에서 -4.0±0.7V까지 큰 (+) 이동이 관찰되었다. 이러한 초기 변화 이후, Vth에 있어서 주목할만한 이동은 관찰되지 않았으며, 31일 동안 공기 중에 노출된 후 Vth의 값은 -3.7±0.3V에 도달하였다. 크기가 작기는 하지만 유사한 변화가, CYTOP/Al2O3 이중층을 가지며 이력현상이 없는 OFET에서 관찰되었다. 31일 동안 공기 중에 노출된 후, Vth는 -2.5±0.1V에서 -1.4±0.1V까지 아주 작은 이동만 관찰되었다. CYTOP 게이트 유전체를 가진 장치들에서와 같이, 이들 변화의 대부분은 처음 11일 이내에 일어난다.
도 9d는 CYTOP(40nm)/Al2O3(50nm) 막을 가진 OFET에 대한 이동도 및 문턱전압 Vth의 변화를 나타낸다.
본 상부-게이트 유전체의 캡슐화 특성을 연구하기 위해, Ca 박막의 광학적 투과성을 시험하였다. CYTOP 단일층으로 보호된 Ca막은 공기에 노출된 지 1시간 이내에 빠르게 산화된 반면, CYTOP/Al2O3 이중층 또는 Al2O3 단일층으로 보호된 Ca막은 하루 넘게 공기에 노출된 후에야 비로소 열화되기 시작하였다. 이들 실험으로부터, CYTOP는 소수성 성질로 인해 H2O에 맞선 보호용 차단벽이라는 것과, 이에 따라 Ca층의 열화는 산소 확산으로 인한 것임이 예상되었다. 이중층 게이트 유전체를 사용하는 OFET는 단일층 게이트 유전체를 사용하는 OFET와 비교하여 더 우수한 환경적 안정성을 나타내었다.
31일 동안 공기에 노출된 상부-게이트 OFET를 750W의 전력으로, 표면으로부터 유기 잔류물과 기타 오염물질을 제거하는 것으로 공지되어 있는 산소 플라즈마에 5분 동안 노출(산소 플라즈마의 고반응성 때문에, 이는 공기 노출보다 더 극한 조건임)시킴으로써, 상기 OFET에 사용된 유전체의 캡슐화 특성을 추가로 시험하였다. 도 9b 및 도 9c는 산소 플라즈마 처리 후 3가지 종류 OFET 모두의 μ 또는 Vth에 있어서 어떠한 주목할만한 변화가 관찰되지 않았음을 보여 준다. 다양한 OFET의 전기적 특성에서 관찰된 현저한 차이점은 단일 CYTOP층을 가진 OFET의 Ioff가 심하게 증가되었다는 것이다. 한편, Al2O3은 활성적 산소 플라즈마에 대해 보호층으로 역할함에 따라, Al2O3 게이트 유전체 및 CYTOP/Al2O3 게이트 유전체를 가진 장치들의 Ion/Ioff비에서 어떤 주목할만한 변화도 관찰되지 않았다. 도 9a에 기재된 바와 같이, 산소 플라즈마 처리가 끝나면, CYTOP/Al2O3 이중층을 가진 OFET를 최대 210일(7개월) 동안 축적 공기에 노출시킨 후 상기 OFET의 전기적 특성을 시험하였다. 도 9b 및 도 9c는 μ 및 Vth의 평균값이 사실상 변함없이 유지된다는 것을 보여 준다.
환경적 안정성 외에도, 작동 안정성은 회로 설계와 전체 장치 수명을 위해 대단한 중요성을 가진다. 연속 작동 하에서의 열화 기전은 OFET 내, 및 반도체와 게이트 유전체의 벌크 내 모든 계면에서의 전하 트래핑 및 디트래핑 사건과 관련이 있다. 작동 중 OFET의 성능 열화는 μ 및 Vth의 변화에 반영된다. 트랩 역학은 채널을 통해 흐르는 캐리어의 밀도에 좌우되기 때문에, 트랜지스터가 더 높은 전력에서 작동되는 경우에는 보다 극심한 열화가 예상된다. 이동성 불순물의 확산 또는 게이트 유전체의 분극 현상과 같은 기타 기전들 또한 성능 열화에 일조할 수 있다. 이러한 이유들 때문에, 모든 OFET의 작동 안정성을 두 가지 방식으로 평가하였다: 1) 전달 특성을 여러 번 연속적으로 주사하여 평가하고; 2) 일정한 직류(DC) 바이어스 응력을 인가(이는 채널을 통해 흐르는 높은 전류밀도로 인해 보다 극심한 조건에 해당됨)함으로써 평가하였다.
도 10a 및 도 10b는 31일 동안 공기에 노출시키기 전(도 10a)과 후(도 10b), CYTOP(40nm)/Al2O3(50nm) OFET의 "off" 에서 "on" 영역으로 여러 번 연속 주사하는 동안 상기 OFET에서 측정된 전달 곡선의 샘플링을 나타낸다. CYTOP/Al2O3 게이트 유전체를 가진 OFET의 경우, OFET가 공기에 노출되기 전에는, 도 10a의 삽도(inset)에 나타낸 바와 같이, 처음 1000번의 주사가 이루어지는 동안 전달 특성의 변화는 무시해도 될 정도였다. 공기에 노출되기 전의 이들 장치의 작동 안정성을 더 시험해 보기 위해, 두 장치 모두를 추가로 20,000번 주사하였다. 도 10a는 이러한 극심한 조건 하에서도 이들 두 종류 OFET의 전달 특성이 무시해도 될 정도로 변화되었다는 것이 관찰되었다. 31일 동안 공기에 노출된 후에도, 작동 안정성은 도 10b에 나타낸 바와 같이 여러 번의 연속 주사 조건 하에서 보존되었다. 이러한 놀라운 안정성은 CYTOP/TIPS-펜타센 계면의 뛰어난 전기적 특성의 결과이다.
도 9a에 나타낸 바와 같이, 다양한 종류의 OFET를 공기에 노출시키기 전에 1000번 주사한 후, 이들 OFET의 장치(1)에 DC 바이어스 응력을 3600초(1시간) 동안 인가하였다. 도 11a는 모든 OFET에서 측정된 IDS의 시간에 따른 변화를 초기값에 정규화한 것을 나타낸다. Al2O3 게이트 유전체를 가진 OFET에서는, 정규화된 IDS가 감소되어, 1시간 후에 최종값 0.77에 이른 것이 측정되었다. 동일한 구간 동안, CYTOP 장치에서 측정된 전류는 0.9로 낮아졌다. 그러나, CYTOP/Al2O3 이중층의 변화는, 1시간 후에 전류가 1.04의 값으로 소폭 증가했다는 점에서 다르다. 도 11b는 모든 OFET를 31일 동안 공기에 노출시킨 다음 1시간 동안 바이어스 응력을 인가한 후, 상기 OFET(장치 2)에서 측정된 IDS의 변화를 정규화한 것을 나타낸다. 이중층 게이트 유전체를 가진 OFET에서, IDS를 소폭 증가시키는 기전은 기타 다른 OFET에서 관찰된 것과 상당히 다르다. 또한, 이중층 게이트 유전체를 가진 OFET의 작동 안정성은, 산소 플라즈마로 처리한 후, 24시간에 걸친 전기 바이어스 응력 인가에 따른 전류 변화를 감시함으로써 시험하였다. 도 11c는 정규화 IDS에서의 변화가 원래 값의 4% 미만에 유지된다는 것을 나타낸다. 도 11d에 도시된 바와 같이, 이러한 놀라운 안정성의 결과로 DC 바이어스 응력 인가 전후의 전달특성과 출력특성은 무시해도 될 정도의 변화만 겪는다. 이전에 발견되었듯이, IDS는 DC 바이어스 응력이 인가되는 초기 단계 동안에는 소폭 증가하였지만, 장기간의 응력 인가가 이루어진 후에는 서서히 감소하였다는 것을 주목해야 한다. 도 11e는 CYTOP(40nm)/Al2O3(50nm)막을 가진, 초기 OFET(장치 1); 31일 동안 공기에 노출된 후의 OFET(장치 2), 산소 플라즈마로 처리된 후의 OFET(장치 3), 90일 동안 공기에 노출된 후의 OFET(장치 4), 150일 동안 공기에 노출된 후의 OFET(장치 5), 210일 동안 공기에 노출된 후의 OFET(장치 6), 및 365일 동안 공기에 노출된 후의 OFET(장치 7)에 24시간에 걸쳐 전기적 바이어스 응력을 인가한 경우 IDS의 시간에 따른 변화를 나타낸다. 도면에서 알 수 있듯이, DC 바이어스 하에서 IDS의 변화는 ±10% 미만이었다.
이중층을 가진 OFET의 전기적 바이어스 하에서의 놀라운 안정성은 1) CYTOP/TIPS-펜타센 계면에서의 본질적인 깊은 트랩에 의해 야기되는 IDS의 감소, 그리고 2) CYTOP/Al2O3 계면에 배향될 수 있는 쌍극자, 및/또는 게이트 유전체에서의 전하 주입 및 트래핑에 의해 야기되는 IDS의 증가에 대한 보상 효과로부터 유래한다.
CYTOP / Al 2 0 3 이중층 유전체를 가진 OFET 의 체계적 안정성에 대한 연구
본 발명에 의한 구현예들의 장점을 설명하기 위해, CYTOP/Al2O3 이중층 유전체를 가진 OFET를 다음과 같이 연구하였다. O2 및 H20 노출이 p-채널 OFET에 미치는 영향을 연구하였다.
도 16a 및 도 16b는 O2 및 H20 노출이 상기 OFET의 전달특성이 미치는 일반적인 영향을 도시한다. 도 16a는 O2가 도핑 효과와 산화 효과 둘 다 가지고 있음을 나타내며, 이때 도핑 효과는 전달특성 그래프를 우측으로 이동시키는 경향이 있고, 산화 효과는 전달특성 그래프를 좌측으로 이동시키는 경향이 있다. 도 16b는, H20가 유전체 분극 현상을 증가시켜 전달특성 그래프를 우측으로 이동시키는 경향이 있을 뿐만 아니라, 트랩 형성 효과도 가져서 전달특성 그래프를 좌측으로 이동시키는 경향이 있다는 것을 나타낸다.
도 16c는 O2 및 H20 노출이 DC 바이어스 응력이 인가되는 동안의 IDS의 시간에 따른 변화에 미치는 일반적인 영향을 나타낸다. 도 16c는 O2 노출이 DC 바이어스 응력이 인가되는 동안의 IDS에 거의 영향을 미치지 않는다는 것을 보여 준다. 그러나, H2O 노출은 DC 바이어스 응력이 인가되는 시간에 걸쳐 IDS의 감소를 야기한다.
이러한 영향의 범위를 시험하기 위해, 3가지 상이한 OFET를 시험하였다. 첫번째 것은 도 4에 예시된 바와 같이 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3)을 가진 TIPS-펜타센 및 PTAA 블렌드 채널에 기초한 OFET였다. 두번째 것은 도 4e에 예시된 바와 같이 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3)을 가진 diF-TESADT 및 PTAA 블렌드 채널에 기초한 OFET였다. 세번째 것은 도 4f에 예시된 바와 같이 CYTOP/Al2O3/CYTOP 삼중층(20nm CYTOP; 50nm Al2O3; 20nm CYTOP)을 가진 TIPS-펜타센 및 PTAA 블렌드 채널에 기초한 OFET였다. 이들 OFET는 도 17에 나타낸 노출 순서를 따랐다.
도 18a 내지 도 18c는 노출 순서 중 각 단계에 대한 정전용량 Cin(nF/cm2), 이동도 μ(cm2/Vs), 및 문턱전압 Vth(V)을 나타낸다. 이들 결과는 CYTOP/Al2O3 이중층 OFET 및 CYTOP/Al2O3/CYTOP 삼중층 OFET에 대한 O2 및 H2O의 영향이 가역적임을 나타낸다.
도 19a 및 도 19b는 노출 순서의 각 단계에서, CYTOP/Al2O3 이중층 OFET(45nm CYTOP; 50nm Al2O3)(도 19a) 및 CYTOP/Al2O3/CYTOP 삼중층 OFET(20nm CYTOP; 50nm Al2O3; 20nm CYTOP)(도 19b)의, 20 Hz 내지 100만 Hz 범위의 주파수에 대한 정전용량의 변화를 나타낸다.
도 20a 및 도 20b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3)을 가진, TIPS-펜타센 및 PTAA 블렌드 채널에 기초한 OFET에 DC 바이어스를 인가하는 동안 상기 OFET의 전달특성 및 IDS의 시간에 따른 변화를 나타낸다. OFET를 시험하는 동안 얻은 자료를 아래의 표에 정리하였다.
Figure pct00011
도 21a 및 도 21b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3)을 가진, diF-TESADT 및 PTAA 블렌드 채널에 기초한 OFET에 DC 바이어스를 인가하는 동안 상기 OFET의 전달특성 및 IDS의 시간에 따른 변화를 나타낸다. OFET를 시험하는 동안 얻은 자료를 아래의 표에 정리하였다.
Figure pct00012
도 22a 및 도 22b는 CYTOP/Al2O3/CYTOP 삼중층(20nm CYTOP; 50nm Al2O3; 20nm CYTOP)을 가진, TIPS-펜타센 및 PTAA 블렌드 채널에 기초한 OFET에 DC 바이어스를 인가하는 동안 상기 OFET의 전달특성 및 IDS의 시간에 따른 변화를 나타낸다.
Figure pct00013
다양한 플루오로중합체 ( CYTOP , Hyflon , 및 Teflon )/무기( Al 2 O 3 및 SiN x ) 이중층의 비교 연구
본 발명에 의한 구현예들의 장점을 설명하기 위해, 플루오로중합체 이중층을 가진 커패시터 및 OFET를 다음과 같이 연구하였다. 상이한 플루오로중합체 이중층을 가진 8개의 커패시터와 8개의 OFET를 비교하였다.
·CYTOP(45nm)/Al2O3(50nm);
·Hyflon(45nm)/Al2O3(50nm);
·Teflon(45nm)/Al2O3(50nm);
·CYTOP(20nm)/Al2O3(50nm)/CYTOP(20nm);
·CYTOP(45nm)/SiNx(50nm);
·Hyflon(45nm)/SiNx(50nm);
·Teflon(45nm)/SiNx(50nm);
·CYTOP(20nm)/SiNx(50nm)/CYTOP(20nm).
커패시터를 제조하기 위해, 섀도우 마스크를 통해 Au(50nm) 하부 전극을 유리 기판(Corning 1737) 위에 열 증착법으로 증착시켰다. 다양한 플루오로중합체(CYTOP, Hyflon, 및 Teflon)/무기(Al2O3 및 SiNx) 이중층 및 CYTOP/무기(Al2O3 및 SiNx)/CYTOP 삼중층을 유전체로 사용하였다. 농도 9 중량%의 CYTOP 용액(CTL-809M)을 Asahi Glass사로부터 구입하였다. 농도 약 6.6 중량%의 Hyflon 용액(Hyflon® AD 40X)을 Solvay사로부터 공급받았다. 농도 6 중량%의 Teflon 용액(601S2-100-6)을 듀퐁사로부터 구입하였다. 45nm 두께의 CYTOP층을 증착시키기 위해, 원래 용액을 이들의 용매(CYTOP의 경우 CT-solv.180, Hyflon의 경우 LS165, 그리고 Teflon의 경우 FC-40)로 희석시켜 용액:용매 비가 CYTOP의 경우 1:3.5, Hyflon의 경우 1:2, 그리고 Teflon의 경우 1:3이 되도록 하였다. 20nm CYTOP층의 경우, 용액:용매 비를 1:7로 하였다. 플루오로중합체층을 60초 동안 3000 rpm(CYTOP의 경우), 4000 rpm(Hyflon 및 Teflon의 경우)에서 스핀 코팅으로 증착시켰다. 증착 단계가 끝나면, 플루오로중합체층을 100℃에서 20분 동안 어닐링 처리하였다. 이어서, Cambridge Nanotech Inc.사의 Savannah 100 ALD 시스템을 이용하여 Al2O3 유전막(50nm)을 플루오로중합체층 상부에 증착하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 1주기 당 약 0.1nm의 증착률로 110℃에서 막을 성장시켰다. SiNx 막(50nm)을 110에서 플라즈마-화학적 기상 증착법(PECVD)으로 플루오로중합체층 상에 증착시켰다. 삼중층 유전체를 위해, CYTOP 막(20nm)을 Al2O3 상에 증착시키고, SiNx 막을 100℃에서 20분 동안 어닐링 처리하였다. 끝으로, 섀도우 마스크를 통해 Al(150nm) 게이트 전극을 열 증착법으로 증착시켰다.
도 23a 내지 도 23d는 시험 대상 커패시터의 정전용량 및 전류밀도-전계(J-E) 특성을 나타낸다. 이들 시험 대상 커패시터의 유전 특성에 대한 요약 설명을 아래의 표에 제공하였다.
Figure pct00014
OFET를 마련하기 위해, 하부-접촉 및 상부-게이트 구조를 지닌 유리 기판(Corning사, Eagle 2000) 상에 제조하였다. 섀도우 마스크를 통해 Au(50nm) 하부-접촉 소스/드레인 전극들을 열 증착법으로 증착시켰다. 질소-충전 건조함 내에서, 에탄올에 용해된 10 mmol의 펜타플루오로벤젠티올(PFBT) 용액에 15분 동안 침지시키고, 순수 에탄올로 세척한 후 건조시킴으로써, PFBT 자가조립 단분자층을 Au 전극 상에 형성하였다. TIPS-펜타센 및 PTAA 블렌드 용액을 다음과 같이 제조하였다: TIPS-펜타센과 PTAA를 개별적으로 30 mg/mL 농도로 무수 1,2,3,4-테트라하이드로나프탈렌, 99%, (Sigma Aldrich사)에 용해시키고, 이렇게 얻은 두 개별 용액을 혼합하여 중량비 1:1로 만들었다. TIPS-펜타센 및 PTAA 블렌드 활성층을 500 rpm에서 10초 동안, 이어서 2000 rpm에서 20초 동안 스핀 코팅하여 증착시켰다. 그런 후에는, 시료들을 질소-충전 건조함 내에서 100℃에서 15분 동안 어닐링 처리하였다. 다양한 플루오로중합체(CYTOP, Hyflon, 및 Teflon)/무기(Al2O3 및 SiNx) 이중층 및 CYTOP/무기(Al2O3 및 SiNx)/CYTOP 삼중층을 유전체로 사용하였다. 농도 9 중량%의 CYTOP 용액(CTL-809M)을 Asahi Glass사로부터 구입하였다. 농도 약 6.6 중량%의 Hyflon 용액(Hyflon® AD 40X)을 Solvay사로부터 공급받았다. 농도 6 중량%의 Teflon 용액(601S2-100-6)을 듀퐁사로부터 구입하였다. 45nm 두께의 CYTOP층을 증착시키기 위해, 원래 용액을 이들의 용매(CYTOP의 경우 CT-solv.180, Hyflon의 경우 LS165, 그리고 Teflon의 경우 FC-40)로 희석시켜 용액:용매 비가 CYTOP의 경우 1:3.5, Hyflon의 경우 1:2, 그리고 Teflon의 경우 1:3이 되도록 하였다. 20nm CYTOP층의 경우, 용액:용매 비를 1:7로 하였다. 플루오로중합체층을 60초 동안 3000 rpm(CYTOP의 경우), 4000 rpm(Hyflon 및 Teflon의 경우)에서 스핀 코팅으로 증착시켰다. 증착 단계가 끝나면, 플루오로중합체층을 100℃에서 20분 동안 어닐링 처리하였다. 이어서, Cambridge Nanotech Inc.사의 Savannah 100 ALD 시스템을 이용하여 Al2O3 유전막(50nm)을 플루오로중합체층 상부에 증착하였다. 트리메틸 알루미늄[Al(CH3)3]과 H2O 증기에 교대로 노출시키면서, 1주기 당 약 0.1nm의 증착률로 110℃에서 막을 제조하였다. SiNx 막(50nm)을 110에서 플라즈마-화학적 기상 증착법(PECVD)으로 플루오로중합체층 상에 증착시켰다. 삼중층 유전체를 위해, CYTOP 막(20nm)을 Al2O3 상에 증착시키고, SiNx 막을 100℃에서 20분 동안 어닐링 처리하였다. 끝으로, 섀도우 마스크를 통해 Al(150nm) 게이트 전극을 열 증착법으로 증착시켰다.
도 24a 및 도 24b는 CYTOP(45nm)/Al2O3(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타낸다. 도 24c 및 도 24d는 Hyflon(45nm)/Al2O3(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타낸다. 도 24e 및 도 24f는 Teflon(45nm)/Al2O3(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타낸다. 도 24g 및 24h는 CYTOP(20nm)/Al2O3(50nm)/CYTOP(20nm) 삼중층 OFET에 대한 전달특성 및 출력특성을 나타낸다. 도 24i 및 도 24j는 CYTOP(45nm)/SiNx(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타낸다. 도 24k 및 도 24l는 Hyflon(45nm)/SiNx(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타낸다. 도 24m 및 도 24n은 Teflon(45nm)/SiNx(50nm) 이중층 OFET에 대한 전달특성 및 출력특성을 나타낸다. 도 24o 및 24p는 CYTOP(20nm)/SiNx(50nm)/CYTOP(20nm) 삼중층 OFET에 대한 전달특성 및 출력특성을 나타낸다.
시험 대상 OFET의 성능의 요약 설명을 아래의 표에 제공하였다.
Figure pct00015
플루오로중합체/SiNx 이중층 OFET에 대한 전계효과 이동도값은 플루오로중합체/Al2O3 이중층 OFET에 대한 것보다 10배 내지 100배 더 낮았다.
기타 구현예에 의해 얻은 결과
도 12a 및 도 12b는 전달특성을 여러 번 주사한 후, 그리고 일정한 DC 바이어스 응력(VGS = VDS = 7V)을 18시간 동안 인가한 후의, CYTOP(40nm)/Al2O3(50nm) 이중측을 가진 비정질 InGaZnO FET의 전달특성 및 출력특성을 나타낸다. 연속적인 다수 번의 주사 하에나, 또는 일정한 DC 바이어스 응력 인가 하에서, 산화물 FET의 이동도는 전혀 열화되지 않았지만, 문턱전압이 소폭 변하였다.
도 13a 및 도 13b는, 실시예 7에 설명된 바와 같이, CYTOP(40nm)/Al2O3(50nm)게이트 유전체 및 플라스틱(PES) 기판을 이용하는 OFET(W/L = 2550μm/180μm)의 초기 장치로부터 질소 분위기 하에 측정된 전달특성 및 출력특성을 나타낸다. 상기 OFET는 이력 현상을 나타내지 않았으며, 8V의 낮은 전압에서 최대값 μ=0.34 cm2/Vs를 얻었다. 이들 이중층 장치에서, 이동도의 평균값 μ = 0.24±0.08 cm2/Vs, 문턱전압 Vth = -1.3±0.1V, Ion/Ioff = 104로 측정되었다. CYTOP(40nm)/Al2O3(50nm) 게이트 유전체 및 플라스틱(PES) 기판을 사용하는 OFET(W/L = 2550μm/180μm)에 DC 바이어스 응력을 3600초(1시간) 동안 인가하였다. 도 14a는 OFET에서, IDS의 시간에 따른 변화를 측정하여 초기값에 정규화한 것을 나타낸다. 도 11a와 도 14a를 비교함으로써 알 수 있듯이, 플라스틱 기판 OFET의 CYTOP/Al2O3 이중층의 변화는 유리 기판 장치의 그것과 유사하였다. 도 14b 및 도 14c는 DC 바이어스 응력이 인가된 후의 플라스틱 기판 OFET의 전달특성 및 출력특성을 나타낸다. 도 15a 및 도 15b는 CYTOP(40nm)/Al2O3(50nm)게이트 유전체 및 플라스틱(PES) 기판을 이용하는 OFET(W/L = 2550μm/180μm)의 초기, 공기 중에서의 4개월 후, 그리고 30분 동안 휨 처리(인장응력)된 후의 전달특성 및 출력특성을 나타낸다. 도 15c는 상기 플라스틱 기판 OFET를 굽히는데 이용된 벤딩 장치를 나타낸다. 도 15d는 (저항-부파 인버터를 이용하여 구한) 플라스틱 기판 OFET의 초기, 2시간 동안 DC 바이어스 응력이 인가된 후, 공기 중에서의 4개월 후, 그리고 30분 동안 휨 처리(인장응력)된 후의 전달특성 및 출력특성을 나타낸다.
도 25a 및 도 25b는 실시예 11에 설명된 펜타센 FET 및 InGaZnO FET의 게이트 전압 VGS에 따른 드레인 전류 IDS를 나타낸다. 도 25c는 펜타센 FET 및 InGaZnO FET에 60분 동안 DC 바이어스 응력이 인가되는 동안 IDS의 시간에 따른 변화를 측정한 후 초기값에 정규화한 것을 나타낸다. 도 26a 및 도 26b는 실시예 11에 설명된 펜타센 FET에 대한 전달특성 및 출력특성을 나타낸다. 도 27a 및 도 27b는 실시예 11에 설명된 InGaZnO FET에 대한 전달특성 및 출력특성을 나타낸다. 도 28a 및 도 28b는 도 4g의 인버터에 대한 전압전달특성 및 정적이득(static gain)을 나타낸다.
도 29a 및 도 29b는 실시예 12에 설명된 바와 같이 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 증착된 Au 소스/드레인 전극들을 가진, Polyera ActivInk N2200에 기초한 OFET의 전달특성 및 출력특성을 나타낸다. 도 30a 및 도 30b는 실시예 13에 설명된 바와 같이 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 증착된 Ag 소스/드레인 전극들을 가진, Polyera ActivInk N2200에 기초한 OFET의 전달특성 및 출력특성을 나타낸다. 도 31a 및 도 31b는 실시예 14에 설명된 바와 같이 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 인쇄된 Ag 소스/드레인 전극들을 가진, Polyera ActivInk N2200에 기초한 OFET의 전달특성 및 출력특성을 나타낸다. 이들 인쇄된 시험 대상 OFET의 성능에 대한 요약 설명을 아래의 표에 제공하였다.
Figure pct00016
도 32a 및 도 32b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 n-채널로 작동하는 Au 하부 접촉 소스/드레인 전극들을 가진, LEH-III-002a에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 33a 및 도 33b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 p-채널로 작동하는 Au 하부 접촉 소스/드레인 전극들을 가진, LEH-III-002a에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 34a 및 도 34b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 Al 하부 접촉 소스/드레인 전극들을 가진, LEH-III-085g에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 35a 및 도 35b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 n-채널로 작동하는 Ag 하부 접촉 소스/드레인 전극들을 가진, LEH-III-085g:PαMS에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 36a 및 도 36b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 p-채널로 작동하는 Ag 하부 접촉 소스/드레인 전극들을 가진, LEH-III-085g:PαMS에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
도 37a 및 도 37b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 Au 하부 접촉 소스/드레인 전극들을 가진, LEH-III-119a에 기초한 OFET에 대한 대기 노출 연구 결과를 나타낸다. 도 37a는 초기, 5일 후, 17일 후, 그리고 어닐링 처리 후 상기 OFET의 전달특성을 나타낸다. 도 37b는 초기, 5일 후, 그리고 17일 후 상기 OFET의 이동도 및 문턱전압을 나타낸다.
도 38a 및 도 38b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3) 및 Au 하부 접촉 소스/드레인 전극들을 가진, LEH-III-085g:PαMS에 기초한 OFET에 대한 대기 노출 연구 결과를 나타낸다. 도 38a는 초기, 5일 후, 17일 후, 그리고 어닐링 처리 후 상기 OFET의 전달특성을 나타낸다. 도 38b는 초기, 5일 후, 그리고 17일 후 상기 OFET의 이동도 및 문턱전압을 나타낸다.
도 39a 및 도 39b는 CYTOP/Al2O3 이중층(45nm CYTOP; 50nm Al2O3)을 가진, DRR-IV-209n에 기초한 OFET의 전달특성 및 출력특성을 나타낸다.
Figure pct00017
LEH-III-002a, LEH-III-085a, LEH-III-119a, DRR-IV-209n에 기초한 OFET의 성능에 대한 요약 설명을 아래의 표에 나타내었다.
Figure pct00018
결론적으로, 본 발명의 다층 접근법은 많은 적용분야에 대해 환경적으로, 작동적으로 안정적인 OFET를 개발하기 위한 가능성을 열었다. 이러한 적용분야의 예로는 많은 다른 것 중에서 정보 디스플레이 및 의학 이미지 어레이를 위한 구동기, 상보형 회로, 어댑티브 태양 전지 어레이, 고주파 식별(RFID) 태그, 및 화학적 또는 물리적 센서가 포함된다. 일정한 전류 공급이 요구되는 액티브 매트릭스 디스플레이 백플레인과 같은 적용분야에서, 바이어스 응력 효과는 디스플레이 성능에 해로운 영향을 미친다. 이러한 적용분야를 위해, 본 발명의 구현예는 예를 들면 바이어스 응력 효과에 매우 약한 기존의 비정질 실리콘(a-Si) FET 기법과 비교하여 현저한 장점을 가진다. 본 발명의 특히 매력적인 적용분야는 상업 용도의 액티브 매트릭스 디스플레이 발광 다이오드(AMOLED)의 백플레인 회로와 관련 있다. 그 이유는 종래의 AMOLED 디스플레이는 유기 발광 다이오드의 비-균일성을 막기 위해 구동 트랜지스터의 열화로 인한 문턱전압 및 이동도의 변화량을 보상하는데 있어서 더 많은 트랜지스터가 필요하기 때문이다. 본 발명은 AMOLED 디스플레이를 작동하기 위한 높은 집적 밀도 및 월등한 백플레인 안정성을 가능하게 한다.
본 발명의 원리를 구체적인 구현예들과 관련하여 전술하였지만, 본 명세서는 단지 예로서 주어진 것이며, 첨부된 청구범위에 의해 정의되는 보호 범위를 제한하는 것이 아님을 분명하게 이해해야 한다.

Claims (39)

  1. 게이트, 소스 및 드레인;
    상기 소스와 상기 드레인 사이의 반도체층; 및
    상기 게이트와 상기 반도체층 사이의 게이트 절연체
    를 포함하고,
    상기 게이트 절연체는
    상기 반도체층에 인접한 제1층; 및
    제2층을 포함하며,
    상기 제1층은 제1 유전상수와 제1 두께를 가지며 플루오로중합체로부터 형성되고,
    상기 제2층은 제2 유전상수와 제2 두께를 가지며,
    상기 제1 유전상수는 3보다 작고, 상기 제1 두께는 200nm 미만이며, 상기 제2 유전상수는 5보다 크고, 상기 제2 두께는 500nm 미만인, 전계효과 트랜지스터.
  2. 제1항에 있어서, 제1층은 유리전이온도가 80℃를 초과하는 비정질 플루오로중합체로부터 형성되는 것인 전계효과 트랜지스터.
  3. 제2항에 있어서, 비정질 플루오로중합체는 불소화 1,3-디옥솔과 테트라플루오로에틸렌(TFE)의 공중합체, 퍼플루오로퓨란(PFF)과 테트라플루오로에틸렌(TFE)의 공중합체, 퍼플루오로(4-비닐옥실)-1-알켄의 단독 중합체 또는 공중합체, 및 이들의 조합물로 이루어진 군에서 선택되는 것인 전계효과 트랜지스터.
  4. 제2항에 있어서, 플루오로중합체는 4,5-디플루오로-2,2-비스(트리플루오로메틸)-1,3-디옥솔(PDD)과 테트라플루오로에틸렌(TFE)의 공중합체, 또는 2,2,4-트리플루오로-5-트리플루오로메톡시-1,3-디옥솔(TTD)과 테트라플루오로에틸렌(TFE)의 공중합체인 전계효과 트랜지스터.
  5. 제1항에 있어서, 제2층은 무기재료로부터 형성되는 것인 전계효과 트랜지스터.
  6. 제5항에 있어서, 제2층의 무기재료는 Al2O3, SiNx, TiO2, HfO2, Ta2O5, SiO2, Y2O3, ZrO2 중 임의의 하나, 또는 이들의 조합물인 전계효과 트랜지스터.
  7. 제5항에 있어서, 제2층의 무기재료는 Al2O3인 전계효과 트랜지스터.
  8. 제1항에 있어서, 게이트 절연체는 제1층 및 제2층으로 이루어진 이중층인 전계효과 트랜지스터.
  9. 제1항에 있어서, 제2층은 유도 및/또는 배향가능한 쌍극자를 가진 중합체 매트릭스, 또는 영구 쌍극자를 가진 분자로 도핑된 중합체 매트릭스를 포함하는 유기재료로부터 제조되는 것인 전계효과 트랜지스터.
  10. 제1항에 있어서, 반도체층은 유기 반도체층이며, 제1층의 재료는 직교 용매(orthogonal solvent)에 용해가능한 것인 전계효과 트랜지스터.
  11. 제1항에 있어서, 반도체층은 (i) 펜타센층, (ii) 폴리트리아릴아민(PTAA) 중의 트리이소프로필실릴에티닐(TIPS)-펜타센, (iii) 폴리트리아릴아민 중의 2,8-디플루오로-5,11-비스(트리에틸실릴에티닐) 안트라디티오펜(diF-TESADT), (iv) InGaZnO, 및 (v) 폴리{[N,N9-비스(2-옥틸도데실)-나프탈렌-1,4,5,8-비스(디카복시미드)-2,6-디일]-알트-5,59-(2,29-바이티오펜)} 재료 중 임의의 하나 중에서 선택되는 유기 반도체층인 전계효과 트랜지스터.
  12. 제1항에 있어서, 반도체층은 하기 구조를 가진 재료, 또는 상기 재료와 폴리(α-메틸 스티렌)(PαMS)의 블렌드를 포함하는 것인 전계효과 트랜지스터.
    Figure pct00019
  13. 제1항에 있어서, 반도체층은 하기 구조를 가진 재료를 포함하는 것인 전계효과 트랜지스터.
    Figure pct00020
  14. 제1항에 있어서, 게이트 절연체는 제2층과 게이트 사이에 제3층을 더 포함하는 것인 전계효과 트랜지스터.
  15. 게이트, 소스 및 드레인;
    상기 소스와 상기 드레인 사이의 반도체층; 및
    상기 게이트와 상기 반도체층 사이의 게이트 절연체
    를 포함하고,
    상기 게이트 절연체는
    계면에서 상기 반도체층에 인접한 제1층; 및
    제2층을 포함하며,
    상기 제1층은 제1 유전상수와 제1 두께를 가지고,
    상기 계면은 지속적인 바이어스 응력 하에서 시간이 지남에 따라 드레인과 소스 사이의 전류에 제1효과를 야기하는 복수의 트랩을 포함하며,
    상기 제2층은 제2 유전상수와 제2 두께를 가지고, 상기 제2 유전상수는 상기 제1 유전상수보다 크고, 상기 제2층은, 상기 제2 유전상수가 지속적인 바이어스 응력 하에서 시간이 지남에 따라 증가하여, 지속적인 바이어스 응력 하에서 시간이 지남에 따라 드레인과 소스 사이의 전류에 제2 효과를 야기하도록 배치되고;
    상기 제1 및 제2 두께와 상기 제1 및 제2 유전상수는 상기 제1 효과가 상기 제2 효과를 적어도 일부 보상하도록 정해지는 것인,
    전계효과 트랜지스터.
  16. 제15항에 있어서, 상기 제2층은 지속적인 바이어스 응력 하에서 시간이 지남에 따라 제2 유전상수의 증가를 야기하는 쌍극자를 포함하는 것인 전계효과 트랜지스터.
  17. 제15항에 있어서, 제1층은 유리전이온도가 80℃를 초과하는 비정질 플루오로중합체로부터 형성되는 것인 전계효과 트랜지스터.
  18. 제15항에 있어서, 제2층은 무기재료로부터 형성되는 것인 전계효과 트랜지스터.
  19. 제18항에 있어서, 제2층의 무기재료는 Al2O3, SiNx, TiO2, HfO2, Ta2O5, SiO2, Y2O3, ZrO2 중 임의의 하나, 또는 이들의 조합물인 전계효과 트랜지스터.
  20. 제15항에 있어서, 제1층은 불소화 1,3-디옥솔과 테트라플루오로에틸렌(TFE)의 공중합체, 퍼플루오로퓨란(PFF)과 테트라플루오로에틸렌(TFE)의 공중합체, 및 퍼플루오로(4-비닐옥실)-1-알켄의 단독 중합체 또는 공중합체 중 임의의 하나로 형성되거나, 또는 이들의 조합물로 형성되는 것인 전계효과 트랜지스터.
  21. 제15항에 있어서, 제1층은 4,5-디플루오로-2,2-비스(트리플루오로메틸)-1,3-디옥솔(PDD)과 테트라플루오로에틸렌(TFE)의 공중합체, 또는 2,2,4-트리플루오로-5-트리플루오로메톡시-1,3-디옥솔(TTD)과 테트라플루오로에틸렌(TFE)의 공중합체로 형성되는 것인 전계효과 트랜지스터.
  22. 제15항에 있어서, 제2층은 원자층 증착법(ALD), 전자빔 증착법, RF-스퍼터링법, 화학적 기상 증착법(CVD 또는 PECVD), 펄스-레이저 증착법(PLD), 스핀-코팅법, 인쇄법, 적층법(lamination), 닥터-블레이딩 기법 중 임의의 하나에 의해 증착되는 것인 전계효과 트랜지스터.
  23. 제21항에 있어서, 선택적으로 제2층의 재료는 Al2O3이고, 제2층은 원자층 증착법(ALD)에 의해 증착되는 것인 전계효과 트랜지스터.
  24. 제15항에 있어서, 제1층의 두께는 200nm 미만인 전계효과 트랜지스터.
  25. 제15항에 있어서, 제2층의 두께는 500nm 미만인 전계효과 트랜지스터.
  26. 제15항에 있어서, 게이트 절연체는 제1층 및 제2층으로 이루어진 이중층인 전계효과 트랜지스터.
  27. 제15항에 있어서, 게이트 절연체는 제2층과 게이트 사이에 제3층을 더 포함하는 것인 전계효과 트랜지스터.
  28. 제15항에 있어서, 반도체층은 유기 반도체층이며, 제1층의 재료는 직교 용매에 용해가능한 것인 전계효과 트랜지스터.
  29. 제15항에 있어서, 반도체층은 (i) 펜타센층, (ii) 폴리트리아릴아민(PTAA) 중의 트리이소프로필실릴에티닐(TIPS)-펜타센, (iii) 폴리트리아릴아민 중의 2,8-디플루오로-5,11-비스(트리에틸실릴에티닐) 안트라디티오펜(diF-TESADT), (iv) InGaZnO, 및 (v) 폴리{[N,N9-비스(2-옥틸도데실)-나프탈렌-1,4,5,8-비스(디카복시미드)-2,6-디일]-알트-5,59-(2,29-바이티오펜)} 재료 중 임의의 하나 중에서 선택되는 유기 반도체층인 전계효과 트랜지스터.
  30. 제15항에 있어서, 반도체층은 무기 반도체층인 전계효과 트랜지스터.
  31. 제15항에 있어서, 제2층의 상대유전상수는 5보다 큰 것인 전계효과 트랜지스터.
  32. 제15항에 있어서, 상기 전계효과 트랜지스터는 상부 게이트 전계효과 트랜지스터이며, 게이트 절연체는 반도체층의 상부에 위치하고, 제1층은 반도체층의 상부에 위치하며, 제2층은 상기 제1층의 상부에 위치하는 것인 전계효과 트랜지스터.
  33. 제15항에 있어서, 반도체층은 하기 구조를 가진 재료, 또는 상기 재료와 폴리(α-메틸 스티렌)(PαMS)의 블렌드를 포함하는 것인 전계효과 트랜지스터.
    Figure pct00021
  34. 제15항에 있어서, 반도체층은 하기 구조를 가진 재료를 포함하는 것인 전계효과 트랜지스터.
    Figure pct00022
  35. 소스, 드레인, 게이트, 소스와 드레인 사이의 반도체층, 및 상기 게이트와 상기 반도체층 사이의 게이트 절연체를 제공하는 단계를 포함하며;
    상기 게이트 절연체를 제공하는 단계는:
    제1 유전상수와 제1 두께를 가진 제1층을 증착시키고, 상기 제1층은 상기 반도체층과 함께 계면을 규정하며, 상기 제1층을 증착시키는 단계는 상기 계면에 지속적인 바이어스 응력 하에서 시간이 지남에 따라 드레인-소스 전류에 제1 효과를 야기하는 복수의 트랩이 포함되도록 행해지는 단계; 및
    제2 유전상수와 제2 두께를 가진 제2층을 증착시키고, 상기 제2 유전상수는 상기 제1 유전상수보다 크며, 상기 제2 유전상수는 지속적인 바이어스 응력 하에서 시간이 지남에 따라 증가하여 지속적인 바이어스 응력 하에서 시간이 지남에 따라 드레인-소스 전류에 제2 효과를 야기시키는 단계를 포함하며;
    상기 제1 및 제2 두께와, 상기 제1 및 제2 유전상수는 상기 제1 효과가 상기 제2 효과를 적어도 일부 보상하는 방식으로 선택되는 것인
    상부 게이트 전계효과 트랜지스터의 제조 방법.
  36. 하나 이상의 전자수송 유기 반도체 및 하나 이상의 중합체 매트릭스를 포함하는 조성물.
  37. 제1항에 있어서, 전자수송 유기 반도체는 약 1,000 이하의 분자량을 갖는 것인 조성물.
  38. 제1항에 있어서, 중합체는 아릴아민을 포함하는 것인 조성물.
  39. 제1항에 있어서, 중합체는 임의 치환되는 폴리스티렌인 조성물.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170039306A (ko) * 2014-08-14 2017-04-10 광주과학기술원 직교 패터닝 방법
JP2017533588A (ja) * 2014-10-20 2017-11-09 ケンブリッジ・エンタープライズ・リミテッドＣａｍｂｒｉｄｇｅ Ｅｎｔｅｒｐｒｉｓｅ Ｌｉｍｉｔｅｄ トランジスタデバイス

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101666942B1 (ko) * 2010-08-18 2016-10-18 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들
US9695501B2 (en) * 2014-09-12 2017-07-04 Hong Kong Baptist University Sapphire thin film coated substrate
US11713503B2 (en) 2011-12-23 2023-08-01 Hong Kong Baptist University Sapphire coated substrate with a flexible, anti-scratch and multi-layer coating
US9932663B2 (en) * 2011-12-23 2018-04-03 Hong Kong Baptist University Sapphire thin film coated substrate
JP5787038B2 (ja) * 2013-01-07 2015-09-30 富士電機株式会社 透明有機薄膜トランジスタ及びその製造方法
TWI566405B (zh) * 2013-11-08 2017-01-11 元太科技工業股份有限公司 有機無機混合型電晶體
CN103794725B (zh) * 2014-02-28 2016-05-11 合肥工业大学 一种基于重金属诱导有机半导体薄膜结晶取向的喷墨打印方法
DE102014107850A1 (de) 2014-06-04 2015-12-17 Technische Universität Chemnitz Elektronisches Bauelement mit einem Dielektrikum und Verfahren zur Herstellung des elektronischen Bauelementes
DE102014212282B4 (de) 2014-06-26 2023-11-09 Infineon Technologies Ag Graphen-Gassensor zur Messung der Konzentration von Kohlendioxid in Gasumgebungen
TWI627192B (zh) * 2015-03-13 2018-06-21 村田製作所股份有限公司 Atomic layer deposition inhibiting material
JP2017017216A (ja) * 2015-07-02 2017-01-19 Dic株式会社 半導体組成物、半導体インク
TWI600901B (zh) * 2015-09-14 2017-10-01 友達光電股份有限公司 離子感測場效電晶體
CN106409918A (zh) * 2016-07-01 2017-02-15 西安交通大学 一种复合高k绝缘层薄膜晶体管结构及其制备方法
GB2555133B (en) * 2016-10-20 2020-06-10 Flexenable Ltd Improving stability of thin film transistors
CN106505408B (zh) * 2016-11-01 2019-02-15 北京科技大学 脊条形半导体激光器有源区腔体侧壁钝化的优化方法
CN108172628B (zh) * 2016-12-07 2020-11-06 清华大学 一种逻辑电路
WO2018118881A1 (en) * 2016-12-19 2018-06-28 Corning Incorporated A substrate with a polar elastomer dielectric and a method of coating a substrate with a polar elastomer dielectric
CN106947319A (zh) * 2017-04-19 2017-07-14 上海幂方电子科技有限公司 一种用于制作缓冲层的墨水、制备方法及应用
CN106987172A (zh) * 2017-04-19 2017-07-28 上海幂方电子科技有限公司 一种用于制作缓冲层的墨水、制备方法与应用
CN110730791B (zh) 2017-06-08 2022-10-21 康宁股份有限公司 在有机半导体聚合物中掺杂其他聚合物
CN107628924A (zh) * 2017-09-25 2018-01-26 中国科学院化学研究所 一种蒽类衍生物及其制备方法与应用
WO2019065056A1 (ja) * 2017-09-26 2019-04-04 住友化学株式会社 有機薄膜トランジスタ
WO2019065055A1 (ja) * 2017-09-26 2019-04-04 住友化学株式会社 有機薄膜トランジスタ
CN107768520B (zh) * 2017-09-29 2020-12-01 国家纳米科学中心 倍频器及其制备方法
US10388895B2 (en) * 2017-11-07 2019-08-20 Shenzhen China Star Optoelectonics Semiconductor Display Technology Co., Ltd. Organic thin film transistor with charge injection layer and manufacturing method thereof
WO2019135251A1 (en) * 2018-01-04 2019-07-11 Indian Institute Of Technology, Guwahati Organic field effect transistor (ofet) for the detection of gram negative/positive bacteria, method of detection and fabrication of the transistor
WO2019206188A1 (en) * 2018-04-24 2019-10-31 Hong Kong Baptist University Sapphire coated substrate with a flexible, anti-scratch and multi-layer coating
KR102325952B1 (ko) * 2018-06-08 2021-11-12 재단법인 나노기반소프트일렉트로닉스연구단 바코팅을 이용한 유기 반도체 박막 제조방법 및 그를 포함하는 유연 유기반도체 트랜지스터의 제조방법
FR3086101B1 (fr) * 2018-09-17 2022-07-08 Ion Beam Services Dispositif d'amelioration de la mobilite des porteurs dans un canal de mosfet sur carbure de silicium
WO2020176223A2 (en) * 2019-02-08 2020-09-03 Georgia Tech Research Corporation Systems and methods for high sensitivity stable sensors
CN113488592B (zh) * 2021-06-21 2023-03-10 西安理工大学 一种基于pfbt蒸发法的有机场效应晶体管制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002343058A1 (en) * 2001-12-19 2003-06-30 Merck Patent Gmbh Organic field effect transistor with an organic dielectric
GB0130321D0 (en) * 2001-12-19 2002-02-06 Avecia Ltd Electronic devices
KR101247430B1 (ko) * 2002-12-20 2013-03-25 메르크 파텐트 게엠베하 유기 반도체 재료의 개선 및 그와 관련된 개선
US20070178710A1 (en) * 2003-08-18 2007-08-02 3M Innovative Properties Company Method for sealing thin film transistors
WO2006024012A1 (en) * 2004-08-23 2006-03-02 E.I. Dupont De Nemours And Company P-alkoxyphenylen-thiophene oligomers as organic semiconductors for use in electronic devices
KR101086159B1 (ko) * 2005-01-07 2011-11-25 삼성전자주식회사 불소계 고분자 박막을 포함하는 유기 박막 트랜지스터
US7667277B2 (en) * 2005-01-13 2010-02-23 International Business Machines Corporation TiC as a thermally stable p-metal carbide on high k SiO2 gate stacks
US20060214154A1 (en) * 2005-03-24 2006-09-28 Eastman Kodak Company Polymeric gate dielectrics for organic thin film transistors and methods of making the same
KR100703157B1 (ko) * 2005-09-15 2007-04-06 삼성전자주식회사 표시 장치
US7851788B2 (en) * 2006-02-28 2010-12-14 Pioneer Corporation Organic transistor and manufacturing method thereof
JP5177695B2 (ja) * 2007-03-02 2013-04-03 日本電気株式会社 スイッチング素子及びその製造方法
JP2009117619A (ja) * 2007-11-06 2009-05-28 Idemitsu Kosan Co Ltd 有機薄膜トランジスタの製造方法及び有機薄膜トランジスタ
KR101529358B1 (ko) * 2008-02-05 2015-06-16 바스프 에스이 나프탈렌-이미드 반도체 중합체
GB2471405B (en) * 2008-04-24 2012-06-06 Merck Patent Gmbh Organic electronic device with additional copolymer interlayer
FR2934714B1 (fr) * 2008-07-31 2010-12-17 Commissariat Energie Atomique Transistor organique et procede de fabrication d'une couche dielectrique d'un tel transistor.
US8274084B2 (en) * 2008-11-26 2012-09-25 Palo Alto Research Center Incorporated Method and structure for establishing contacts in thin film transistor devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170039306A (ko) * 2014-08-14 2017-04-10 광주과학기술원 직교 패터닝 방법
US10707079B2 (en) 2014-08-14 2020-07-07 Gwangju Institute Of Science And Technology Orthogonal patterning method
JP2017533588A (ja) * 2014-10-20 2017-11-09 ケンブリッジ・エンタープライズ・リミテッドＣａｍｂｒｉｄｇｅ Ｅｎｔｅｒｐｒｉｓｅ Ｌｉｍｉｔｅｄ トランジスタデバイス

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