JP6061858B2 - 電界効果トランジスタおよびその製造方法 - Google Patents

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Description

政府実施許諾権の表明
本発明者らは、Ａｇｒｅｅｍｅｎｔ Ｎｕｍｂｅｒ ＤＭＲ−０１２０９６７の下で国立科学財団（Ｎａｔｉｏｎａｌ Ｓｃｉｅｎｃｅ Ｆｏｕｎｄａｔｉｏｎ）のＳＴＣ Ｐｒｏｇｒａｍを介して、およびＣｏｎｔｒａｃｔ Ａｗａｒｄ Ｎｕｍｂｅｒ Ｎ０００１４−０４−１−０１２０により海軍研究事務所（Ｏｆｆｉｃｅ ｏｆ Ｎａｖａｌ Ｒｅｓｅａｒｃｈ）を介して、部分的に資金援助を受けた。連邦政府は、本発明に関して一定の実施許諾権を有する。
本発明は、電界効果トランジスタ、その製造方法、および複数のそのようなトランジスタを含む回路に関する。
過去数年にわたって、有機半導体および混合遷移金属酸化物半導体チャネルに基づく電界効果トランジスタ（ＦＥＴ）は、広い面積で可撓性または自由形状の基板上に非常に低コストで製造可能な低価格志向の消費者電子用途につながる可能性があるため、大規模に研究されてきた。
これらの技術を実現するための２つの重要な側面は：１）ＦＥＴの環境安定性および電気的安定性；ならびに２）その低電圧動作に関するものである。デバイス劣化の最も一般的な兆候は、長時間のゲートバイアス応力による閾値電圧シフトとして現れる。バイアス応力下で生じうる他の変化は、サブスレッショルド勾配の増加、電界効果移動度の減少、ＯＦＦ電流の増加、および／または後の複数の測定間のヒステリシスである。
有機半導体または遷移金属酸化物半導体に基づく技術などの新しいＦＥＴ技術は、電気的不安定の問題を有するが、より低温で、任意選択でより低コストで加工可能であるという点で、Ｓｉ系技術に対していくつかの利点を有する。文献では、ＦＥＴの安定性を改善するためのいくつかの方法が採られており、それらは以下のようにまとめることができる：１）ゲート誘電体／半導体界面の不動態化、２）ゲート誘電材料の変更；３）高温でのアニール；４）ソースおよびドレイン金属電極の変更。ゲート誘電体として使用される多種多様の材料の中で、ＣＹＴＯＰなどのフルオロポリマーは、有機半導体と非常に低いトラップ密度を有する界面を形成する可能性が示されている。Ａｖｅｃｉａ Ｌｔｄ名義の（特許文献１）（その全体が参照により本明細書に援用される）には、そのような有機電界効果トランジスタの製造方法が開示されており、ＣＹＴＯＰは１つ以上のさらなる絶縁体層とともに使用されている。しかし、ポリマーは、典型的には非常に低い誘電率を有する。これに加えて、大きな漏れ電流を回避するために大きな厚さが必要なため、低キャパシタンス密度となる。他方、高キャパシタンスのゲート誘電体は、無機高ｋ誘電材料を使用することで実現できる。しかし、一般に、多層誘電体を有する周知のデバイスのバイアス応力試験の性能は、多くの用途で容認されない。
（非特許文献１）；（非特許文献２）；および（非特許文献３）は、それらの全体が参照により本明細書に援用される。
国際公開第０３／０５２８４１号パンフレット
Ｄ．Ｋ．Ｈｗａｎｇ ｅｔ ａｌ．，"Ｔｏｐ−Ｇａｔｅ Ｏｒｇａｎｉｃ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ Ｈｉｇｈ Ｅｎｖｉｒｏｎｍｅｎｔａｌ ａｎｄ Ｏｐｅｒａｔｉｏｎａｌ Ｓｔａｂｉｌｉｔｙ，" Ａｄｖ．Ｍａｔｅｒ．２３，１２９３−１２９８（２０１１） Ｄ．Ｋ．Ｈｗａｎｇ ｅｔ ａｌ．，"Ｆｌｅｘｉｂｌｅ ａｎｄ ｓｔａｂｌｅ ｓｏｌｕｔｉｏｎ−ｐｒｏｃｅｓｓｅｄ ｏｒｇａｎｉｃ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ，" Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏｎｉｃｓ，１２，１１０８（２０１１） Ｄ．Ｋ．Ｈｗａｎｇ ｅｔ ａｌ．，"Ｈｙｓｔｅｒｅｓｉｓ ｍｅｃｈａｎｉｓｍｓ ｏｆ ｐｅｎｔａｃｅｎｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ｐｏｌｙｍｅｒ／ｏｘｉｄｅ ｂｉｌａｙｅｒ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃｓ，" Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９２，０１３３０４（２００８）
本発明の目的は、高い電気的安定性を有し同時に低電圧で動作可能なＦＥＴを提供することである。より詳細には、本発明の目的は、連続バイアス応力下で改善された性能を示すＦＥＴを提供することである。
本発明の一実施形態によると、ゲート、ソース、およびドレインを含む電界効果トランジスタが提供される。前記ソースと前記ドレインとの間に半導体層が延在し、ゲートと半導体層との間にゲート絶縁体が設けられる。ゲート絶縁体は、第１の層および第２の層を含む。第１の層は、第１の誘電率および第１の厚さを有し、界面に沿って半導体層に接触する。この界面は、連続バイアス応力下で経時的にドレインとソースとの間の電流に対して第１の作用を引き起こす複数のトラップを含む。第２の層は、第２の誘電率および第２の厚さを有し、第２の誘電率は第１の誘電率よりも高い。前記第２の誘電率が連続バイアス応力下で経時的に増加することで、連続バイアス応力下で経時的にドレインとソースとの間の電流に対して第２の作用が生じるように、第２の層が配置される。第１および第２の厚さ、ならびに第１および第２の誘電率は、前記第１の作用が少なくとも部分的に前記第２の作用を補償するような厚さおよび誘電率である。
連続バイアス応力の印加は、ＦＥＴの通常動作に相当するドレイン電圧およびゲート電圧が、長時間（たとえば１時間）印加されることを意味する。たとえば典型的なＤＣバイアス応力試験の場合、ドレイン電圧およびゲート電圧は、ＦＥＴの閾値電圧に等しいかそれより数ボルト高くてよい。
本発明の一実施形態によると、連続バイアス応力下での経時的なドレインとソースとの間の電流に対する前記第１の作用は、経時的な電流の増加にある一方で、連続バイアス応力下での経時的なドレインとソースとの間の電流に対する前記第２の作用は、この電流の減少にある。第１および第２の厚さ、ならびに第１および第２の誘電率は、経時的な増加が、経時的な減少を少なくとも部分的に補償するような厚さおよび誘電率である。そのように、連続バイアス応力下での経時的なドレインとソースとの間の電流の変動が、限定された範囲内に維持される。好ましくは前記変動は、連続バイアスを１時間印加した場合に初期電流の３パーセント未満である。
本発明の一実施形態によると、連続バイアス応力下（ソース電圧に対するドレイン電圧およびゲート電圧が、閾値電圧よりも少なくとも０．５Ｖ高く、すなわち｜ＶＧ｜、｜ＶＤ｜＞｜Ｖｔｈ｜＋０．５Ｖである）でのドレインとソースとの間の電流の変動は、１時間で５パーセント未満、好ましくは３パーセント未満である。より好ましくはこの変動は、２時間で５パーセント未満、好ましくは３パーセント未満である。
本発明の一実施形態によると、第１および第２の厚さ、ならびに第１および第２の誘電率は、１時間のＤＣバイアス試験（ソース電圧に対するドレイン電圧およびゲート電圧が、閾値電圧よりも少なくとも０．５Ｖ高い、すなわち｜ＶＧ｜、｜ＶＤ｜＞｜Ｖｔｈ｜＋０．５Ｖである）の終了時に初期電流に対して規格化したソースとドレインとの間の電流の変動が０．０３／時間未満、好ましくは０．０１５／時間未満となるような厚さおよび誘電率である。
本発明の好ましい一実施形態によると、第２の層は、連続バイアス応力下で経時的に第２の誘電率の増加を引き起こす双極子を含む。そのように、第２の層中で双極子が導入されることによって、第１および第２の作用の最適の補償が得られるようにするために、第２の作用が影響を与えることができる。さらなる一実施形態においては、双極子によって分極の変化が発生し、これによって、半導体層と第１の層との間の界面でトラップされることによって発生する閾値電圧シフトが補償される。第２の層は、たとえば、双極性分子が導入された有機層であってよい。
好ましい一実施形態によると、デバイスがＤＣ電気的バイアスに長時間曝露したときに第２の誘電体層の分極率が変化して、それによって半導体層と第１の層との界面でトラップされることによって発生した閾値電圧の変化が補償されるように、第２の誘電体層が選択される。
本発明の電界効果トランジスタは、トップゲートトランジスタまたはボトムゲートトランジスタであり得ることに留意されたい。さらに、本発明のトランジスタはｎチャネル、ｐチャネル、または同時二極性のトランジスタであり得る。
別の一実施形態によると電界効果トランジスタは、ゲート、ソース、ドレイン、前記ソースと前記ドレインとの間の半導体層、および前記ゲートと前記半導体層との間のゲート絶縁体を含む。ゲート絶縁体は、前記半導体層に隣接する第１の層；および第２の層を含む。第１の厚さを有する第１の層は、第１の誘電率を有する非晶質フルオロポリマーから形成される。第２の層は、第２の誘電率および第２の厚さを有する。第１の誘電率は３未満であり、第１の厚さは２００ｎｍ未満である。第２の誘電率は５を超え、第２の厚さは５００ｎｍ未満である。好ましい一実施形態においては、第２の厚さ３００ｎｍ未満である。別の一実施形態においては、第２の厚さは５０ｎｍ未満である。
好ましい一実施形態によると、第１の層は、８０℃を超えるガラス転移温度を有する非晶質フルオロポリマーから形成される。好ましい一実施形態によると、第２の層は、無機材料から形成される。このようなゲート絶縁体を使用すると、フルオロポリマー層とより高いｋを有する無機誘電体層とを組み合わせられることによって高いキャパシタンス密度および低い漏れ電流を実現できる。また、フルオロポリマーと半導体層との間の界面では、界面トラップ密度が大幅に減少し、この界面での極性相互作用が減少する。典型的にはこれによってヒステリシス作用が無視できる程度になる。トップゲート形状では、このような二重層は、通常、酸素および水分の半導体層中への拡散を大きく低下させ、それによって全体的なＦＥＴ安定性を改善することができる障壁コーティングとしても機能する。したがって、この多層ゲート絶縁体によって得られる複合的な性質は、種々の半導体材料に適用することができる。さらに、この多層ゲート構造は、酸素プラズマ、ならびに水またはアセトンなどの一般的な有機溶媒への浸漬などの過酷な条件にＦＥＴがさらされる場合の有効な保護層として機能する。このため、金属ゲートをパターン化するためにフォトリソグラフィ法を使用することができる。
一実施形態によると第１の層は、式：
で表されるフッ素化１，３−ジオキソールおよびテトラフルオロエチレン（ＴＦＥ）のコポリマーから形成される。
その一例は、４，５−ジフルオロ−２，２−ビス（トリフルオロメチル）−１，３−ジオキソール（ＰＤＤ）とテトラフルオロエチレン（ＴＦＥ）とのコポリマーであり、たとえば、Ｘ：Ｆ；Ｙ，Ｚ：ＣＦ３であるＴＥＦＬＯＮ（登録商標） ＡＦであり、たとえばＴＥＦＬＯＮ（登録商標） ＡＦ １６００（６５モル％のＰＤＤ、Ｔｇ１６０℃、誘電率１．９３）またはＡＦ ２４００（８７モル％のＰＤＤ、Ｔｇ２４０℃、誘電率１．９０）である。別の例は、２，２，４−トリフルオロ−５−トリフルオロメトキシ−１，３−ジオキソール（ＴＴＤ）とテトラフルオロエチレン（ＴＦＥ）とのコポリマーであり、たとえばＸ：ＯＣＦ３；Ｙ、Ｚ：ＦであるＨＹＦＬＯＮ ＡＤであり、たとえばＨＹＦＬＯＮ ＡＤ４０（４０モル％のＴＤＤ、Ｔｇ９５℃）またはＡＤ６０（６０モル％のＴＤＤ、Ｔｇ１２５℃）である。
別の一実施形態によると、第１の層は、パーフルオロフラン（ＰＦＦ）とテトラフルオロエチレン（ＴＦＥ）との交互コポリマー；あるいは以下の式：
で表されるパーフルオロ（４−ビニルオキシル）−１−アルケン類、または以下の構造：
を有するＰＦＦ誘導体のホモポリマーまたはコポリマーから形成される。
この種の好適な市販材料は、ＣＹＴＯＰの種類中に見いだすことができる。一例は、旭硝子株式会社より供給されるＣＹＴＯＰグレードのＣＴＬ−８０９Ｍである。
好ましい一実施形態によると、第２の層の無機材料は、Ａｌ２Ｏ３、ＳｉＮｘ、ＴｉＯ２、ＨｆＯ２、Ｔａ２Ｏ５、ＳｉＯ２、Ｙ２Ｏ３、ＺｒＯ２、または他の任意の好適な材料のいずれか１つ、またはそれらの組み合わせを含む。特に好ましい材料の１つはＡｌ２Ｏ３である。別の一実施形態によると、第２の層は、有機材料から製造され、たとえば、配向性および／または誘導性の双極子を有することで電荷分布を有するポリマーマトリックス、または永久双極子を有する分子がドープされたポリマーマトリックスを含むポリマーのいずれか１つの材料から製造される。このような永久双極子または誘導性双極子が存在することによって、第２の層上の電界を変化させる結果として、連続バイアス応力下で経時的に第２の層の誘電率が変化する。したがって、第２の層に、双極子挙動を有する材料を適切に選択することによって、前述の第２の作用を実現することができる。
好ましい一実施形態によると、第２の層は：原子層堆積（ＡＬＤ）、電子ビーム堆積、ＲＦスパッタリング、化学気相堆積（ＣＶＤまたはＰＥＣＶＤ）、パルス層堆積（ｐｕｌｓｅｄ−ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）（ＰＬＤ）、スピンコーティング、印刷、積層、ドクターブレード法、またはその他の任意の周知の好適な方法のいずれか１つの技術によって堆積される。特に好ましい技術の１つは原子層堆積（ＡＬＤ）である。Ａｌ２Ｏ３は高い比誘電率を有し、ＡＬＤによってその非常に薄い層を堆積することが可能である。このようにして、十分高いキャパシタンス密度を有し低電圧動作が可能なデバイスを得ることができる。
好ましい一実施形態によると、第１の層の厚さは、２００ｎｍ未満、好ましくは１００ｎｍ未満、より好ましくは５０ｎｍ未満である。好ましい一実施形態によると、第２の層の厚さは、５００ｎｍ未満、好ましくは１００ｎｍ未満、より好ましくは５０ｎｍ未満である。典型的には、厚さが小さいことが好ましいが、十分に少ない漏れ電流および連続バイアス応力下で改善された安定性が保証される。より詳細には、厚さの選択は、第１および第２の厚さと第１および第２の誘電率との間の相互作用、ならびに第１の層と半導体層との間の界面で発生する連続バイアス応力での時間の関数としての閾値電圧シフトに通常は依存する。
好ましい一実施形態によると、ゲート絶縁体は第１および第２の層からなる二重層である。
好ましい一実施形態によると、ゲート絶縁体は、第２の層とゲートとの間に第３の層をさらに含む。ボトムゲートＦＥＴにおいては、この第３の層は、空気から保護するために半導体層の上部に通常は堆積される。このような第３の層は、障壁特性をさらに改善することができる。第３の層は、下にある無機誘電体層の不動態化層として機能する非晶質フルオロポリマーなどの任意の障壁コーティング材料から形成することができる。第３の層の厚さは、好ましくは１００ｎｍ未満、より好ましくは５０ｎｍ未満、最も好ましくは２５ｎｍ未満である。非常に特殊な用途の場合、４つ以上の層を使用することもできるが、ゲート絶縁体の厚さを制限することが通常は好ましい。
好ましい一実施形態によると、半導体層は有機半導体層であり、第１の層の材料は溶媒に対して可溶性である。フルオロポリマーと一般に使用される有機半導体層との間の溶媒直交性（ｓｏｌｖｅｎｔ ｏｒｔｈｏｇｏｎａｌｉｔｙ）によって、トップゲート形状の場合には有機チャネル層の上部にスピンコーティング可能となる。好ましい一実施形態によると、半導体層は、ペンタセン層、トリイソプロピルシリルエチニル（ＴＩＰＳ）−ペンタセンのポリトリアリールアミン（ＰＴＡＡ）中のブレンド、または５，１１−ビス（トリエチルシリルエチニル）アントラジチオフェン（ｄｉＦ−ＴＥＳＡＤＴ）のＰＴＡＡ中のブレンドの材料のいずれか１つの材料から選択される有機半導体層である。別の一実施形態によると、半導体層は、遷移金属酸化物などの無機半導体層である。
好ましい一実施形態によると、第２の比誘電率は５を超え、好ましくは７を超える。
本発明は、さらに、上記開示の実施形態のいずれか１つによる複数の電界効果トランジスタを含む回路、たとえばディスプレイのバックプレーン回路、インバータ回路、リング発振器、論理ゲートなどに関する。
本発明のさらなる一実施形態は、トップゲート電界効果トランジスタの製造方法であって、ソース、ドレイン、ゲート、ソースとドレインとの間の半導体層、および前記ゲートと前記半導体層との間のゲート絶縁体を提供するステップを含む方法を提供する。ゲート絶縁体を提供するステップは、第１の誘電率および第１の厚さを有する第１の層を堆積するステップを含む。第１の層によって、半導体層との界面が画定される。第１の層を堆積するステップ、および半導体層を提供するステップは、連続バイアス応力下で経時的にドレインソース電流に対して第１の作用を引き起こす複数のトラップを、界面が含むように行われる。ゲート絶縁体を提供するステップは、第２の誘電率および第２の厚さを有する第２の層を堆積するステップをも含み、前記第２の誘電率は前記第１の誘電率よりも高く、前記第２の誘電率は、連続バイアス応力下で経時的に増加し、連続バイアス応力下で経時的にドレインソース電流に対して第２の作用を引き起こす。第１および第２の厚さ、ならびに前記第１および第２の誘電率は、第１の作用が少なくとも部分的に第２の作用を補償するような方法で選択される。
本発明の方法の好ましい一実施形態によると、ソースおよびドレインはガラス基板上にパターン化され、半導体層が前記ガラス基板上に堆積されることで、ソースおよびドレインが埋設される。
本発明の方法の好ましい一実施形態によると、ゲート絶縁体は基板の上に堆積され、半導体層はゲート絶縁体の上に堆積される。
本発明の方法の好ましい一実施形態によると、第１の層は、フルオロ溶媒を非晶質フルオロポリマーとともに使用してスピンコーティングすることによって堆積される。
本発明の方法の好ましい一実施形態によると、第２の層は原子層堆積（ＡＬＤ）によって堆積される。
本発明の方法の好ましい一実施形態によると、ゲート絶縁体を提供するステップは、前記第２の層の上部に非晶質フルオロポリマーの第３の層を堆積するステップをさらに含む。
別の一実施形態においては、少なくとも１種類の電子輸送半導体と、少なくとも１種類のポリマーマトリックスとを含む組成物が提供される。一実施形態においては、電子輸送有機半導体は、約１，０００以下の分子量を有する。一実施形態においては、ポリマーは正孔輸送材料である。一実施形態においては、ポリマーはアリールアミンを含む。一実施形態においては、ポリマーは、ポリ（α−メチルスチレン）などの任意選択で置換されていてもよいポリスチレンである。ポリマーの量は、たとえば１０重量％〜９０重量％とすることができ、半導体の量は、たとえば１０重量％〜９０重量％とすることができる。
それぞれ本発明の第１の実施形態によるトップゲート電界効果トランジスタ（ＦＥＴ）およびボトムゲートＦＥＴの概略断面図である。 本発明の第２の実施形態によるＦＥＴの概略断面図である。 本発明によるＦＥＴの一実施形態による連続バイアス応力下でのドレイン電流に影響を与える第１、第２、および第３の作用を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３誘電体を有する電界効果トランジスタの断面図を示している。 ガラス基板を使用しＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４０ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するＴＩＰＳ−ペンタセンおよびポリ（トリアリールアミン）（ＰＴＡＡ）のブレンドのチャネルに基づくＯＦＥＴの断面図を示している。 プラスチック基板を使用しＣＹＴＯＰ／Ａｌ２Ｏ３二重層を有するＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴの断面図を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴの断面図を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するｄｉＦ−ＴＥＳＡＤＴおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴの断面図を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３／ＣＹＴＯＰ三重層（２０ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３；２０ｎｍのＣＹＴＯＰ）を有するＴＩＰＳ−ペンタセンおよびポリＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴの断面図を示している。 ペンタセンおよびＩｎＧａＺｎＯに基づくインバータの断面図を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）および蒸着Ａｇソース／ドレイン電極を有するＰｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００に基づくＯＦＥＴの断面図を示している。 ３つの異なるＣＹＴＯＰ層厚さにおける図４ＡのＯＦＥＴ中の連続バイアス応力下での時間の関数としての初期ドレイン電流ＩＤＳ０に対するドレイン電流ＩＤＳの比を示している。 ＣＹＴＯＰ層厚さｔＣＹＴＯＰおよびＡｌ２Ｏ３誘電率ｋＡｌ２Ｏ３の、ＣＹＴＯＰ層上の電圧ＶＣＹＴＯＰ、およびＡｌ２Ｏ３層上の電圧ＶＡｌ２Ｏ３に対する影響を示している。 Ａｌ２Ｏ３（１００ｎｍ）、ＣＹＴＯＰ（７８０ｎｍ）、およびＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）膜のそれぞれのキャパシタンス密度−電界（Ｃ−Ｅ）および電流密度−電界（Ｊ−Ｅ）特性を示している。 ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）ゲート誘電体を使用するＯＦＥＴ（Ｗ／Ｌ＝２５５０μｍ／１８０μｍ）について測定した伝達特性および出力特性をそれぞれ示している。 一連のＯＦＥＴが受けた種々の条件の環境曝露および電気的応力をまとめた表を示している。 Ａｌ２Ｏ３（１００ｎｍ）膜、ＣＹＴＯＰ（７８０ｎｍ）膜、およびＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）膜を有するＯＦＥＴの、経時的な移動度および閾値電圧Ｖｔｈの変動をそれぞれ示している。 ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）膜を有するＯＦＥＴの移動度および閾値電圧Ｖｔｈの変動を示している。 空気曝露前および後の「オフ」領域から「オン」領域への複数の連続スキャン中のＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）ＯＦＥＴに対して測定した伝達曲線のサンプリングを示している。 図１１Ａ−Ｃは、空気曝露前、３１日間の空気曝露後、３１日間の空気曝露と５分間のＯ２プラズマとの後の初期値に対して規格化した種々のＯＦＥＴで測定したＩＤＳの時間的変化をそれぞれ示している。図１１Ｄは、図４ＡのデバイスのＤＣバイアス応力前後の伝達特性および出力特性を示している。 種々の条件下でのＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）膜を有するＯＦＥＴに対して測定した２４時間にわたる電気的バイアス応力でのＩＤＳの時間的変化を示している。 伝達特性の複数のスキャン後、および１８時間の一定ＤＣバイアス応力後のＣＹＴＯＰ／Ａｌ２Ｏ３二重層を有する非晶質ＩｎＧａＺｎＯのＦＥＴの伝達特性および出力特性をそれぞれ示している。 ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）ゲート誘電体およびプラスチック（ＰＥＳ）基板を使用するＯＦＥＴ（Ｗ／Ｌ＝２５５０μｍ／１８０μｍ）の窒素雰囲気下での初期状態のデバイスから測定された伝達特性および出力特性を示している。 ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）ゲート誘電体およびプラスチック（ＰＥＳ）基板を使用するＯＦＥＴ（Ｗ／Ｌ＝２５５０μｍ／１８０μｍ）に対して測定したＤＣバイアス応力中のＩＤＳの時間的変化を初期値に対して規格化して示している。 ＤＣバイアス応力を加えた後のプラスチック基板ＯＦＥＴの伝達特性および出力特性を示している。 ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）ゲート誘電体およびプラスチック（ＰＥＳ）基板を使用するＯＦＥＴ（Ｗ／Ｌ＝２５５０μｍ／１８０μｍ）の、初期、空気中４か月後、および３０分間の屈曲（引張応力）後の伝達特性および出力特性を示している。 プラスチック基板ＯＦＥＴの屈曲に使用した屈曲装置を示している。 プラスチック基板ＯＦＥＴを有する抵抗負荷型インバータの、初期、２時間のＤＣバイアス応力後、空気中４か月後、および３０分間の屈曲（引張応力）後の電圧伝達特性を示している。 ＯＦＥＴの伝達特性におけるＯ２およびＨ２Ｏの閾値電圧シフトに対する影響（図１６Ａおよび１６Ｂ）、および一定ＤＣバイアス応力下でのドレイン電流の変動（図１６Ｃ）を示している。 環境安定性を測定するために一連のＯＦＥＴを曝露した条件を示す曝露順序を示している。 図１７の曝露順序の各段階における、キャパシタンスＣｉｎ（ｎＦ／ｃｍ２）、移動度μ（ｃｍ２／Ｖｓ）、および閾値電圧Ｖｔｈ（Ｖ）を示している。 図１７の曝露順序の各段階での、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層ＯＦＥＴ（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）（図１９Ａ）およびＣＹＴＯＰ／Ａｌ２Ｏ３／ＣＹＴＯＰ三重層ＯＦＥＴ（２０ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３；２０ｎｍのＣＹＴＯＰ）（図１９Ｂ）の２０Ｈｚ〜１００万Ｈｚの範囲の周波数でのキャパシタンスの変動を示している。 図１７の曝露順序の各段階後における、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴのＤＳバイアス中の伝達特性およびＩＤＳの時間的変化を示している。 図１７の曝露順序の各段階後における、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するｄｉＦ−ＴＥＳＡＤＴおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴのＤＳバイアス中の伝達特性およびＩＤＳの時間的変化を示している。 図１７の曝露順序の各段階後における、ＣＹＴＯＰ／Ａｌ２Ｏ３／ＣＹＴＯＰ三重層（２０ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３；２０ｎｍのＣＹＴＯＰ）を有するＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴのＤＳバイアス中の伝達特性およびＩＤＳの時間的変化を示している。 種々のフルオロポリマー二重層を有するコンデンサのキャパシタンスおよび電流密度−電界（Ｊ−Ｅ）特性を示している。 ＣＹＴＯＰ（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。 Ｈｙｆｌｏｎ（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。 Ｔｅｆｌｏｎ（登録商標）（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。 ＣＹＴＯＰ（２０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）／ＣＹＴＯＰ（２０ｎｍ）三重層ＯＦＥＴの伝達特性および出力特性を示している。 ＣＹＴＯＰ（４５ｎｍ）／ＳｉＮｘ（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。 Ｈｙｆｌｏｎ（４５ｎｍ）／ＳｉＮｘ（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。 Ｔｅｆｌｏｎ（登録商標）（４５ｎｍ）／ＳｉＮｘ（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。 ＣＹＴＯＰ（２０ｎｍ）／ＳｉＮｘ（５０ｎｍ）／ＣＹＴＯＰ（２０ｎｍ）三重層ＯＦＥＴの伝達特性および出力特性を示している。 ５００回連続のスイープ後の、図４ＧのペンタセンおよびＩｎＧａＺｎＯのＦＥＴのゲート電圧ＶＧＳに対するドレイン電流ＩＤＳを示している。 ６０分間にわたるＤＣバイアス応力下で、ペンタセンおよびＩｎＧａＺｎＯのＦＥＴに関して測定したＩＤＳの時間的変化を、初期値で規格化して示している。 種々の応力条件後の図４ＧのペンタセンＦＥＴの伝達特性および出力特性を示している。 種々の応力条件後の図４ＧのＩｎＧａＺｎＯのＦＥＴの伝達特性および出力特性を示している。 種々の応力条件後の図４Ｇインバータの電圧伝達特性および静的利得を示している。 実施例１２において議論される、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）および蒸着Ａｕソース／ドレイン電極を有するＰｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００に基づくＯＦＥＴの伝達特性および出力特性を示している。 実施例１３において議論される、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）および蒸着Ａｇソース／ドレイン電極を有するＰｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００に基づくＯＦＥＴの伝達特性および出力特性を示している。 実施例１４において議論される、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）および印刷Ａｇソース／ドレイン電極を有するＰｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００に基づくＯＦＥＴの伝達特性および出力特性を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｕボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−００２ａに基づくＯＦＥＴのｎモード動作における伝達特性および出力特性を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｕボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−００２ａに基づくＯＦＥＴのｐモード動作における伝達特性および出力特性を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｌボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−０８５ｇに基づくＯＦＥＴの伝達特性および出力特性を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｇボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−０８５ｇ：ＰαＭＳに基づくＯＦＥＴのｎモード動作における伝達特性および出力特性を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｇボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−０８５ｇ：ＰαＭＳに基づくＯＦＥＴのｐモード動作における伝達特性および出力特性を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｕボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−１１９ａに基づくＯＦＥＴに対する環境曝露試験の結果を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｕボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−１１９ａ／ＰαＭＳブレンドに基づくＯＦＥＴに対する環境曝露試験の結果を示している。 ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するＤＲＲ−ＩＶ−２０９ｎに基づくＯＦＥＴの伝達特性および出力特性を示している。
図１Ａは、本発明によるトップゲート電界効果トランジスタ（ＦＥＴ）の第１の実施形態を示している。図示されるＦＥＴの実施形態は、基板１０１、半導体層１０２、半導体層に埋設されるまたは接触するソースおよびドレイン１０９、半導体層１０２の上のゲート絶縁体１０３、１０４、ならびにゲート絶縁体の上のゲート１１０を含む。ゲート絶縁体は、第１の材料、たとえば非晶質フルオロポリマーから形成された第１の層１０３と、典型的には高ｋ誘電体である第２の誘電材料から形成された第２の層１０４とを含む。ソース電極およびドレイン電極１０９は、典型的には基板１０１上にパターン化され、半導体材料層１０２は、ソース電極およびドレイン電極１０９の上に堆積される。トップゲート構造は互い違い（図１Ａに示されるように）であってもよいし、ソースおよびドレイン１０９がゲート絶縁体層１０３に接触する場合は同一平面上にあってもよいことに留意されたい。トップゲート金属電極１１０は、典型的には第２の層１０４上にパターン化される。図１Ｂは、ボトムゲートＦＥＴの類似の実施形態を示しており、基板１０１’、ゲート１１０’、二重層ゲート誘電体１０３’、１０４’、半導体層１０２’、ならびにドレインおよびソース１０９’を有する。
第１の層１０３、１０３’の厚さは、好ましくは２００ｎｍ未満、より好ましくは１００ｎｍ未満、最も好ましくは５０ｎｍ未満である。さらに、好ましくは第２の層１０４、１０４’の厚さは、５００ｎｍ未満、より好ましくは１００ｎｍ未満、最も好ましくは５０ｎｍ未満である。
非晶質フルオロポリマー／高ｋ酸化物二重層を使用することで、非晶質フルオロポリマーの良好な化学的性質と、高ｋ酸化物の高い膜品質および大きいキャパシタンス密度とを併せ持つ。さらに、トップゲート形状の場合、この二重層ゲート誘電体は、単層の非晶質フルオロポリマーよりも環境曝露に対して良好な封止特性をも有する。
第１の層の材料は、たとえば、フッ素化１，３−ジオキソールとテトラフルオロエチレン（ＴＦＥ）とのコポリマー、たとえば４，５−ジフルオロ−２，２−ビス（トリフルオロメチル）−１，３−ジオキソール（ＰＤＤ）とテトラフルオロエチレン（ＴＦＥ）とのコポリマー、または２，２，４−トリフルオロ−５−トリフルオロメトキシ−１，３−ジオキソール（ＴＴＤ）とテトラフルオロエチレン（ＴＦＥ）とのコポリマー；パーフルオロフラン（ＰＦＦ）とテトラフルオロエチレン（ＴＦＥ）とのコポリマー；パーフルオロ（４−ビニルオキシル）−１−アルケン類のホモポリマーまたはコポリマーの材料のいずれか１つであり得る。第１の層は、たとえば、印刷またはコーティング技術の、スピンコーティング、ドクターブレード法、ワイヤーバーコーティング、吹き付けまたは浸漬コーティング、インクジェット印刷、グラビア印刷、フレキソ印刷、または他の周知の任意の好適な方法のいずれか１つによって、フルオロポリマーおよび１種類以上のフルオロ溶媒を有する配合物から堆積することができる。
第２の層の誘電材料は、好ましくは高ｋ無機誘電体であり、たとえば、Ａｌ２Ｏ３、ＳｉＮｘ、ＴｉＯ２、ＨｆＯ２、Ｔａ２Ｏ５、ＳｉＯ２、Ｙ２Ｏ３、ＺｒＯ２、任意の他の好適な材料のいずれか１つの材料であり得る。あるいは、第２の層は、有機材料、たとえば、配向性および／または誘導性の双極子を含むポリマー、または永久双極子を有する分子がドープされたポリマーマトリックスのいずれか１つの材料から形成することができる。第２の層は、たとえば、原子層堆積（ＡＬＤ）、電子ビーム堆積、ＲＦスパッタリング、またはプラズマ強化化学気相堆積、パルスレーザー堆積（ＰＬＤ）、またはその他の任意の周知の好適な技術のいずれか１つの技術によって堆積することができる。好ましい一実施形態によると、第２の層は、ＡＬＤによって堆積されたＡｌ２Ｏ３層である。
半導体層は、有機または無機のいずれかの半導体層とすることができる。有機層の例は、ＴＩＰＳ−ペンタセンおよびポリ（トリアリールアミン）（ＰＴＡＡ）層、ペンタセン層、ルブレン層、ＴＩＰＳ−ペンタセンおよびＰＣＢＭＣ６０層である。このような層は、たとえばスピンコーティング、または任意の好適な印刷またはコーティング技術、物理気相堆積、有機気相堆積、あるいは他の任意の周知の真空蒸着方法によって施すことができる。無機層の例は、ＩｎＧａＺｎＯ、ＺｎＯ、ＩｎＺｎＯ、ＧａＺｎＯ、Ｉｎ２Ｏ３などの遷移金属酸化物、あるいは非晶質シリコンおよびポリシリコンなどの他の任意の周知の好適な半導体である。
基板１０１は、典型的には剛性または可撓性の基板であり、たとえば剛性ガラス、可撓性ガラス、Ｓｉウエハ、ＰＥＴ、ＰＥＳ、ＰＥＮ、ポリイミド、金属箔の基板である。
このようなゲート誘電体は、連続ＤＣバイアス下で分極率の変化が生じ、それによって半導体層１０２、１０２’、または半導体層と第１の層１０３、１０３’との間の界面でトラップされることによって発生する閾値電圧の変化が補償されることで、電気的安定性が改善されることを意図している。このことが図３に示されている。二重層誘電体を有するＦＥＴ中のドレインソース電流に影響を与える不安定性の機構としては特に以下のものが挙げられる：
・半導体層と第１の層との界面における界面（浅いまたは深い）トラップ；
・ゲート電極とゲート誘電体との間の界面におけるゲート電荷注入；
・配向分極または第２の層中を移動する移動性不純物；
・半導体層の内側のバルクトラップ。
界面トラップ（第１の作用）、ゲート電荷注入（第２の作用）、および配向分極（第３の作用）は、連続バイアス応力下で時間の関数としてドレインソース電流に対して主要な役割を果たし、図３が参照される。第１の作用によって電流が減少し、一方、第２および第３の作用では電流が増加する。本発明の一実施形態によると、第１および第２の層の厚さｔ１およびｔ２、ならびに誘電率ｋ１およびｋ２は、これらの作用が少なくとも部分に互いを補償するように選択され、図３中の実線で描かれる電流曲線が参照される。
図２は、本発明によるＦＥＴの第２の実施形態を示しており、これは第１の実施形態と類似しており（要素１０１〜１０４、１０９、１１０は要素２０１〜２０４、２０９、２１０に対応している）、その違いは、第３の層２０５が第２の層の上に加えられていることである。第３の層２０５は、好ましくは非晶質フルオロポリマーから形成される。このような第３の層は、下にある無機誘電体層２０４の不動態化層を形成し、それによってより良好な長期安定性を得ることができる。第３の層２０５の厚さは、好ましくは１００ｎｍ未満、より好ましくは５０ｎｍ未満、最も好ましくは２５ｎｍ未満である。この厚さは、前述の補償作用をさらに改善するためにさらに最適化させることができる。しかし、ゲート絶縁体をできるだけ薄く維持することが通常は好ましく、図１Ａに示される二重層ゲート絶縁体の安定性は典型的には十分な安定性となることに留意されたい。
実施例１：ＣＹＴＯＰ／Ａｌ２Ｏ３二重層を有しガラス基板を使用するＴＩＰＳ−ペンタセンおよびポリ（トリアリールアミン）（ＰＴＡＡ）のブレンドのチャネルに基づくＯＦＥＴ（４０ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）
ボトムコンタクトおよびトップゲート構造を有するＯＦＥＴをガラス基板（Ｃｏｒｎｉｎｇ １７３７）上に作製した。ポリ−４−ビニルフェノール（ＰＶＰ）緩衝層を、ＰＶＰ（Ｍｗが約２０，０００）と架橋剤としてのポリ（メラミン−コ−ホルムアルデヒド）とのプロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）中の２重量％溶液から作製し、これを３０００ｒｐｍで４０秒間スピンコーティングすることによって堆積し、続いてＮ２を満たしたグローブボックス中でホットプレート上１７５℃で１時間架橋させた。シャドーマスクを介した熱蒸着によって、Ａｕ（５０ｎｍ）ボトムコンタクトソース／ドレイン電極を堆積した。ペンタフルオロベンゼンチオール（ＰＦＢＴ）の自己組織化単層のＡｕ電極上への形成を、Ｎ２を満たしたドライボックス中でエタノール中の１０ｍｍｏｌのＰＦＢＴ溶液に１５分浸漬し、純エタノールで洗浄し、乾燥させることによって行った。ＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドの溶液を以下のように調製した：ＴＩＰＳ−ペンタセンおよびＰＴＡＡを無水で９９％の１，２，３，４−テトラヒドロナフタレン（Ｓｉｇｍａ Ａｌｄｒｉｃｈ）中に３０ｍｇ／ｍＬの濃度で個別に溶解させ、２つの個別の溶液を混合して１：１の重量比を得た。ＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドの活性層を、５００ｒｐｍで１０秒間および２０００ｒｐｍで２０秒間スピンコーティングすることによって堆積した。次に、Ｎ２を満たしたドライボックス中で、サンプルを室温で５分間乾燥させ、４０℃で１６時間および１００℃で１５分間アニールした。ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）層をトップゲート誘電体として使用した。ＣＹＴＯＰ溶液（ＣＴＬ−８０９Ｍ）は、濃度９重量％のものを旭硝子（Ａｓａｈｉ Ｇｌａｓｓ）より購入した。厚さ４０ｎｍのＣＹＴＯＰ層を堆積するために、元の溶液を、それらの溶媒（ＣＴ−ｓｏｌｖ．１８０）で溶液：溶媒比が１：３．５となるように希釈した。３０００ｒｐｍで６０秒間スピンキャストすることによって厚さ４０ｎｍのＣＹＴＯＰ層を堆積した。このＣＹＴＯＰ（４０ｎｍ）膜を１００℃で２０分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、Ｎ２を満たしたドライボックス中で行った。次に、Ｃａｍｂｒｉｄｇｅ Ｎａｎｏｔｅｃｈ Ｉｎｃ．のＳａｖａｎｎａｈ １００ ＡＬＤシステムを使用して、ＣＹＴＯＰ層の上部にＡｌ２Ｏ３誘電体膜（５０ｎｍ）を堆積した。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて約０．１ｎｍ／サイクルの堆積速度で膜を１１０℃で成長させた。最後に、シャドーマスクを介した熱蒸着によってＡｌ（１５０ｎｍ）ゲート電極を堆積した。得られたＯＦＥＴを図４Ｂに示す。
実施例２：ペンタセンチャネルに基づくＯＦＥＴ
底部ソース／ドレイン電極を含む構造で、トップゲートペンタセンＯＦＥＴを作製した。シャドーマスクを介してガラス基板上に室温で電子ビーム（ｅビーム）によって、Ａｕ（８０ｎｍ）のボトムコンタクトソース／ドレイン電極を堆積した。次に、シャドーマスクを介した室温での熱蒸着によって、ペンタセン活性層（５０ｎｍ）を堆積した。ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）層をトップゲート誘電体として使用した。３０００ｒｐｍで６０秒間のスピンキャストによって、ＣＹＴＯＰ（４０ｎｍ）層をコーティングした。ＣＹＴＯＰ膜を１００℃で２０分間アニールした。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて約０．１ｎｍ／サイクルの堆積速度でＡｌ２Ｏ３誘電体膜を１１０℃で成長させた。次に、ｅビームによりＡｌ電極を連続して堆積して、ゲート電極を形成した。
実施例３：ＩｎＧａＺｎＯチャネルに基づく酸化物ＦＥＴ
底部ソース／ドレイン電極を含む構造で、トップゲート非晶質ＩｎＧａＺｎＯのＦＥＴを作製した。最初に、電子ビーム（ｅビーム）を使用して室温でガラス基板（Ｃｏｒｎｉｎｇ １７３７）上にＴｉ（６ｎｍ）／Ａｕ（５０ｎｍ）／Ｔｉ（６ｎｍ）の三重層を堆積し、フォトリソグラフィによってパターン化し、続いてリフトオフプロセスを行った。次に、高周波（ＲＦ）スパッタリングによって、厚さ４０ｎｍのａ−ＩＧＺＯ（Ｇａ２Ｏ３：Ｉｎ２Ｏ３：ＺｎＯ＝１：１：２モル％）活性層を堆積した。ａ−ＩＧＺＯ層の堆積後、デバイスをアニールした。チャネルを画定するために、脱イオン水で希釈した塩酸（ＨＣｌ：Ｈ２Ｏ＝１：１００）を用いてウェットエッチングプロセスによってａ−ＩＧＺＯ層をパターン化した。ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）層をトップゲート誘電体として使用した。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて、Ａｌ２Ｏ３誘電体膜を１１０℃で成長させた。４０ｎｍのＣＹＴＯＰ層の場合、２重量％溶液を使用し、これを溶媒で希釈した。３０００ｒｐｍで６０秒間スピンキャストすることによってＣＹＴＯＰ（４０ｎｍ）層をコーティングした。このＣＹＴＯＰ膜を１００℃で２０分間アニールした。次に、Ｔｉ（６ｎｍ）およびＡｕ（１２０ｎｍ）をｅビームによって連続して堆積し、フォトリソグラフィによってパターン化し、リフトオフプロセスを行って、ゲート電極を形成した。
実施例４：ＣＹＴＯＰ／ＳｉＮｘ二重層を有するＴＩＰＳ−ペンタセンおよびＰＴＡＡのＯＦＥＴ
実施例４は実施例１と同一であり、ＡＬＤ法を使用してＡｌ２Ｏ３を堆積する代わりに、１１０℃のプロセス温度におけるプラズマ強化化学気相堆積（ＰＥＣＶＤ）によってＳｉＮｘ材料を堆積することが異なる。非晶質半導体層の場合、フルオロポリマーおよび半導体層のガラス転移温度に依存して、より高温での動作も可能となることに留意されたい。
実施例５：Ｈｙｆｌｏｎ／Ａｌ２Ｏ３二重層を有するＴＩＰＳ−ペンタセンおよびＰＴＡＡのＯＦＥＴ
実施例５は実施例１と同一であり、ＣＹＴＯＰを堆積する代わりに、Ｈｙｆｌｏｎ ＡＤ ４０Ｘ材料の４０ｎｍの層が堆積されることが異なる。
実施例６：Ｔｅｆｌｏｎ（登録商標）／Ａｌ２Ｏ３二重層を有するＴＩＰＳ−ペンタセンおよびＰＴＡＡのＯＦＥＴ
実施例６は実施例１と同一であり、ＣＹＴＯＰを堆積する代わりに、Ｔｅｆｌｏｎ（登録商標）材料の４０ｎｍの層が堆積されることが異なる。
上記実施例はトップゲートＦＥＴに関するが、ボトムゲートＦＥＴもある程度類似の方法で製造できることは当業者には理解されよう。
実施例７：ＣＹＴＯＰ／Ａｌ２Ｏ３二重層を有しプラスチック基板を使用するＴＩＰＳ−ペンタセンおよびポリ（トリアリールアミン）（ＰＴＡＡ）のブレンドのチャネルに基づくＯＦＥＴ
ボトムコンタクトおよびトップゲート構造を有するＯＦＥＴを、可撓性ポリエーテルスルホン（ＰＥＳ）基板上に作製した。ポリ−４−ビニルフェノール（ＰＶＰ）緩衝層を、ＰＶＰ（Ｍｗが約２０，０００）と架橋剤としてのポリ（メラミン−コ−ホルムアルデヒド）とのプロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）中の２重量％溶液から作製し、これを３０００ｒｐｍで４０秒間スピンコーティングすることによって堆積し、続いてＮ２を満たしたグローブボックス中でホットプレート上１７５℃で１時間架橋させた。シャドーマスクを介した熱蒸着によって、Ａｕ（５０ｎｍ）ボトムコンタクトソース／ドレイン電極を堆積した。ペンタフルオロベンゼンチオール（ＰＦＢＴ）の自己組織化単層のＡｕ電極上への形成を、Ｎ２を満たしたドライボックス中でエタノール中の１０ミリモルのＰＦＢＴ溶液に１５分浸漬し、純エタノールで洗浄し、乾燥させることによって行った。ＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドの溶液を以下のように調製した：ＴＩＰＳ−ペンタセンおよびＰＴＡＡを無水で９９％の１，２，３，４−テトラヒドロナフタレン（Ｓｉｇｍａ Ａｌｄｒｉｃｈ）中に３０ｍｇ／ｍＬの濃度で個別に溶解させ、２つの個別の溶液を混合して１：１の重量比を得た。ＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドの活性層を、５００ｒｐｍで１０秒間および２０００ｒｐｍで２０秒間スピンコーティングすることによって堆積した。次にサンプルを、Ｎ２を満たしたドライボックス中１００℃で１５分間アニールした。ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）層をトップゲート誘電体として使用した。ＣＹＴＯＰ溶液（ＣＴＬ−８０９Ｍ）は、濃度９重量％のものを旭硝子より購入した。厚さ４０ｎｍのＣＹＴＯＰ層を堆積するために、元の溶液を、それらの溶媒（ＣＴ−ｓｏｌｖ．１８０）で溶液：溶媒比が１：３．５となるように希釈した。３０００ｒｐｍで６０秒間スピンキャストすることによって厚さ４０ｎｍのＣＹＴＯＰ層を堆積した。このＣＹＴＯＰ（４０ｎｍ）膜を１００℃で２０分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、Ｎ２を満たしたドライボックス中で行った。次に、Ｃａｍｂｒｉｄｇｅ Ｎａｎｏｔｅｃｈ Ｉｎｃ．のＳａｖａｎｎａｈ １００ ＡＬＤシステムを使用して、ＣＹＴＯＰ層の上部にＡｌ２Ｏ３誘電体膜（５０ｎｍ）を堆積した。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて約０．１ｎｍ／サイクルの堆積速度で膜を１１０℃で成長させた。最後に、シャドーマスクを介した熱蒸着によってＡｌ（１５０ｎｍ）ゲート電極を堆積した。得られたＯＦＥＴを図４Ｃに示す。
実施例８：ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するＴＩＰＳ−ペンタセンおよびポリ（トリアリールアミン）（ＰＴＡＡ）のブレンドのチャネルに基づくＯＦＥＴ
ボトムコンタクトおよびトップゲート構造を有するＯＦＥＴをガラス基板（Ｃｏｒｎｉｎｇ、Ｅａｇｌｅ ２０００）上に作製した。シャドーマスクを介した熱蒸着によって、Ａｕ（５０ｎｍ）ボトムコンタクトソース／ドレイン電極を堆積した。ペンタフルオロベンゼンチオール（ＰＦＢＴ）の自己組織化単層のＡｕ電極上への形成を、Ｎ２を満たしたドライボックス中でエタノール中の１０ｍｍｏｌのＰＦＢＴ溶液に１５分浸漬し、純エタノールで洗浄し、乾燥させることによって行った。ＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドの溶液を以下のように調製した：ＴＩＰＳ−ペンタセンおよびＰＴＡＡを無水で９９％の１，２，３，４−テトラヒドロナフタレン（Ｓｉｇｍａ Ａｌｄｒｉｃｈ）中に３０ｍｇ／ｍＬの濃度で個別に溶解させ、２つの個別の溶液を混合して１：１の重量比を得た。ＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドの活性層を、５００ｒｐｍで１０秒間および２０００ｒｐｍで２０秒間スピンコーティングすることによって堆積した。次にサンプルを、Ｎ２を満たしたドライボックス中１００℃で１５分間アニールした。ＣＹＴＯＰ（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）層をトップゲート誘電体として使用した。ＣＹＴＯＰ溶液（ＣＴＬ−８０９Ｍ）は、濃度９重量％のものを旭硝子より購入した。厚さ４５ｎｍのＣＹＴＯＰ層を堆積するために、元の溶液を、それらの溶媒（ＣＴ−ｓｏｌｖ．１８０）で溶液：溶媒比が１：３．５となるように希釈した。３０００ｒｐｍで６０秒間スピンキャストすることによって厚さ４５ｎｍのＣＹＴＯＰ層を堆積した。このＣＹＴＯＰ（４５ｎｍ）膜を１００℃で２０分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、Ｎ２を満たしたドライボックス中で行った。次に、Ｃａｍｂｒｉｄｇｅ Ｎａｎｏｔｅｃｈ Ｉｎｃ．のＳａｖａｎｎａｈ １００ ＡＬＤシステムを使用して、ＣＹＴＯＰ層の上部にＡｌ２Ｏ３誘電体膜（５０ｎｍ）を堆積した。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて約０．１ｎｍ／サイクルの堆積速度で膜を１１０℃で成長させた。最後に、シャドーマスクを介した熱蒸着によってＡｌ（１５０ｎｍ）ゲート電極を堆積した。得られたＯＦＥＴを図４Ｄに示す。
実施例９：ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するｄｉＦ−ＴＥＳＡＤＴおよびポリ（トリアリールアミン）（ＰＴＡＡ）のブレンドのチャネルに基づくＯＦＥＴ
ＴＩＰＳ−ペンタセンではなく２，８−ジフルオロ−５，１１−ビス（トリエチルシリルエチニル）アントラジチオフェン（ｄｉＦ−ＴＥＳＡＤＴ）を使用したことを除けば、実施例９は実施例８と同一である。ｄｉＦ−ＴＥＳＡＤＴの構造を以下に示す：
得られたＯＦＥＴを図４Ｅに示す。
実施例１０：ＣＹＴＯＰ／Ａｌ２Ｏ３／ＣＹＴＯＰ三重層（２０ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３；２０ｎｍのＣＹＴＯＰ）を有するＴＩＰＳ−ペンタセンおよびポリ（トリアリールアミン）（ＰＴＡＡ）のブレンドのチャネルに基づくＯＦＥＴ
ボトムコンタクトおよびトップゲート構造を有するＯＦＥＴをガラス基板（Ｃｏｒｎｉｎｇ、Ｅａｇｌｅ ２０００）上に作製した。シャドーマスクを介した熱蒸着によって、Ａｕ（５０ｎｍ）ボトムコンタクトソース／ドレイン電極を堆積した。ペンタフルオロベンゼンチオール（ＰＦＢＴ）の自己組織化単層のＡｕ電極上への形成を、Ｎ２を満たしたドライボックス中でエタノール中の１０ｍｍｏｌのＰＦＢＴ溶液に１５分浸漬し、純エタノールで洗浄し、乾燥させることによって行った。ＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドの溶液を以下のように調製した：ＴＩＰＳ−ペンタセンおよびＰＴＡＡを無水で９９％の１，２，３，４−テトラヒドロナフタレン（Ｓｉｇｍａ Ａｌｄｒｉｃｈ）中に３０ｍｇ／ｍＬの濃度で個別に溶解させ、２つの個別の溶液を混合して１：１の重量比を得た。ＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドの活性層を、５００ｒｐｍで１０秒間および２０００ｒｐｍで２０秒間スピンコーティングすることによって堆積した。次にサンプルを、Ｎ２を満たしたドライボックス中１００℃で１５分間アニールした。ＣＹＴＯＰ（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）層をトップゲート誘電体として使用した。ＣＹＴＯＰ溶液（ＣＴＬ−８０９Ｍ）は、濃度９重量％のものを旭硝子より購入した。厚さ２０ｎｍのＣＹＴＯＰ層を堆積するために、元の溶液を、それらの溶媒（ＣＴ−ｓｏｌｖ．１８０）で溶液：溶媒比が１：７となるように希釈した。３０００ｒｐｍで６０秒間スピンキャストすることによって、厚さ２０ｎｍのＣＹＴＯＰの第１の層を堆積した。このＣＹＴＯＰ（２０ｎｍ）膜を１００℃で２０分間アニールした。次に、Ｃａｍｂｒｉｄｇｅ Ｎａｎｏｔｅｃｈ Ｉｎｃ．のＳａｖａｎｎａｈ １００ ＡＬＤシステムを使用して、ＣＹＴＯＰ層の上部にＡｌ２Ｏ３誘電体膜（５０ｎｍ）を堆積した。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて約０．１ｎｍ／サイクルの堆積速度で膜を１１０℃で成長させた。Ａｌ２Ｏ３の第２の層の上部に、厚さ２０ｎｍのＣＹＴＯＰの第３の層を堆積した。このＣＹＴＯＰ（２０ｎｍ）膜を１００℃で２０分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、Ｎ２を満たしたドライボックス中で行った。最後に、シャドーマスクを介した熱蒸着によってＡｌ（１５０ｎｍ）ゲート電極を堆積した。得られたＯＦＥＴを図４Ｆに示す。
実施例１１：ペンタセンおよびＩｎＧａＺｎＯに基づくＦＥＴおよびインバータ
トップゲートおよびボトムコンタクトソースおよびドレイン電極形状を有する有機無機複合相補型インバータを作製した。最初に、ソース電極およびドレイン電極を画定するために、室温でガラス基板上にシャドーマスクを介して、電子ビーム（ｅビーム）を使用して、Ｔｉ／Ａｕ（６ｎｍ／５０ｎｍ）電極を堆積した。異なるアスペクト比で水平に分布する重なり合わないペンタセン（正孔輸送）チャネルおよびａ−ＩＧＺＯ（電子輸送）チャネルを、ソース／ドレイン電極の上に形成した。Ｏ２／Ａｒ（２％／９８％）雰囲気中、３ｍＴｏｒｒの作動圧力で１２５Ｗの出力を使用して、シャドーマスクを介したｒｆスパッタリングによって、厚さ３０ｎｍのａ−ＩＧＺＯ（Ｇａ２Ｏ３：Ｉｎ２Ｏ３：ＺｎＯ＝１：１：１ｍｏｌ％）活性層を室温で堆積した。これらの構造を空気中３００℃で３０分間アニールした。次に、２５℃の基板温度および２×１０−８Ｔｏｒｒの初期圧力で熱蒸発を使用し、シャドーマスクを介して、厚さ５０ｎｍのペンタセン層を堆積した。熱蒸着前に、ペンタセンは勾配領域昇華を使用して精製した。ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）層をトップゲート誘電体として使用した。ＣＹＴＯＰ溶液（ＣＴＬ−８０９Ｍ）は、濃度９重量％のものを旭硝子より購入した。厚さ４５ｎｍのＣＹＴＯＰ層を堆積するために、元の溶液を、それらの溶媒（ＣＴ−ｓｏｌｖ．１８０）で溶液：溶媒比が１：３．５となるように希釈した。３０００ｒｐｍで６０秒間スピンキャストすることによって厚さ４５ｎｍのＣＹＴＯＰ層を堆積した。このＣＹＴＯＰ（４５ｎｍ）膜を１００℃で２０分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、Ｎ２を満たしたドライボックス中で行った。次に、Ｃａｍｂｒｉｄｇｅ Ｎａｎｏｔｅｃｈ Ｉｎｃ．のＳａｖａｎｎａｈ １００ ＡＬＤシステムを使用して、ＣＹＴＯＰ層の上部にＡｌ２Ｏ３誘電体膜（５０ｎｍ）を堆積した。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて約０．１ｎｍ／サイクルの堆積速度で膜を１１０℃で成長させた。最後に、シャドーマスクを介した熱蒸着によってＡｌ（５０ｎｍ）ゲート電極を堆積した。得られたインバータを図４Ｇに示す。
実施例１２：ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）および蒸着Ａｕソース／ドレイン電極を有するＰｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００に基づくＯＦＥＴ
ボトムコンタクトおよびトップゲート構造を有するＯＦＥＴをガラス基板（Ｃｏｒｎｉｎｇ、Ｅａｇｌｅ ２０００）上に作製した。シャドーマスクを介した熱蒸着によって、Ａｕ（５０ｎｍ）ボトムコンタクトソース／ドレイン電極を堆積した。インクジェット印刷用半導体配合物は、ＮＤＩポリマーのポリ｛［Ｎ，Ｎ９−ビス（２−オクチルドデシル）−ナフタレン−１，４，５，８−ビス（ジカルボキシミド）−２，６−ジイル］−ａｌｔ−５，５９−（２，２９−ビチオフェン）｝、（Ｐ（ＮＤＩ２ＯＤ−Ｔ２）、Ｐｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００を主成分とする。Ｐ（ＮＤＩ２ＯＤ−Ｔ２）インクを以下のように調製した：活性材料の濃度が０．５％となるようにするため、ＮＤＩポリマーを、無水で９９％の１，２，３，４−テトラヒドロナフタレン（Ｓｉｇｍａ Ａｌｄｒｉｃｈ）および９９％のメシチレン（Ｓｉｇｍａ Ａｌｄｒｉｃｈ）の体積比１：１の混合物中に溶解させた。配合物を周囲条件で終夜撹拌した。Ｐｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００の構造を以下に示す：
Ｄｉｍａｔｉｘ ＤＭＰ ２８３１インクジェット印刷システムを使用して、半導体層をパターン化した。活性材料の厚さ約１５０ｎｍの層を空気中室温で印刷した。ＣＹＴＯＰ（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）層をトップゲート誘電体として使用した。ＣＹＴＯＰ溶液（ＣＴＬ−８０９Ｍ）は、濃度９重量％のものを旭硝子より購入した。厚さ４５ｎｍのＣＹＴＯＰ層を堆積するために、元の溶液を、それらの溶媒（ＣＴ−ｓｏｌｖ．１８０）で溶液：溶媒比が１：３．５となるように希釈した。３０００ｒｐｍで６０秒間スピンキャストすることによって厚さ４５ｎｍのＣＹＴＯＰ層を堆積した。このＣＹＴＯＰ（４５ｎｍ）膜を１００℃で２０分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、Ｎ２を満たしたドライボックス中で行った。次に、Ｃａｍｂｒｉｄｇｅ Ｎａｎｏｔｅｃｈ Ｉｎｃ．のＳａｖａｎｎａｈ １００ ＡＬＤシステムを使用して、ＣＹＴＯＰ層の上部にＡｌ２Ｏ３誘電体膜（５０ｎｍ）を堆積した。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて約０．１ｎｍ／サイクルの堆積速度で膜を１１０℃で成長させた。最後に、シャドーマスクを介した熱蒸着によってＡｌ（１００ｎｍ）ゲート電極を堆積した。得られたＯＥＦＴを図４Ｈに示す。
実施例１３：ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）および蒸着Ａｇソース／ドレイン電極を有するＰｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００に基づくＯＦＥＴ
ボトムコンタクトソース／ドレイン電極にＡｕの代わりにＡｇを使用したことを除けば、実施例１３は実施例１２と同一である。
実施例１４：ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）および印刷Ａｇソース／ドレイン電極を有するＰｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００に基づくＯＦＥＴ
Ａｇボトムコンタクトソース／ドレイン電極をＤｉｍａｔｉｘ ＤＭＰ ２８３１インクジェットプリンタによって印刷したことを除けば、実施例１４は実施例１４と同一である。
実施例１５：ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ； ５０ｎｍのＡｌ２Ｏ３）を有するＬＥＨ−ＩＩＩ−００２ａに基づくＯＦＥＴ
ボトムコンタクトおよびトップゲート構造を有するＯＦＥＴをガラス基板（Ｃｏｒｎｉｎｇ、Ｅａｇｌｅ ２０００）上に作製した。シャドーマスクを介した熱蒸着によって、Ａｕ（５０ｎｍ）、Ａｌ（５０ｎｍ）、およびＡｇ（５０ｎｍ）のボトムコンタクトソース／ドレイン電極を堆積した。ジクロロベンゼンから調製した３０ｍｇ／ｍｌの溶液を５００ｒｐｍで１０秒間、続いて２０００ｒｐｍで２０秒間スピンコーティングすることによって、ＬＥＨ−ＩＩＩ−００２ａ（ＬＥＨ−ＩＩＩ０８５ｇ、ＬＥＨ−１１９ａ）の有機半導体の薄膜を堆積した。ＬＥＨ−ＩＩＩ−００２ａ（ＬＥＨ−ＩＩＩ−０８５ｇ、ＬＥＨ−ＩＩＩ−１１９ａ）は以下の式で表される：
ＬＥＨ−ＩＩＩ−１１９ａ（ＬＥＨ−ＩＩＩ−０８５ｇ）およびＰαＭＳの別個の３０ｍｇ／ｍｌの溶液を混合して、ポリマーマトリックスのポリ（α−メチルスチレン）（ＰαＭＳ）（Ｍｗ１００，０００）とのブレンドを調製した。ポリ（α−メチルスチレン）（ＰαＭＳ）（Ｍｗ１００，０００）は以下の式で表される：
５００ｒｐｍで１０秒間、続いて２０００ｒｐｍで２０秒間スピンコーティングすることによって、ブレンド膜を堆積した。単独およびブレンドの膜を１００℃で１５分間アニールした。ＣＹＴＯＰ（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）層をトップゲート誘電体として使用した。ＣＹＴＯＰ溶液（ＣＴＬ−８０９Ｍ）は、濃度９重量％のものを旭硝子より購入した。厚さ４５ｎｍのＣＹＴＯＰ層を堆積するために、元の溶液を、それらの溶媒（ＣＴ−ｓｏｌｖ．１８０）で溶液：溶媒比が１：３．５となるように希釈した。３０００ｒｐｍで６０秒間スピンキャストすることによって厚さ４５ｎｍのＣＹＴＯＰ層を堆積した。このＣＹＴＯＰ（４５ｎｍ）膜を１００℃で２０分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、Ｎ２を満たしたドライボックス中で行った。次に、Ｃａｍｂｒｉｄｇｅ Ｎａｎｏｔｅｃｈ Ｉｎｃ．のＳａｖａｎｎａｈ １００ ＡＬＤシステムを使用して、ＣＹＴＯＰ層の上部にＡｌ２Ｏ３誘電体膜（５０ｎｍ）を堆積した。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて約０．１ｎｍ／サイクルの堆積速度で膜を１１０℃で成長させた。最後に、シャドーマスクを介した熱蒸着によってＡｌ（１５０ｎｍ）ゲート電極を堆積した。
実施例１６：ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するＤＲＲ−ＩＶ−２０９ｎに基づくＯＦＥＴ
ボトムコンタクトおよびトップゲート構造を有するＯＦＥＴをガラス基板（Ｃｏｒｎｉｎｇ、Ｅａｇｌｅ ２０００）上に作製した。シャドーマスクを介した熱蒸着によって、シャドーマスクを介した熱蒸着によって、Ａｕ（５０ｎｍ）ボトムコンタクトソース／ドレイン電極を堆積した。１，４−ジオキサン（２０ｍｇ／ｍＬ）およびジクロロベンゼン（２０ｍｇ／ｍＬ）から調製した溶液を５００ｒｐｍで１０秒間および２，０００ｒｐｍで２０秒間スピンコーティングすることによって、基板上にＤＲＲ−ＩＶ−２０９ｎの有機半導体層を形成した。ＤＲＲ−ＩＶ−２０９ｎは以下の式で表される：
次に、Ｎ２を満たしたドライボックス中で、サンプルを１００℃（１，４−ジオキサンサンプル）および１２０℃（ジクロロベンゼンサンプル）で１０分間アニールした。ＣＹＴＯＰ（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）層をトップゲート誘電体として使用した。ＣＹＴＯＰ溶液（ＣＴＬ−８０９Ｍ）は、濃度９重量％のものを旭硝子より購入した。厚さ４５ｎｍのＣＹＴＯＰ層を堆積するために、元の溶液を、それらの溶媒（ＣＴ−ｓｏｌｖ．１８０）で溶液：溶媒比が１：３．５となるように希釈した。３０００ｒｐｍで６０秒間スピンキャストすることによって厚さ４５ｎｍのＣＹＴＯＰ層を堆積した。このＣＹＴＯＰ（４５ｎｍ）膜を１００℃で２０分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、Ｎ２を満たしたドライボックス中で行った。次に、Ｃａｍｂｒｉｄｇｅ Ｎａｎｏｔｅｃｈ Ｉｎｃ．のＳａｖａｎｎａｈ １００ ＡＬＤシステムを使用して、ＣＹＴＯＰ層の上部にＡｌ２Ｏ３誘電体膜（５０ｎｍ）を堆積した。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて約０．１ｎｍ／サイクルの堆積速度で膜を１１０℃で成長させた。最後に、シャドーマスクを介した熱蒸着によってＡｌ（１５０ｎｍ）ゲート電極を堆積した。
異なるＣＹＴＯＰ層／Ａｌ２Ｏ３層の厚さを有するＯＦＥＴの比較試験
本発明の実施形態の利点を説明するため、図４ＡのＯＦＥＴ構造について以下の試験を行った。異なるＣＹＴＯＰ層／Ａｌ２Ｏ３層の厚さを有する５つのＯＦＥＴを比較した：
・ＣＹＴＯＰ（２５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）；
・ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）；
・ＣＹＴＯＰ（５３０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）；
・ゲート誘電体としてのＡｌ２Ｏ３（１００ｎｍ）層；
・ゲート誘電体としてのＣＹＴＯＰ（７８０ｎｍ）層。
試験するすべてのＯＦＥＴで、基板３０１は、ポリ−４−ビニルフェノール（ＰＶＰ）がコーティングされたガラス基板であり、半導体材料３０２は、基板上にスピンコーティングされたＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドである。堆積後、ＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンド膜の垂直相分離を誘導するためのアニールを行った。金（５０ｎｍ）およびアルミニウム（１５０ｎｍ）を、ボトムコンタクトソース／ドレイン電極およびトップゲート電極としてそれぞれ使用した。半導体層の堆積前に、金属および有機界面の間の接触を改善するために、金電極の表面をペンタフルオロベンゼンチオール（ＰＦＢＴ）の自己組織化単層で処理した。
図５は、３つの異なるＣＹＴＯＰ層厚さでの図４ＡのＯＦＥＴの、連続バイアス応力下の時間の関数としての初期ドレイン電流ＩＤＳ０に対するドレイン−ソース電流ＩＤＳの比を比較している（ｔＣＹＴＯＰ＝２５、４０、５３０ｎｍのそれぞれでＶＧ＝ＶＤ＝−６Ｖ、−８Ｖ、−２５Ｖ）。これらの測定は、適切なＣＹＴＯＰ層厚さを選択することによって、連続バイアス応力下での時間の関数としてのドレイン電流の変化に影響を与えることが可能なことを示している。この例では、４０ｎｍのＣＹＴＯＰ層厚さで最良の結果が得られる。このＣＹＴＯＰ層厚さの最適値は、Ａｌ２Ｏ３層および誘電率の厚さによって影響されることに留意されたい。このことは、以下の式ならびに図６Ａおよび６Ｂを考慮することによってより十分に理解できるであろう。
各層の電界：
各層中の実効電圧：
ここで、ＥｉおよびＶｉはそれぞれ、厚さｔｉおよび誘電率ｋｉを有する層ｉ中の電界および実効電圧を意味し、ゲート誘電体は、層ｉと、厚さｔｊおよび誘電率ｋｊを有する層ｊとからなる。
これらの式を図６Ａ中に示している。図６Ｂに示されるように、Ａｌ２Ｏ３層の誘電率の変化の関数としてのＣＹＴＯＰ層上の電圧の変化に対する作用は、ＣＹＴＯＰ層厚さの値が小さいほど大きくなる。このような勾配は、前述の補償作用を得るために必要である。厚いＣＹＴＯＰ層の場合、たとえば図６Ｂの５００ｎｍの曲線の場合、曲線はほぼ平坦であり、補償が得られないことを示している（他の誘電率が依然として同じであると仮定している）。
図７Ａおよび７Ｂは、Ａｌ２Ｏ３（１００ｎｍ）、ＣＹＴＯＰ（７８０ｎｍ）、およびＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）の膜のキャパシタンス密度−電界（Ｃ−Ｅ）特性および電流密度−電界（Ｊ−Ｅ）特性をそれぞれ示している。すべての膜の誘電特性は、３．１×１０−４ｃｍ２〜２．４×１０−１ｃｍ２の種々の面積で金（１００ｎｍ）／誘電体／インジウム薄酸化物（ＩＴＯ）がコーティングされたガラスの平行板コンデンサ形状を用いて、特性決定を行った。１ｋＨｚの周波数におけるＡｌ２Ｏ３膜およびＣＹＴＯＰ膜の測定キャパシタンス密度（Ｃｉｎ）はそれぞれ７８．６および２．３ｎＦ／ｃｍ２であった。抽出された誘電率（ｋ）値は、Ａｌ２Ｏ３の場合で８．９、ＣＹＴＯＰの場合で２．０である。ＣＹＴＯＰ／Ａｌ２Ｏ３二重層は１ｋＨｚの周波数で３４．８ｎＦ／ｃｍ２のＣｉｎを示し、これはＣＹＴＯＰおよびＡｌ２Ｏ３の直列接続したコンデンサから推定される理論値（３４．６ｎＦ／ｃｍ２）に近い。図７Ｂに示されるように、Ａｌ２Ｏ３膜およびＣＹＴＯＰ／Ａｌ２Ｏ３膜の漏れ電流密度は、最大３ＭＶ／ｃｍの大きさで印加された電界において依然として３×１０−７Ａ／ｃｍ２未満である。対照的に、厚さ７８０ｎｍのＣＹＴＯＰ膜の漏れ電流は、１．２ＭＶ／ｃｍの印加電界で２×１０−７Ａ／ｃｍ２の値に到達した。
図８Ａ〜８Ｂは、ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）ゲート誘電体を使用するＯＦＥＴ（Ｗ／Ｌ＝２５５０μｍ／１８０μｍ）の窒素雰囲気での初期状態のデバイスで測定した伝達特性および出力特性を示している。ＯＦＥＴは、ヒステリシスを示さず、二重層ゲート誘電体の比較的高いＣｉｎのために、８Ｖの低電圧でμ＝０．６ｃｍ２／Ｖｓの最大値を達成した。平均値で、移動度μ＝０．４６±０．０８ｃｍ２／Ｖｓ、閾値電圧Ｖｔｈ＝−２．４±０．１Ｖ、Ｉｏｎ／Ｉｏｆｆ＝１０５、サブスレッショルド勾配ＳＳ＝０．２０±０．０６Ｖ／ｄｅｃａｄｅ、および最大界面トラップ密度５×１０１１ｃｍ−２が、これらの二重層デバイスで測定された。ＣＹＴＯＰ単層を使用するＯＦＥＴと比較すると、二重層を使用するＯＦＥＴは、μは類似の値を示すが、高Ｃｉｎのために低動作電圧ではＶｔｈおよびＳＳはより小さな値となり、Ｉｏｎ／Ｉｏｆｆはより大きな値となる。
図９Ａは、長期環境安定性および動作安定性を調べるために、各組のＯＦＥＴに対して行った種々の条件の環境曝露および電気的応力をまとめた表を示している。環境安定性を調べるために、すべてのＯＦＥＴを、３０〜５０％の間の相対湿度で通常の周囲条件に曝露した。μおよびＶｔｈの変動を離散間隔で監視した。各間隔において、各基板をＮ２を満たしたグローブボックス中に戻し、電気特性および動作安定性試験を行った。
図９Ｂは、異なる種類のＯＦＥＴにおいて、最長３１日の空気への曝露後にμの有意な変化は観察されなかったことを示している。示されているように、ＴＩＰＳ−ペンタセンの良好な空気安定性も、これらのＯＦＥＴの環境安定性に寄与している。Ａｌ２Ｏ３ゲート誘電体を有するＯＦＥＴにおいて、５．５（±２．０）×１０−３ｃｍ２／Ｖから最大１．１（±０．４）×１０−２ｃｍ２／Ｖｓへのμの平均値のゆるやかな増加が観察された。他のＯＦＥＴにおいては、最初の１１日の初期増加の後、μは変化せずに、ＣＹＴＯＰゲート誘電体を有するＯＦＥＴで０．６０±０．２０ｃｍ２／Ｖｓ、ＣＹＴＯＰ／Ａｌ２Ｏ３ゲート誘電体を有するＯＦＥＴで０．５２±０．０９ｃｍ２／Ｖｓの平均値を維持した。他方、種々のゲート誘電体を有するデバイスのＶｔｈの変動を図９Ｃに示している。Ａｌ２Ｏ３ゲート誘電体を有するＯＦＥＴにおいては、オフからオンへの計画のＶＧＳのスイープから測定したＶｔｈの平均値は、空気中で３１日後に−２．４±０．３Ｖから−２．８±０．３Ｖに変化した。これは一見小さな変化であるが、強いヒステリシスと、デバイス間のＶｔｈの大きさおよび符号の大きなばらつきとが、これらのデバイスで観察された。対照的に、ＣＹＴＯＰゲート誘電体を有するヒステリシスのないＯＦＥＴにおいては、空気中１１日後に、Ｖｔｈの−２４．３±０．８Ｖから−４．０±０．７Ｖの大きな正のシフトが観察された。この初期変動の後、Ｖｔｈの大きなシフトは観察されず、空気中３１日後には−３．７±０．３Ｖの値に達した。わずかに小さいが類似の変化が、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層を有するヒステリシスのないＯＦＥＴで観察された。空気中３１日後、Ｖｔｈは−２．５±０．１Ｖから−１．４±０．１Ｖへの小さなシフトのみが測定された。ＣＹＴＯＰゲート誘電体を有するデバイスと同様に、これらの変化のほとんどは最初の１１日間で起こった。
図９Ｄは、ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）膜を有するＯＦＥＴの移動度および閾値電圧Ｖｔｈの変動を示している。
本発明のトップゲート誘電体の封止特性を調べるために、Ｃａ薄膜光透過試験を行った。ＣＹＴＯＰ単層で保護されたＣａ膜は、空気への曝露から１時間以内に急速に酸化された一方で、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層またはＡｌ２Ｏ３単層のいずれかで保護されたＣａ膜は、空気曝露が１日を超えた後でのみ劣化が開始したことが分かった。これらの実験から、ＣＹＴＯＰは疎水性のためＨ２Ｏ拡散の保護障壁となり、Ｏ２拡散がＣａ層の劣化に関与すると推測される。二重層ゲート誘電体を使用したＯＦＥＴは、単層ゲート誘電体を使用したＯＦＥＴよりも優れた環境安定性を示した。
空気中で３１日後、７５０Ｗの出力で５分間Ｏ２プラズマに曝露することによって、トップゲートＯＦＥＴ中に使用した誘電対の封止特性のさらなる試験を行い、この条件は、有機残渣および他の汚染物質を表面から除去することが知られているＯ２プラズマの高反応性のために、空気曝露よりも厳しい。図９Ｂおよび９Ｃは、Ｏ２プラズマ処理後、３つすべての種類のＯＦＥＴでμまたはＶｔｈの大きな変化は観察されなかったことを示している。異なるＯＦＥＴの電気的特性で観察された顕著な変化は、ＣＹＴＯＰ単層を有するＯＦＥＴにおけるＩｏｆｆの大幅な増加であった。他方、Ａｌ２Ｏ３は、強力なＯ２プラズマに対する保護層として機能するため、Ａｌ２Ｏ３およびＣＹＴＯＰ／Ａｌ２Ｏ３ゲート誘電体を有するデバイスにおいてＩｏｎ／Ｉｏｆｆ比の有意な変化は観察されなかった。図９Ａに示されるように、Ｏ２プラズマ処理後、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層を有するＯＦＥＴの電気的性質を、２１０日（７か月）の累積空気曝露後に試験した。図９Ｂおよび９Ｃは、μおよびＶｔｈの平均値が、依然として実質的に変化していないことを示している。
環境安定性に加えて、動作安定性も、回路設計および全体のデバイス寿命のために重要である。連続動作下での劣化の機構は、ＯＦＥＴ、ならびに半導体およびゲート誘電体全体のすべての重要な界面での電荷トラップおよび脱トラップの事象と関連がある。動作中のＯＦＥＴ性能の低下は、μおよびＶｔｈの変化に反映される。トラップの動力学は、チャネルを流れるキャリアの密度に依存するため、トランジスタがより高い電力で動作する場合は、より激しい劣化が予想される。移動性不純物の拡散またはゲート誘電体の分極などの他の機構も、性能の低下に寄与しうる。これらの理由から、すべてのＯＦＥＴの動作安定性を：１）伝達特性の複数の連続スキャン、および２）一定直流（ＤＣ）バイアス応力の印加（チャネルを流れる電流密度がより高くなるためより厳しい条件である）の２つの方法で評価した。
図１０Ａおよび１０Ｂは、空気曝露前（図１０Ａ）および３１日の空気曝露後（図１０Ｂ）の、「オフ」領域から「オン」領域への複数の連続スキャン中のＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）ＯＦＥＴで測定した伝達曲線のサンプリングを示している。最初の１０００回のスキャン中は、ＯＦＥＴを空気に曝露する前のＣＹＴＯＰ／Ａｌ２Ｏ３ゲート誘電体を有するＯＦＥＴで観察された伝達特性の変化は、図１０Ａの挿入図に示されるようにわずかであった。空気に曝露する前のこれらのデバイスの動作安定性をさらに試験するために、どちらもさらに２０，０００回のスキャンを行った。図１０Ａは、そのような条件下でさえ、両方の種類のＯＦＥＴで観察される伝達特性の変化はわずかであったことを示している。図１０Ｂに示されるように、３１日間空気に曝露した後でさえも、複数の連続スキャン下での動作安定性が維持された。この顕著な安定性は、ＣＹＴＯＰ／ＴＩＰＳ−ペンタセン界面の優れた電気的性質によるものである。
図９Ａに示されるように、ＯＦＥＴの空気曝露前および１０００回のスキャン後に、異なる種類のＯＦＥＴのデバイス１に、３６００秒（１時間）のＤＣバイアス応力を加えた。図１１Ａは、すべてのＯＦＥＴで測定し初期値で規格化したＩＤＳの時間的変化を示している。Ａｌ２Ｏ３ゲート誘電体を有するＯＦＥＴにおいては、規格化ＩＤＳの減少が測定され、１時間後に０．７７の最終値に達した。同じ時間間隔で、ＣＹＴＯＰデバイスで測定した電流は０．９まで減少した。しかし、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層の変化は異なり、電流がわずかに増加して、１時間後に１．０４の値に達した。図１１Ｂは、空気に３１日間曝露した後の１時間のバイアス応力に対するすべてのＯＦＥＴで測定した規格化ＩＤＳの変化を示している（デバイス２）。二重層ゲート誘電体を有するＯＦＥＴにおいては、ＩＤＳをわずかに増加させる機構が、他のＯＦＥＴで観察される機構と大きく異なる。さらに、二重層ゲート誘電体を有するＯＦＥＴの動作安定性を、Ｏ２プラズマ処理後に、２４時間の電気的バイアス応力にわたって電流変化を監視することによって試験した。図１１Ｃは、規格化ＩＤＳの変化が元の値の４％未満に維持されていることを示している。図１１Ｄから分かるように、この顕著な安定性のために、ＤＣバイアス応力の前後で伝達特性および出力特性の変化がわずかとなっている。前述したように、ＩＤＳはＤＣバイアス応力の初期段階中にわずかな増加を示すが、長時間の応力後にはゆっくりと減少することに注目されたい。図１１Ｅは、初期状態のＯＦＥＴ（Ｄｅｖ．１）、空気に３１日間曝露した後（Ｄｅｖ．２）、Ｏ２プラズマ処理後（Ｄｅｖ．３）、空気曝露９０日後（Ｄｅｖ．４）、１５０日間の空気曝露後（Ｄｅｖ．５）、２１０日間の空気曝露後（Ｄｅｖ．６）、および３６５日間の空気曝露後（Ｄｅｖ．７）のＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）膜を有するＯＦＥＴについて測定した２４時間の電気的バイアス応力にわたるＩＤＳの時間的変化を示している。図から分かるように、ＤＣ下のＩＤＳのバイアスは±１０％未満であった。
二重層を有するＯＦＥＴの電気的バイアス下での顕著な安定性は、１）ＣＹＴＯＰ／ＴＩＰＳ−ペンタセン界面での固有の深いトラップによって生じるＩＤＳの減少と、２）ＣＹＴＯＰ／Ａｌ２Ｏ３界面での配向を引き起こしうる双極子、および／またはゲート誘電体での電荷注入およびトラップによって生じるＩＤＳの増加とによる補償作用によって得られる。
ＣＹＴＯＰ／Ａｌ２Ｏ３二重層誘電体を有するＯＦＥＴの系統的な安定性の研究
本発明の実施形態の利点を説明するため、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層誘電体を有するＯＦＥＴに対して以下の研究を行った。ｐチャネルＯＦＥＴに対するＯ２およびＨ２Ｏ曝露の影響を調べた。
このようなＯＦＥＴの伝達特性に対するＯ２およびＨ２Ｏ曝露の一般化された影響を図１６Ａおよび１６Ｂに示している。図１６Ａは、Ｏ２はドーピングおよび酸化の両方の効果を有することを示しており、ドーピング効果は伝達特性曲線を右にシフトさせる傾向にあり、酸化効果は伝達特性曲線を左にシフトさせる傾向にある。図１６Ｂは、Ｈ２Ｏは誘電分極を増加させ、これが伝達特性曲線を右にシフトさせる傾向にあるが、トラップを形成する効果も有し、これが伝達特性曲線を左にシフトさせる傾向にあることを示している。
ＤＣバイアス応力中のＩＤＳの時間的変化に対するＯ２およびＨ２Ｏ曝露の一般化された影響を図１６Ｃに示している。図１６Ｃは、ＤＣバイアス応力中のＩＤＳに対するＯ２曝露の影響がほとんどないことを示している。しかし、Ｈ２Ｏ曝露は、ＤＣバイアス応力中に経時的にＩＤＳを減少させる。
これらの効果の程度を試験するため、３つの異なるＯＦＥＴについて試験を行った。その第１は、図４Ｄに示されるようなＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴであった。第２は、図４Ｅに示されるようなＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するｄｉＦ−ＴＥＳＡＤＴおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴであった。第３は、図４Ｆに示されるようなＣＹＴＯＰ／Ａｌ２Ｏ３／ＣＹＴＯＰ三重層（２０ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３；２０ｎｍのＣＹＴＯＰ）を有するＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴであった。これらのＯＦＥＴに対して、図１７に示される曝露順序で曝露を行った。
図１８Ａ〜１８Ｃは、曝露順序の各段階における、キャパシタンスＣｉｎ（ｎＦ／ｃｍ２）、移動度μ（ｃｍ２／Ｖｓ）、および閾値電圧Ｖｔｈ（Ｖ）を示している。これらの結果は、Ｏ２およびＨ２Ｏの影響が、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層およびＣＹＴＯＰ／Ａｌ２Ｏ３／ＣＹＴＯＰ三重層ＯＦＥＴに対して可逆的であることを示している。
図１９Ａおよび１９Ｂは、曝露順序の各段階における、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層ＯＦＥＴ（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）（図１９Ａ）およびＣＹＴＯＰ／Ａｌ２Ｏ３／ＣＹＴＯＰ三重層ＯＦＥＴ（２０ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３；２０ｎｍのＣＹＴＯＰ）（図１９Ｂ）の２０Ｈｚ〜１００万Ｈｚの範囲の周波数でのキャパシタンスの変動を示している。
図２０Ａおよび２０Ｂは、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴのＤＣバイアス中の伝達特性およびＩＤＳの時間的変化を示している。このＯＦＥＴの試験中に得られたデータを以下の表にまとめている。
図２１Ａおよび２１Ｂは、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するｄｉＦ−ＴＥＳＡＤＴおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴのＤＣバイアス中の伝達特性およびＩＤＳの時間的変化を示している。このＯＦＥＴの試験中に得られたデータを以下の表にまとめている。
図２２Ａおよび２２Ｂは、ＣＹＴＯＰ／Ａｌ２Ｏ３／ＣＹＴＯＰ三重層（２０ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３；２０ｎｍのＣＹＴＯＰ）を有するＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドのチャネルに基づくＯＦＥＴのＤＣバイアス中の伝達特性およびＩＤＳの時間的変化を示している。このＯＦＥＴの試験中に得られたデータを以下の表にまとめている。
種々のフルオロポリマー（ＣＹＴＯＰ、Ｈｙｆｌｏｎ、およびＴｅｆｌｏｎ（登録商標））／無機（Ａｌ２Ｏ３およびＳｉＮｘ）二重層の比較研究
本発明の実施形態の利点を説明するため、フルオロポリマー二重層を有するコンデンサおよびＯＦＥＴに対して以下の研究を行った。異なるフルロポリマー（ｆｌｕｒｏｐｏｌｙｍｅｒ）二重層を有する８つのコンデンサおよび８つのＯＦＥＴを比較した。
・ＣＹＴＯＰ（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）；
・Ｈｙｆｌｏｎ（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）；
・Ｔｅｆｌｏｎ（登録商標）（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）；
・ＣＹＴＯＰ（２０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）／ＣＹＴＯＰ（２０ｎｍ）；
・ＣＹＴＯＰ（４５ｎｍ）／ＳｉＮｘ（５０ｎｍ）；
・Ｈｙｆｌｏｎ（４５ｎｍ）／ＳｉＮｘ（５０ｎｍ）；
・Ｔｅｆｌｏｎ（登録商標）（４５ｎｍ）／ＳｉＮｘ（５０ｎｍ）；
・ＣＹＴＯＰ（２０ｎｍ）／ＳｉＮｘ（５０ｎｍ）／ＣＹＴＯＰ（２０ｎｍ）。
コンデンサを作製するため、シャドーマスクを介した熱蒸着によってＡｕ（５０ｎｍ）底部電極をガラス基板（Ｃｏｒｎｉｎｇ １７３７）上に堆積した。種々のフルオロポリマー（ＣＹＴＯＰ、Ｈｙｆｌｏｎ、およびＴｅｆｌｏｎ（登録商標））／無機（Ａｌ２Ｏ３およびＳｉＮｘ）二重層、およびＣＹＴＯＰ／無機（Ａｌ２Ｏ３およびＳｉＮｘ）／ＣＹＴＯＰ三重層を誘電体として使用した。ＣＹＴＯＰ溶液（ＣＴＬ−８０９Ｍ）は、濃度９重量％のものを旭硝子より購入した。Ｈｙｆｌｏｎ溶液（Ｈｙｆｌｏｎ（登録商標）ＡＤ ４０Ｘ）は、濃度約６．６重量％でＳｏｌｖａｙより入手した。Ｔｅｆｌｏｎ（登録商標）溶液（６０１Ｓ２−１００−６）は、濃度６重量％のものをＤｕＰｏｎｔより購入した。厚さ４５ｎｍのフルオロポリマー層を堆積するために、元の溶液を、それらの溶媒（ＣＹＴＯＰの場合はＣＴ−ｓｏｌｖ．１８０、Ｈｙｆｌｏｎの場合はＬＳ１６５、Ｔｅｆｌｏｎ（登録商標）の場合はＦＣ−４０）で、溶液：溶媒比がＣＹＴＯＰの場合１：３．５、Ｈｙｆｌｏｎの場合１：２、Ｔｅｆｌｏｎ（登録商標）の場合１：３となるように希釈した。２０ｎｍのＣＹＴＯＰ層の場合、溶液：溶媒比は１：７となる。３０００ｒｐｍ（ＣＹＴＯＰの場合）および４０００ｒｐｍ（ＨｙｆｌｏｎおよびＴｅｆｌｏｎ（登録商標）の場合）で６０秒間スピンコーティングすることによって、フルオロポリマー層を堆積した。堆積後、フルオロポリマー層を１００℃で２０分間アニールした。次に、Ｃａｍｂｒｉｄｇｅ Ｎａｎｏｔｅｃｈ Ｉｎｃ．のＳａｖａｎｎａｈ １００ ＡＬＤシステムを使用して、フルオロポリマー層の上部にＡｌ２Ｏ３誘電体膜（５０ｎｍ）を堆積した。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて約０．１ｎｍ／サイクルの堆積速度で膜を１１０℃で成長させた。ＳｉＮｘ膜ｓ（５０ｎｍ）は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって１１０℃でフルオロポリマー層上に堆積した。三重層誘電体の場合、Ａｌ２Ｏ３およびＳｉＮｘ膜の上にＣＹＴＯＰ膜（２０ｎｍ）を堆積し、１００℃で２０分間アニールした。最後に、シャドーマスクを介した熱蒸着によってＡｌ（１５０ｎｍ）上部電極を堆積した。
図２３Ａ〜２３Ｄは、試験したコンデンサのキャパシタンス特性および電流密度−電界（Ｊ−Ｅ）特性を示している。試験したコンデンサの誘電性質のまとめが以下の表に含まれている。
ＯＦＥＴを作製するために、ボトムコンタクトおよびトップゲート構造をガラス基板（Ｃｏｒｎｉｎｇ、Ｅａｇｌｅ ２０００）上に作製した。シャドーマスクを介した熱蒸着によってＡｕ（５０ｎｍ）ボトムコンタクトソース／ドレイン電極を堆積した。ペンタフルオロベンゼンチオール（ＰＦＢＴ）の自己組織化単層のＡｕ電極上への形成を、Ｎ２を満たしたドライボックス中でエタノール中の１０ｍｍｏｌのＰＦＢＴ溶液に１５分浸漬し、純エタノールで洗浄し、乾燥させることによって行った。ＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドの溶液を以下のように調製した：ＴＩＰＳ−ペンタセンおよびＰＴＡＡを無水で９９％の１，２，３，４−テトラヒドロナフタレン（Ｓｉｇｍａ Ａｌｄｒｉｃｈ）中に３０ｍｇ／ｍＬの濃度で個別に溶解させ、２つの個別の溶液を混合して１：１の重量比を得た。ＴＩＰＳ−ペンタセンおよびＰＴＡＡのブレンドの活性層を、５００ｒｐｍで１０秒間および２０００ｒｐｍで２０秒間スピンコーティングすることによって堆積した。次にサンプルを、Ｎ２を満たしたドライボックス中１００℃で１５分間アニールした。種々のフルオロポリマー（ＣＹＴＯＰ、Ｈｙｆｌｏｎ、およびＴｅｆｌｏｎ（登録商標））／無機（Ａｌ２Ｏ３およびＳｉＮｘ）二重層およびＣＹＴＯＰ／無機（Ａｌ２Ｏ３およびＳｉＮｘ）／ＣＹＴＯＰ三重層を誘電体として使用した。ＣＹＴＯＰ溶液（ＣＴＬ−８０９Ｍ）は、濃度９重量％のものを旭硝子より購入した。Ｈｙｆｌｏｎ溶液（Ｈｙｆｌｏｎ（登録商標）ＡＤ ４０Ｘ）は、濃度約６．６重量％でＳｏｌｖａｙより入手した。Ｔｅｆｌｏｎ（登録商標）溶液（６０１Ｓ２−１００−６）は、濃度６重量％のものをＤｕＰｏｎｔより購入した。厚さ４５ｎｍのフルオロポリマー層を堆積するために、元の溶液を、それらの溶媒（ＣＹＴＯＰの場合はＣＴ−ｓｏｌｖ．１８０、Ｈｙｆｌｏｎの場合はＬＳ１６５、Ｔｅｆｌｏｎ（登録商標）の場合はＦＣ−４０）で、溶液：溶媒比がＣＹＴＯＰの場合１：３．５、Ｈｙｆｌｏｎの場合１：２、Ｔｅｆｌｏｎ（登録商標）の場合１：３となるように希釈した。２０ｎｍのＣＹＴＯＰ層の場合、溶液：溶媒比は１：７となる。３０００ｒｐｍ（ＣＹＴＯＰの場合）および４０００ｒｐｍ（Ｈｙｆｌｏｎ、Ｔｅｆｌｏｎ（登録商標）の場合）で６０秒間スピンコーティングすることによって、フルオロポリマー層を堆積した。堆積後、フルオロポリマー層を１００℃で２０分間アニールした。次に、Ｃａｍｂｒｉｄｇｅ Ｎａｎｏｔｅｃｈ Ｉｎｃ．のＳａｖａｎｎａｈ １００ ＡＬＤシステムを使用して、フルオロポリマー層の上部にＡｌ２Ｏ３誘電体膜（５０ｎｍ）を堆積した。トリメチルアルミニウム［Ａｌ（ＣＨ３）３］およびＨ２Ｏ蒸気への交互の曝露を用いて約０．１ｎｍ／サイクルの堆積速度で膜を１１０℃で形成した。ＳｉＮｘ膜ｓ（５０ｎｍ）は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって１１０℃でフルオロポリマー層上に堆積した。三重層誘電体の場合、Ａｌ２Ｏ３およびＳｉＮｘ膜の上にＣＹＴＯＰ膜（２０ｎｍ）を堆積し、１００℃で２０分間アニールした。最後に、シャドーマスクを介した熱蒸着によってＡｌ（１５０ｎｍ）ゲート電極を堆積した。
図２４Ａおよび２４Ｂは、ＣＹＴＯＰ（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。図２４Ｃおよび２４Ｄは、Ｈｙｆｌｏｎ（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。図２４Ｅおよび２４Ｆは、Ｔｅｆｌｏｎ（登録商標）（４５ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。図２４Ｇおよび２４Ｈは、ＣＹＴＯＰ（２０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）／ＣＹＴＯＰ（２０ｎｍ）三重層ＯＦＥＴの伝達特性および出力特性を示している。図２４Ｉおよび２４Ｊは、ＣＹＴＯＰ（４５ｎｍ）／ＳｉＮｘ（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。図２４Ｋおよび２４Ｌは、Ｈｙｆｌｏｎ（４５ｎｍ）／ＳｉＮｘ（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。図２４Ｍおよび２４Ｎは、Ｔｅｆｌｏｎ（登録商標）（４５ｎｍ）／ＳｉＮｘ（５０ｎｍ）二重層ＯＦＥＴの伝達特性および出力特性を示している。図２４Ｏおよび２４Ｐは、ＣＹＴＯＰ（２０ｎｍ）／ＳｉＮｘ（５０ｎｍ）／ＣＹＴＯＰ（２０ｎｍ）三重層ＯＦＥＴの伝達特性および出力特性を示している。
試験したＯＦＥＴの性能のまとめが以下の表に含まれている。
フルオロポリマー／ＳｉＮｘ二重層ＯＦＥＴの電界効果移動度の値が、フルオロポリマー／Ａｌ２Ｏ３二重層ＯＦＥＴの値の１０〜１００分の１であったことに注目されたい。
他の実施形態で得られた結果
図１２Ａおよび１２Ｂは、最大１，０００サイクルの伝達特性の複数のスキャン後、および１８時間の一定ＤＣバイアス応力後（ＶＧＳ＝ＶＤＳ＝７Ｖ）のＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）二重層を有する非晶質ＩｎＧａＺｎＯのＦＥＴの伝達特性および出力特性を示している。複数の連続スキャン下または一定ＤＣバイアス応力下では、酸化物ＦＥＴは、移動度の低下を示さないが、閾値電圧はわずかに変化する。
図１３Ａ〜１３Ｂは、審査官（Ｅｘａｍｉｎｅｒ）７で議論されるようにＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）ゲート誘電体およびプラスチック（ＰＥＳ）基板を使用するＯＦＥＴ（Ｗ／Ｌ＝２５５０μｍ／１８０μｍ）の窒素雰囲気下での初期状態のデバイスから測定される伝達特性および出力特性を示している。ＯＦＥＴはヒステリシスを示さず、８Ｖの低電圧でμ＝０．３４ｃｍ２／Ｖｓの最大値に達した。平均値で、移動度μ＝０．２４±０．０８ｃｍ２／Ｖｓ、閾値電圧Ｖｔｈ＝−１．３±０．１Ｖ、Ｉｏｎ／Ｉｏｆｆ＝１０４がこれらの二重層デバイスで測定された。ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）ゲート誘電体およびプラスチック（ＰＥＳ）基板を使用するＯＦＥＴ（Ｗ／Ｌ＝２５５０μｍ／１８０μｍ）に、３６００秒（１時間）のＤＣバイアス応力を加えた。図１４Ａは、このＯＦＥＤで測定し初期値で規格化したＩＤＳの時間的変化を示している。プラスチック基板中のＣＹＴＯＰ／Ａｌ２Ｏ３二重層のＯＦＥＴの変化は、図１１Ａを図１４Ａと比較すれば分かるように、ガラス基板デバイスの変化と類似していた。図１４Ｂおよび１４Ｃは、ＤＣバイアス応力を加えた後のプラスチック基板ＯＦＥＴの伝達特性および出力特性を示している。図１５Ａおよび１５Ｂは、ＣＹＴＯＰ（４０ｎｍ）／Ａｌ２Ｏ３（５０ｎｍ）ゲート誘電体およびプラスチック（ＰＥＳ）基板を使用するＯＦＥＴ（Ｗ／Ｌ＝２５５０μｍ／１８０μｍ）の、初期、空気中４か月後、および３０分間の屈曲（引張応力）後の伝達特性および出力特性を示している。図１５Ｃは、プラスチック基板ＯＦＥＴの屈曲に使用した屈曲装置を示している。図１５Ｄは、プラスチック基板ＯＦＥＴ（抵抗負荷型インバータを使用して測定）の、初期、２時間のＤＣバイアス応力後、空気中４か月後、および３０分間の屈曲（引張応力）後の電圧伝達特性を示している。
図２５Ａおよび２５Ｂは、実施例１１で議論したペンタセンおよびＩｎＧａＺｎＯのＦＥＴのゲート電圧ＶＧＳに対するドレイン電流ＩＤＳを示している。図２５Ｃは、６０分間にわたるＤＣバイアス応力下で、ペンタセンおよびＩｎＧａＺｎＯのＦＥＴに関して測定したＩＤＳの時間的変化を、初期値で規格化して示している。図２６Ａおよび２６Ｂは、実施例１１で議論したペンタセンＦＥＴの伝達特性および出力特性を示している。図２７Ａおよび２７Ｂは、実施例１１で議論したＩｎＧａＺｎＯのＦＥＴの伝達特性および出力特性を示している。図２８Ａおよび２８Ｂは、図４Ｇのインバータの電圧伝達特性および静的利得を示している。
図２９Ａおよび２９Ｂは、実施例１２において議論した、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）および蒸着Ａｕソース／ドレイン電極を有するＰｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００に基づくＯＦＥＴの伝達特性および出力特性を示している。図３０Ａおよび３０Ｂは、実施例１３において議論した、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）および蒸着Ａｇソース／ドレイン電極を有するＰｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００に基づくＯＦＥＴの伝達特性および出力特性を示している。図３１Ａおよび３１Ｂは、実施例１４において議論した、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）および印刷Ａｇソース／ドレイン電極を有するＰｏｌｙｅｒａ ＡｃｔｉｖＩｎｋ Ｎ２２００に基づくＯＦＥＴの伝達特性および出力特性を示している。印刷し試験した印刷ＯＦＥＴの性能のまとめを以下の表が含んでいる。
図３２Ａおよび３２Ｂは、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｕボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−００２ａに基づくＯＦＥＴのｎチャネル動作における伝達特性および出力特性を示している。
図３３Ａおよび３３Ｂは、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｕボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−００２ａに基づくＯＦＥＴのｐチャネル動作における伝達特性および出力特性を示している。
図３４Ａおよび３４Ｂは、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｌボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−０８５ｇに基づくＯＦＥＴの伝達特性および出力特性を示している。
図３５Ａおよび３５Ｂは、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｇボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−０８５ｇ：ＰαＭＳに基づくＯＦＥＴのｎチャネル動作における伝達特性および出力特性を示している。
図３６Ａおよび３６Ｂは、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｇボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−０８５ｇ：ＰαＭＳに基づくＯＦＥＴのｐチャネル動作における伝達特性および出力特性を示している。
図３７Ａおよび３７Ｂは、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｕボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−１１９ａに基づくＯＦＥＴに対する環境曝露試験の結果を示している。図３７Ａは、このＯＦＥＴの初期、５日後、１７日後、およびアニール後の伝達特性を示している。図３７Ｂは、このＯＦＥＴの初期、５日後、１７日後の移動度および閾値電圧を示している。
図３８Ａおよび３８Ｂは、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）およびＡｕボトムコンタクトソース／ドレイン電極を有するＬＥＨ−ＩＩＩ−１１９ａ：ＰαＭＳに基づくＯＦＥＴに対する環境曝露試験の結果を示している。図３８Ａは、このＯＦＥＴの初期、５日後、１７日後、およびアニール後の伝達特性を示している。図３８Ｂは、このＯＦＥＴの初期、５日後、１７日後の移動度および閾値電圧を示している。
図３９Ａおよび３９Ｂは、ＣＹＴＯＰ／Ａｌ２Ｏ３二重層（４５ｎｍのＣＹＴＯＰ；５０ｎｍのＡｌ２Ｏ３）を有するＤＲＲ−ＩＶ−２０９ｎに基づくＯＦＥＴの伝達特性および出力特性を示している。
ＬＥＨ−ＩＩＩ−００２ａ、ＬＥＨ−ＩＩＩ−０８５ｇ、ＬＥＨ−ＩＩＩ−１１９ａ、ＤＲＲ−ＩＶ−２０９ｎに基づくＯＦＥＴの性能のまとめを以下の表に示す。
結論として、本発明の多層方法は、多くの用途で環境的および動作的に安定なＯＦＥＴの開発の可能性を広げるものである。そのような用途の例としては：情報表示および医療用撮像アレイのドライバ、相補回路、適応型太陽電池アレイ、高周波識別（ＲＦＩＤ）タグ、ならびに化学センサーまたは物理センサーが特に挙げられる。一定電流源が必要となるアクティブマトリックスディスプレイのバックプレーンなどの用途では、バイアス応力作用が、ディスプレイ機能に悪影響を与える。このような用途に対して、本発明の実施形態は、たとえばバイアス応力作用に非常に影響されやすい現在の非晶質シリコン（ａ−Ｓｉ）ＦＥＴ技術に対して大きな利点を有する。本発明の特に魅力的な用途の１つは、商業用途のアクティブマトリックス有機発光ダイオード（ＡＭＯＬＥＤ）ディスプレイのバックプレーン回路である。その理由は、従来のＡＭＯＬＥＤディスプレイは、有機発光ダイオードの不均一性を防止するために駆動するトランジスタが劣化するため、閾値電圧および移動度の変動を補償するためにより多くのトランジスタが必要であったためである。本発明によって、ＡＭＯＬＥＤを動作させるための高い集積密度および優れたバックプレーン安定性が可能となる。
特定の実施形態と関連させて本発明の原理を以上に説明してきたが、この説明は単なる例であって、添付の特許請求の範囲によって定められる保護の範囲を限定するものではないことを明確に理解されたい。

Claims (18)

  1. 動作安定性を有する電界効果トランジスタであって、
    ゲート、ソース、およびドレイン；
    ソースとドレインとの間の半導体層；ならびに
    ゲートと半導体層との間のゲート絶縁体を含み；
    ゲート絶縁体が、
    界面において半導体層に隣接し、フルオロポリマーを含む第１の層；および
    Ａｌ２Ｏ３を含み、原子層堆積（ＡＬＤ）によって堆積され、他の電界効果トランジスタと比較して向上した動作安定性を提供する第２の層を含み；
    第１の層が、第１の誘電率および第１の厚さを有し、界面における界面電荷トラップが、連続バイアス応力下で経時的にドレインとソースとの間の電流に対して第１の作用を引き起こし；
    第２の層が第１の誘電率よりも高い第２の誘電率および第２の厚さを有し、連続バイアス応力下での経時的な第２の層の分極率の変化が、ドレインとソースとの間の電流に対して第２の作用を引き起こし；
    第１および第２の厚さおよび第１および第２の誘電率は、第１の作用が少なくとも部分的に第２の作用を補償して動作安定性を向上させ、連続バイアス応力下でのソースとドレインとの間の電流の変動が１時間で５パーセント未満であるようにするものである、電界効果トランジスタ。
  2. 第１の層の厚さが、２００ｎｍ未満である、請求項１に記載の電界効果トランジスタ。
  3. 第１の層が、８０℃を超えるガラス転移温度を有する非晶質フルオロポリマーから形成され、フルオロポリマーが、フッ素化１，３−ジオキソールとテトラフルオロエチレン（ＴＦＥ）とのコポリマー、パーフルオロフラン（ＰＦＦ）とテトラフルオロエチレン（ＴＦＥ）とのコポリマー、パーフルオロ（４−ビニルオキシル）−１−アルケン類のホモポリマーまたはコポリマー、ならびにそれらの組み合わせからなる群から選択される、請求項１に記載の電界効果トランジスタ。
  4. 第１の層が、８０℃を超えるガラス転移温度を有する非晶質フルオロポリマーから形成され、フルオロポリマーが、４，５−ジフルオロ−２，２−ビス（トリフルオロメチル）−１，３−ジオキソール（ＰＤＤ）とテトラフルオロエチレン（ＴＦＥ）とのコポリマー、または２，２，４−トリフルオロ−５−トリフルオロメトキシ−１，３−ジオキソール（ＴＴＤ）とテトラフルオロエチレン（ＴＦＥ）とのコポリマーからなる群から選択される、請求項１に記載の電界効果トランジスタ。
  5. 第２の層がＡｌ２Ｏ３からなる、請求項１に記載の電界効果トランジスタ。
  6. 第２の層が、ＳｉＮｘ、ＴｉＯ２、ＨｆＯ２、Ｔａ２Ｏ５、ＳｉＯ２、Ｙ２Ｏ３、ＺｒＯ２、およびそれらの組み合わせからなる群から選択される無機材料を含む、請求項１に記載の電界効果トランジスタ。
  7. 連続バイアス応力下でのソースとドレインとの間の電流の変動が、２時間で５パーセント未満である、請求項１に記載の電界効果トランジスタ。
  8. 第２の層の厚さが、５００ｎｍ未満である、請求項１に記載の電界効果トランジスタ。
  9. 第１の層の厚さが、１００ｎｍ未満である、請求項１に記載の電界効果トランジスタ。
  10. 第１の層の厚さが２００ｎｍ未満であり、第２の層の厚さが１００ｎｍ未満である、請求項１に記載の電界効果トランジスタ。
  11. 第１の層の厚さが５０ｎｍ未満であり、第２の層の厚さが５０ｎｍ以下である、請求項１に記載の電界効果トランジスタ。
  12. 電界効果トランジスタがトップゲート電界効果トランジスタであり、ゲート絶縁体が、半導体層の上部に配置され、第１の層が半導体層の上部に配置され、第２の層が前記第１の層の上部に配置される、請求項１に記載の電界効果トランジスタ。
  13. 動作安定性を有する電界効果トランジスタの製造方法であって、
    ソース、ドレイン、ゲート、ソースとドレインとの間の半導体層、およびゲートと半導体層との間のゲート絶縁体を提供するステップを含み；
    ゲート絶縁体を提供するステップが：
    第１の誘電率および第１の厚さを有し、フルオロポリマーを含む第１の層を堆積するステップであって、第１の層が半導体層との界面を画定し、前記第１の層の堆積が、界面における界面電荷トラップが、連続バイアス応力下で経時的にソースとドレインとの間の電流に対して第１の作用を引き起こすようなものである、ステップと；
    Ａｌ２Ｏ３を含み、原子層堆積（ＡＬＤ）によって堆積され、第２の誘電率および第２の厚さを有する第２の層を堆積するステップであって、前記第２の誘電率が前記第１の誘電率よりも高く、連続バイアス応力下での経時的な第２の層の分極率の変化が、ドレインとソースとの間の電流に対して第２の作用を引き起こす、ステップと；を含み、
    第１および第２の厚さ、ならびに第１および第２の誘電率の選択が、第１の作用が少なくとも部分的に第２の作用を補償して動作安定性を向上させ、連続バイアス応力下でのソースとドレインとの間の電流の変動が１時間で５パーセント未満であるようにするものである、方法。
  14. 第１の層の厚さが、２００ｎｍ未満である、請求項１３に記載の方法。
  15. 第２の層の厚さが、５００ｎｍ未満である、請求項１３に記載の方法。
  16. 第１の層の厚さが２００ｎｍ未満であり、第２の層の厚さが１００ｎｍ未満である、請求項１３に記載の方法。
  17. 第２の層がＡｌ２Ｏ３からなる、請求項１３に記載の方法。
  18. 第１の層の厚さが５０ｎｍ未満であり、第２の層の厚さが５０ｎｍ以下である、請求項１３に記載の方法。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101666942B1 (ko) * 2010-08-18 2016-10-18 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들
US9695501B2 (en) * 2014-09-12 2017-07-04 Hong Kong Baptist University Sapphire thin film coated substrate
US11713503B2 (en) 2011-12-23 2023-08-01 Hong Kong Baptist University Sapphire coated substrate with a flexible, anti-scratch and multi-layer coating
US9932663B2 (en) * 2011-12-23 2018-04-03 Hong Kong Baptist University Sapphire thin film coated substrate
WO2014106938A1 (ja) * 2013-01-07 2014-07-10 富士電機株式会社 透明有機薄膜トランジスタ及びその製造方法
TWI566405B (zh) * 2013-11-08 2017-01-11 元太科技工業股份有限公司 有機無機混合型電晶體
CN103794725B (zh) * 2014-02-28 2016-05-11 合肥工业大学 一种基于重金属诱导有机半导体薄膜结晶取向的喷墨打印方法
DE102014107850A1 (de) 2014-06-04 2015-12-17 Technische Universität Chemnitz Elektronisches Bauelement mit einem Dielektrikum und Verfahren zur Herstellung des elektronischen Bauelementes
DE102014212282B4 (de) * 2014-06-26 2023-11-09 Infineon Technologies Ag Graphen-Gassensor zur Messung der Konzentration von Kohlendioxid in Gasumgebungen
CN106575607A (zh) * 2014-08-14 2017-04-19 光州科学技术院 正交图案化方法
GB201418610D0 (en) * 2014-10-20 2014-12-03 Cambridge Entpr Ltd Transistor devices
TWI627192B (zh) * 2015-03-13 2018-06-21 村田製作所股份有限公司 Atomic layer deposition inhibiting material
JP2017017216A (ja) * 2015-07-02 2017-01-19 Dic株式会社 半導体組成物、半導体インク
TWI600901B (zh) * 2015-09-14 2017-10-01 友達光電股份有限公司 離子感測場效電晶體
CN106409918A (zh) * 2016-07-01 2017-02-15 西安交通大学 一种复合高k绝缘层薄膜晶体管结构及其制备方法
GB2555133B (en) * 2016-10-20 2020-06-10 Flexenable Ltd Improving stability of thin film transistors
CN106505408B (zh) * 2016-11-01 2019-02-15 北京科技大学 脊条形半导体激光器有源区腔体侧壁钝化的优化方法
CN108172628B (zh) * 2016-12-07 2020-11-06 清华大学 一种逻辑电路
TW201840025A (zh) * 2016-12-19 2018-11-01 美商康寧公司 具有極性彈性體介電質的有機場效電晶體
CN106987172A (zh) * 2017-04-19 2017-07-28 上海幂方电子科技有限公司 一种用于制作缓冲层的墨水、制备方法与应用
CN106947319A (zh) * 2017-04-19 2017-07-14 上海幂方电子科技有限公司 一种用于制作缓冲层的墨水、制备方法及应用
KR102542436B1 (ko) 2017-06-08 2023-06-13 코닝 인코포레이티드 다른 중합체의 유기 반도체 중합체로의 도핑
CN107628924A (zh) * 2017-09-25 2018-01-26 中国科学院化学研究所 一种蒽类衍生物及其制备方法与应用
WO2019065056A1 (ja) * 2017-09-26 2019-04-04 住友化学株式会社 有機薄膜トランジスタ
WO2019065055A1 (ja) * 2017-09-26 2019-04-04 住友化学株式会社 有機薄膜トランジスタ
CN107768520B (zh) * 2017-09-29 2020-12-01 国家纳米科学中心 倍频器及其制备方法
US10388895B2 (en) * 2017-11-07 2019-08-20 Shenzhen China Star Optoelectonics Semiconductor Display Technology Co., Ltd. Organic thin film transistor with charge injection layer and manufacturing method thereof
WO2019135251A1 (en) * 2018-01-04 2019-07-11 Indian Institute Of Technology, Guwahati Organic field effect transistor (ofet) for the detection of gram negative/positive bacteria, method of detection and fabrication of the transistor
WO2019206188A1 (en) * 2018-04-24 2019-10-31 Hong Kong Baptist University Sapphire coated substrate with a flexible, anti-scratch and multi-layer coating
KR102325952B1 (ko) * 2018-06-08 2021-11-12 재단법인 나노기반소프트일렉트로닉스연구단 바코팅을 이용한 유기 반도체 박막 제조방법 및 그를 포함하는 유연 유기반도체 트랜지스터의 제조방법
FR3086101B1 (fr) * 2018-09-17 2022-07-08 Ion Beam Services Dispositif d'amelioration de la mobilite des porteurs dans un canal de mosfet sur carbure de silicium
WO2020176223A2 (en) * 2019-02-08 2020-09-03 Georgia Tech Research Corporation Systems and methods for high sensitivity stable sensors
CN113488592B (zh) * 2021-06-21 2023-03-10 西安理工大学 一种基于pfbt蒸发法的有机场效应晶体管制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0130321D0 (en) * 2001-12-19 2002-02-06 Avecia Ltd Electronic devices
CA2469912A1 (en) * 2001-12-19 2003-06-26 Avecia Limited Organic field effect transistor with an organic dielectric
EP1579518B1 (en) * 2002-12-20 2016-03-23 Merck Patent GmbH Improvements in and relating to organic semiconducting materials
US20070178710A1 (en) * 2003-08-18 2007-08-02 3M Innovative Properties Company Method for sealing thin film transistors
WO2006024012A1 (en) * 2004-08-23 2006-03-02 E.I. Dupont De Nemours And Company P-alkoxyphenylen-thiophene oligomers as organic semiconductors for use in electronic devices
KR101086159B1 (ko) * 2005-01-07 2011-11-25 삼성전자주식회사 불소계 고분자 박막을 포함하는 유기 박막 트랜지스터
US7667277B2 (en) * 2005-01-13 2010-02-23 International Business Machines Corporation TiC as a thermally stable p-metal carbide on high k SiO2 gate stacks
US20060214154A1 (en) * 2005-03-24 2006-09-28 Eastman Kodak Company Polymeric gate dielectrics for organic thin film transistors and methods of making the same
KR100703157B1 (ko) * 2005-09-15 2007-04-06 삼성전자주식회사 표시 장치
US7851788B2 (en) * 2006-02-28 2010-12-14 Pioneer Corporation Organic transistor and manufacturing method thereof
US8138501B2 (en) * 2007-03-02 2012-03-20 Nec Corporation Switching element and manufacturing method thereof
JP2009117619A (ja) * 2007-11-06 2009-05-28 Idemitsu Kosan Co Ltd 有機薄膜トランジスタの製造方法及び有機薄膜トランジスタ
KR101529358B1 (ko) * 2008-02-05 2015-06-16 바스프 에스이 나프탈렌-이미드 반도체 중합체
DE112009000831T5 (de) * 2008-04-24 2011-05-26 Merck Patent Gmbh Elektronische Vorrichtung
FR2934714B1 (fr) 2008-07-31 2010-12-17 Commissariat Energie Atomique Transistor organique et procede de fabrication d'une couche dielectrique d'un tel transistor.
US8274084B2 (en) * 2008-11-26 2012-09-25 Palo Alto Research Center Incorporated Method and structure for establishing contacts in thin film transistor devices

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