KR20180039588A

KR20180039588A - 유기 전계 효과 트랜지스터 및 이를 제작하는 방법

Info

Publication number: KR20180039588A
Application number: KR1020180025800A
Authority: KR
Inventors: 이창희; 노정균; 김혁
Original assignee: 서울대학교산학협력단; 한국생산기술연구원
Priority date: 2018-03-05
Filing date: 2018-03-05
Publication date: 2018-04-18

Abstract

일 실시예에 의하여, 유기 전계-효과 트랜지스터를 제공하며, 본 트랜지스터는 기판, 기판의 양단에 위치한 소스/드레인 전극, 잉크젯 프린팅(inkjet-printing) 공정에 의해 소스/드레인 전극 위에 형성된 전자 주입층, 전자 주입층을 포함하는 기판 상에 위치하는 유기 반도체층, 유기 반도체층 상에 위치하는 게이트 절연층 및 게이트 절연층 상에 위치한 게이트 전극을 포함할 수 있다.

Description

유기 전계 효과 트랜지스터 및 이를 제작하는 방법{Organic field effect transistor and method for fabricating thereof}

일 개시에 따른 유기 전계 효과 트랜지스터 및 이를 제작하는 방법에 관한 것이다.

트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.

용액-공정(solution-processed)을 통한 유기 전계-효과(field-effect) 트랜지스터(organic field-effect transistors, 이하 OFET)들은 RFID(Radio Frequency Identification) 태그, 일회성 디스플레이의 구동을 위한 백플레인(backplane) 및 사물인터넷(IoT)과 같은 인터넷을 위한 다양한 형의 센서들과 같은 저가의 전자 장치들의 실현을 위한 궁극적인 대안으로 고려되고 있다. 이와 같은 공정을 위하여, 용액-공정을 이용한 상보형 금속 산화물 반도체(Complementary metal oxide semiconductor, 이하 CMOS)의 제조는 대기 전력 저감을 위하여 중요한 역할을 수행한다. 용액-공정 기반의 유기 CMOS회로의 성능은 낮은 전기적 성능 및 낮은 안정성으로 인하여 주로 n형 OFET로 제한되어왔다.

최근 몇 년간, n형 유기 반도체들의 개발에 있어서 전기적 유동성 및 대기 안정성 모두에 대하여 드라마틱한 성장이 있었다. 전기적 유동성은 비정질 실리콘(amorphous silicon)의 레벨에 다다랐으며, 많은 형의 용액-공정 기반의 n형 반도체들은 대기에서 작동되도록 디자인되고 있다.

그러나, 용액-공정 기반의 n형 유기 반도체들의 급격한 발전에도 불구하고, 여전히 용액-공정을 기반으로 높은 성능의 n형 OFET를 제조하기 위해서는 많은 문제점이 존재하고 있다.

n형 OFET내에서 유기 반도체들 및 전극들 사이의 쇼트키 장벽(schottky barrier)의 높이로 인한 전하 주입(charge injection)은 문제점 중 하나이다. 쇼트키 장벽의 높이는 최저준위 비점유 분자궤도(lowest unoccupied molecular orbital, 이하, LUMO)와 금속 전극의 일함수 사이의 에너지 레벨 차이로 정의될 수 있다. n형 OFET 내에서 충분한 전하 주입을 위하여 낮은 일함수의 금속은 선호되고 있다. 그러나, 최근 전극을 위하여 개발된 금속 잉크들(예를 들어, 금(Au) 및 은(Ag)), 전도성 고분자(예를 들어, PEDOT:PSS) 및 일반적으로 존재하는 높은 일함수의 그래핀 산화물과 같은 인쇄 가능한 금속들은 높은 쇼트키 장벽에 의하여 n형 OFET의 성능을 저하시킨다. 용액-공정 기반의 n형 OFET의 주입-제한 성능은 용액-공정 기반의 유기 CMOS 회로의 n형 OFET회로의 성능을 제한하기 때문에, 용액-공정 기반의 n형 OFET의 주입 문제를 해결하는 것은 중요한 의미를 갖는다. 그럼에도 불구하고, 인쇄된 전극들을 기반으로 한 용액-공정기반의 n형 OFET들 내의 주입 특성을 향상시키기 위하여 충분한 연구가 이루어지지 않았다. 따라서, 용액-공정 기분의 n형 OFET내에서 충분한 전하 주입 효과를 획득할 수 있는 다른 인쇄-호환 가능한 방법의 필요성이 증대되었다.

용액-공정 기반 또는 롤-투-롤 공정 기반으로 제작되는 트랜지스터에 있어서, 잉크젯 프린팅 공정을 통해 생성된 전자 주입층을 포함하는 유기 전계 효과 트랜지스터를 제공한다.

일 실시예에 의하여, 전하 주입층은 ZnO 계열 산화물을 포함할 수 있다.

일 실시예에 의하여, ZnO 계열 산화물은 Hf, Y, Ta, Zr, Ti, Cu, Ni, Cr, In, Ga, Al, Sn, 및 Mg 중 적어도 하나를 더 포함할 수 있다.

일 실시예에 의하여, 전자 주입층은 용액-공정(solution-processed)을 기반으로 제조된 금속염을 포함하고, 유기 반도체층은 n형 반도체를 포함할 수 있다.

일 실시예에 의하여, 전하 주입층은 소스/드레인 전극 각각의 전면에 걸쳐 형성되고, 게이트 절연층은 기판의 양단에 각각 형성된 전하 주입층의 일부영역 및 전하 주입층 사이의 기판의 전면에 걸쳐 형성될 수 있다.

일 실시예에 의하여, 유기 전계-효과 트랜지스터를 제조하는 방법을 제공할 수 있으며, 본 방법은 기판을 제공하는 단계, 기판의 양단에 서로 이격되도록 소스/드레인 전극을 형성하는 단계, 소스/드레인 전극 상에 잉크젯 프린팅 공정을 통해 전자 주입층을 형성하는 단계, 전자 주입층이 형성된 기판 상에 유기 반도체층을 형성하는 단계, 유기 반도체층 상에 게이트 절연층을 형성하는 단계 및 게이트 절연층 상에 게이트 전극을 형성하는 단계를 포함할 수 있다.

일 실시예에 의하여, 전자 주입층은 용액-공정(solution-processed)으로 제조된 금속염이고, 유기 반도체층은 n형 반도체일 수 있다.

또한, 유기 전계-효과 트랜지스터를 제조하는 방법은 롤-투-롤(roll-to-roll) 공정을 기반으로 제조될 수 있다. 이에 제한되지 않는다.

일 실시예에 의하여, 전하 주입층을 형성하는 단계는, 소스/드레인 전극 각각의 전면에 걸쳐 전하 주입층을 형성하는 단계를 포함하고, 유기 반도체층을 형성하는 단계는, 기판의 양단에 각각 형성된 전하 주입층의 일부영역 및 전하 주입층 사이의 기판에 접촉되도록 형성하는 단계를 포함할 수 있다.

일 실시예에 의하여, 청구항 1에 기재된 유기 전계-효과 트랜지스터를 포함하는 플렉시블 표시장치를 제공할 수 있다.

일 실시예에 의하여, 재료의 낭비가 적은 방식으로 트랜지스터를 구현할 수 있다.

일 실시예에 의하여, 다양한 기판에 호환이 가능한 트랜지스터를 구현할 수 있다.

일 실시예에 의하여, 필요한 경우에만 잉크 입자를 날려보내는 잉크 분사 방식인 드롭-온-디맨드형을 이용하여 기능적으로 트랜지스터를 구현할 수 있다. 이러한 트랜지스터를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다.

일 실시예에 의하여, 잉크 분사 방식을 통해 트랜지스터의 구현을 넓은 영역에 응용할 수 있다.

일 실시예에 의하여, 전계-효과 유동성, 온-오프 비율 및 전하 밀도에 대한 디바이스의 성능을 높일 수 있다. 이러한 트랜지스터를 플랙시블 표시장치에 적용하면, 플랙시블 표시장치의 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 트랜지스터를 개략적으로 보여주는 단면도이다.
도 2a 내지 도 2e는 일 실시예에 따른 용액-공정기반의 유기 전계 효과 트랜지스터(OFET)를 top gate 형태로 제조하는 방법을 공정 순서에 따라서 보여 주는 단면도들이다.
도 3a 내지 3c는 일 실시예에 의한 ZnO의 반도체로서의 특징을 설명하기 위한 예시도면이다.
도 4는 종래의 ZnO 전자 주입층이 존재하지 않는 트랜지스터의 구조를 나타내는 도면이다.
도 5는 비교 실시예에 의한, 스핀 공정을 통하여 ZnO로 처리한 전자 주입층이 존재하는 트랜지스터를 도시한 단면도이다.
도 6은 일 실시예에 따른 용액 공정 기반의 n형 OFET의 에너지 레벨을 도시한 도면이다.
도 7은 일 실시예 및 비교예에 의한 ZnO 전자 주입층의 유무에 따른 용액 공정 기반의 n형 OFET의 전달 특성을 보여주는 그래프이다.
도 8은 종래의 ZnO 전자 주입층을 포함하지 않은 OFET의 전기적 특성 변화를 보여주는 그래프이다.
도 9은 일 실시예에 의하여 잉크젯 프린팅 공정에 의한 ZnO 전자 주입층을 포함한 OFET의 전기적 특성 변화를 보여주는 그래프이다.
도 10은 비교예에 의하여 스핀 공정에 의한 ZnO 전자 주입층을 포함한 OFET의 전기적 특성 변화를 보여주는 나타내는 그래프이다.
도 11은 본 발명의 실시예에 따른 bottom gate 형태의 트랜지스터를 개략적으로 보여주는 단면도이다.

이하, 본 발명의 실시예에 따른 트랜지스터 및 이를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세하게 설명한다. 후술하는 실시예에서 사용되는 용어들은 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 여기에서 사용된 용어의 의미는, 본 명세서에 구체적으로 정의된 경우에는 그 정의에 따르며, 구체적인 정의가 없는 경우는 당업자들이 일반적으로 인식하는 의미로 해석되어야 할 것이다. 그리고 실시예를 기술함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 기술적 사상을 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 본 명세서에서 제1 물질층이 제2 물질층 상에 형성된다고 할 경우에, 그것은 제1 물질층이 제2 물질층 바로 위(directly on)에 형성되는 경우는 물론, 명시적으로 이를 배제하는 기재가 없는 한, 다른 제3 물질층이 제1 물질층과 제2 물질층 사이에 개재되어 있는 것(upper)도 모두 포함하는 것으로 해석되어야 한다.

도 1은 본 발명의 실시예에 따른 트랜지스터를 개략적으로 보여주는 단면도이다.

도 1을 참조하면, 기판(10)의 양단에 각각 접촉된 소스/드레인 전극(12)이 구비될 수 있다. 소스/드레인 전극(12) 상에 전자 주입층(14)이 구비될 수 있다. 전자 주입층(14)은 잉크젯 프린팅 방식을 통해 구비될 수 있다. 전자 주입층(14)은 ZnO 계열의 산화물을 포함할 수 있다. 유기물 반도체를 포함하는 유기 반도체층(16)이 구비될 수 있다. 유기 반도체층(16)과 이격된 게이트(20)가 구비될 수 있다. 유기 반도체층(16)과 게이트(20)사이에 게이트 절연층(18)이 구비될 수 있다.

일 실시예에 의하여, ZnO 계열 산화물은 Hf, Y, Ta, Zr, Ti, Cu, Ni, Cr, In, Ga, Al, Sn, 및 Mg 중 적어도 하나를 포함할 수 있다. 종류에 제한되지 않는다.

이하에서는, 전술한 구성 요소들에 대해 보다 구체적으로 설명한다.

도 2a 내지 도 2e는 일 실시예에 따른 용액-공정기반의 유기 전계 효과 트랜지스터(OFET)를 top gate 형태로 제조하는 방법을 공정 순서에 따라서 보여 주는 단면도들이다.

일 실시예에 의하여, OFET를 제조하기 위하여 롤-투-롤(roll-to-roll) 공정을 시행할 수 있다. 이에 제한되지 않는다.

롤-투-롤 공정은 대면적으로 플렉시블한 소재를 사용하여 롤을 통과시키며 인쇄를 수행하는 공정이다. 주로 고분자 필름을 사용하며 최근 인쇄전자, 디스플레이, 태양전지, e-Book 및 반도체 산업 등의 분야에서 크게 주목 받고 있다. 전자소자를 롤-투-롤 공정 방식으로 제작하기 위해서는 기존의 그래픽 인쇄 기술뿐 아니라 롤-투-롤 시스템, 메탈 잉크, 소재, 기판, 롤 패터닝(patterning), 인쇄 공정 등에 대한 기술개발이 요구된다. 이와 같이 개발된 서로 다른 분야의 기술은 상호간에 매칭(matching)이 이루어져야 한다.

도 2a를 참조하면, 먼저 준비된 기판(10) 상에 소스/드레인 전극(12)을 형성할 수 있다.

기판(10)은 실리콘 기판, 유리 기판 및 플라스틱 기판 중 하나일 수 있고, 투명 또는 불투명할 수 있다. 또한, 기판(10)은 폴리 에틸렌 테레팔레이트(poly(ethylene terephthalate, PET), 폴리 이미드(poly imide, PI) 등과 같은 유기 재료의 기판일 수 있는데, 이것은 단지 예시적인 것이다. 또한, 기판(10)은 플렉시블 기판을 포함할 수 있다.

소스/드레인 전극(12)은 잉크젯 프린팅을 통해 형성될 수 있다. 소스/드레인 전극(12)은 도전성 물질, 예컨대 금(Au) 또는 은(Ag)과 같은 금속 물질로 형성될 수 있는데, 이것은 단지 예시적인 것이다. 일 실시예에 의하여, 소스/드레인 전극(12)은 잉크젯 프린팅 공정을 이용하여 은(Ag) 약 150℃의 온도에서 약 15분 동안 신터링(sintering)과정을 거쳐 형성될 수 있다. 소스/드레인은 약 50㎛의 채널 길이(L)와 약1800㎛의 폭(W)으로 형성될 수 있다. 이에 제한되지 않는다.

다른 실시예에 의하여, 소스/드레인 전극(12)은 일반적인 전극 물질(금속, 전도성 산화물 등)로 형성될 수 있다. 예컨대, 소스/드레인 전극(12)은 Au, Mo, Cu, Ti, Al, Ni, W, Pt, Cr 등의 금속 물질 또는 IZO, ITO 등의 전도성 산화물 등으로 형성될 수 있으며, 두 종류 이상의 금속을 합금한 물질로 형성될 수도 있다. 또한, 소스/드레인 전극(12)은 단층 구조를 갖거나, 서로 다른 물질층을 복수 개 포함하는 다층 구조를 가질 수 있다. 이에 제한되지 않는다.

도 2b를 참조하면, 도 1a의 결과물(10, 12) 상에 전자 주입층(14)을 형성할 수 있다. 보다 구체적으로, 소스/드레인 전극(12)의 양 극 상에 전자 주입층(14)을 형성할 수 있다. 전자 주입층(14)은 유기반도체 층과 소스/드레인 전극(12)사이의 접촉 저항을 줄이고 전자 주입성을 향상시키기 위하여 형성될 수 있다. 일 실시예에 의하여, 전자 주입 특성을 향상시키기 위하여, 전자 주입층(14)은 Cs2CO3, CsF, Rb2CO3, K2CO3, Na2CO3, LiF, CaF2, MgF2, NaCl, MgO, ZnO 와 같은 금속염 중에서 선택되거나 이들의 혼합물로부터 선택되는 금속염을 이용하여 형성될 수 있다. 이에 제한되지 않는다. 전자 주입층(14)은 금속염을 이용하여 스핀 코팅(spin coating) 공정 또는 잉크젯 프린팅 공정을 이용하여 형성될 수 있다.

특히, 전자 주입층(14)은 ZnO를 이용하여 형성된 잉크 용액을 통해 잉크젯 프린팅 공정으로 형성될 수 있다. 전자 주입층(14)은 질소(N2)대기내에서, 약 100℃의 온도로, 약 30분 동안 어닐링(annealing)공정을 통해 형성될 수 있다.

전자 주입층(14)을 형성하기 위한 ZnO 잉크의 농도는 사용한 인쇄 방법에 따라서 다소 달라질 수 있으나, 일반적으로 0.1 mg/ml - 10 mg/ml 정도의 농도를 사용하여 0.1 - 2 nm 정도의 두께의 ZnO 층을 도포한다면 기대하는 효과를 얻을 수 있다.

계속해서 도 2c를 참조하면, 도 2b의 결과물 상에, 소스/드레인 전극(12) 사이의 갭(19)을 채우도록 유기 반도체 물질로 유기 반도체층(16)을 형성할 수 있다. 도 2c에는 유기 반도체층(16)이 갭(19)을 채우는 것은 물론 소스/드레인 전극(18)의 일부 상에 형성되어 있는데, 이것은 단지 예시적인 것이다. 유기 반도체층(16)은 본 발명의 실시예에 따라 제조된 OFET의 액티브 막 역할을 하는 것으로, 그 길이는 갭(19)의 폭과 실질적으로 같다.

유기 반도체층(16)은 유기반도체층을 의미할 수 있다. 유기반도체는 N형 유기반도체 또는 P형 유기반도체를 사용할 수도 있다. 특히, 유기반도체는 N형 유기반도체를 이용하여 형성될 수 있다. 예를 들어, N형 유기 반도체는 아센계 물질, 완전 불화된 아센계 물질, 부분 불화된 아센계 물질, 부분 불화된 올리고티오펜(oligothiophene)계 물질, 플러렌(fullerene)계 물질, 치환기를 갖는 플러렌계 물질, 완전 불화된 프탈로시아닌(phthalocyanine)계 물질, 부분 불화된 프탈로시아닌계 물질, 페릴렌 테트라카르복실릭 디이미드(perylene tetracarboxylic diimide)계 물질, 페릴렌 테트라카르복실 디안하이드라이드(perylene tetracarboxylic dianhydride)계 물질, 나프탈렌 테트라카르복실릭 디이미드(naphthalene tetracarboxylic diimide)계 물질 또는 나프탈렌 테트라카르복실릭 디안하이드라이드(naphthalene tetracarboxylic dianhydride)계 물질 중에서 어느 하나를 포함할 수 있다. 일 실시예에 의하여, 아센(acene)계 물질은 안트라센, 테트라센, 펜타센, 페릴렌 또는 코노렌 중에서 선택될 수 있다. 이에 제한되는 것은 아니다.

유기 반도체층(16)은 스핀 코팅 공정을 통해 형성될 수 있다. 공정 방식은 이에 한정되지 않는다. 예를 들어, 스핀 코팅 공정을 위하여, N형 폴리머인 P(NDI2OD-T2) 혼합 용액을 준비할 수 있다. N형 폴리머인 P(NDI2OD-T2) 혼합 용액을 도 2c의 결과물(10,12, 14) 상에 스핀 코팅 한 다음, 진공 상태의 글로브 박스에서 약 12시간 동안 110℃의 온도로 어닐링 공정을 수행할 수 있다. 그 결과, 유기 반도체층(16)이 형성될 수 있다.

계속해서 도 2d를 참조하면, 도 2c의 결과물 상에 게이트 절연층(18)이 형성될 수 있다. 게이트 절연층(18)은 유기 절연막 또는 무기 절연막의 단일막 또는 다층막으로 구성되거나, 유-무기 하이브리드 막으로 구성될 수 있다. 무기 절연막으로는 실리콘 산화막, 실리콘 질화막, Al2O3, Ta2O5, BST, PZT 중에서 선택되는 어느 하나 또는 복수개를 사용할 수 있다. 또한, 유기 절연막으로는 폴리메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리스타이렌(PS, polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene) 중에서 선택되는 어느 하나 또는 복수개를 사용할 수 있다.

특히, 게이트 절연층(18)은 폴리메타아크릴레이트(PMMA) 및 P(NDI2OD-T2)와 폴리메타아크릴레이트(PMMA)의 혼합 용액을 사용하여 형성됨으로서 좋은 패시베이션(passivation)으로 고려될 수 있다. 게이트 절연층(18)은 및 P(NDI2OD-T2)와 400nm의 폴리메타아크릴레이트(PMMA)의 혼합 용액을 스핀 코팅 공정과 약 110℃에서의 1시간 열처리 과정을 통해 형성될 수 있다.

전술한 게이트 절연층(18)의 구성은 예시적인 것이고 경우에 따라 다양하게 변형될 수 있다. 또한, 게이트 절연층(18)은 단층 구조를 갖거나, 삼중층 이상의 다층 구조를 가질 수도 있다. 다시 말해, 게이트 절연층(18)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물 및 다양한 고유전물질(실리콘 질화물보다 유전상수가 큰 물질) 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다.

도 2e를 참조하면, 도 2d의 결과물 상에 게이트 전극(20)이 형성될 수 있다. 게이트 전극은 금 (Au), 니켈 (Ni), 구리 (Cu), 은 (Ag), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo-alloy) 중 에서 선택되는 어느 하나로 형성할 수 있다. 또한 게이트 전극(20)을 여러 가지 인쇄공정을 통해서 형성 할 수 있으며 통상적으로 금속 나노입자용액이나 PEDOT:PSS 전도성 고분자를 잉크로 사용하여 잉크젯 프린팅 등의 인쇄공정을 이용하여 게이트 전극을 제조할 수 있다. 이러한 인쇄 공정을 통해서 게이트 전극(20)을 형성하는 경우, 진공 공정을 배제할 수 있어서 제조비용의 절감효과를 기대할 수 있다.

또한, 게이트 전극(20)은 두 종류 이상의 금속을 합금한 물질로 형성될 수도 있다. 또한, 게이트 전극(20)은 단층 구조를 갖거나, 서로 다른 물질층을 복수 개 포함하는 다층 구조를 가질 수 있다. 게이트 전극(20)은 소스/드레인 전극(12)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다.

또한, 도 2a 내지 도 2e에서는 게이트(G1)가 채널층(C1) 위에 구비된 구조, 즉, 탑 게이트(top gate) 구조에 대해 도시하고 설명하였지만, 본 발명의 다른 실시예에 따르면, 게이트(G1)가 채널층(C1) 아래에 구비되는 바텀 게이트(bottom gate) 구조의 트랜지스터도 가능하다.

도 3a 내지 3c는 일 실시예에 의한 ZnO의 반도체로서의 특징을 설명하기 위한 예시도면이다.

도 3a는 일 실시예예 의하여 ZnO 기반의 FET의 전달 특성을 설명하기 위하여 게이트전압(Vgs)-드레인전류(Id) 특성의 변화를 보여주는 그래프이다. 일 실시예에 따라, 바텀 게이트(bottom gate) 구조의 트랜지스터를 통해 설명하도록 한다. VDS가 100V인 경우, 포화 영역에서 전달 특성이 획득될 수 있다. 전계-효과 이동도(μFET)은 아래 수학식 1에 의하여 산출될 수 있다.

여기서

는 게이트 유전체(SiO2 300㎚)의 유닛 영역 당 커패시턴스(capacitance)를 나타낸다.

는 게이트 전압을 의미하며,

는 임계 전압을 나타낸다. 전계-효과 이동도는

로 추출되었으며, 임계 전압은 7.2V로 추출될 수 있다.

도 3a에서 보여지듯이, ZnO 를 이용한 OFET는 2.18V/dec의 역치 슬로프와 약 104 정도의 온-오프 비율의 특성을 나타냄을 확인할 수 있다. ZnO의 전계-효과 이동도는 전자 주입층의 역할을 수행하기에 충분하다.

도 3b 및 3c를 참조하면, 추가적인 ZnO의 전기적 성능을 확인할 수 있다. ZnO의 추가적인 전기적 성능은 UPS 장비를 이용한 ZnO의 포토미션 스텍트라의 실험을 통해 확인할 수 있다.

도 3b는 이차적인 전자 컷오프 상태의 ZnO의 UPS 스펙트라를 나타내는 도면이며, 도 3c는 HOMO영역에서의 ZnO의 UPS 스펙트라를 나타내는 도면이다.

도 3b 및 3c를 살피면, ZnO의 일함수는 3.6eV로 획득될 수 있으며, 이것은 잉크젯 프린팅된 Ag의 일함수인 4.9eV보다 훨씬 작은 값이다. ZnO의 낮은 일함수 값은 n형 OFET에서의 전자 주입에 유용한 성질로 작용할 수 있다.

또한, ZnO의 에너지 레벨 (HOMO 레벨)은 7.5eV로 계산될 수 있다. 높은 ZnO의 HOMO 레벨은 정공 주입을 방지함으로써, P형 반도체 특성을 억제시킬 수 있다.

UPS 장비 및 FET 분석으로부터, 전자 주입층으로써의 ZnO의 적합성을 확인 할 수 있다. 특히, 낮은 일함수에 따른 전자 주입 및 충분한 전자 이동도에 따른 전자 수송에 관한 적합성을 확인 할 수 있다.

이하에서는, 용액 공정 기반의 n형 OFET에서 전자 주입층으로서 ZnO를 이용하고, 잉크젯 프린팅 공정을 통한 은(Ag)전극을 이용한 트랜지스터의 특징에 대하여 설명하도록 한다.

도 4는 종래의 ZnO 전자 주입층이 존재하지 않는 트랜지스터의 구조를 나타내는 도면이다.

도시된 바와 같이 기판(100) 상에 소스/드레인 전극(120)이 서로 이격되어 형성되어 있고, 소스/드레인 전극(120)을 포함하는 기판에 유기 반도체층(140)이 형성되어 있다. 유기 반도체층(140)의 전면에 걸쳐 게이트 절연막(160)이 위치하며, 게이트 절연막(160)상에 게이트 전극(180)이 형성되어 있다.

이와 같은 구조를 갖는 트랜지스터는 소스/드레인 전극(120)과 유기 반도체층(140) 사이의 접촉 저항이 크다는 문제점이 발생한다. 소스 및 드레인 전극은 유기 박막으로 전하를 주입하는 역할을 하므로 이를 방해하는 전극-유기박막 사이의 에너지 장벽을 줄이는 것이 중요하다. 예를 들어 P(NDI2OD-T2)를 유기 반도체로 사용하고, 전극을 잉크젯 프린팅 공정에 의한 은(Ag)으로 사용하는 경우, 은(Ag)의 일함수(work function)가 4.9eV 로서, P(NDI2OD-T2)의 일함수와 큰 차이가 존재하였다.

또한, 종래의 유기박막트랜지스터에 구비된 유기 반도체층(140)에는 고농도의 도핑을 실시할 수 없으며, 이에 따라 소스/드레인 전극(120)과 유기 반도체층(140) 사이의 접촉 저항이 증가되어 오믹 컨택(ohmic contact)을 형성할 수 없다는 문제점이 발생할 수 있다.

이러한 접촉저항의 문제점은 전자전달형 (n-type) OTFT 와 정공 전달형 (p-type) OTFT가 동시에 사용될 때 더욱 중요하게 부각될 수 있다. 전술한 바와 같이 은(Ag)이 갖는 일함수 (4.9eV)로 인해서 N형 유기반도체와 P형 유기반도체에 모두 만족할 만한 오믹컨택을 동시에 얻을 수는 없다. 이러한 점은 N형과 P형 트랜지스터를 모두 포함하고 이는 CMOS형 디지털 회로를 구현할 때는 매우 심각하게 작용하여 대부분의 유기 CMOS 형 디지털 회로가 N형 트랜지스터에 매우 높은 접촉저항을 유도시키고 이로 인해서 N형 유기트랜지스터 성능이 P형 비해서 매우 낮은 실정이다. 보통 실리콘 재료에서는 이러한 문제점을 해결하기 위해서 N형과 P형에 각각 N형 과 P형 도핑을 해주어서 이러한 문제점을 극복하고 있으나, 유기반도체의 경우 이러한 선택적인 도핑이 매우 어렵고 이를 패터닝하는 기술도 많이 개발되지 않았다.

도 5는 비교 실시예에 의한, 스핀 공정을 통하여 ZnO로 처리한 전자 주입층이 존재하는 트랜지스터를 도시한 단면도이다.

도시된 바와 같이 기판(200) 상에 소스/드레인 전극(220)이 서로 이격되어 형성되어 있고, 소스/드레인 전극(220) 상에만 ZnO을 이용하여 형성된 전자 주입층(240)이 형성될 수 있다. 또한, 소스/드레인 전극(220) 및 전자 주입층(240)을 포함하는 기판(200)에 유기 반도체층(260)이 형성되어 있다. 유기 반도체층(260)의 전면에 걸쳐 게이트 절연막(280)이 위치하며, 게이트 절연막(280)상에 게이트 전극(300)이 형성되어 있다.

여기서, 비교 실시예와 같이 전자 주입층(240)을 스핀 공정을 통해 처리하는 경우, 전자 주입층(240)은 소스/드레인 전극(220)에 국부적으로 형성될 수 없고, 전체 영역에 형성된다.

일 실시예에 의한, 잉크젯 프린팅 공정을 통하여 ZnO로 처리한 전자 주입층이 존재하는 트랜지스터를 도시한 단면도는 도 1을 통해 확인할 수 있다. 도 1에 도시된 바와 같이, 기판(10) 상에 소스/드레인 전극(12)이 서로 이격되어 형성되어 있고, 소스/드레인 전극(12) 상에만 ZnO를 이용하여 형성된 전자 주입층(14)이 형성될 수 있다. 또한, 소스/드레인 전극(12) 및 전자 주입층(14)을 포함하는 기판(10)에 유기 반도체층(16)이 형성되어 있다. 유기 반도체층(16)의 전면에 걸쳐 게이트 절연막(18)이 위치하며, 게이트 절연막(18)상에 게이트 전극(20)이 형성되어 있다.

일 실시예에 의하여, 전자 주입층(14)을 잉크젯 프린트 공정을 통해 처리함으로써, 전자 주입층(14)은 소스/드레인 전극(12)상에만 국부적으로 도포될 수 있다. 따라서, 전자 주입층(14)을 형성하기 위한 ZnO의 재료 낭비를 막을 수 있으며, 정확한 공정을 수행할 수 있다

도 6은 일 실시예에 따른 용액 공정 기반의 n형 OFET의 에너지 레벨을 도시한 도면이다.

도 6을 참조하면, 잉크젯 프린팅 공정을 통한 은(Ag)의 일함수는 4.9eV이고, P(NDI2OD-T2)의 LUMO 레벨은 4.0eV로서 차이가 존재함을 확인할 수 있다. 모트-쇼트키 모델에 의하면, 전자에 대한 쇼트키 배리어 높이는 약 0.90eV이다. 전자에 대한 쇼트키 배리어 장벽은 정공(모트-쇼트키 모델에 의하여 약 0.7로 추정됨)에 대한 것보다 훨씬 높다. 또한, 쉬운 홀의 주입은 디바이스들의 n형 특징들에 영향을 미칠 수 있다. ZnO 전자 주입 층으로 인해, ZnO의 깊은 HOMO 레벨에 의하여 홀의 주입이 제한되는 동안, 전자들에 대한 주입 장벽은 현저하게 감소할 수 있다.

도 7은 일 실시예 및 비교예에 의한, ZnO 전자 주입층의 유무에 따른 용액 공정 기반의 n형 OFET의 전달 특성을 보여주는 그래프이다.

도 7을 참조하면, OFET가 ZnO 전자 주입층을 포함한 경우의 게이트전압(Vgs)-드레인전류(Id) 그래프가 ZnO 전자 주입층을 포함하지 않은 경우의 게이트전압(Vgs)-드레인전류(Id) 그래프보다 현저한 증가를 보이는 것을 확인할 수 있다.

OFET가 ZnO 전자 주입층을 포함하지 않은 경우, 약 47.4V의 높은 임계 전압과 약 0.0058㎠/VS의 낮은 전계-효과 이동도를 포함하는 n형 OFET의 특성을 나타내는 것을 확인할 수 있다. 또한, 낮은 홀의 주입 장벽으로 인하여 양극성의 현상을 보여준다.

OFET가 잉크젯 프린팅 공정에 의한 ZnO 전자 주입층을 포함한 경우에, 양극성의 현상을 억제함으로써 향상된 n형 특성들이 보여지는 것을 확인할 수 있다. 잉크젯 프린팅 공정을 통한 ZnO 전자 주입층의 삽입을 통해, OFET는 기존보다 약 5배 상승한 0.030㎠/VS의 전계 효과 이동도를 나타내었다. 또한, 기존보다 낮은 약 28.6V의 전압 임계치로 트랜지스터의 특성이 변동된 것을 확인할 수 있다.

다른 비교예에 의하여, OFET가 스핀 공정에 의한 ZnO 전자 주입층을 포함한 경우에, OFET의 이동도가 약 0.022㎠/VS로 나타났으며, 전압 임계치가 약 32.1V로 나타난 것을 확인할 수 있다.

전하 운반 밀도는 병렬 커패시턴스 모델에 기초한 수식인

에 의하여 계산될 수 있다. 예를 들어, 60V의 게이트 전압 (Vgs)에서의 전하 운반 밀도는, ZnO 전자 주입층이 없는 OFET의 경우 2.76×1011cm-2로 산출되었다. 또한, 잉크젯 프린팅 공정을 이용한 ZnO 전자 주입층이 형성된 OFET의 경우 전하 운반 밀도는 6.86×1011cm-2 로 산출되었으며, 스핀 코팅 공정을 이용한 ZnO 전자 주입층이 형성된 OFET의 경우 6.86×1011cm-2 로 산출되었다. 즉, ZnO 전자 주입층이 형성된 OFET의 경우, 대략 두배 가까이 증가한 전하 밀도가 획득되었으며, 이로 인하여 전자 주입 특성이 향상되었다.

일 실시예에 의하여 전계 효과 이동도, 임계 전압 및 전하 이동 밀도로부터 ZnO 전자 주입층이 주입 장벽을 감소시킴으로써 용액 공정 기반의 n형 OFET의 성능을 향상시킴을 확인할 수 있다.

또한, 일 실시예에 의한 도 7에 도시된 바를 살피면, 잉크젯 프린팅 공정에 의한 ZnO 전자 주입층을 포함한 경우, 스핀 코팅 공정에 의한 ZnO 전자 주입층을 포함한 경우보다 뛰어난 성능을 보임을 확인할 수 있다. 보다 구체적으로, 스핀 코팅 공정에 의한 ZnO 전자 주입층을 포함한 경우 온-투-오프(on-to-off) 비율이 잉크젯 프린팅 공정에 의한 ZnO 전자 주입층을 포함한 경우보다 상당히 낮은 것을 확인할 수 있다. 온-투-오프(on-to-off) 비율은 트랜지스터의 온(on)상태의 전류와 오프(off)상태의 전류의 비율을 말하는 것으로서, 온-투-오프 비율이 클수록 스위칭 성능이 향상될 수 있다.

보다 구체적으로, 비교 실시예에 따른 스핀 코팅 공정에 의한 ZnO 전자 주입층을 포함하는 경우, 불가피하게 소스와 드레인이 ZnO로 연결되어 오프상태의 전류가 증가할 수 있다. 또한, 온상태에서는 ZnO 상에 형성된 채널층이 야기하는 형태학상(morphological) 변화로 인하여 전류가 감소될 수 있다. 따라서, 스핀 코팅 공정에 의한 ZnO 전자 주입층을 포함하는 경우 잉크젯 프린팅 공정에 의한 ZnO 전자 주입층을 포함하는 경우보다 낮은 온-투-오프 비율을 가지게 된다.

도 8 내지 도 9에서는 채널 저항의 및 접촉 저항 등을 포함하는 총 저항을 추정한 값을 비교하도록 한다. 총 저항값은 VDs와 IDS 그래프의 기울기를 계산함으로써 획득될 수 있다.

도 8은 종래의 ZnO 전자 주입층을 포함하지 않은 OFET의 전기적 특성 변화를 보여주는 그래프이다.

도 8에 도시된 바를 살피면, 게이트 전압(Vgs)이 낮은 경우, 다이오드 소자를 이용한 전류-전압 특성이 보여진다. 이러한 특성은 종래의 OFET의 양극성 특징에 의하여 야기될 수 있다.

게이트 전압(Vgs)이 60V 인 경우, ZnO 전자 주입층을 포함하지 않은 OFET의 경우, 약 120㏁ㆍ㎝의 저항값을 갖는 것을 확인할 수 있다. 다소 큰 저항값을 갖는 것은 큰 주입 장벽으로 인한 것이다.

반면, 도 9 및 도 10에서와 같이, ZnO 전자 주입층을 포함한 경우, 종래 기술에 비교하여 저전압 영역에서 저항적 특성을 나타냄을 확인할 수 있다. 또한, 종래 기술에 비교하여 포화 특성이 향상됨을 알 수 있다. 이하에서 자세히 설명하도록 한다.

도 9은 일 실시예에 의하여 잉크젯 프린팅 공정에 의한 ZnO 전자 주입층을 포함한 OFET의 전기적 특성 변화를 보여주는 그래프이다.

도 9를 참조하면, 게이트 전압(Vgs)이 60V 인 경우, 잉크젯 프린팅 공정에 의한 ZnO 전자 주입층을 포함하는 OFET의 경우, 약 3㏁ㆍ㎝의 저항값을 갖는 것을 확인할 수 있다.

도 10은 일 실시예와의 비교를 위한 비교예에 의하여 스핀 코팅 공정에 의한 ZnO 전자 주입층을 포함한 OFET의 전기적 특성 변화를 보여주는 나타내는 그래프이다.

도 10을 참조하면, 게이트 전압(Vgs)이 60V 인 경우, 스핀 코팅 공정에 의한 ZnO 전자 주입층을 포함하는 OFET의 경우, 약 5㏁ㆍ㎝의 저항값을 갖는 것을 확인할 수 있다.

도 9 및 도 10으로부터, ZnO 전자 주입층을 삽입함으로써 기존의 OFET의 총 저항이 눈에 띄게 감소하는 결과를 획득할 수 있다. 또한, 잉크젯 프린팅 공정에 의한 ZnO 전자 주입층을 형성하는 경우, 스핀 코팅 공정에 의한 ZnO 전자 주입층을 형성한 경우보다 낮은 저항값을 갖는 것을 확인할 수 있다.

결과적으로 전술한 도 8 내지 도 10의 결과로부터, 일 실시예에서와 같이 잉크젯 프린팅 공정에 의한 ZnO 전자 주입층을 형성하는 경우, 트랜지스터의 신뢰성을 향상시킬 수 있음을 알 수 있다.

도 11은 본 발명의 실시예에 따른 bottom gate 형태의 트랜지스터를 개략적으로 보여주는 단면도이다.

도 1을 참조하면, 기판(1000) 상에 게이트 전극(1100)이 위치할 수 있다. 일 실시예예 의하여 게이트 전극(1100)을 포함하는 기판(1000) 전면에 걸쳐 게이트 절연층(1080)이 형성될 수 있다. 일 실시예에 의하여, 게이트 절연층(1080)의 양단에 각각 접촉된 소스/드레인 전극(1020)이 서로 이격되어 구비될 수 있다. 소스/드레인 전극(1020) 상에 전자 주입층(1040)이 구비될 수 있다. 일 실시예에 의하여 전자 주입층(1040)을 포함하는 기판 상에 유기물 반도체를 포함하는 유기 반도체층(1060)이 구비될 수 있다. 유기 반도체층(16)과 이격된 게이트(20)가 구비될 수 있다.

전자 주입층(1040)은 잉크젯 프린팅 방식을 통해 구비될 수 있다. 전자 주입층(1040)은 ZnO 계열의 산화물을 포함할 수 있다. 전자 주입층(1040)은 잉크젯 프린팅 방식을 통해 소스/드레인 전극(1020)상에만 형성될 수 있다. 계획된 전자 주입층(1040)의 형성으로 인하여, 재료의 절감, 정확한 전자 주입층의 형성 등의 효과가 발생될 수 있다. 또한, 잉크젯 프린팅 방식을 통해 전자 주입층(1040)을 형성하는 경우 진공 공정을 배제할 수 있어서 제조 비용의 절감효과를 기대할 수 있다.

전자 주입층(1040)은 전자 주입 특성을 향상시키기 위하여 ZnO산화물을 포함할 수 있다. 전자 주입층(1040)을 형성하기 위한 잉크의 농도는 금속염의 금속염층의 두께를 조절하는데 매우 중요한 역할을 담당하므로 반드시 일정한 농도의 금속명 잉크를 사용해야만 전자나 정공주입성 향상의 효과를 얻을수 있다. 전자 주입층(1040)을 형성하기 위한 ZnO 잉크의 농도는 사용한 인쇄 방법에 따라서 다소 달라질 수 있으나, 일반적으로 0.1 mg/ml - 10 mg/ml 정도의 농도를 사용하여 0.1 - 2 nm 정도의 두께의 ZnO 층을 도포한다면 기대하는 효과를 얻을 수 있다. 이에 제한되지 않는다.

기판(1000)은 유리와 같은 투명기판, 실리콘 기판 또는 플라스틱으로 형성될 수 있다. 상기 플라스틱 기판 물질로는 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PET, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌테레프탈레이드(PET, polyethyeleneterepthalate) 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(CAP: cellulose acetate propinoate) 중에서 선택되는 어느 하나를 사용한다. 바람직하게는 UV 투과가 가능한 유리 같은 투명기판을 사용할 수 있다.

게이트 전극(1100)은 금 (Au), 니켈 (Ni), 구리 (Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo-alloy) 중 에서 선택되는 어느 하나로 형성할 수 있으며, 일 실시예에 의하여 게이트 전극(1100)은 (Ag)으로 형성하는 것이 더욱 바람직하다. 이에 제한되지 않는다.

또한 게이트 전극(1100)은 여러 가지 인쇄공정을 통해서 형성될 수 있으며 통상적으로 금속 나노입자용액이나 PEDOT:PSS 전도성 고분자를 잉크로 사용하여 잉크젯 프린팅 등의 인쇄공정을 이용하여 게이트 전극(1100)을 제조할 수 있다. 이러한 인쇄공정을 통해서 게이트전극을 형성하는 경우 진공공정을 배제할 수 있어서 제조비용의 절감효과를 기대할 수 있다. 게이트 전극(1100)의 제조 방식을 제한하지 않는다.

또한, 게이트 전극(1100)은 두 종류 이상의 금속을 합금한 물질로 형성될 수도 있다. 또한, 게이트 전극(1100)은 단층 구조를 갖거나, 서로 다른 물질층을 복수 개 포함하는 다층 구조를 가질 수 있다. 게이트 전극(1100)은 소스/드레인 전극(1020)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다.

게이트 절연층(1080)은 유기 절연막 또는 무기 절연막의 단일막 또는 다층막으로 구성되거나, 유-무기 하이브리드 막으로 구성될 수 있다. 무기 절연막으로는 실리콘 산화막, 실리콘 질화막, Al2O3, Ta2O5, BST, PZT 중에서 선택되는 어느 하나 또는 복수개를 사용할 수 있다. 또한, 유기 절연막으로는 폴리메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리스타이렌(PS, polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene) 중에서 선택되는 어느 하나 또는 복수개를 사용할 수 있다. 이에 제한되지 않는다.

특히, 게이트 절연층(1080)은 폴리메타아크릴레이트(PMMA) 및 P(NDI2OD-T2)와 폴리메타아크릴레이트(PMMA)의 혼합 용액을 사용하여 형성됨으로서 좋은 패시베이션(passivation)으로 고려될 수 있다. 게이트 절연층(1080)은 및 P(NDI2OD-T2)와 400nm의 폴리메타아크릴레이트(PMMA)의 혼합 용액을 스핀 코팅 공정과 약 110℃에서의 1시간 열처리 과정을 통해 형성될 수 있다. 이에 제한되지 않는다.

소스/드레인 전극(1020)은 잉크젯 프린팅을 통해 형성될 수 있다. 소스/드레인 전극(1020)은 도전성 물질, 예컨대 금(Au) 또는 은(Ag)과 같은 금속 물질로 형성될 수 있는데, 이것은 단지 예시적인 것이다. 일 실시예에 의하여, 소스/드레인 전극(1020)은 잉크젯 프린팅 공정을 이용하여 은(Ag) 약 150℃의 온도에서 약 15분 동안 신터링(sintering)과정을 거쳐 형성될 수 있다. 소스/드레인은 약 50㎛의 채널 길이(L)와 약1800㎛의 폭(W)으로 형성될 수 있다. 이에 제한되지 않는다.

다른 실시예에 의하여, 소스/드레인 전극은 Au, Al, Ag, Mg, Ca, Yb, Cs-ITO 또는 이들의 합금 중에서 선택되는 단일층으로 형성될 수 있으며, 게이트 절연막과의 접착성을 향상시키고 언더컷 현상을 방지하기 위하여 Ti, Cr 또는 Al과 같은 접착 금속층을 더욱 포함하여 다중층으로 형성될 수 있다. 이에 제한되지 않는다.

다른 실시예에 의하여, 소스/드레인 전극(1020)은 일반적인 전극 물질(금속, 전도성 산화물 등)로 형성될 수 있다. 예컨대, 소스/드레인 전극(12)은 Au, Mo, Cu, Ti, Al, Ni, W, Pt, Cr 등의 금속 물질 또는 IZO, ITO 등의 전도성 산화물 등으로 형성될 수 있으며, 두 종류 이상의 금속을 합금한 물질로 형성될 수도 있다. 또한, 소스/드레인 전극(12)은 단층 구조를 갖거나, 서로 다른 물질층을 복수 개 포함하는 다층 구조를 가질 수 있다. 이에 제한되지 않는다.

일 실시예에 의하여, 본 명세서에서 설시된 소스/드레인 전극 및 게이트 전극의 형성 물질은 예시적인 것일 뿐이다. 소스/드레인 전극 및 게이트 전극의 형성 물질은 통상의 기술자가 사용가능한 범위 내에서 변경될 수 있다. 이에 제한되지 않는다.

본 발명의 실시예에 따른 OFET는 액정표시장치 및 유기발광표시장치 등과 같은 플랙시블 표시장치에 스위칭 소자 또는 구동소자로 적용될 수 있다. 일 실시예에 따른 OFET는 표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 2의 OFET의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 본 발명의 실시예에 따른 OFET는 더블 게이트 구조를 가질 수 있고, 다중 채널 구조를 가질 수 있다. 아울러, 당업자라면 본 발명의 사상(idea)은 OFET가 아닌 그 밖의 다른 트랜지스터에 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

10, 100, 200, 1000 : 기판
12, 120, 220, 1020 : 소스/드레인 전극
14, 240, 1040 : 전자 주입층
16, 140, 260, 1060 : 유기반도체 층
18, 160, 280, 1080 : 게이트 절연층
20, 180, 300, 1100 : 게이트

Claims

기판;
상기 기판의 양단에 위치한 소스/드레인 전극;
잉크젯 프린팅(inkjet-printing) 공정에 의해 상기 소스/드레인 전극 위에 형성된 전자 주입층;
상기 전자 주입층을 포함하는 기판 상에 위치하는 유기 반도체층;
상기 유기 반도체층 상에 위치하는 게이트 절연층;및
상기 게이트 절연층 상에 위치한 게이트 전극;을 포함하는, 유기 전계-효과 트랜지스터.
제 1 항에 있어서,
상기 전하 주입층은 ZnO 계열 산화물을 포함하는, 유기 전계-효과 트랜지스터.
제 2 항에 있어서,
상기 ZnO 계열 산화물은 Hf, Y, Ta, Zr, Ti, Cu, Ni, Cr, In, Ga, Al, Sn, 및 Mg 중 적어도 하나를 더 포함하는, 유기 전계-효과 트랜지스터.
제 1 항에 있어서,
상기 전자 주입층은 용액-공정(solution-processed)을 기반으로 제조된 금속염을 포함하고,
상기 유기 반도체층은 n형 반도체를 포함하는, 유기 전계-효과 트랜지스터.
제 1 항에 있어서,
상기 전하 주입층은 상기 소스/드레인 전극 각각의 전면에 걸쳐 형성되고,
상기 유기 반도체층은 상기 기판의 양단에 각각 형성된 상기 전하 주입층의 일부영역 및 상기 전하 주입층 사이의 기판에 접촉되도록 형성되는, 유기 전계-효과 트랜지스터.
기판을 제공하는 단계;
상기 기판의 양단에 서로 이격되도록 소스/드레인 전극을 형성하는 단계;
상기 소스/드레인 전극 상에 잉크젯 프린팅 공정을 통해 전자 주입층을 형성하는 단계;
상기 전자 주입층이 형성된 기판 상에 유기 반도체층을 형성하는 단계;
상기 유기 반도체층 상에 게이트 절연층을 형성하는 단계;및
상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;를 포함하는, 유기 전계-효과 트랜지스터의 제조방법.
제 6 항에 있어서,
상기 전자 주입층은 용액-공정(solution-processed)으로 제조된 금속염이고,
상기 유기 반도체층은 n형 반도체인, 유기 전계-효과 트랜지스터의 제조방법.
제 6 항에 있어서,
상기 전하 주입층은 ZnO 계열 산화물을 포함하는, 유기 전계-효과 트랜지스터의 제조방법.
제 8 항에 있어서,
상기 ZnO 계열 산화물은 Hf, Y, Ta, Zr, Ti, Cu, Ni, Cr, In, Ga, Al, Sn, 및 Mg 중 적어도 하나를 더 포함하는, 유기 전계-효과 트랜지스터의 제조방법.
제 6 항에 있어서,
유기 전계-효과 트랜지스터를 제조하는 방법은,
롤-투-롤(roll-to-roll) 공정을 기반으로 제조되는, 유기 전계-효과 트랜지스터의 제조방법.
제 6항에 있어서,
상기 전하 주입층을 형성하는 단계는,
상기 소스/드레인 전극 각각의 전면에 걸쳐 상기 전하 주입층을 형성하고,
상기 유기 반도체층을 형성하는 단계는,
상기 기판의 양단에 각각 형성된 상기 전하 주입층의 일부영역 및 상기 전하 주입층 사이의 기판에 접촉되도록 상기 유기 반도체층을 형성하는, 유기 전계-효과 트랜지스터의 제조방법.
청구항 1에 기재된 유기 전계-효과 트랜지스터를 포함하는 플렉시블 표시장치.
기판;
상기 기판 상에 위치하는 게이트 전극;
상기 게이트 전극을 포함하는 기판 전면에 걸쳐 위치하는 게이트 절연층;
상기 게이트 절연층의 양단에 위치한 소스/드레인 전극;
잉크젯 프린팅(inkjet-printing) 공정에 의해 상기 소스/드레인 전극 위에 형성된 전자 주입층;및
상기 전자 주입층을 포함하는 기판 상에 위치하는 유기 반도체층;을 포함하는, 유기 전계-효과 트랜지스터.
제 13 항에 있어서,
상기 전하 주입층은 ZnO 계열 산화물을 포함하는, 유기 전계-효과 트랜지스터.
청구항 13에 기재된 유기 전계-효과 트랜지스터를 포함하는, 플렉시블 표시장치.