WO2005069383A1 - 電界効果トランジスタ及びそれを用いた表示装置 - Google Patents

電界効果トランジスタ及びそれを用いた表示装置 Download PDF

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WO2005069383A1
WO2005069383A1 PCT/JP2005/000249 JP2005000249W WO2005069383A1 WO 2005069383 A1 WO2005069383 A1 WO 2005069383A1 JP 2005000249 W JP2005000249 W JP 2005000249W WO 2005069383 A1 WO2005069383 A1 WO 2005069383A1
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electrode
semiconductor layer
effect transistor
gate
source
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PCT/JP2005/000249
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Inventor
Kenji Harada
Takayuki Takeuchi
Norishige Nanai
Kazunori Komori
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H—ELECTRICITY
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    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate

Definitions

  • the present invention relates to a field-effect transistor using a semiconductor layer containing an organic substance and a display device using the transistor.
  • organic semiconductors have been actively developed as semiconductors replacing inorganic semiconductors.
  • Representative organic semiconductor materials include pentacene and polythiophene.
  • carrier mobility which is one of the characteristics of the transistor, exceeds lcm 2 ZVs. Since the mobility of amorphous silicon is about lcm 2 ZVs, it is expected that organic semiconductors will replace amorphous silicon in the future.
  • lifetime One of the major factors is lifetime.
  • the organic semiconductor material needs to be an oxygen or water stable material that does not cause doping due to oxidation or minimizes it in a manufacturing process or use environment.
  • developing such materials requires enormous development costs and time.
  • the organic transistors reported so far prevent an intrusion of oxygen and the like by forming an oxide film and an insulating resin on an organic semiconductor.
  • An oxide film has high oxygenity and water resistance.
  • the formation temperature is high.
  • the semiconductor is damaged and its characteristics are deteriorated.
  • the insulating resin is weak in oxygenity and water resistance as compared with the oxide film, and it is difficult to extend the life of the transistor.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-110110
  • Patent Document 2 JP-A-2003-209122
  • the present invention solves the above-mentioned conventional problems, and provides a field-effect transistor that is resistant to air and water and has a long life, even if the field-effect transistor uses an organic semiconductor such as pentacene or polythiophene.
  • a display device
  • a field effect transistor of the present invention is a field effect transistor including a semiconductor layer containing an organic substance, a first electrode, a second electrode, and a third electrode,
  • the first electrode is disposed above the semiconductor layer
  • the second electrode is disposed below the semiconductor layer
  • the third electrode is arranged on a side of the semiconductor layer
  • the semiconductor layer is electrically connected to one or two electrodes selected from the first electrode, the second electrode, and the third electrode,
  • the first electrode covers an area above the semiconductor layer so as to protrude outward from an outer peripheral portion of the semiconductor layer.
  • a display device of the present invention is characterized by including an image display portion and the above-mentioned field effect transistor in a pixel electrode.
  • FIG. 1A is a schematic sectional view of a bottom-gate type field effect transistor according to Example 1 of the present invention.
  • FIG. 1B is a schematic cross-sectional view of the bottom-gate type field-effect transistor.
  • FIG. 1C is a schematic cross-sectional view of the bottom-gate type field-effect transistor.
  • FIG. 1D is a schematic cross-sectional view of the bottom-gate type field-effect transistor.
  • Figure 1E shows the main section of a bottom-gate field-effect transistor. Area view.
  • FIG. 2A is a schematic sectional view of a bottom-gate type field effect transistor according to Examples 2 and 3 of the present invention.
  • FIG. 2B is a cross-sectional view of a main part of the bottom-gate field-effect transistor according to the second embodiment.
  • FIG. 2C is a cross-sectional view of a principal part of the bottom-gate field-effect transistor according to the third embodiment.
  • FIG. 3 is a schematic sectional view of a bottom gate type field effect transistor according to Example 4 of the present invention.
  • FIG. 4A is a schematic sectional view of a bottom-gate type field effect transistor according to Example 5 of the present invention.
  • FIG. 4B is a sectional view of the main part of the same.
  • FIG. 5A is a schematic cross-sectional view of a top-gate type field effect transistor according to Examples 6 and 7 of the present invention
  • FIG. 5B is a cross-sectional view of a main part of Example 6, FIG. FIG.
  • FIG. 6A is a schematic sectional view of a side-gate type field effect transistor according to Example 8 of the present invention.
  • FIG. 6B is a sectional view of the main part of the same.
  • FIG. 7A is a schematic sectional view of a side-gate type field effect transistor according to Examples 9 and 10 of the present invention.
  • FIG. 7B is a sectional view of a main part of the same.
  • FIG. 8A is a schematic sectional view of a side-gate type field effect transistor according to Example 11 of the present invention.
  • FIG. 8B is a sectional view of a main part of the same.
  • FIG. 9 is a cross-sectional view of a liquid crystal device using a bottom-gate type field effect transistor according to Example 12 of the present invention.
  • FIG. 10 is a correlation diagram between the aperture ratio of a semiconductor layer and the lifetime according to Example 3 of the present invention.
  • FIG. 11 is a correlation diagram between the aperture ratio of a semiconductor layer and the lifetime according to Example 7 of the present invention.
  • FIG. 12 is a correlation diagram between the aperture ratio of a semiconductor layer and the lifetime according to Example 10 of the present invention.
  • FIG. 13 is a schematic cross-sectional view of a bottom-gate type field-effect transistor of Comparative Example 1.
  • FIG. 14 is a schematic cross-sectional view of a bottom-gate type field-effect transistor of Comparative Example 2.
  • FIG. 15 is a schematic sectional view of a bottom-gate type field effect transistor of Comparative Example 3.
  • FIG. 16 is a cross-sectional view of an active matrix organic EL display device according to Embodiment 14 of the present invention.
  • a first electrode is disposed on an upper surface of a semiconductor layer
  • a second electrode is disposed on a lower surface
  • a side of the semiconductor layer is surrounded by a third electrode.
  • the semiconductor layer protrudes outward from the outer peripheral portion of the semiconductor layer. Accordingly, the distance between the semiconductor layers from the atmosphere can be increased, and the reach of oxygen and water to the semiconductor layer can be increased, whereby the life of the transistor can be extended.
  • the three electrodes of the present invention are a gate electrode, a source electrode, and a drain electrode, respectively, and a current flowing between the source electrode and the drain electrode is controlled by a voltage applied to the gate electrode.
  • the semiconductor layer region between the source electrode and the drain electrode through which this current flows is called a channel.
  • the length of the first electrode protruding outside the outer peripheral portion of the semiconductor layer is L, and the thickness of the insulator layer interposed between the first electrode and the third electrode is d. It is preferable that L ⁇ 10d. Within the above range, the distance between the semiconductor layer and the atmosphere can be further increased, the distance of oxygen and water reaching the semiconductor layer can be increased, and the life of the transistor can be extended.
  • the relationship between L and d is more preferably L ⁇ 50d.
  • an opening ratio of a portion not surrounded by the third electrode in a side surface outside of the semiconductor layer is 0% or more and 40% or less.
  • the first electrode is a drain Z source electrode and is electrically connected to the semiconductor layer
  • the second electrode is a gate electrode
  • the third electrode is a source Z drain electrode. And electrically connected to the semiconductor layer.
  • the “source Z drain electrode” refers to a source electrode or a drain electrode
  • the “drain Z source electrode” refers to a drain electrode or a source electrode. Therefore, when the source Z drain electrode is a source electrode, the drain Z source electrode is a drain electrode, and when the source Z drain electrode is a drain electrode, the drain z source electrode is a source electrode.
  • FIG. 1A shows a gate electrode 12 as a second electrode on a substrate 11, a gate insulator layer 13 thereon, and a source electrode 14 and a semiconductor layer 15 as a third electrode thereon.
  • a bottom gate type field effect transistor structure in which a drain electrode 16 as a first electrode and an insulator layer 17 are formed so as to cover the entire upper surface of the semiconductor layer 15 thereon. However, the drain electrode 16 entirely covers the semiconductor layer 15 directly or via the insulator layer 17.
  • the source electrode 14 and the semiconductor layer 15 formed on the gate insulator layer 13 are all surrounded by the source electrode 14 on the side of the semiconductor layer 15, as shown in FIG. 1E. It has a structure.
  • FIG. 1B shows that the drain electrode 16 covers the semiconductor layer 15 directly or via the insulator layer 17, and the drain electrode 16 partially covers the upper surface of the insulator layer 17. I have.
  • FIG. 1C shows that the semiconductor layer 15 extends over the source electrode 14 and the drain electrode 16 extends into the semiconductor layer 15.
  • the semiconductor layer 15 covers most of the source electrode 14, and the drain electrode 16 covers the entire top surface and side surfaces of the semiconductor layer 15 directly or via the insulator layer 17.
  • the bottom gate type field effect transistor of the present invention can take a form other than the above-described FIGS. 1A to 1D. Furthermore, it goes without saying that the top-gate field-effect transistor and the side-gate field-effect transistor described below can similarly take a form other than the figures described.
  • the outer peripheral portion of the first electrode extends from an intersection with the first electrode. If the shortest distance to L is L and the distance between the first electrode and the semiconductor layer along the perpendicular is d, it is preferable that L ⁇ 10d! /.
  • the first electrode is a gate electrode
  • the second electrode is a drain Z source electrode, and is electrically connected to the semiconductor layer
  • the third electrode is a source Z drain electrode And electrically connected to the semiconductor layer.
  • first electrode and the second electrode are source or drain electrodes, are electrically connected to the semiconductor layer, and the third electrode is a gate electrode. It can also be used as a side gate type field effect transistor.
  • an inorganic material such as glass, quartz, or alumina sintered body, or a resin insulating substrate such as a polyimide film or a polyester film is preferable.
  • the gate electrode material for example, an inorganic material such as gold, platinum, silver, copper, aluminum, chromium, molybdenum, nickel, or an alloy thereof, polysilicon, amorphous silicon, or ITO is preferable.
  • These conductive materials are formed into a film having a thickness of 50 nm or more and 500 nm or less by a vapor deposition method, a sputtering method, or the like. Depending on the process, it is processed into a desired shape.
  • Examples of the material for the gate insulating film include inorganic insulating materials such as SiO and Al 2 O, polyacryl-triol.
  • Organic insulating materials such as toluene, polychloropyrene, polyethylene terephthalate, polyoxymethylene, polycarbonate, and polyimide. These electrically insulating films are formed by CVD, spin coating, casting, vapor deposition, etc. to a thickness of 50 nm or more and 100 nm or less.
  • the source / drain electrode material for example, among gold, platinum, silver, copper, aluminum, chromium, indium tin oxide alloy (ITO), and the like, a material suitable for a material used for the organic semiconductor layer is used. . In particular, gold or platinum is often used to obtain ohmic contact with the semiconductor layer.
  • These conductive materials are formed into a film having a thickness of 50 nm or more and 500 nm or less by an evaporation method, a sputtering method, an electron beam evaporation method, or the like, and are processed into a desired shape by a normal photolithography process and an etching process. .
  • Semiconductor materials include conductive materials such as polyacetylene, polypyrrole, polythiophene, polyaline, polyacene (including tetracene and pentacene), poly (p-phenylene), polyphenylene sulfide, derivatives thereof, and copolymers thereof.
  • conductive materials such as polyacetylene, polypyrrole, polythiophene, polyaline, polyacene (including tetracene and pentacene), poly (p-phenylene), polyphenylene sulfide, derivatives thereof, and copolymers thereof.
  • organic semiconductor material made of a conductive polymer.
  • a composite of a carbon nanotube and the organic semiconductor material, or the like can be given.
  • a film forming method a spin coating method, a casting method, an electrolytic polymerization method, a gas phase polymerization method, a vacuum evaporation method, or the like can be used.
  • FIG. 1A shows a gate electrode 12 on a substrate 11, a gate insulator layer 13 thereon, a source electrode 14 and a semiconductor layer 15 thereon, and a drain electrode 16 and an insulator layer 17 on the semiconductor layer 15.
  • the bottom gate type field effect transistor structure is formed so as to cover the entire upper surface of the semiconductor layer 15.
  • a plan view of the source electrode 14 and the semiconductor layer 15 formed on the gate insulator layer 13 is shown in FIG. 1E, in which the source electrode 14 entirely surrounds the side of the channel region of the semiconductor layer 15. It has a structure.
  • ITO indium tin oxide alloy
  • PVP Polybutanol
  • a cleaned glass substrate 11 with an ITO film was prepared, and a PVP gate insulator layer was formed on the glass substrate 11 by spin coating. Further, only a region where a semiconductor layer was formed was masked, and gold was vacuum-deposited on the gate insulator layer 13 to form a source electrode 14. Subsequently, the semiconductor layer 15 was formed by vacuum evaporation. Next, a photosensitive polyimide was applied by a spin coating method, and an insulator layer 17 was formed by removing the portion where the drain electrode 16 was formed by light irradiation. Finally, gold was formed as the drain electrode 16 by vacuum evaporation, and a transistor was manufactured in which the channel region of the semiconductor layer 15 shown in FIG.
  • the distance between the source electrode 14 and the drain electrode 16 via the semiconductor layer 15, that is, the thickness (d) of the insulator layer 17 is 50 nm, and the first electrode (drain electrode) 16 also protrudes the outer peripheral force of the semiconductor layer 15.
  • a silver wire having a diameter of 0.1 mm was wired with silver paste to each of the source, drain and gate electrodes 14, 16, and 12.
  • the on-off ratio of the transistor immediately after the manufacture was measured and compared with the on-off ratio after being left in a humidifier for 7 days.
  • the humidification conditions at this time are a temperature of 65 ° C and a relative humidity of 85%.
  • the carrier mobility of the field-effect transistor No. 1 immediately after fabrication was 0.06 cm 2 ZVs, and the current on / off ratio was 5 ⁇ 10 5 .
  • the on-off ratio after being left in the humidifier was 9 ⁇ 10 2 . If a conventional transistor is left in the air for 7 days after fabrication, no transistor characteristics can be obtained.
  • Figure 1A It can be seen that the adoption of such a structure improves the oxygen resistance and water resistance of the transistor.
  • a field-effect transistor No. 2 in which the outer periphery of the drain electrode 26 was substantially the same as the outer periphery of the semiconductor layer 25 was produced as in FIG.
  • the thickness (d) of the insulator layer 27 is 50 nm
  • the length (L) at which the first electrode (drain electrode) 26 also protrudes the outer peripheral force of the semiconductor layer 25 is 0.05 m.
  • Table 1 which will be summarized later, the carrier mobility immediately after fabrication of this transistor No. 2 was 0.04 cmVVs, and the current on-off ratio was 4 ⁇ 10 5 . Next, the on / off ratio after being left in the humidifier was too small to measure.
  • a gate electrode 32 is provided on a substrate 31, a gate insulator layer 33 is provided thereon, and source / drain electrodes 34 and 36 and a semiconductor layer 35 are provided thereon, and the semiconductor layer 35 is insulated from the drain electrode 36.
  • This is a bottom-gate type field effect transistor structure in which a body layer 37 is formed so as to cover the entire upper surface of the semiconductor layer 35.
  • the drain electrode 36 entirely covers the upper surface of the semiconductor layer 35 via the insulator layer 37. Also, as shown in FIG.
  • a cross-sectional view of the source 'drain electrodes 34 and 36 formed on the gate insulator layer 33 and the semiconductor layer 35 has a drain electrode 36 formed at the center of the semiconductor layer 35, The side of the channel region of the layer 35 is entirely surrounded by the source electrodes 34! / ⁇ !
  • a glass substrate is used as the substrate 31, 32 is used as the gate electrode 32, PVP is used as the gate insulator layer 33, gold is used as the source and drain electrodes 34 and 36, photosensitive polyimide is used as the insulator layer 37, and pentacene is used as the semiconductor layer 35.
  • Field effect transistor No. 3 was produced.
  • the thickness (d) of the insulator layer 37 is 50 nm, and the first electrode (drain electrode) 36 also protrudes the outer peripheral force of the semiconductor layer 35.
  • a cleaned glass substrate 31 with an ITO film was prepared, and a PVP gate insulator layer 33 was formed on the substrate 31 by spin coating. Further, gold was vacuum-deposited on the gate insulating layer 33 by using only a region where a semiconductor layer is to be formed as a mask to form part of the source electrode 34 and the drain electrode 36. Subsequently, a semiconductor layer 35 was formed by vacuum evaporation. Next, photosensitive polyimide was applied by a spin coat method, and an insulator layer 37 was formed by removing the portion where the drain electrode 36 was formed by light irradiation. Finally, gold was formed as the drain electrode 36 by vacuum evaporation, and a transistor as shown in FIG.
  • Example 2A in which the channel region of the semiconductor layer 35 was covered with the source and drain electrodes and the insulator layer, was manufactured.
  • the gate electrode 32 Using the above ITO film as the gate electrode 32, a silver wire having a diameter of 0.1 lmm was wired to each of the source, drain and gate electrodes 34, 36 and 32 with silver paste. The life was evaluated in the same manner as in Example 1.
  • the fabricated field-effect transistors Nos. 21 to 26 will be described with reference to FIGS. 2A and 2C.
  • a bottom gate transistor in which the drain electrode 36 covers the upper surfaces of the semiconductor layer 35 and the source electrode 34 via the insulator layer 37 as shown in FIG. 2A was produced.
  • the thickness (d) of the insulator layer 37 is 50 nm
  • the length (L) of the first electrode (drain electrode) 36 at which the outer peripheral force of the semiconductor layer 35 also protrudes is 50 m.
  • LZd 1000.
  • a plan view of the source 'drain electrodes 34 and 36 formed on the gate insulator layer 33 and the semiconductor layer 35 has a drain electrode 36 formed at the center of the semiconductor layer 35 as shown in FIG.
  • the source electrode 34 surrounds a large part of the side of the channel region of the semiconductor layer 35, so that it has a structure!
  • Table 2 shows the difference in ON / OFF ratio depending on the aperture ratio of the channel region of the semiconductor layer surrounded by the source electrode.
  • the fabricated transistor No. 21 power 26 changes the aperture ratio from 0 to 50%.
  • the aperture ratio is a ratio of the area of the side opening to the area of the side surface of the channel region. That is, the aperture ratio 0% indicates that the sides of the channel region are all surrounded by the source electrode.
  • the carrier mobilities immediately after fabrication of the field-effect transistors in which the aperture ratio was changed from 0 to 50% were 0.07 and 0.1 lcm 2 ZVs, and the current was turned on and off. ratio, IX 10 5 or more values were obtained. Then, it was left in a humidifier and the time until the on-off ratio became smaller than 1 ⁇ 10 2 was measured as the life.
  • a gate electrode 42 is provided on a substrate 41, a gate insulator layer 43 is provided thereon, and source / drain electrodes 44 and 46 and a semiconductor layer 45 are provided thereon.
  • This is a bottom gate type field effect transistor structure in which a body layer 47 is formed so as to cover the entire upper surface of the semiconductor layer 45.
  • the drain electrode 46 entirely covers the upper surface of the semiconductor layer 45 via the insulator layer 47.
  • the gate electrode 42 entirely covers the lower surface of the semiconductor layer 45 via the gate insulator layer 43.
  • the source 'drain electrodes 44 and 46 formed on the gate insulator layer 43 and the plane of the semiconductor layer 45 are formed such that a drain electrode 46 is formed in the center of the semiconductor layer 45 and the channel region of the semiconductor layer 45 is formed.
  • the source electrode 44 completely surrounds the side of! / !.
  • a resin substrate is used as the substrate 41, ITO is used as the gate electrode 42, PVP is used as the gate insulator layer 43, gold is used as the source and drain electrodes 44 and 46, photosensitive polyimide is used as the insulator layer 47, and pentacene is used as the semiconductor layer 45.
  • the field effect transistor No. 4 was produced using it.
  • a lmm-thick polyimide resin substrate 41 with a washed ITO film 42 was prepared, and a PVP gate insulator layer 43 was formed on the substrate 41 by spin coating. Further, only a region where the semiconductor layer was formed was masked, and gold was vacuum-deposited on the gate insulating layer 43 to form part of the source electrode 44 and the drain electrode 46. Subsequently, a semiconductor layer 45 was formed by vacuum evaporation. Next, photosensitive polyimide was applied by a spin coating method, and an insulating layer 47 was formed by removing a portion where the drain electrode 46 was to be formed by light irradiation. Finally, gold was formed as a drain electrode 46 by vacuum evaporation, and a transistor No.
  • Example 4 in which the semiconductor layer 45 was covered with a source'drain electrode and an insulator layer was manufactured.
  • the ITO film as the gate electrode 42, a silver wire having a diameter of 0.1 mm was wired with silver paste to each of the source, drain and gate electrodes 44, 46, and 42. The life was evaluated in the same manner as in Example 1.
  • FIG. 4A shows a gate electrode 52 on a substrate 51, a gate insulator layer 53 thereon, and source / drain electrodes 54 and 56 and a semiconductor layer 55 thereon.
  • This is a bottom-gate type field effect transistor structure in which a body layer 57 is formed so as to cover the entire upper surface of the semiconductor layer 55.
  • the drain electrode 56 covers the entire upper surface of the semiconductor layer 55 via the insulator layer 57.
  • the drain electrode 56 is formed at the center of the semiconductor layer 55 so that the source electrode 54 and 56 and the semiconductor layer 55 are formed on the gate insulator layer 53.
  • the structure is such that the source electrode 54 entirely surrounds the side of the 55 channel region.
  • a field effect transistor No. 5 was manufactured.
  • a washed resin substrate 51 with an ITO film was prepared, and a PVP gate insulator layer 53 was formed on the substrate 51 by spin coating. Further, only a region where a semiconductor layer is to be formed was masked, and gold was vacuum-deposited on the gate insulating layer 53 to form part of the source electrode 54 and the drain electrode 56. Subsequently, the semiconductor layer 55 was formed by vacuum evaporation. Next, photosensitive polyimide was applied using a spin coat method, and an insulator layer 57 was formed by removing a portion where the drain electrode 56 was to be formed by light irradiation. Lastly, gold was formed by vacuum evaporation as the drain electrode 56, and a transistor No.
  • Example 5 in which the semiconductor layer 55 was covered with the source 'drain electrode and the insulator layer was manufactured.
  • the shortest distance between the source electrode 54 and the drain electrode 56 via the semiconductor layer 55 was set to 50 nm.
  • a silver wire having a diameter of 0.1 mm was wired with silver paste to each of the source 'drain' gate electrodes 54, 56, and 52. The life was evaluated in the same manner as in Example 1.
  • the carrier mobility immediately after fabrication of this field-effect transistor No. 5 was 0.01 cm 2 ZVs, and the current on-off ratio was 6 ⁇ 10 4 . .
  • the on-off ratio after being left in the humidifier was 1 ⁇ 10 2 . This indicates that the transistors have improved oxygen resistance and water resistance regardless of the shapes of the source and drain electrodes and the semiconductor layer.
  • FIG.5A shows a top gate in which a drain electrode 66 and an insulator layer 67 are formed on a substrate 61, a source electrode 64 and a semiconductor layer 65 are formed thereon, and a gate insulator layer 63 and a gate electrode 62 are further formed thereon.
  • Type field effect transistor structure the gate electrode 62 is formed so as to cover the entire upper surface of the semiconductor layer 65.
  • the drain electrode 66 is formed in the center of the semiconductor layer 65, and the side of the channel region of the semiconductor layer 65 is completely surrounded by the source electrode 64.
  • a washed glass substrate 61 is prepared, a photosensitive polyimide is applied on the substrate 61 by using a spin coating method, and only the portion where the drain electrode 66 is to be formed is irradiated with light to remove the insulator layer. 67 formed.
  • gold was formed by vacuum evaporation as the source and drain electrodes 64 and 66, and the semiconductor layer 65 was continuously evaporated.
  • a PVP gate insulator layer 63 was formed by spin coating.
  • a gate electrode 62 was vacuum deposited.
  • a silver wire having a diameter of 0.1 mm was wired with silver paste to each of the above-described source, drain, and gate electrodes 64, 66, and 62. The life was evaluated in the same manner as in Example 1.
  • the carrier mobility immediately after fabrication of this field-effect transistor No. 6 was 0.1 cm 2 ZVs, and the current on-off ratio was 7 X 10 5 . .
  • the on-off ratio after being left in the humidifier was 8 ⁇ 10 2 . This shows that the transistor has improved oxygen resistance and water resistance also in the top-gate transistor structure.
  • the carrier mobility immediately after fabrication of this transistor No. 7 was 0.09 cm 2 ZVs, and the current on-off ratio was 6 ⁇ 10 5 .
  • the on-off ratio after being left in the humidifier was too small to be measured. This is considered to be due to the fact that the distance of the transistor such as oxygen reaching the semiconductor layer is shorter in the transistor structure shown in FIG. 14 than in the structure shown in FIG. 5A. In other words, it is considered that the oxygen and water easily penetrated into the semiconductor layer, so that the semiconductor layer was deteriorated in terms of doping and conductivity, and the transistor characteristics were deteriorated.
  • Example 6 a top-gate transistor in which the gate electrode 62 as shown in FIG. 5A covers the entire upper surface of the semiconductor layer 65 was produced.
  • the thickness (d) of the insulator layer 63 is 500 nm
  • the length (L) of the first electrode (gate electrode) 62 at which the outer peripheral force of the semiconductor layer 65 also protrudes is 50 m.
  • LZd 100.
  • a plan view of the source / drain electrodes 64 and 66 formed on the insulator layer 67 and the semiconductor layer 65 has a drain electrode 66 formed at the center of the semiconductor layer 65 as shown in FIG.
  • the source electrode 64 surrounds most of the side of the channel region to have a structure of! /.
  • Table 3 shows the difference in on / off ratio depending on the aperture ratio of the channel region of the semiconductor layer surrounded by the source electrode 64.
  • the fabricated transistor No. 31 power 36 changed the aperture ratio from 0 to 50%.
  • the aperture ratio is a ratio of the area of the side opening to the area of the side surface of the channel region of the semiconductor layer. That is, an aperture ratio of 0% indicates that the sides of the channel region of the semiconductor layer are all surrounded by the source electrode.
  • FIG. 6A shows a source electrode 74 and an insulator layer 77 on a substrate 71, and a gate electrode 72
  • the drain electrode 76 covers the entire inner periphery of the gate electrode 72 via the insulator layer 77.
  • the structure is such that the gate electrode 72 is entirely surrounded by the gate insulator layer 73.
  • the thickness (d) of the insulator layer 77 is 50 nm, and the length (L) of the first electrode (drain electrode) 76 protruding from the outer periphery of the semiconductor layer 75 is 50 m.
  • Is LZd 1000 o
  • a field effect transistor using a glass substrate as the substrate 71, gold as the source'drain gate electrode 74, 76, 72, photosensitive polyimide as the gate insulator layer 73 and the insulator layer 77, and pentacene as the semiconductor layer 75. .8 were made.
  • a washed glass substrate 71 is prepared, a photosensitive polyimide is applied on the substrate 71 by a spin coating method, and an insulating layer 77 is formed by removing a portion for forming a source electrode 74 by light irradiation. did.
  • a source electrode 74 and a gate electrode 72 were formed by vacuum evaporation.
  • photosensitive polyimide was applied by a spin coating method, and an insulating layer 77 and a gate insulating layer 73 were formed by removing a portion for forming the semiconductor layer 75 by light irradiation.
  • a semiconductor layer 75 was deposited, and a drain electrode 76 was continuously formed by vacuum deposition.
  • the thickness of the semiconductor layer 75 was 100 nm.
  • a silver wire having a diameter of 0.1 mm was wired with silver paste to each of the source, drain and gate electrodes 74, 76, and 72 described above. The life was evaluated in the same manner as in Example 1.
  • the carrier mobility of this field-effect transistor No. 8 immediately after fabrication was 0.05 cm 2 ZVs, and the current on-off ratio was 4 ⁇ IO 4 .
  • the on / off ratio after leaving in a humidifier was 1 ⁇ 10 2 . This shows that the oxygen resistance and the water resistance of the transistor are improved even in the side-gate transistor.
  • the thickness (d) of the insulator layer 87 was 100 nm, and the first electrode (drain electrode) 86 protruded from the outer peripheral portion of the semiconductor layer 85.
  • the length (L) is set to 0.
  • the on-off ratio after being left in the humidifier was too small to be measured. This is considered to be due to the fact that the distance of the oxygen or the like to the semiconductor layer is shorter in the transistor structure shown in FIG. 15 than in the structure shown in FIG. 6A. In other words, it is considered that the oxygen and water easily penetrated into the semiconductor layer, so that the semiconductor layer was degraded in terms of doping and diligence, and the transistor characteristics were degraded.
  • FIG. 7A shows that a source electrode 94 is formed on a substrate 91, a gate electrode 92, a gate insulator layer 93 and a semiconductor layer 95 are formed thereon, and a drain electrode 96 is formed thereon.
  • This is a side-gate field effect transistor structure formed so as to cover the entire upper and lower surfaces of the layer 95.
  • the drain electrode 96 and the source electrode 94 cover the entire upper surface and lower surface of the semiconductor layer 95 directly or via the insulator layer 97.
  • a plan view of the gate electrode 92, the gate insulator layer 93, and the semiconductor layer 95 formed on the insulator layer 97 and the source electrode 94 is shown in FIG.
  • the thickness (d) of the insulator layer 97 is 50 nm, and the length (L) of the first electrode (drain electrode) 96 protruding from the outer peripheral portion of the semiconductor layer 95 is 50 ⁇ m.
  • L / d 1000.
  • the substrate 91 is made of a polyimide resin substrate having a thickness of lmm
  • the source 'drain' gate electrodes 94, 96, 92 are made of gold
  • the gate insulator layer 93 and the insulator layer 97 are made of photosensitive polyimide
  • the semiconductor layer 95 is made of pentacene.
  • a field effect transistor No. 10 was produced using
  • a washed resin substrate 91 was prepared, and a source electrode 94 was formed on the substrate 91 by vacuum evaporation.
  • photosensitive polyimide was applied as an insulator layer 97 by spin coating, and a portion where the semiconductor layer 95 was to be formed was irradiated with light and removed.
  • gold was formed as the gate electrode 92 by vacuum evaporation.
  • a photosensitive polyimide was applied by a spin coating method, and a portion where the semiconductor layer 95 was to be formed was removed by light irradiation to form a gate insulator layer 93 and an insulator layer 97.
  • a semiconductor layer 95 is deposited, and the drain electrode 96 is continuously evacuated. It was formed by vapor deposition.
  • the thickness of the semiconductor layer 95 was set to 150 nm. Further, a silver wire having a diameter of 0.1 mm was wired with silver paste to each of the above-mentioned source 'drain' gate electrodes 94, 96 and 92. The life was evaluated in the same manner as in Example 1.
  • the carrier mobility of this field-effect transistor No. 10 immediately after fabrication was 0.03 cm 2 ZVs, and the current on-off ratio was 2 ⁇ 10 4 .
  • the on-off ratio after being left in the humidifier was 9 ⁇ 10 2 . This shows that the transistor has improved oxygen resistance and water resistance even with a resin substrate.
  • FIG. 7A shows a side-gate transistor structure similar to that described in the ninth embodiment. However, a plan view of the gate electrode 92, the gate insulator layer 93, and the semiconductor layer 95 formed on the electrical insulator layer 97 and the source electrode 94 is shown in FIG.
  • the gate electrode 92 has a structure that surrounds most of the sides of the gate electrode 92 via a gate insulator layer 93.
  • Table 3 shows the difference in the on / off ratio depending on the aperture ratio of the semiconductor layer portion not surrounded by the gate electrode 92.
  • Transistor No. 41 and Power 46 have their aperture ratio changed to 50% for 0 power.
  • the aperture ratio is a ratio of the area of the side opening to the side area of the channel region of the semiconductor layer. That is, an aperture ratio of 0% indicates that all sides of the channel region of the semiconductor layer are surrounded by the gate electrode via the gate insulator layer.
  • the side surface of the channel region of the semiconductor layer is surrounded by the source electrode with an aperture ratio of 40% or less. I prefer to! /.
  • FIG. 8A shows that a source electrode 104 and an insulator layer 107 are formed on a substrate 101, a gate electrode 102, a gate insulator layer 103 and a semiconductor layer 105 are formed thereon, and a drain electrode 106 is formed thereover.
  • 104 and 106 are side gate type field effect transistor structures formed so as to cover the entire upper and lower surfaces of the semiconductor layer 105.
  • the gate electrode 102 formed on the insulator layer 107 and the source electrode 104 The plan view of the gate insulator layer 103 and the semiconductor layer 105 is shown in FIG.
  • the gate electrode 102 is entirely surrounded by the insulator layer 103 via the insulator layer 103.
  • the thickness (d) of the insulator layer 107 is 50 nm, and the length (L) of the first electrode (drain electrode) 106 protruding from the outer periphery of the semiconductor layer 105 is 50 m.
  • the relationship was LZd 1000.
  • a field-effect transistor was manufactured using this.
  • a washed resin substrate 101 is prepared, a photosensitive polyimide is applied on the substrate 101 by a spin coating method, and an insulating layer formed by removing a portion for forming a source electrode 104 by light irradiation. 107 was formed.
  • the source electrode 104 and the gate electrode 102 were formed by vacuum evaporation.
  • photosensitive polyimide was applied by a spin coating method, and a portion where the semiconductor layer 105 was to be formed was removed by light irradiation to form an insulator layer 107 and a gate insulator layer 103.
  • a semiconductor layer 105 was deposited, and a drain electrode 106 was continuously formed by vacuum deposition.
  • the thickness of the semiconductor layer 105 was 100 nm.
  • a silver wire with a diameter of 0.1 mm was distributed with silver paste to each of the source drain and gate electrodes 104, 106, and 102 described above. Lined. The life was evaluated in the same manner as in Example 1.
  • the carrier mobility of this field-effect transistor No. 11 immediately after fabrication was 0.05 cm 2 ZVs, and the current on-off ratio was 3 ⁇ 10 4 .
  • the on-off ratio after being left in the humidifier was 4 ⁇ 10 2 . This shows that the transistor has improved oxygen resistance and water resistance regardless of the shapes of the gate electrode 'gate insulator layer and the semiconductor layer.
  • FIG. 9 shows an active matrix liquid crystal display device of this embodiment.
  • an ITO gate electrode 112 and a pixel electrode 118 were formed on a glass substrate 111a by sputtering and photolithography.
  • a field effect transistor was formed by the method described in Example 1.
  • gold was used as the material of the source and drain electrodes 114 and 116.
  • an alignment film 120 was applied on 11 lb of a glass substrate provided with an ITO transparent electrode 119 to be 11 lb of the opposing substrate of the liquid crystal element, and rubbing treatment was performed on each of the substrates 11 la having transistors.
  • the set of substrates 11 la and 11 lb were bonded via beads, and liquid crystal was injected and sealed by a vacuum injection device to produce a liquid crystal display device.
  • the drain voltage was 8 V and the contrast ratio of the pixel portion was 120, and favorable display characteristics were obtained.
  • the device was left standing in a humidification tester for 7 days and then evaluated for lighting.
  • the contrast ratio was 115, and the device operated as a display device.
  • Example 1 while the thickness (d) of the insulator layer 17 was kept at 50 nm, the length (L) of the first electrode (drain electrode) 16 at which the outer peripheral force of the semiconductor layer 15 also protruded was changed,
  • LZd values shown in Table 5 the carrier mobility immediately after fabrication and the on-off ratio of the current were measured. Then, after being left in a humidifier for 7 days, the on-off ratio was measured.
  • FIG. 16 shows an active matrix organic EL display device of this example.
  • the source electrode 164, the drain electrode 166, the gate electrode 162, and the pixel electrode 170 are made of gold
  • the gate insulator layer 163 is made of PVP
  • the insulator layer 167 is made of photosensitive polyimide and a semiconductor layer.
  • Top gate transistors were fabricated using pentacene as the material for 165.
  • a triphenyldiamine derivative / aluminum quinolinol complex was formed by vapor deposition to a thickness of 200 nm as the organic EL layer 168, and then an indium stannic oxide was deposited to a thickness of 50 nm as the surface electrode 169 to produce an organic EL display device.
  • the field-effect transistor according to the present invention has an effect of being excellent in oxygen resistance and water resistance as a transistor using an organic semiconductor layer and having a long life, and is an active transistor for driving a pixel using an organic transistor. For application to matrix type displays And useful.

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Abstract

　有機物を含有する半導体層(15)と、少なくとも互いに電気的に非接触である第一電極(16)、第二電極(12)及び第三電極(14)を含む電界効果トランジスタであって、半導体層(15)の上方に第一電極(16)が配置され、半導体層(15)の下方に第二電極(12)が配置され、半導体層(15)の側方に第三電極(14)が配置され、半導体層(15)は第一電極(16)、第二電極(12)及び第三電極(14)から選ばれるいずれか２つの電極と電気的に接合され、各電極(12,14,16)間には電気的絶縁体層(13,17)を介在させ、第一電極(16)は半導体層(15)の上方を半導体層(15)の外周部より外側にはみ出して覆っている。これにより、有機半導体を用いた電界効果トランジスタであっても、空気や水に強く、かつ長寿命な電界効果トランジスタ及びそれを用いた表示装置を提供する。                                                                                       

Description

明 細 書
電界効果トランジスタ及びそれを用いた表示装置
技術分野
[0001] 本発明は、有機物を含有する半導体層を用いた電界効果トランジスタ及びそのトラ ンジスタを用いた表示装置に関するものである。
背景技術
[0002] 近年、無機半導体に代わる半導体として有機半導体の開発が活発に行われている 。代表的な有機半導体材料として、ペンタセンやポリチォフェンなどがある。なかでも ペンタセンを半導体として用いた電界効果トランジスタでは、トランジスタの特性の一 つであるキャリアの移動度が lcm2ZVsを超えるという報告もなされている。ァモルフ ァスシリコンの移動度が約 lcm2ZVsであることから、有機半導体が今後アモルファス シリコンに取って代わることが予想される。しかし、実際にはそのような展開は進んで いない。その大きな要因の一つが、寿命である。有機半導体の多くは水や酸素に影 響を受けやすぐ大気ガス中の酸素によって半導体がドープされ、オフ電流が増大 することでオン'オフ比が減少し、トランジスタの特性が劣化することが考えられる。し たがって、有機半導体材料は、製造プロセスや使用環境において、酸ィ匕によるドーピ ングを起こさない、あるいは、最小限に抑えることができる酸素や水に安定な材料で ある必要がある。しかし、このような材料を開発するには、莫大な開発費と時間が必要 とされる。
[0003] また、これまでに報告されている有機トランジスタは、有機半導体上に酸化膜や絶 縁性榭脂を形成することにより、酸素などの侵入を防いでいる。酸化膜は酸素性や 耐水性が強いものであるが、半導体上に酸化膜を作製する場合、形成温度が高ぐ 半導体が損傷され、特性が劣化するという問題がある。また、絶縁性榭脂は酸ィ匕膜 に比べ酸素性や耐水性が弱ぐトランジスタの長寿命化は図りにくい。
[0004] また、トランジスタの構造にも問題がある。例えば、ボトムゲート型トランジスタ構造で は、半導体は空気にさらされたように形成されるため、酸素との接触面積が大きい。ま た、トップゲート型トランジスタ構造においては、ボトムゲート型に比べて酸素との接触 面積は小さくなるが、膜厚方向に対して垂直な方向力もの酸素の進入には弱い。さら に、半導体層、ソース電極及びドレイン電極を縦方向に積層し、ゲート電極を積層体 の横に絶縁膜を介して形成したサイドゲート型トランジスタ構造では、トップゲート型と 同様に、膜厚方向に対して垂直な方向力 の酸素の侵入に弱い (特許文献 1一 2参 照)。そこで、どの方向に対しても酸素や水が浸入しにくいトランジスタ構造をとること で、有機半導体を保護し、トランジスタとして長寿命化を図ることができる。
特許文献 1：特開 2003— 110110号公報
特許文献 2：特開 2003— 209122号公報
発明の開示
[0005] 本発明は、前記従来の問題を解決し、ペンタセンやポリチォフェン等の有機半導体 を用いた電界効果トランジスタであっても、空気や水に強ぐかつ長寿命な電界効果 トランジスタ及びそれを用いた表示装置を提供する。
[0006] 本発明の電界効果トランジスタは、有機物を含有する半導体層と、第一電極、第二 電極及び第三電極を含む電界効果トランジスタであって、
前記半導体層の上方に前記第一電極が配置され、
前記半導体層の下方に前記第二電極が配置され、
前記半導体層の側方に前記第三電極が配置され、
前記半導体層は前記第一電極、第二電極及び第三電極から選ばれる 1、ずれか 2 つの電極と電気的に接合され、
前記第一電極は前記半導体層の上方を前記半導体層の外周部より外側にはみ出 して覆って 、ることを特徴とする。
[0007] また本発明の表示装置は、画像表示部と、前記の電界効果トランジスタを画素電極 に具備したことを特徴とする。
図面の簡単な説明
[0008] [図 1]図 1Aは本発明の実施例 1のボトムゲート型電界効果トランジスタの概略断面図 。図 1Bは同、ボトムゲート型電界効果トランジスタの概略断面図。図 1Cは同、ボトム ゲート型電界効果トランジスタの概略断面図。図 1Dは同、ボトムゲート型電界効果ト ランジスタの概略断面図。図 1Eは同、ボトムゲート型電界効果トランジスタの要部断 面図。
[図 2]図 2Aは本発明の実施例 2, 3のボトムゲート型電界効果トランジスタの概略断面 図。図 2Bは同、実施例 2のボトムゲート型電界効果トランジスタの要部断面図。図 2C は同、実施例 3のボトムゲート型電界効果トランジスタの要部断面図。
[図 3]図 3は本発明の実施例 4のボトムゲート型電界効果トランジスタの概略断面図。
[図 4]図 4Aは本発明の実施例 5のボトムゲート型電界効果トランジスタの概略断面図 。図 4Bは同、要部断面図。
[図 5]図 5Aは本発明の実施例 6, 7のトップゲート型電界効果トランジスタの概略断面 図、図 5Bは同、実施例 6の要部断面図、図 5Cは同、実施例 7の要部断面図。
[図 6]図 6Aは本発明の実施例 8のサイドゲート型電界効果トランジスタの概略断面図 。図 6Bは同、要部断面図。
[図 7]図 7Aは本発明の実施例 9, 10のサイドゲート型電界効果トランジスタの概略断 面図。図 7Bは同、要部断面図。
[図 8]図 8Aは本発明の実施例 11のサイドゲート型電界効果トランジスタの概略断面 図。図 8Bは同、要部断面図。
[図 9]図 9は本発明の実施例 12のボトムゲート型電界効果トランジスタを用いた液晶 素子の断面図。
[図 10]図 10は本発明の実施例 3による半導体層の開口率と寿命時間の相関図。
[図 11]図 11は本発明の実施例 7による半導体層の開口率と寿命時間の相関図。
[図 12]図 12は本発明の実施例 10による半導体層の開口率と寿命時間の相関図。
[図 13]図 13は比較例 1のボトムゲート型電界効果トランジスタの概略断面図。
[図 14]図 14は比較例 2のボトムゲート型電界効果トランジスタの概略断面図。
[図 15]図 15は比較例 3のボトムゲート型電界効果トランジスタの概略断面図。
[図 16]図 16は本発明の実施例 14のアクティブマトリックス有機 EL表示装置の断面図 発明を実施するための最良の形態
本発明は、電界効果トランジスタにおいて、半導体層の上面に第一電極、下面に 第二電極を配置し、半導体層の側方を第三電極により囲い、第一電極は半導体層 の上方を半導体層の外周部より外側にはみ出して覆っている構造である。これにより 、大気カゝら半導体層間での距離を長くし、酸素や水の半導体層への到達距離を長く することができ、トランジスタの長寿命化を図ることが可能となる。
[0010] 本発明の三つの電極はそれぞれ、ゲート電極、ソース電極、ドレイン電極であり、ゲ ート電極に印加した電圧によりソース電極とドレイン電極間に流れる電流が制御され る。この電流が流れるソース電極とドレイン電極間の半導体層領域をチャネルと 、う。
[0011] 本発明においては、第一電極が半導体層の外周部より外側にはみ出している長さ を Lとし、第一電極と第三電極間に介在させている絶縁体層の厚さを dとしたとき、 L ≥10dであることが好ましい。前記の範囲とすることで、大気から半導体層間での距 離をさらに長くし、酸素や水の半導体層への到達距離を長くすることができ、トランジ スタの長寿命化ができる。前記 Lと dの関係は、 L≥50dであることがより好ましい。
[0012] 前記半導体層の側面外側のうち、前記第三電極により囲われていない部分の開口 率が 0%以上 40%以下であることが好まし 、。
[0013] さらに、前記第一電極がドレイン Zソース電極であり、かつ前記半導体層に電気的 に接合しており、前記第二電極がゲート電極であり、前記第三電極がソース Zドレイ ン電極であり、かつ前記半導体層に電気的に接合して 、ることが好ま 、。
[0014] ここで「ソース Zドレイン電極」とは、ソース電極又はドレイン電極を 、 、、 「ドレイン Zソース電極」とは、ドレイン電極又はソース電極を言う。したがって、ソース Zドレイ ン電極がソース電極の場合、ドレイン Zソース電極はドレイン電極となり、ソース Zドレ イン電極がドレイン電極の場合、ドレイン zソース電極はソース電極となる。
[0015] 本発明のボトムゲート型電界効果トランジスタにおいては、図 1Aから Eに示す各種 形態を取りうる。図 1Aは、基板 11上に第二電極としてのゲート電極 12、その上にゲ ート絶縁体層 13、その上に第三電極としてのソース電極 14及び半導体層 15があり、 半導体層 15の上に第一電極としてのドレイン電極 16と絶縁体層 17が半導体層 15 の上面をすベて覆うように形成されたボトムゲート型電界効果トランジスタ構造である 。ただし、ドレイン電極 16は、直接又は絶縁体層 17を介して、半導体層 15の上方を すべて覆っている。また、ゲート絶縁体層 13の上に形成されたソース電極 14と半導 体層 15の平面図は図 1Eのように、半導体層 15の側方をソース電極 14がすべて囲 つている構造になっている。
[0016] 図 1Bは、ドレイン電極 16は直接又は絶縁体層 17を介して半導体層 15の上方をす ベて覆っており、かつ、ドレイン電極 16は絶縁体層 17の上面を一部覆っている。
[0017] 図 1Cは、半導体層 15はソース電極 14の上に張り出しており、ドレイン電極 16は半 導体層 15にめり込んでいる。
[0018] 図 1Dは、半導体層 15はソース電極 14の大部分を覆い、ドレイン電極 16は直接又 は絶縁体層 17を介して半導体層 15の上面と側面をすベて覆って 、る。
[0019] また、本発明のボトムゲート型電界効果トランジスタは、前述した図 1Aから D以外の 形態を取りうることはもちろんである。さらに、以下に説明するトップゲート型電界効果 トランジスタ及びサイドゲート型電界効果トランジスタにおいても同様に、記述する図 以外の形態を取りうることは言うまでもない。
[0020] さらに、図 1 Aのように半導体層 15の外周部のの任意の点力も前記第一電極に垂 線を伸ばした時、前記第一電極との交点から前記第一電極の外周部までの最短距 離を L、前記垂線に沿った前記第一電極と前記半導体層との距離を dとした場合、 L ≥ 10dであることが好まし!/、。
[0021] さらに、前記第一電極がゲート電極であり、前記第二電極がドレイン Zソース電極 であり、かつ前記半導体層に電気的に接合しており、前記第三電極がソース Zドレイ ン電極であり、かつ前記半導体層に電気的に接合して 、てもよ 、。
[0022] さらに、前記第一電極及び前記第二電極はソース又はドレイン電極であり、かつ前 記半導体層に電気的に接合しており、前記第三電極がゲート電極であることを特徴 とするサイドゲート型電界効果トランジスタとしてもよ 、。
[0023] 本発明の電界効果トランジスタを作製するための基板としては、例えば、ガラス、石 英、アルミナ焼結体などの無機材料、ポリイミド膜、ポリエステル膜などの榭脂製絶縁 性基板が望ましい。
[0024] ゲート電極材料としては、例えば、金、白金、銀、銅、アルミニウム、クロム、モリブデ ン、ニッケルなどや、これらの合金、ポリシリコン、アモルファスシリコン、 ITOなどの無 機材料が望ましい。これらの導電材は、蒸着法、スパッタ法などにより膜厚 50nm以 上 500nm以下の範囲に成膜され、通常のフォトリソグラフイエ程、及びエッチングェ 程により、所望の形状に加工される。
[0025] ゲート絶縁膜の材料としては、 SiO、 Al Oなどの無機絶縁材料、ポリアクリロ-トリ
2 2 3
ル、ポリクロロピレン、ポリエチレンテレフタレート、ポリオキシメチレン、ポリカーボネー ト、ポリイミドなどの有機絶縁材料が挙げられる。これら電気的絶縁膜は CVD法、スピ ンコート法、キャスト法、蒸着法などにより膜厚 50nm以上 lOOOnm以下の範囲で成 膜する。
[0026] ソース'ドレイン電極材料としては、例えば、金、白金、銀、銅、アルミニウム、クロム、 インジウム 錫酸化物合金 (ITO)などの中から、有機半導体層に用いる原料に適当 な原料を用いる。特に、半導体層とォーミック接触を得るためには、金、白金などが良 く用いられる。これら導電材は、蒸着法、スパッタ法、電子ビーム蒸着法などにより、 膜厚 50nm以上 500nm以下の範囲に成膜され、通常のフォトリソグラフイエ程、及び エッチング工程により、所望の形状に加工される。
[0027] 半導体材料としては、ポリアセチレン、ポリピロール、ポリチォフェン、ポリア-リン、 ポリアセン（テトラセン、ペンタセンを含む）、ポリ p フエ二レン、ポリフエ二レンスノレフィ ド及びこれらの誘導体並びにこれらの共重合体などの導電性高分子からなる有機半 導体材料がある。別の半導体材料としては、カーボンナノチューブと前記有機半導 体材料の複合体などが挙げられる。成膜方法としては、スピンコート法、キャスト法、 電解重合法、気相重合法、真空蒸着法などが利用できる。
実施例
[0028] 以下、実施例により本発明をさらに詳細に説明する。なお本発明は以下の実施例 に限定されるものではない。
[0029] (実施例 1)
図 1Aを用いて、作製した電界効果トランジスタ No. 1について説明する。図 1Aは、 基板 11上にゲート電極 12、その上にゲート絶縁体層 13、その上にソース電極 14及 び半導体層 15があり、半導体層 15の上にドレイン電極 16と絶縁体層 17が半導体層 15の上面をすベて覆うように形成されたボトムゲート型電界効果トランジスタ構造で ある。ゲート絶縁体層 13の上に形成されたソース電極 14と半導体層 15の平面図は 図 1Eのように、半導体層 15のチャネル領域の側方をソース電極 14がすべて囲って いる構造になっている。
[0030] 基板 11として厚み 0. 7mmのガラス基板、ゲート電極 12として厚み 0. 1 μ mのイン ジゥム 錫酸ィ匕物合金 (ITO)、ゲート絶縁体層 13としてゲート電極がある部分の厚 み 0. 6 m、無い部分の厚み 0. 7 μ mのポリビュルフエ一ノール（PVP)、ソース'ド レイン電極 14として厚み 0. 1 μ mの金、ソース'ドレイン電極 16として絶縁体層 17上 の部分の厚み 0. ： mの金、絶縁体層 17として厚さ 50nmの感光性ポリイミド、半導 体層 15として厚さ 1 OOnmのペンタセンを用 、て電界効果トランジスタ No . 1を作製し た。
[0031] まず、洗浄した ITO膜付きガラス基板 11を用意し、このガラス基板 11上に、スピン コート法を用いて PVPゲート絶縁体層を形成した。さらに、半導体層が形成される領 域のみマスクをし、ゲート絶縁体層 13上に金を真空蒸着し、ソース電極 14を形成し た。続けて真空蒸着により半導体層 15を形成した。つぎに、スピンコート法を用いて 感光性ポリイミドを塗布し、光照射によりドレイン電極 16を形成する部分を除去した絶 縁体層 17を形成した。最後にドレイン電極 16として金を真空蒸着により形成し、図 1 Aに示す半導体層 15のチャネル領域をソース ·ドレイン電極及び絶縁体層により覆う ようなトランジスタを作製した。半導体層 15を介したソース電極 14とドレイン電極 16の 距離、すなわち絶縁体層 17の厚み（d)は 50nm、第一の電極（ドレイン電極） 16が半 導体層 15の外周部力も突出している長さ（L)は 50 mであり、前記 Lと dの関係は、 L/d= 1000であった。
[0032] 上述の ITO膜をゲート電極 12として用い、ソース'ドレイン ·ゲート電極 14· 16 · 12 の各電極に、直径 0. 1mmの銀線を銀ペーストで配線した。
[0033] 作製したトランジスタの寿命を評価するために、作製直後のトランジスタのオン'オフ 比を測定し、加湿試験機に 7日間放置した後のオン'オフ比と比較した。このときの加 湿条件は、温度 65°C、相対湿度 85%である。
[0034] 後にまとめて示す表 1に示すように、この電界効果トランジスタ No. 1の作製直後の キャリア移動度 0. 06cm2ZVs、電流のオン'オフ比は 5 X 105が得られた。つぎに加 湿試験機に放置後のオン'オフ比は 9 X 102であった。従来のトランジスタでは、作製 後 7日間も大気中に放置すると、トランジスタ特性は得られない。このこと力ら、図 1A のような構造をとることにより、トランジスタの耐酸素性及び耐水性が向上していること が分かる。
[0035] (比較例 1)
比較のため、実施例 1と同様に図 13のようにして、ドレイン電極 26の外周が半導体 層 25の外周と略同一の電界効果トランジスタ No. 2を作製した。絶縁体層 27の厚み (d)は 50nm、第一の電極（ドレイン電極） 26が半導体層 25の外周部力も突出してい る長さ（L)は 0. 05 mであり、前記 Lと dの関係は、 LZd= lであった。後にまとめて 示す表 1に示すように、このトランジスタ No. 2の作製直後のキャリア移動度は 0. 04c mVVs,電流のオン'オフ比は 4 X 105が得られた。つぎに加湿試験機に放置後の オン ·オフ比は測定できないほど小さ力つた。これは、図 13のようなトランジスタ構造 では、図 1Aのような構造に比べ、酸素などの半導体層への到達距離が短いことに起 因するものと考えられる。つまり、酸素や水が容易に半導体層へ浸入したために、半 導体層がドーピング及びィ匕学的に劣化され、トランジスタ特性が劣化したものと考え られる。
[0036] (実施例 2)
図 2A及び図 2Bを用いて、作製した電界効果トランジスタ No. 3について説明する 。図 2Aは、基板 31上にゲート電極 32、その上にゲート絶縁体層 33、その上にソー ス 'ドレイン電極 34 · 36及び半導体層 35があり、半導体層 35の上にドレイン電極 36 と絶縁体層 37が半導体層 35の上面をすベて覆うように形成されたボトムゲート型電 界効果トランジスタ構造である。ただし、ドレイン電極 36は絶縁体層 37を介して半導 体層 35の上面をすベて覆っている。また、ゲート絶縁体層 33の上に形成されたソー ス 'ドレイン電極 34 · 36と半導体層 35の断面図は図 2Bのように、半導体層 35の中央 部にドレイン電極 36が形成され、半導体層 35のチャネル領域の側方をソース電極 3 4がすべて囲って!/ヽる構造になって!/ヽる。
[0037] 基板 31としてガラス基板、ゲート電極 32として ΙΤΟ、ゲート絶縁体層 33として PVP 、ソース'ドレイン電極 34· 36として金、絶縁体層 37として感光性ポリイミド、半導体層 35としてペンタセンを用いて電界効果トランジスタ No. 3を作製した。絶縁体層 37の 厚み（d)は 50nm、第一の電極（ドレイン電極） 36が半導体層 35の外周部力も突出し ている長さ（L)は 50 μ mであり、前記 Lと dの関係は、 L/d= 1000であった。
[0038] まず、洗浄した ITO膜付きガラス基板 31を用意し、この基板 31上に、スピンコート 法を用いて PVPゲート絶縁体層 33を形成した。さらに、半導体層が形成される領域 のみマスクをし、ゲート絶縁層 33上に金を真空蒸着し、ソース電極 34とドレイン電極 36の一部を形成した。続けて真空蒸着により半導体層 35を形成した。つぎに、スピ ンコート法を用いて感光性ポリイミドを塗布し、光照射によりドレイン電極 36を形成す る部分を除去した絶縁体層 37を形成した。最後にドレイン電極 36として金を真空蒸 着により形成し、図 2Aに示すような半導体層 35のチャネル領域をソース'ドレイン電 極及び絶縁体層により覆うようなトランジスタを作製した。また、上述の ITO膜をゲート 電極 32として用い、ソース'ドレイン 'ゲート電極 34 · 36 · 32の各電極に、直径 0. lm mの銀線を銀ペーストで配線した。実施例 1と同様の方法で寿命評価を行った。
[0039] 後にまとめて示す表 1のように、この電界効果トランジスタ No. 3の作製直後のキヤリ ァ移動度は 0. lcm2ZVs、電流のオン'オフ比は 4 X 105が得られた。つぎに加湿試 験機に放置後のオン'オフ比は 4 X 102であった。これより、トランジスタの耐酸素性及 び耐水性が向上していることが分かる。
[0040] (実施例 3)
図 2A及び図 2Cを用いて、作製した電界効果トランジスタ No. 21から 26について 説明する。実施例 2と同様の方法により、図 2Aのようなドレイン電極 36が絶縁体層 3 7を介して半導体層 35及びソース電極 34の上面を覆っているボトムゲート型トランジ スタを作製した。絶縁体層 37の厚み (d)は 50nm、第一の電極 (ドレイン電極） 36が 半導体層 35の外周部力も突出している長さ（L)は 50 mであり、前記 Lと dの関係は 、 LZd= 1000であった。ただし、ゲート絶縁体層 33の上に形成されたソース'ドレイ ン電極 34· 36と半導体層 35の平面図は図 2Cのように、半導体層 35の中央部にドレ イン電極 36が形成され、半導体層 35のチャネル領域の側方をソース電極 34が大部 分を囲って!/、る構造になって!/、る。このソース電極 34に囲われて!/ヽな 、半導体層の チャネル領域の開口率によるオン'オフ比の違いを表 2に示す。作製したトランジスタ No. 21力 26は、開口率を 0から 50%まで変化させている。ここで、開口率とは、チ ャネル領域の側面の面積に対する側面開口部の面積の割合である。つまり、開口率 が 0%とは、チャネル領域の側方がすべてソース電極により囲われていることを示して いる。
[0041] 表 2に示すように、開口率を 0から 50%まで変化させた電界効果トランジスタの作製 直後のキャリア移動度はどれも 0. 07力ら 0. lcm2ZVs、電流のオン'オフ比は、 I X 105以上の値が得られた。つぎに加湿試験機に放置し、オン'オフ比は 1 X 102より小 さくなるまでの時間を寿命として測定した。
[0042] その結果、図 10に示すように、開口率が 30%を超える辺りまでは、寿命は開口率 の増加に伴い単調に減少した。しかし、開口率力 0%辺りから急激に寿命が減少し ているのが分力つた。これは、開口率 30%付近までは、半導体層の開口面積が大き くなることによって、酸素などの進入割合が増加したためと考えられる。しかし、開口 率 40 %以上になると電極面積の減少に伴う電荷集中による半導体層の化学的劣化 が急増し、これにより半導体層の寿命も急激に減少したものと考えられる。
[0043] 以上の結果から、使用上のトランジスタの安定性を考慮すると、寿命が急激に減少 しない、つまり、チャネル領域の側方が開口率 40%以下の範囲でソース電極により 囲われて!/、ることが好まし!/、。
[0044] (実施例 4)
図 3を用いて、作製した電界効果トランジスタ No. 4について説明する。図 3は、基 板 41上にゲート電極 42、その上にゲート絶縁体層 43、その上にソース'ドレイン電極 44 ·46及び半導体層 45があり、半導体層 45の上にドレイン電極 46と絶縁体層 47が 半導体層 45の上面をすベて覆うように形成されたボトムゲート型電界効果トランジス タ構造である。ただし、ドレイン電極 46は絶縁体層 47を介して半導体層 45の上面を すべて覆っている。さらに、ゲート電極 42はゲート絶縁体層 43を介して半導体層 45 の下面をすベて覆っている。また、ゲート絶縁体層 43の上に形成されたソース'ドレイ ン電極 44· 46と半導体層 45の平面は、半導体層 45の中央部にドレイン電極 46が形 成され、半導体層 45のチャネル領域の側方をソース電極 44がすべて囲って!/、る構 造になっている。絶縁体層 47の厚み（d)は 50nm、第一の電極（ドレイン電極) 46が 半導体層 45の外周部力も突出している長さ（L)は 50 mであり、前記 Lと dの関係は 、 LZd= 1000であった。 [0045] 基板 41として榭脂製基板、ゲート電極 42として ITO、ゲート絶縁体層 43として PVP 、ソース'ドレイン電極 44· 46として金、絶縁体層 47として感光性ポリイミド、半導体層 45としてペンタセンを用いて電界効果トランジスタ No. 4を作製した。
[0046] まず、洗浄した ITO膜 42付きの厚さ lmmのポリイミド榭脂製基板 41を用意し、この 基板 41上に、スピンコート法を用いて PVPゲート絶縁体層 43を形成した。さらに、半 導体層が形成される領域のみマスクをし、ゲート絶縁層 43上に金を真空蒸着し、ソ ース電極 44とドレイン電極 46の一部を形成した。続けて真空蒸着により半導体層 45 を形成した。つぎに、スピンコート法により感光性ポリイミドを塗布し、ドレイン電極 46 を形成する部分を光照射により除去した絶縁体層 47を形成した。最後にドレイン電 極 46として金を真空蒸着により形成し、半導体層 45をソース'ドレイン電極及び絶縁 体層により覆うようなトランジスタ No. 4を作製した。また、上述の ITO膜をゲート電極 42として用い、ソース'ドレイン 'ゲート電極 44 · 46 · 42の各電極に、直径 0. lmmの 銀線を銀ペーストで配線した。実施例 1と同様の方法で寿命評価を行った。
[0047] 後にまとめて示す表 1のように、この電界効果トランジスタ No. 4の作製直後のキヤリ ァ移動度は 0. 03m2ZVs、電流のオン'オフ比は 2 X 105が得られた。つぎに加湿試 験機に放置後のオン'オフ比は 1 X 102であった。これより、榭脂製基板であってもトラ ンジスタの耐酸素性及び耐水性が向上して ヽることが確認できた。
[0048] (実施例 5)
図 4A及び図 4Bを用いて、作製した電界効果トランジスタ No. 5について説明する 。図 4Aは、基板 51上にゲート電極 52、その上にゲート絶縁体層 53、その上にソー ス 'ドレイン電極 54 · 56及び半導体層 55があり、半導体層 55の上にドレイン電極 56 と絶縁体層 57が半導体層 55の上面をすベて覆うように形成されたボトムゲート型電 界効果トランジスタ構造である。ただし、ドレイン電極 56は絶縁体層 57を介して半導 体層 55の上面をすベて覆っている。また、ゲート絶縁体層 53の上に形成されたソー ス 'ドレイン電極 54 · 56と半導体層 55の平面は、図 4Bのように半導体層 55の中央部 にドレイン電極 56が形成され、半導体層 55のチャネル領域の側方をソース電極 54 がすべて囲っている構造になっている。絶縁体層 57の厚み（d)は 50nm、第一の電 極（ドレイン電極） 56が半導体層 55の外周部力も突出している長さ（L)は 50 μ mで あり、前記 Lと dの関係は、 LZd= 1000であった。
[0049] 基板 51としてガラス基板、ゲート電極 52として ITO、ゲート絶縁体層 53として PVP 、ソース'ドレイン電極 54· 56として金、絶縁体層 57として感光性ポリイミド、半導体層 55としてペンタセンを用 、て電界効果トランジスタ No . 5を作製した。
[0050] まず、洗浄した ITO膜付き榭脂製基板 51を用意し、この基板 51上に、スピンコート 法を用いて PVPゲート絶縁体層 53を形成した。さらに、半導体層が形成される領域 のみマスクをし、ゲート絶縁層 53上に金を真空蒸着し、ソース電極 54とドレイン電極 56の一部を形成した。続けて真空蒸着により、半導体層 55を形成した。つぎに、スピ ンコート法を用いて感光性ポリイミドを塗布し、ドレイン電極 56を形成する部分を光照 射により除去した絶縁体層 57を形成した。最後にドレイン電極 56として金を真空蒸 着により形成し、半導体層 55をソース'ドレイン電極及び絶縁体層により覆うようなトラ ンジスタ No. 5を作製した。このとき、半導体層 55を介したソース電極 54とドレイン電 極 56の最短距離は 50nmとした。また、上述の ITO膜をゲート電極 52として用い、ソ ース'ドレイン'ゲート電極 54· 56 · 52の各電極に、直径 0. 1mmの銀線を銀ペースト で配線した。実施例 1と同様の方法で寿命評価を行った。
[0051] 後にまとめて示す表 1のように、この電界効果トランジスタ No. 5の作製直後のキヤリ ァ移動度は 0. 01cm2ZVs、電流のオン'オフ比は 6 X 104が得られた。つぎに加湿 試験機に放置後のオン'オフ比は 1 X 102であった。これより、ソース'ドレイン電極及 び半導体層の形状に関係なくトランジスタの耐酸素性及び耐水性が向上していること が分かる。
[0052] (実施例 6)
図 5A及び図 5Cを用いて、作製した電界効果トランジスタ No. 6について説明する 。図 5Aは、基板 61上にドレイン電極 66及び絶縁体層 67、その上にソース電極 64と 半導体層 65を形成し、さらにその上にゲート絶縁体層 63、ゲート電極 62の順に形成 したトップゲート型電界効果トランジスタ構造である。ただし、ゲート電極 62が半導体 層 65の上面をすベて覆うように形成されている。さらに、図 5Cのようにドレイン電極 6 6は半導体層 65の中央部に形成されており、半導体層 65のチャネル領域の側方は ソース電極 64によりすベて囲まれた構造になっている。絶縁体層 63の厚み（d)は 50 Onm、第一の電極 (ゲート電極) 62が半導体層 65の外周部力も突出して 、る長さ (L )は 50 μ mであり、前記 Lと dの関係は、 L/d= 100であった。
[0053] 基板 61としてガラス基板、ソース'ドレイン ·ゲート電極 64· 66 · 62として金、ゲート 絶縁体層 63として PVP、絶縁体層 67として感光性ポリイミド、半導体層 65としてペン タセンを用いて電界効果トランジスタ No. 6を作製した。
[0054] まず、洗浄したガラス基板 61を用意し、この基板 61上に、スピンコート法を用いて 感光性ポリイミドを塗布し、ドレイン電極 66を形成する部分のみ光を照射し除去した 絶縁体層 67を形成した。つぎに、ソース'ドレイン電極 64· 66として金を真空蒸着に より形成し、連続して半導体層 65を蒸着した。つぎに、スピンコート法を用いて PVP ゲート絶縁体層 63を形成した。最後にゲート電極 62を真空蒸着した。また、上述の ソース'ドレイン.ゲート電極 64· 66 · 62の各電極に、直径 0. 1mmの銀線を銀ペース トで配線した。実施例 1と同様の方法で寿命評価を行った。
[0055] 後にまとめて示す表 1のように、この電界効果トランジスタ No. 6の作製直後のキヤリ ァ移動度は 0. lcm2ZVs、電流のオン'オフ比は 7 X 105が得られた。つぎに加湿試 験機に放置後のオン'オフ比は 8 X 102であった。これより、トップゲート型トランジスタ 構造においても、トランジスタの耐酸素性及び耐水性が向上していることが分かる。
[0056] (比較例 2)
比較のため、実施例 7と同一条件で、図 14に示すようにゲート電極 62の大きさがソ ース電極 64の外側と同一の寸法である電界効果トランジスタ No. 7を同様な構成及 び方法にて作製した。表 1に示すように、このトランジスタ No. 7の作製直後のキヤリ ァ移動度は 0. 09cm2ZVs、電流のオン'オフ比は 6 X 105が得られた。つぎに加湿 試験機に放置後のオン'オフ比は測定できないほど小さ力つた。これは、図 14のよう なトランジスタ構造では、図 5Aのような構造に比べ、酸素などの半導体層への到達 距離が短いことに起因するものと考えられる。つまり、酸素や水が容易に半導体層へ 浸入したために、半導体層がドーピング及びィ匕学的に劣化され、トランジスタ特性が 劣化したものと考えられる。
[0057] (実施例 7)
図 5A及び図 5Cを用いて、作製した電界効果トランジスタ No. 31から 36について 説明する。実施例 6と同様の方法により、図 5Aのようなゲート電極 62が半導体層 65 の上面をすベて覆って 、るトップゲート型トランジスタを作製した。絶縁体層 63の厚 み（d)は 500nm、第一の電極 (ゲート電極） 62が半導体層 65の外周部力も突出して いる長さ（L)は 50 mであり、前記 Lと dの関係は、 LZd= 100であった。絶縁体層 6 7の上に形成されたソース'ドレイン電極 64·66と半導体層 65の平面図は図 5Cのよ うに、半導体層 65の中央部にドレイン電極 66が形成され、半導体層 65のチャネル 領域の側方をソース電極 64が大部分を囲って!/、る構造になって!/、る。このソース電 極 64に囲われて 、な 、半導体層のチャネル領域部分の開口率によるオン ·オフ比の 違いを表 3に示す。作製したトランジスタ No. 31力 36は、開口率を 0から 50%まで 変化させている。ここで、開口率とは、半導体層のチャネル領域の側面の面積に対す る側面開口部の面積の割合である。つまり、開口率が 0%とは、半導体層のチャネル 領域の側方がすべてソース電極により囲われて 、ることを示して 、る。
[0058] 表 3に示すように、開口率を変化させた電界効果トランジスタの作製直後のキャリア 移動度はどれも 0. 06力 0. lcm2ZVs、電流のオン'オフ比は 1 X 105以上の値が 得られた。つぎに加湿試験機に放置し、オン'オフ比は 1 X 102より小さくなるまでの 時間を寿命として測定した。その結果、図 11に示すように、開口率が 30%を超える 辺りまでは、寿命は開口率の増加に伴い単調に減少していた。しかし、開口率が 40 %辺りから急激に寿命が減少しているのが分かる。これは、実施例 3で記述したのと 同様に、開口率 30%付近までは、半導体層の開口面積増加に伴う進入酸素増加に よる劣化が進み、開口率 40%以上では、電極面積減少に伴う電荷集中による化学 的劣化が急激に進み寿命が減少したものと考えられる。しかし、現時点においてこの 要因につ 、ては明らかになって!/、な!/、。
[0059] 以上の結果から、使用上のトランジスタの安定性を考慮すると、寿命が急激に減少 しない、つまり、半導体層のチャネル領域の側方が開口率 40%以下の範囲でソース 電極により囲われて 、ることが好まし！/、。
[0060] (実施例 8)
図 6A及び図 6Bを用いて、作製した電界効果トランジスタ No. 8について説明する 。図 6Aは、基板 71上にソース電極 74及び絶縁体層 77、その上にゲート電極 72·ゲ ート絶縁体層 73及び半導体層 75、その上にドレイン電極 76が半導体層 75の上面 をすベて覆うように形成されたサイドゲート型電界効果トランジスタ構造である。ドレイ ン電極 76は絶縁体層 77を介してゲート電極 72の内周部をすベて覆っている。また、 絶縁体層 77及びソース電極 74の上に形成されたゲート電極 72·ゲート絶縁体層 73 及び半導体層 75の平面図は、図 6Bのように半導体層 75のチャネル領域の側方を、 ゲート絶縁体層 73を介してゲート電極 72がすべて囲っている構造になっている。絶 縁体層 77の厚み（d)は 50nm、第一の電極（ドレイン電極） 76が半導体層 75の外周 部から突出している長さ（L)は 50 mであり、前記 Lと dの関係は、 LZd= 1000であ つた o
[0061] 基板 71としてガラス基板、ソース'ドレイン ·ゲート電極 74· 76 · 72として金、ゲート 絶縁体層 73及び絶縁体層 77として感光性ポリイミド、半導体層 75としてペンタセン を用いて電界効果トランジスタ No. 8を作製した。
[0062] まず、洗浄したガラス基板 71を用意し、この基板 71上に、スピンコート法により感光 性ポリイミドを塗布し、ソース電極 74を形成する部分を光照射により除去した絶縁体 層 77を形成した。つぎに、ソース電極 74及びゲート電極 72を真空蒸着により形成し た。つぎにスピンコート法により感光性ポリイミドを塗布し、半導体層 75を形成する部 分を光照射により除去した絶縁体層 77及びゲート絶縁体層 73を形成した。最後に、 半導体層 75を蒸着し、連続してドレイン電極 76を真空蒸着により形成した。このとき 、半導体層 75の厚みは lOOnmとした。また、上述のソース'ドレイン 'ゲート電極 74· 76 · 72の各電極に、直径 0. 1mmの銀線を銀ペーストで配線した。実施例 1と同様 の方法で寿命評価を行った。
[0063] 表 1に示すように、この電界効果トランジスタ No. 8の作製直後のキャリア移動度は 0. 05cm2ZVs、電流のオン'オフ比は 4 X IO4が得られた。つぎに加湿試験機に放 置後のオン ·オフ比は 1 X 102であった。これより、サイドゲート型トランジスタであって もトランジスタの耐酸素性及び耐水性が向上していることが分かる。
[0064] (比較例 3)
比較のため、実施例 8と同一条件で、図 15に示す構造において、絶縁体層 87の厚 み（d)を 100nm、第一の電極（ドレイン電極） 86が半導体層 85の外周部から突出し ている長さ（L)を 0. とし、前記 Lと dの関係を、 LZd= lとした。
[0065] このトランジスタ No. 9の作製直後のキャリア移動度は 0. 02cm2/Vs,電流のオン
'オフ比は 2 X 104が得られた。つぎに加湿試験機に放置後のオン'オフ比は測定で きないほど小さ力つた。これは、図 15のようなトランジスタ構造では、図 6Aのような構 造に比べ、酸素などの半導体層への到達距離が短いことに起因するものと考えられ る。つまり、酸素や水が容易に半導体層へ浸入したために、半導体層がドーピング及 びィ匕学的に劣化され、トランジスタ特性が劣化したものと考えられる。
[0066] (実施例 9)
図 7Aを用いて、作製した電界効果トランジスタ No. 10について説明する。図 7Aは 、基板 91上にソース電極 94、その上にゲート電極 92 ·ゲート絶縁体層 93及び半導 体層 95、その上にドレイン電極 96を形成し、ソース'ドレイン電極 94 · 96が半導体層 95の上面と下面をすベて覆うように形成されたサイドゲート型電界効果トランジスタ構 造である。ただし、ドレイン電極 96及びソース電極 94は、直接又は絶縁体層 97を介 して、半導体層 95の上面及び下面をすベて覆っている。また、絶縁体層 97及びソー ス電極 94の上に形成されたゲート電極 92·ゲート絶縁体層 93及び半導体層 95の平 面図は、図 7Bのように半導体層 95のチャネル領域の側方の大部分を、ゲート絶縁 体層 93を介してゲート電極 92が囲っている構造になっている。絶縁体層 97の厚み（ d)は 50nm、第一の電極（ドレイン電極） 96が半導体層 95の外周部力 突出してい る長さ（L)は 50 μ mであり、前記 Lと dの関係は、 L/d= 1000であった。
[0067] 基板 91として厚み lmmのポリイミド榭脂製基板、ソース'ドレイン 'ゲート電極 94· 9 6 · 92として金、ゲート絶縁体層 93及び絶縁体層 97として感光性ポリイミド、半導体 層 95としてペンタセンを用 、て電界効果トランジスタ No . 10を作製した。
[0068] まず、洗浄した榭脂製基板 91を用意し、この基板 91上に、真空蒸着によりソース電 極 94を形成した。つぎに絶縁体層 97として感光性ポリイミドをスピンコート法により塗 布し、半導体層 95を形成する部分を光照射し除去した。つぎに、真空蒸着により金 をゲート電極 92として形成した。つぎに、感光性ポリイミドをスピンコート法により塗布 し、半導体層 95を形成する部分を光照射により除去しゲート絶縁体層 93及び絶縁 体層 97を形成した。最後に、半導体層 95を蒸着し、連続してドレイン電極 96を真空 蒸着により形成した。このとき、半導体層 95の厚みは 150nmとした。また、上述のソ ース'ドレイン'ゲート電極 94· 96 · 92の各電極に、直径 0. 1mmの銀線を銀ペースト で配線した。実施例 1と同様の方法で寿命評価を行った。
[0069] 表 1に示すように、この電界効果トランジスタ No. 10の作製直後のキャリア移動度 は 0. 03cm2ZVs、電流のオン'オフ比は 2 X 104が得られた。つぎに加湿試験機に 放置後のオン'オフ比は 9 X 102であった。これより、榭脂製基板であってもトランジス タの耐酸素性及び耐水性が向上していることが分かる。
[0070] (実施例 10)
図 7A及び Bを用いて、作製した電界効果トランジスタ No. 41から 46について説明 する。図 7Aは、実施例 9で説明したのと同様のサイドゲート型トランジスタ構造である 。ただし、電気的絶縁体層 97及びソース電極 94の上に形成されたゲート電極 92·ゲ ート絶縁体層 93及び半導体層 95の平面図は、図 7Bのように半導体層 95のチヤネ ル領域の側方を、ゲート絶縁体層 93を介してゲート電極 92が大部分を囲っている構 造になっている。このゲート電極 92に囲われていない半導体層部分の開口率による オン ·オフ比の違いを表 3に示す。作製したトランジスタ No. 41力ら 46は、開口率を 0 力も 50%まで変化させている。ここで、開口率は、半導体層のチャネル領域の側面 積に対する側面開口部の面積の割合である。つまり、開口率が 0%とは、半導体層の チャネル領域の側方がすべてゲート絶縁体層を介してゲート電極により囲われてい ることを示している。絶縁体層 97の厚み（d)は 50nm、第一の電極（ドレイン電極） 96 が半導体層 95の外周部から突出している長さ（L)は 50 mであり、前記 Lと dの関係 は、 LZd= 1000であった。
[0071] 表 4に示すように、開口率を変化させた電界効果トランジスタの作製直後のキャリア 移動度はどれも 0. 02力ら 0. 03cm2/Vs、電流のオン'オフ比は 5 X 103以上の値 が得られた。つぎに加湿試験機に放置し、オン'オフ比が I X 102より小さくなるまでの 時間を寿命として測定した。その結果、図 12に示すように、開口率が 30%を超える 辺りまでは、寿命は開口率の増加に伴い単調に減少していた。しかし、開口率が 40 %辺りから急激に寿命が減少しているのが分力つた。これは、実施例 3と同様に、開 口率 30%付近までは、半導体層の開口面積が大きくなることによって、酸素などによ るドーピングがトランジスタ特性の劣化を支配していた。しかし、開口率 40%以上に なると電極面積の減少に伴う電荷集中による半導体層の化学的劣化が急増し、これ により半導体層の寿命も急激に減少したものと考えられる。
[0072] 以上の結果から、使用上のトランジスタの安定性を考慮すると、寿命が急激に減少 しない、つまり、半導体層のチャネル領域の側面が開口率 40%以下の範囲でソース 電極により囲われて 、ることが好まし！/、。
[0073] (実施例 11)
図 8A及び Bを用いて、作製した電界効果トランジスタ No. 11について説明する。 図 8Aは、基板 101上にソース電極 104及び絶縁体層 107、その上にゲート電極 10 2·ゲート絶縁体層 103及び半導体層 105、その上にドレイン電極 106を形成し、ソー ス ·ドレイン電極 104 · 106が半導体層 105の上面と下面をすベて覆うように形成され たサイドゲート型電界効果トランジスタ構造である。絶縁体層 107及びソース電極 10 4の上に形成されたゲート電極 102 ·ゲート絶縁体層 103及び半導体層 105の平面 図は、図 8Bのように半導体層 105のチャネル領域の側方を、ゲート絶縁体層 103を 介してゲート電極 102がすべて囲って!/、る構造になって!/、る。絶縁体層 107の厚み（ d)は 50nm、第一の電極（ドレイン電極） 106が半導体層 105の外周部カゝら突出して いる長さ（L)は 50 mであり、前記 Lと dの関係は、 LZd= 1000であった。
[0074] 基板 101として厚み lmmのポリイミド榭脂製基板、ソース'ドレイン 'ゲート電極 104 • 106 · 102として金、ゲート絶縁体層 103及び絶縁体層 107として感光性ポリイミド、 半導体層 105としてペンタセンを用いて電界効果トランジスタを作製した。
[0075] まず、洗浄した榭脂製基板 101を用意し、この基板 101上に、スピンコート法により 感光性ポリイミドを塗布し、ソース電極 104を形成する部分を光照射により除去した絶 縁体層 107を形成した。つぎに、ソース電極 104及びゲート電極 102を真空蒸着に より形成した。つぎにスピンコート法により感光性ポリイミドを塗布し、半導体層 105を 形成する部分を光照射により除去した絶縁体層 107及びゲート絶縁体層 103を形成 した。最後に、半導体層 105を蒸着し、連続してドレイン電極 106を真空蒸着により 形成した。このとき、半導体層 105の厚みは lOOnmとした。また、上述のソース'ドレ イン.ゲート電極 104· 106 · 102の各電極に、直径 0. lmmの銀線を銀ペーストで配 線した。実施例 1と同様の方法で寿命評価を行った。
[0076] 表 1に示すように、この電界効果トランジスタ No. 11の作製直後のキャリア移動度 は 0. 05cm2ZVs、電流のオン'オフ比は 3 X 104が得られた。つぎに加湿試験機に 放置後のオン'オフ比は 4 X 102であった。これより、ゲート電極'ゲート絶縁体層及び 半導体層の形状によらずトランジスタの耐酸素性及び耐水性が向上していることが分 かる。
[0077] [表 1]
Figure imgf000020_0001
[0078] [表 2]
Figure imgf000020_0002
[0079] [表 3] No. 開口率 キャリア移動度 オン ·オフ比 寿命時間 (H)
(%) (cmVV s)
31 0 0. 1 0 7X 10s 1 95
32 1 0 0. 09 6X 1 05 186
33 20 0. 07 4X 1 05 1 59
34 30 0. 06 5X 105 1 50
35 40 0. 07 4 X 1 05 1 00
36 50 0. 06 3 X 1 05 30
[0080] [表 4]
Figure imgf000021_0001
[0081] (実施例 12)
図 9は本実施例のアクティブマトリックス液晶表示装置である。まず、ガラス基板 111 a上にスパッタ及びフォトリソグラフィにより ITOゲート電極 112及び画素電極 118を形 成した。つぎに実施例 1に示した方法により電界効果トランジスタを形成した。ただし 、ソース'ドレイン電極 114· 116材料として金を用いた。つぎに、液晶素子の対向基 板 11 lbとなる ITOの透明電極 119付ガラス基板 11 lb上に配向膜 120を塗布し、ト ランジスタの構成された基板 11 laとをそれぞれラビング処理した。最後に、この 1組 の基板 11 laと 11 lbとをビーズを介して接着し、真空注入装置によって液晶を注入し 封じることにより液晶表示装置を作製した。
[0082] 液晶表示装置を点灯評価したところ、ドレイン電圧は 8V、画素部分のコントラスト比 は 120であり、良好な表示特性が得られた。また、寿命を評価するために加湿試験 機に 7日間放置した後に点灯評価したところ、コントラスト比 115であり、表示装置とし て動作した。 [0083] (実施例 13)
実施例 1において、絶縁体層 17の厚み (d)は 50nmとしたまま、第一の電極 (ドレイ ン電極） 16が半導体層 15の外周部力も突出している長さ (L)を変化させ、表 5に示 す LZd値について作製直後のキャリア移動度及び、電流のオン'オフ比を測定した 。つぎに加湿試験機に 7日間放置した後、オン'オフ比を測定した。
[0084] [表 5]
Figure imgf000022_0001
[0085] (実施例 14)
図 16は、本実施例のアクティブマトリックス有機 EL表示装置である。まず、プラスチ ック基板 161上にソース電極 164、ドレイン電極 166、ゲート電極 162、および画素電 極 170として金、ゲート絶縁体層 163として PVP、絶縁体層 167の材料として感光性 ポリイミド、半導体層 165の材料としてペンタセンを用いてトップゲート型トランジスタ を作製した。その後有機 EL層 168としてトリフエ-ルジァミン誘導体/アルミニウムキ ノリノール錯体を 200nm蒸着形成し、次 、で表層電極 169としてインジウム スズ酸 化物を 50nm蒸着形成することにより有機 EL表示装置を作製した。
[0086] 有機 EL表示装置を点灯評価したところ、加湿試験機に 7日間放置した後でも点灯 した。
[0087] [産業上の利用可能性]
本発明における電界効果型トランジスタは、有機半導体層を用いたトランジスタとし て耐酸素性、耐水性に優れ、長寿命化を図ることができる効果を有し、有機トランジ スタを用いて画素を駆動するアクティブマトリックス型のディスプレイ等への応用にお いて有用である。

Claims

請求の範囲
[1] 有機物を含有する半導体層と、
第一電極、第二電極及び第三電極を含む電界効果トランジスタであって、 前記半導体層の上方に前記第一電極が配置され、
前記半導体層の下方に前記第二電極が配置され、
前記半導体層の側方に前記第三電極が配置され、
前記半導体層は前記第一電極、第二電極及び第三電極から選ばれる 1、ずれか 2 つの電極と電気的に接合され、
前記第一電極は前記半導体層の上方を前記半導体層の外周部より外側にはみ出 して覆って 、る電界効果トランジスタ。
[2] 前記第一電極と前記第三電極間に介在する絶縁体層を有し、
前記第一電極が前記半導体層の外周部より外側にはみ出している長さを Lとし、 前記絶縁体層の厚さを dとしたとき、
L≥ 10dである請求項 1に記載の電界効果トランジスタ。
[3] 前記 Lと dの関係力 L≥50dである請求項 2に記載の電界効果トランジスタ。
[4] 前記半導体層の側方のうち、前記第三電極により囲われていない部分の開口率が
0%以上 40%以下である請求項 1に記載の電界効果トランジスタ。
[5] 前記第一電極がドレイン Zソース電極であり、前記半導体層に電気的に接合して おり、
前記第二電極がゲート電極であり、
前記第三電極力 sソース Zドレイン電極であり、前記半導体層に電気的に接合して
V、る請求項 1に記載の電界効果トランジスタ。
[6] 前記第一電極がゲート電極であり、
前記第二電極がドレイン Zソース電極であり、前記半導体層に電気的に接合して おり、
前記第三電極力 sソース Zドレイン電極であり、前記半導体層に電気的に接合して
V、る請求項 1に記載の電界効果トランジスタ。
[7] 前記第一電極及び前記第二電極はソース又はドレイン電極であり、前記半導体層 に電気的に接合しており、
前記第三電極がゲート電極である請求項 1に記載の電界効果トランジスタ。
[8] 画像表示部と、請求項 1一 7のいずれかに記載の電界効果トランジスタを画素電極 に具備する表示装置。
[9] 前記画像表示部が、液晶表示装置又は有機エレクト口ルミネッセンス表示装置であ る請求項 8に記載の表示装置。
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