KR20170108599A - 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

반도체 메모리 소자 및 이의 제조방법이 개시된다. 반도체 메모리 소자는 제1 방향을 따라 연장하는 하부 도전라인, 하부 도전라인의 상부에서 제2 방향을 따라 연장하고 제1 구성라인 및 제1 구성라인보다 큰 폭을 갖는 제2 구성라인을 구비하는 중간 도전라인, 중간 도전라인의 상부에서 제1 방향을 따라 연장하는 상부 도전라인, 제1 데이터 저장부, 제1 선택부 및 제1 선택부의 표면적보다 작은 접촉면적으로 제1 선택부와 접촉하는 하부 전극부가 하부 도전라인 및 제1 구성라인의 각 교차점마다 수직방향으로 적층되는 제1 메모리 셀 구조물, 및 제2 데이터 저장부, 제2 선택부 및 제2 선택부의 표면적보다 작은 접촉면적으로 제2 선택부와 접촉하는 상부 전극부가 상부 도전라인 및 제2 구성라인의 각 교차점마다 수직방향으로 적층되는 다수의 제2 메모리 셀 구조물을 포함한다. 인접하는 제1 및 제2 구성라인 사이의 절연공간을 확장하여 항복전압 마진을 높일 수 있다.

Description

반도체 소자 및 이의 제조방법 {Non-volatile semiconductor memory device and method of manufacturing the same}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로서 보다 상세하게는 크로스 포인트 셀 어레이(cross point cell array)를 구비하는 비휘발성 가변저항 메모리 소자 및 이의 제조방법에 관한 것이다.
최근 휴대용 디지털 기기의 보급과 디지털 데이터의 저장 필요성이 증가하면서 전원이 차단된 후에도 저장된 데이터가 소실되지 않는 비휘발성 메모리 소자에 대한 관심이 높아지고 있다.
상기 반도체 소자로서 디램 메모리 소자와 같이 실리콘 공정을 기반으로 함으로써 저비용으로 제조할 수 있는 플래시 메모리 소자가 널리 이용되고 있다. 그러나, 플래시 메모리 소자는 휘발성 메모리 소자인 디램 메모리 소자에 비하여 상대적으로 집적도가 낮고 동작속도가 느리며 데이터의 저장에 상대적으로 고전압이 요구되는 단점이 있다.
이와 같은 플래시 메모리 소자의 단점을 극복하기 위해 상변화 메모리 소자(phase changeable RAM, PRAM), 자기 메모리 소자(magnetic RAM, MRAM) 및 저항 메모리 소자(resistance changeable RAM, RRAM)와 같은 다양한 차세대 반도체 소자가 제안되고 있다. 이와 같은 차세대 비휘발성 메모리 소자는 비교적 낮은 전압에서 동작이 가능하고 액세스 타임(access time)이 빨라서 플래시 메모리 소자의 단점을 상당부분 상쇄하고 있다.
특히, 고집적화 요구에 따라 3차원 크로스 포인트 어레이 구조를 갖는 차세대 비휘발성 메모리 소자에 대한 연구가 최근 활발하게 진행되고 있다. 크로스 포인트 어레이(cross point array) 구조는 복수의 상부전극과 복수의 하부전극이 서로 교차하도록 배치하고 상부 및 하부전극의 교차 지점(cross point)에 메모리 셀을 배치한 구조로써, 각 메모리 셀에 대한 임의의 액세스(random access)가 가능하여 데이터의 저장(program) 및 판독(read)을 용이하게 구현할 수 있다.
이와 같은 크로스 포인트 어레이 구조는 단위 셀을 상부 및 하부 전극 사이에 수직방향을 따라 적층구조로 형성하고, 단일한 크로스 포인트 어레이 구조를 수직방향을 따라 다수 적층함으로써 용이하게 3차원 구조로 형성할 수 있다. 이에 따라, 차세대 비활성 메모리 소자를 고밀도로 집적할 수 있다.
본 발명의 목적은 크로스 포인트 어레이로 배치되는 인접 메모리 셀 사이의 이격거리를 증가시켜 절연특성과 항복전압 마진을 개선할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상술한 바와 같은 반도체 소자의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는 기판 상에서 제1 방향을 따라 연장하는 적어도 하나의 제1 도전라인, 상기 제1 도전라인의 상부에 배치되어 상기 제1 도전라인과 교차하도록 제2 방향을 따라 연장하는 적어도 하나의 제2 도전라인, 데이터를 저장하는 데이터 저장부, 상기 데이터 저장부로 셀 선택신호를 인가하는 선택부 및 상기 선택부의 표면적보다 작은 접촉면적으로 상기 선택부와 접촉하는 적어도 하나의 전극부가 상기 제1 및 제2 도전라인의 각 교차점마다 수직방향으로 적층되는 다수의 메모리 셀 구조물, 및 상기 제1 및 제2 도전라인 및 상기 메모리 셀 구조물을 분리하는 절연패턴을 포함한다.
일실시예로서, 상기 전극부는 상기 선택부 및 상기 제1 및 제2 도전라인 중의 어느 하나와 접촉하여 주울열을 생성하는 제1 전극, 상기 선택부와 데이터 저장부 사이에 배치되는 제2 전극 및 상기 데이터 저장부 및 상기 제1 및 제2 도전라인 중의 나머지 하나와 접촉하는 제3 전극을 포함하고, 상기 제1 전극은 상기 선택부보다 작은 폭을 갖는다.
일실시예로서, 상기 선택부 및 상기 데이터 저장부는 각각 오보닉 임계 스위치(ovonic threshold switch, OTS) 및 상변화 물질(phase changeable material, PCM)막을 포함한다.
일실시예로서, 상기 제1 도전라인의 상면에 상기 제1 전극, 상기 선택부, 상기 제2 전극, 상기 데이터 저장부 및 상기 제3 전극이 사다리꼴 형상을 갖도록 차례대로 적층되고, 상기 메모리 셀 구조물은 상기 제1 전극의 측면과 상기 선택부의 배면 및 상기 제1 도전라인의 상면으로 한정되고 상기 절연패턴으로 매립되는 셀 리세스를 구비한다.
일실시예로서, 상기 제1 도전라인의 상면에 상기 제2 전극, 상기 선택부, 상기 제1 전극, 상기 데이터 저장부 및 상기 제3 전극이 사다리꼴 형상을 갖도록 차례대로 적층되고, 상기 제1 전극의 측면과 상기 선택부의 주변부 상면 및 상기 데이터 저장부의 주변부 하면으로 한정되고 상기 절연패턴으로 매립되는 셀 리세스를 구비한다.
일실시예로서, 상기 선택부와 상기 제1 전극의 경계영역에서 상기 제1 전극의 폭은 상기 선택부 폭의 1/2배 내지 1/4배의 범위를 갖는다.
일실시예로서, 상기 메모리 셀 구조물은 경사진 측면 프로파일을 갖도록 수직하게 적층된 다층 구조물을 구비하여 서로 인접한 상기 메모리 셀 구조물 사이의 이격거리는 상기 메모리 셀 구조물의 상단부 및 하단부에서 서로 상이하다.
일실시예로서, 상기 메모리 셀 구조물은 상변화 메모리 소자(phase changeable RAM, PRAM), 저항 메모리 소자(resistive RAM, RRAM) 및 자기 메모리 소자(magnetic RAM, MRAM) 중의 어느 하나를 포함한다.
일실시예로서, 상기 제1 전극의 접촉면적은 상기 선택부 표면적의 1/4 내지 1/10의 범위를 갖는다.
일실시예로서, 상기 메모리 셀 구조물과 수직하게 배치되는 적어도 하나의 주변회로 트랜지스터 및 상기 주변회로 트랜지스터와 상기 제1 및 제2 도전라인 중의 적어도 하나와 전기적으로 연결되는 배선 구조물을 구비하는 주변회로 구조물을 더 포함할 수 있다.
일실시예로서, 상기 주변회로 구조물은 상기 기판의 상면에 배치되고, 상기 제1 도전라인은 상기 주변회로 구조물을 덮는 층간 절연막 상에 배치된다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 제1 방향을 따라 연장하는 하부 도전라인, 상기 하부 도전라인의 상부에서 상기 하부 도전라인과 교차하도록 제2 방향을 따라 연장하고, 제1 구성라인 및 상기 제1 구성라인보다 큰 폭을 갖는 제2 구성라인을 구비하는 중간 도전라인, 상기 중간 도전라인의 상부에서 상기 중간 도전라인과 교차하도록 상기 제1 방향을 따라 연장하는 상부 도전라인, 데이터를 저장하는 제1 데이터 저장부, 상기 제1 데이터 저장부로 셀 선택신호를 인가하는 제1 선택부 및 상기 제1 선택부의 표면적보다 작은 접촉면적으로 상기 제1 선택부와 접촉하는 적어도 하나의 하부 전극부가 상기 하부 도전라인 및 상기 제1 구성라인의 각 교차점마다 수직방향으로 적층되는 다수의 제1 메모리 셀 구조물, 및 데이터를 저장하는 제2 데이터 저장부, 상기 제2 데이터 저장부로 셀 선택신호를 인가하는 제2 선택부 및 상기 제2 선택부의 표면적보다 작은 접촉면적으로 상기 제2 선택부와 접촉하는 적어도 하나의 상부 전극부가 상기 상부 도전라인 및 상기 제2 구성라인의 각 교차점마다 수직방향으로 적층되는 다수의 제2 메모리 셀 구조물을 포함한다.
일실시예로서, 상기 중간 도전라인은 상기 제1 및 제2 구성라인을 분리하는 구분라인을 포함하여, 상기 제2 구성라인은 상기 구분라인의 상면을 덮도록 배치되어 상기 제2 구성라인의 측면과 상기 구분라인의 측면은 동일한 평면상에 연속적으로 배치되고, 상기 제1 구성라인은 상기 구분라인의 하면을 부분적으로 덮도록 배치되어 상기 구분라인의 측면과 상기 제1 구성라인의 측면은 불연속적으로 배치된다.
일실시예로서, 상기 제1 및 제2 구성라인은 동일한 금속물질을 포함하고 상기 구분라인은 상기 금속물질의 질화물을 포함한다.
일실시예로서, 상기 하부 도전라인 및 제1 구성라인과 상기 제1 메모리 셀 구조물을 분리하고 상기 구분라인의 배면 및 상기 제1 구성라인의 측면을 덮는 하부 절연패턴, 및 상기 상부 도전라인 및 제2 구성라인과 상기 제2 메모리 셀 구조물을 분리하며 상기 구분라인의 측면을 덮고 상기 하부 절연패턴과 연결되는 상부 절연패턴을 더 포함한다.
일실시예로서, 상기 제1 메모리 셀 구조물은 상기 하부 도전라인 상에 일정한 경사각을 갖는 측면 프로파일을 갖고 사다리꼴 형상으로 적층되는 다층 구조물을 포함하고 상기 제1 구성라인은 상기 다층 구조물의 상면을 덮고 상기 경사각으로 기울어진 측면 프로파일을 구비하여 상기 제1 메모리 셀 구조물의 측면과 상기 제1 구성라인의 측면은 실질적으로 동일한 평면을 구성하고, 상기 제2 구성라인은 상기 경사각을 갖는 측면 프로파일을 구비하는 사다리꼴 형상을 갖고 상기 제2 메모리 셀 구조물은 상기 제2 구성라인의 상면을 덮고 상기 경사각으로 기울어진 측면 프로파일을 갖는 사다리꼴 형상으로 적층되는 다층 구조물을 구비하여 상기 제2 메모리 셀 구조물의 측면과 상기 제2 구성라인의 측면은 실질적으로 동일한 평면을 구성한다.
일실시예로서, 상기 하부 전극부는 상기 하부 도전라인 상에 배치되어 주울열을 생성하고 상기 제1 선택부보다 작은 폭을 갖는 하부 제1 전극, 상기 제1 선택부와 상기 제1 데이터 저장부 사이에 배치되는 하부 제2 전극 및 상기 제1 데이터 저장부와 상기 제1 구성라인 사이에 배치되는 하부 제3 전극을 구비한다.
일실시예로서, 상기 상부 전극부는 상기 제2 구성라인 상에 배치되어 주울열을 생성하고 상기 제2 선택부보다 작은 폭을 갖는 상부 제1 전극, 상기 제2 선택부와 상기 제2 데이터 저장부 사이에 배치되는 상부 제2 전극 및 상기 제2 데이터 저장부와 상기 상부 도전라인 사이에 배치되는 상부 제3 전극을 구비한다.
일실시예로서, 상기 하부 제1 전극은 상기 제1 선택부 및 상기 제1 데이터 저장부 사이에 위치하도록 상기 하부 제2 전극 및 상기 하부 제3 전극 중의 어느 하나와 교체되고, 상기 상부 제1 전극은 상기 제2 선택부 및 상기 제2 데이터 저장부 사이에 위치하도록 상기 상부 제2 전극 및 상기 상부 제3 전극 중의 어느 하나와 교체되어 배치된다.
일실시예로서, 상기 상부 전극부는 상기 제2 구성라인 상에 배치되어 상기 제2 데이터 저장부와 접속하는 상부 제3 전극, 상기 제2 데이터 저장부와 상기 제2 선택부 사이에 배치되는 상부 제2 전극 및 상기 제2 선택부와 상기 상부 도전라인 사이에 배치되어 주울열을 생성하고 상기 제2 선택부보다 작은 폭을 갖는 상부 제1 전극을 구비한다.
일실시예로서, 상기 하부 제1 전극은 상기 제1 선택부 및 상기 제1 데이터 저장부 사이에 위치하도록 상기 하부 제2 전극 및 상기 하부 제3 전극 중의 어느 하나와 교체되고, 상기 상부 제1 전극은 상기 제2 선택부 및 상기 제2 데이터 저장부 사이에 위치하도록 상기 상부 제2 전극 및 상기 상부 제3 전극 중의 어느 하나와 교체되어 배치된다.
일실시예로서, 상기 하부 및 상부 전극부의 접촉면적은 각각 상기 제1 및 제2 선택부 표면적의 1/4 내지 1/10의 범위를 갖는다.
일실시예로서, 상기 제1 및 제2 선택부는 수직형 PN 접합 다이오드, 쇼트키(shottky diode) 다이오드 및 오보닉 임계 스위치(ovonic threshold switch, OTS) 중의 어느 하나를 포함한다.
일실시예로서, 상기 오보닉 임계 스위치는 비소(arsenic, As), 게르마늄(Ge), 셀레늄(selenium,Se), 텔루륨(tellurium, Te), 실리콘(Si), 비스무스(bismuth, Bi), 황(sodium, S), 안티몬(stibium, Sb) 및 이들의 합성물로 구성된 그룹으로부터 선택된 어느 하나의 물질을 포함한다.
일실시예로서, 상기 오보닉 임계 스위치는 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 포함하는 비정질 반도체층에 셀레늄(Se) 및 황(S)이 첨가된 6원소계 물질을 포함한다.
일실시예로서, 상기 제1 및 제2 데이터 저장부는 칼코겐 화합물(chalcogenide) 및 초격자(super lattice)중의 어느 하나를 구비하는 상변화 물질을 포함한다.
일실시예로서, 상기 칼코게나이드는 Ge-Sb-Te, Ge-Te-As, Sn-Te-Sn, Ge-Te, Sb-Te, Se-Te-Sn, Ge-Te-Se, Sb-Se-Bi, Ge-Bi-Te, Ge-Te-Ti, In-Se, Ga-Te-Se, In-Sb-Te 및 Bi-Sb-Te 중의 어느 하나를 포함한다.
일실시예로서, 상기 초격자는 GeTe와 SbTe가 교대로 적층된 합금을 포함한다.
일실시예로서, 상기 하부 및 상부 전극부는 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN)으로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 히터전극을 포함한다.
일실시예로서, 상기 상부 도전라인, 중간 도전라인 및 하부 도전라인은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN) 및 이들의 합성물로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에 의하면, 먼저 기판 상에 제1 방향을 따라 연장하고 상부로 갈수록 폭이 작아지는 사다리꼴 형상으로 적층되고 제1 하부 절연패턴에 의해 분리되는 하부 도전라인 및 제1 셀 라인을 형성한다. 이어서, 제2 방향을 따라 연장하고 상기 제1 셀라인 및 상기 제1 하부 절연패턴을 교대로 노출하는 제2 라인 트렌치에 의해 이격되고 상부로 갈수록 폭이 작아지도록 사다리꼴 형상을 갖는 제1 구성라인을 형성하고, 상기 제2 라인 트렌치를 통하여 노출된 상기 제1 셀 라인을 제거하여 상기 하부 도전라인을 노출하고 상기 제1 셀 라인을 노드 분리하는 하부 노드분리 홀을 형성하여 상기 하부 도전라인과 상기 제1 구성라인의 각 교차점에 제1 메모리 셀 구조물을 형성한다. 상기 제1 노드분리 홀 및 상기 제2 라인 트렌치를 매립하여 상기 제1 메모리 셀 구조물 및 상기 제1 구성라인을 분리하는 하부 제2 절연패턴을 형성하고, 상기 제1 구성라인 상에 상기 제2 방향을 따라 연장하고 상기 제1 구성라인의 상부 폭보다 큰 하부 폭을 갖고 상부로 갈수록 폭이 작아지는 사다리꼴 형상으로 적층되고 상부 제2 절연패턴에 의해 분리되는 구분라인, 제2 구성라인 및 제2 셀 라인을 형성한다. 상기 제2 셀라인 및 상기 상부 제2 절연패턴을 교대로 노출하는 제1 라인 트렌치에 의해 이격되고 상부로 갈수록 폭이 작아지는 사다리꼴 형상을 갖고 상기 제1 방향을 따라 연장하는 상부 도전라인을 형성하고, 상기 제1 라인 트렌치를 통하여 노출된 상기 제2 셀 라인을 제거하여 상기 제2 구성라인을 노출하고 상기 제2 셀 라인을 노드 분리하는 상부 노드분리 홀을 형성하여 상기 제2 구성라인과 상기 상부 도전라인의 각 교차점에 제2 메모리 셀 구조물을 형성한다. 상부 노드분리 홀 및 상기 제1 라인 트렌치를 매립하여 상기 제2 메모리 셀 구조물 및 상기 제2 구성라인을 분리하는 상부 제1 절연패턴을 형성한다.
일실시예로서, 상기 하부 도전라인 및 제1 셀라인은 다음과 같이 형성할 수 있다. 상기 기판 상에 하부 도전막 및 제1 선택막, 제1 데이터 저장막 및 제1 전극막을 구비하는 제1 다층막을 적층하고, 상기 제1 방향을 따라 상기 제1 다층막 및 상기 하부 도전막을 부분적으로 제거하여, 상기 제1 방향을 따라 연장하고 하부로 갈수록 폭이 작아지는 제1 셀 트렌치 및 상기 제1 셀 트렌치에 의해 상기 제2 방향을 따라 이격되고 상기 기판 상에 상기 사다리꼴 형상으로 적층되는 하부 도전라인 및 제1 선택라인, 제1 데이터 저장라인 및 하부 제1 전극라인을 구비하는 상기 제1 셀라인을 형성한다. 이어서, 절연물질로 상기 제1 셀 트렌치를 매립하여, 역사다리꼴 형상을 갖고 상기 제2 방향을 따라 인접한 상기 하부 도전라인 및 상기 제1 셀 라인을 분리하는 상기 제1 하부 절연패턴을 형성한다.
일실시예로서, 상기 제1 셀 트렌치는 상기 제1 다층막 및 상기 하부 도전막에 대하여 측면 프로파일이 경사각을 갖고 연속적으로 수행되는 이방성 식각 공정에 의해 형성되어, 상기 제1 방향을 향하는 상기 하부 도전라인의 측면과 상기 제1 셀 라인의 측면은 실질적으로 동일한 평면을 구성한다.
일실시예로서, 상기 이방성 식각공정을 완료 한 후 상기 하부 제1 전극라인에 대한 등방성 식각공정을 더 수행하여 상기 제2 방향을 따라 상기 하부 제1 전극라인의 폭을 상기 제1 선택라인의 폭보다 작게 형성한다.
일실시예로서, 상기 제1 다층막은 상기 하부 도전막 상에 상기 하부 제1 전극막 및 상기 제1 선택막의 순서로 적층되어 상기 제1 셀 라인은 상기 제 선택라인의 배면, 상기 하부 도전라인의 상면 및 상기 하부 제1 전극라인의 측면으로 한정되는 하부 제2 셀 리세스를 형성한다.
일실시예로서, 상기 제1 다층막은 상기 제1 선택막 및 제1 상기 데이터 저장막의 사이에 상기 하부 제1 전극막이 위치하도록 적층되어 상기 제1 셀 라인은 상기 제1 선택라인 및 상기 제1 데이터 저장라인의 표면과 상기 하부 제1 전극라인의 측면으로 한정되는 하부 제2 셀 리세스를 형성한다.
일실시예로서, 상기 경사각은 상기 제1 다층막의 상면에 대하여 70° 내지 85°의 범위를 갖는다.
일실시예로서, 상기 제2 라인 트렌치 및 상기 하부 노드분리 홀은 측면 프로파일이 일정한 경사각을 갖고 연속적으로 수행되는 이방성 식각공정에 의해 형성되어, 하부 제1 전극, 제1 선택부 및 제1 데이터 저장부를 구비하는 상기 제1 메모리 셀 구조물의 측면과 상기 제1 구성라인의 측면은 실질적으로 동일한 평면을 구성한다.
일실시예로서, 상기 이방성 식각공정을 완료한 후 상기 하부 제1 전극에 대한 등방성 식각공정을 더 수행하여 상기 제1 방향을 따라 상기 하부 제1 전극의 폭을 상기 제1 선택부의 폭보다 작아지도록 축소한다.
일실시예로서, 상기 제1 셀 라인은 상기 하부 도전라인 상에 상기 하부 제1 전극라인 및 상기 제1 선택라인의 순서로 적층되어, 상기 제1 메모리 셀 구조물은 상기 제1 선택부의 배면, 상기 하부 도전라인의 상면 및 상기 하부 제1 전극의 측면으로 한정되는 하부 제1 셀 리세스를 형성한다.
일실시예로서, 상기 제1 셀 라인은 상기 제1 선택라인 및 상기 제1 데이터 저장라인 사이에 상기 하부 제1 전극라인이 배치되도록 적층되어, 상기 제1 메모리 셀 구조물은 상기 제1 선택부와 제1 데이터 저장부의 표면 및 상기 하부 제1 전극의 측면으로 한정되는 하부 제1 셀 리세스를 형성한다.
일실시예로서, 상기 하부 노드분리 홀을 통하여 노출되는 상기 하부 도전라인을 부분적으로 더 식각하여 상기 제1 방향을 따라 인접하는 상기 제1 메모리 셀 구조물 사이에 제1 라인 리세스를 형성한다.
일실시예로서, 상기 구분라인, 상기 제2 구성라인 및 상기 제2 셀라인은 다음과 같은 단계를 통하여 형성할 수 있다. 상기 제1 구성라인 및 상기 하부 제2 절연패턴 상에 구분막, 제2 구성막 및 제2 선택막, 제2 데이터 저장막 및 상부 제1 전극막을 구비하는 제2 다층막을 형성하고, 상기 제2 방향을 따라 상기 제2 다층막, 상기 제2 구성막 및 상기 구분막을 부분적으로 제거하여, 상기 제2 방향을 따라 연장하고 하부로 갈수록 폭이 작아지는 제2 셀 트렌치 및 상기 제1 구성라인 상에 사다리꼴 형상으로 적층되는 상기 구분라인, 제2 구성라인 및 제2 선택라인, 제2 데이터 저장라인 및 상부 제1 전극라인을 구비하는 상기 제2 셀 라인을 형성한다. 이어서, 절연물질로 상기 제2 셀 트렌치를 매립하여, 역사다리꼴 형상을 갖고 상기 제1 방향을 따라 인접한 상기 구분라인, 상기 제2 구성라인 및 상기 제2 셀 라인을 분리하는 상기 상부 제2 절연패턴을 형성한다.
일실시예로서, 상기 제2 셀 트렌치는 상기 제2 다층막, 상기 제2 구성막 및 상기 구분막에 대하여 측면 프로파일이 일정한 경사각을 갖고 연속적으로 수행되는 이방성 식각 공정에 의해 형성되어, 상기 제1 방향을 향하는 상기 구분라인의 측면, 상기 제2 구성라인의 측면 및 상기 제2 셀 라인의 측면은 실질적으로 동일한 평면을 구성한다.
일실시예로서, 상기 이방성 식각공정을 완료 한 후 상기 상부 제1 전극라인에 대한 등방성 식각공정을 더 수행하여 상기 제1 방향을 따라 상기 상부 제1 전극라인의 폭을 상기 제2 선택라인의 폭보다 작아지도록 축소함으로써 상기 제2 셀라인의 측부에 상부 제1 셀 리세스를 형성한다.
일실시예로서, 상기 구분라인의 하단 폭은 상기 제1 구성라인의 상단 폭보다 크게 형성되어, 상기 제1 구성라인은 상기 구분라인에 의해 덮여지도록 형성한다.
일실시예로서, 상기 제1 라인 트렌치 및 상기 상부 노드분리 홀은 측면 프로파일이 경사각을 갖고 연속적으로 수행되는 이방성 식각공정에 의해 형성되어, 상부 제1 전극, 제2 선택부 및 제2 데이터 저장부를 구비하는 상기 제2 메모리 셀 구조물의 상기 제2 방향을 향하는 측면과 상기 구분라인 및 상기 제2 구성라인의 상기 제2 방향을 향하는 측면은 실질적으로 동일한 평면을 구성한다.
일실시예로서, 상기 이방성 식각공정을 완료한 후 상기 상부 제1 전극에 대한 등방성 식각공정을 더 수행하여 상기 제2 방향을 따라 상기 상부 제1 전극의 폭을 상기 제2 선택부의 폭보다 작아지도록 축소함으로써 상기 제2 셀라인의 측부에 상부 제2 셀 리세스를 형성한다.
일실시예로서, 상기 제2 노드분리 홀을 통하여 노출되는 상기 제2 구성라인을 부분적으로 더 식각하여 상기 제2 방향을 따라 인접하는 상기 제2 메모리 셀 구조물 사이에 제2 라인 리세스를 형성한다.
본 발명에 의한 반도체 소자 및 이의 제조방법에 의하면, 제1 및 제2 메모리 셀 구조물의 히터전극 폭을 선택소자의 폭보다 작게 형성함으로써 셀 리세스를 배치하고 공통 비트라인으로 기능하는 중간라인의 제1 및 제2 구성라인 사이의 상하 인접 이격거리를 증가시킴으로써 인접하는 메모리 셀 구조물 사이의 절연공간을 최대한 확보할 수 있다. 이에 따라, 인접하는 메모리 셀 구조물 사이의 간섭을 방지함으로써 메모리 셀의 동작 신뢰성을 높일 수 있다.
특히, 제1 및 제2 구성라인 사이의 절연공간 증가에 따라 인접하는 제1 및 제2 메모리 스택의 비트라인 사이에서 항복전압 마진을 현저하게 개선할 수 있다. 이에 따라, 메모리 셀 구조물의 선폭이 축소된다 할지라도 제1 및 제2 메모리 스택 사이의 데이터 안정성을 일정하게 유지할 수 있다.
도 1은 본 발명의 일실시예에 의한 반도체 소자의 셀 어레이를 나타내는 등가회로도이다.
도 2는 도 1의 등가회로도에 대응하는 셀 어레이를 도시한 평면도이다.
도 3은 도 2에 도시된 셀 어레이를 구비하는 반도체 소자의 일실시예를 나타내는 사시도이다.
도 4a는 도 3에 도시된 반도체 소자를 도 2의 I-I'라인을 따라 절단한 단면도이다.
도 4b는 도 3에 도시된 반도체 소자를 도 2의 II-II'라인을 따라 절단한 단면도이다.
도 5a 및 도 5b는 도 4a 및 도 4b에 도시된 메모리 셀 구조물의 변형례를 각각 나타내는 단면도이다.
도 6a 및 도 6b는 도 4a 및 도 4b에 도시된 메모리 셀 구조물의 다른 변형례를 각각 나타내는 단면도이다.
도 7은 본 발명의 일실시예에 따라 주변회로와 메모리 셀이 적층된 반도체 소자를 나타내는 단면도이다.
도 8은 도 2에 도시된 셀 어레이를 구비하는 반도체 소자의 다른 실시예를 나타내는 사시도이다.
도 9a는 도 8에 도시된 반도체 소자를 도 2의 I-I' 라인을 따라 절단한 단면도이다.
도 9b는 도 8에 도시된 반도체 소자를 도 2의 II-II' 라인을 따라 절단한 단면도이다.
도 10은 본 발명의 일실시예에 따라 주변회로와 메모리 셀이 적층된 반도체 소자를 나타내는 단면도이다.
도 11a 내지 도 26b는 본 발명의 일실시예에 따라 반도체 소자를 제조하는 방법을 나타내는 공정도이다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 통신 시스템을 개략적으로 도시한 블록도이다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 메모리 카드를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시예에 의한 반도체 소자의 셀 어레이를 나타내는 등가회로도이고, 도 2는 도 1의 등가회로도에 대응하는 셀 어레이를 도시한 평면도이다. 도 3은 도 2에 도시된 셀 어레이를 구비하는 반도체 소자의 일실시예를 나타내는 사시도이다. 도 4a는 도 3에 도시된 반도체 소자를 도 2의 I-I'라인을 따라 절단한 단면도이며, 도 4b는 도 3에 도시된 반도체 소자를 도 2의 II-II'라인을 따라 절단한 단면도이다.
도 1 내지 도 4b를 참조하면, 본 발명의 일실시예에 의한 반도체 소자(1000)는 기판(100) 상에서 제1 방향(x)을 따라 연장하는 적어도 하나의 제1 도전라인(200), 상기 제1 도전라인(200)의 상부에 배치되어 상기 제1 도전라인(200)과 교차하도록 제2 방향(y)을 따라 연장하는 적어도 하나의 제2 도전라인(400), 데이터를 저장하는 데이터 저장부(320), 상기 데이터 저장부(340)로 셀 선택신호를 인가하는 선택부(320) 및 상기 선택부(320)의 표면적보다 작은 접촉면적으로 상기 선택부(320)와 접촉하는 다수의 전극부(310,330,350)가 상기 제1 및 제2 도전라인(200,400)의 각 교차점(C)마다 수직방향으로 적층되는 다수의 메모리 셀 구조물(300) 및 상기 제1 및 제2 도전라인(200,400) 및 상기 메모리 셀 구조물(300)을 분리하는 절연패턴(IP1, IP2)을 포함한다.
상기 제1 도전라인(200)은 기판(100) 상에서 제1 방향(x)을 따라 연장하고 제2 방향(y)을 따라 일정한 간격으로 이격되어 다수 배치된다. 상기 제2 도전라인(400)은 상기 제1 도전라인(200)의 상부에 제2 방향(y)을 따라 연장하도록 배치되며 제1 방향(x)을 따라 일정한 간격으로 이격되어 다수 배치된다.
이때, 상기 제1 및 제2 도전라인(200,400)은 수직방향인 제3 방향(z)을 따라 일정거리만큼 이격되고 서로 교차하도록 배치되어 다수의 교차점(cross point, C)을 형성하며, 상기 메모리 셀 구조물(300)은 각 교차점(C)마다 배치되어 상기 제1 및 제2 도전라인(20,400)과 함께 독립적인 메모리 셀을 구성한다. 따라서, 상기 반도체 소자(1000)는 각 교차점(C)마다 개별적인 메모리 셀이 정렬되는 교차점 셀 어레이 구조(cross point cell array structure)를 갖는다.
본 실시예에서 상기 제1 및 제2 도전라인(200, 400)은 상기 반도체 소자(500)의 워드라인(WL) 또는 비트라인(BL)으로 기능하며 상기 기판(100)에서 서로 직교하도록 배치된다. 따라서, 제1 도전라인(200)이 워드라인으로 기능하는 경우 제2 도전라인(400)은 비트라인으로 기능하며, 제1 도전라인(200)이 비트라인으로 기능하는 경우 제2 도전라인(400)은 워드라인으로 기능할 수 있다.
본 실시예의 경우, 상기 워드라인(WL)은 워드라인 콘택(WLC)을 통하여 비트라인(BL)의 상부에 제공되는 스트래핑 워드라인(미도시)과 연결된다. 이에 따라, 워드라인(WL)의 저항을 감소할 수 있다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판이나 실리콘-게르마늄 기판과 같은 반도체 기판이나 SOI(silicon-on-insulator) 기판 및 GOI(germanium-on-insulator) 기판과 같은 절연기판을 포함한다.
제1 도전라인(200)은 상기 제1 방향(x)을 따라 연장하며 후술하는 제1 절연패턴(IP1)에 의해 서로 분리되도록 제2 방향을 따라 다수 배치된다.
예를 들면, 상기 제1 도전라인(200)은 버퍼용 절연막(B) 상에 증착된 저저항 금속막을 포함할 수 있다. 상기 저저항 금속막은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN) 및 이들의 합성물을 포함할 수 있다.
이와 달리 상기 제1 도전라인(200)은 상기 버퍼용 절연막(B) 상에 에피택시얼 성장에 의해 형성된 반도체 막에 불순물 이온들이 주입된 불순물층으로 구성될 수도 있음은 자명하다.
선택적으로, 상기 제1 도전라인(200)은 상기 교차점(C)과 교차점(C) 사이에서 부분적으로 함몰되어 길이방향을 따라 돌출부(P)와 리세스(R)가 교대로 반복적으로 배치된다.
상기 메모리 셀 구조물(300)은 상기 돌출부(P) 상에 배치되고 상기 리세스(R)에는 제1 도전라인(200)을 따라 인접하게 배치되는 메모리 셀 구조물(300)을 서로 분리하는 제2 절연패턴(IP2)이 배치된다. 따라서, 제1 방향을 따라 서로 인접한 메모리 셀 구조물(300)은 바닥면보다 낮게 위치하는 제2 절연패턴(IP2)에 의해 분리되어 열간섭(thermal cross talk)을 최소화 할 수 있다.
상기 제1 절연패턴(IP1)은 메모리 셀 구조물(300)의 상면에서 기판(100)의 상면까지 일체로 연장되어 제1 도전라인(200)을 분리하는 소자 분리막의 역할을 동시에 수행한다. 이와 달리, 도시되지는 않았지만, 제1 도전라인(200) 사이를 매립하는 소자 분리막이 별도로 제공되고 상기 제1 절연패턴(IP1)은 소자 분리막의 상면을 덮도록 배치될 수도 있다.
제2 방향(y)을 따라 서로 인접하는 메모리 셀 구조물(300)은 상기 제2 도전라인(400)과 동시에 접촉한다. 예를 들면, 제1 방향을 따라 라인형상으로 연장하는 제1 절연패턴(IP1)은 메모리 셀 구조물(300)과 동일한 상면을 갖도록 배치되고, 상기 제2 도전라인(400)은 제2 방향(y)을 따라 연장하도록 배치되어 메모리 셀 구조물(300) 및 제1 절연패턴(IP1)과 교대로 접촉한다.
따라서, 상기 제1 도전라인(200)은 제1 방향(x)을 따라 다수의 메모리 셀 구조물(300)과 접촉하고 제2 도전라인(400)은 제2 방향(y)을 따라 다수의 메모리 셀 구조물(300)과 접촉한다. 본 실시예의 경우, 제2 도전라인(400)은 상기 제1 도전라인(200)과 동일한 저저항 금속물질로 구성된다. 그러나, 상기 반도체 소자(1000)의 구성에 따라 불순물이 주입된 반도체 층으로 구성될 수도 있음은 자명하다.
상기 제2 절연패턴(IP2)은 라인 형상을 갖고 상기 제2 도전라인(400)을 분리하는 절연라인(IL) 및 칼럼(column) 형상을 갖고 상기 제1 도전라인(200)을 따라 인접하게 배치되는 메모리 셀 구조물(300)을 분리하는 절연 칼럼(insulation column, IC)을 포함한다.
상기 절연라인(IL)은 제1 절연패턴(IP1)의 상면에서 제2 방향(y)을 따라 연장하고 제1 방향(x)을 따라 인접한 제2 도전라인(400)을 서로 분리한다. 상기 절연칼럼(IC)은 절연라인(IC)의 하면으로부터 하방으로 연장하여 제1 방향(x)을 따라 인접한 메모리 셀 구조물(300)을 서로 분리한다. 따라서, 상기 메모리 셀 구조물(300)은 절연칼럼(IC)에 의해 제1 방향을 따라 분리되고, 제1 절연패턴(IP1)에 의해 제2 방향(y)을 따라 서로 분리되어 각 교차점(C)에서 고립적으로 배치된다.
본 실시예의 경우, 상기 절연칼럼(IC)은 상기 제1 절연패턴(IP1)과 동일한 상면을 갖도록 배치된다. 이에 따라, 상기 절연라인(IL)은 제2 방향(y)을 따라 상기 제1 절연패턴(IP1) 및 절연칼럼(IC)과 교대로 접촉하도록 배치된다. 이때, 상기 절연라인(IL)과 절연칼럼(IC)은 동일한 공정에 의해 형성되는 단일한 절연체로 제공될 수 있다.
특히, 상기 제1 및 제2 절연패턴(IP1,IP2)은 동일한 절연물질로 구성되어 서로 교차하는 제1 및 제2 도전라인(200,400)과 메모리 셀 구조물(300)은 동일한 절연체에 의해 전기적으로 분리될 수 있다. 예를 들면, 제1 및 제2 절연패턴(IP1,IP2)은 실리콘 산화물, 실리콘 질화물 및 실리콘산질화물 중의 어느 하나로 구성될 수 있다.
상기 메모리 셀 구조물(300)은 각 교차점(C)에서 수직하게 적층된 다층막 구조물로 제공된다.
상기 메모리 셀 구조물(300)은 워드라인인과 비트라인으로 기능하는 제1 및 제2 도전라인(200,400) 사이에서 데이터를 저장하는 데이터 저장부인 가변 저항체(Rp)와 상기 가변 저항체(Rp)로 셀 선택신호를 인가하는 스위칭 소자로서 다이오드(D) 및 상기 가변 저항체(Rp)와 다이오드(D)를 연결하는 다수의 전극부로 구성된다.
상기 가변 저항체(Rp)는 전압이나 전류와 같은 전기적 신호 또는 광학적 신호 또는 방사선과 같은 인가신호에 의해서 결정 상태나 저항이 가역적으로 변할 수 있다. 가변 저항체(Rp)의 가역적 변화를 비트 정보로 이용함으로써 데이터를 저장할 수 있는 메모리 셀로 이용할 수 있다. 상기 다이오드(D)는 각 셀 별로 배치되는 가변 저항체(Rp)로 셀 선택신호를 선택적으로 인가함으로써 셀 단위로 가변 저항체(Rp))의 결정 상태나 저항을 변화시킨다.
예를 들면, 상기 메모리 셀 구조물(300)은 상변화 메모리 소자(phase changeable RAM, PRAM), 저항 메모리 소자(resistive RAM, RRAM) 및 자기 메모리 소자(magnetic RAM, MRAM) 중의 어느 하나로 구성하여 상기 반도체 메모리 소자(1000)를 비활성 메모리 소자로 이용할 수 있다.
일실시예로서, 상기 메모리 셀 구조물(300)은 데이터를 저장하는 데이터 저장부(340)와 상기 데이터 저장부(340)의 데이터 상태를 선택적으로 제어하는 선택부(320) 및 다수의 전극부(310,330,350)로 구성된다.
이때, 상기 전극부는 상기 선택부(320) 및 상기 제1 도전라인(200)과 접촉하여 주울열을 생성하는 제1 전극(310), 상기 선택부(320)와 데이터 저장부(340) 사이에 배치되어 선택신호를 상기 데이터 저장부(340)로 전송하는 제2 전극(330) 및 상기 데이터 저장부(340) 및 상기 제2 도전라인(400)과 접촉하는 제3 전극(350)을 포함한다. 상기 제2 전극(330)은 상기 데이터 저장부(340)와 상기 선택부(320) 사이에 배치되어 구성물질의 확산을 방지하는 베리어 금속(barrier metal)막으로 구성된다.
상기 제1 전극(310)은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN)과 같은 물질로 구성된다. 예를 들면, 상기 제1 전극(310)은 메모리 셀 구조물(300)로 인가되는 전류에 의해 주울열을 발생시킬 수 있다.
상기 선택부(320)는 워드라인(WL)의 전압에 따라 데이터 저장부(340)로의 전류공급을 제어한다. 예를 들면, 상기 선택부(320)는 수직형 PN 접합 다이오드 나 쇼트키(shottky diode) 다이오드와 같은 정류 다이오드(D) 또는 오보닉 임계 스위치(ovonic threshold switch, OTS) 중의 어느 하나로 구성될 수 있다. 이와 달리, 상기 선택부(320)는 선택 트랜지스터로 구성될 수도 있음은 자명하다.
예를 들면, 상기 오보닉 임계 스위치는 비소(arsenic, As), 게르마늄(Ge), 셀레늄(selenium,Se), 텔루륨(tellurium, Te), 실리콘(Si), 비스무스(bismuth, Bi), 황(sodium, S), 안티몬(stibium, Sb)을 포함하는 물질로 구성될 수 있다. 특히, 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 포함하는 합성물에 셀레늄(Se) 및 황(S)이 첨가된 6원소계 물질로 상기 오보닉 임계 스위치를 구성한다.
구체적으로, 상기 오보닉 임계 스위치는AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, GexSe1-x 등을 포함할 수 있다.
베리어 금속막으로 기능하는 상기 제2 전극(330)은 데이터 저장부(340)와 선택부(320) 사이에 배치되어 데이터 저장부(340)을 구성하는 상변이 막질과 선택부(320)를 구성하는 막질 사이의 금속 확산을 방지하고 데이터 저장부(340)와 선택부(320) 사이의 접촉저항을 저하시킨다. 이에 따라, 상기 선택부(320)의 셀 선택신호를 데이터 저장부(340)로 용이하게 인가한다. 예를 들면, 상기 제2 전극(330)은 오보닉 임계 스위치 또는 상기 데이터 저장부(320)를 구성하는 금속물질의 실리사이드로 구성될 수 있다.
상기 데이터 저장부(340)는 칼코게나이드(chalcogenide) 및 초격자(super lattice)중의 어느 하나를 구비하는 상변화 물질로 구성하여 상기 메모리 셀 구조물(300)을 상변화 메모리 소자(phase changeable RAM, PRAM)로 구성할 수 있다. 예를 들면, 상기 칼코게나이드는 Ge-Sb-Te, Ge-Te-As, Sn-Te-Sn, Ge-Te, Sb-Te, Se-Te-Sn, Ge-Te-Se, Sb-Se-Bi, Ge-Bi-Te, Ge-Te-Ti, In-Se, Ga-Te-Se, In-Sb-Te 및 Bi-Sb-Te 중의 어느 하나를 포함하고, 상기 초격자는 Ge-Te와 Sb-Te가 교대로 적층된 합금을 포함할 수 있다.
다른 실시예로서, 상기 데이터 저장부(340)는 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물로 구성하여 상기 메모리 셀 구조물(300)을 저항 메모리 소자(Resistive Random Access Memory: RRAM)로 구성할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
또 다른 실시예로서, 상기 데이터 저장부(340)는 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질로 구성하여 상기 메모리 셀 구조물(300)을 자기 저항 메모리(Magnetic Random Access Memory: MRAM) 소자로 구성할 수도 있다. 예를 들면, 상기 데이터 저장부(340)는 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
상기 데이터 저장부(340)와 상기 제2 도전라인(400) 사이에 배치되는 상기 제3 전극(350)은 제2 도전라인(400)과 상기 선택소자(340)를 연결하는 접속 플러그(contact plug)로 기능하며, 저저항 금속물질이나 비저항이 낮은 금속 실리사이드로 구성될 수 있다. 상기 제3 전극(350)은 상기 교차점(C)마다 배치되어 메모리 셀 구조물(300)의 일부로 제공될 수도 있고, 상기 제2 도전라인(400)의 하부막질로 형성되어 상기 제2 도전라인(400)의 일부로 제공될 수도 있다.
이때, 상기 메모리 셀 구조물(300)은 제1 도전라인(200)의 상면으로부터 제1 전극(310), 선택부(320), 제2 전극(330), 데이터 저장부(340) 및 제3 전극(350)이 사다리꼴 형상을 갖도록 차례대로 배치되고, 상기 제1 (310)은 선택부(320)의 표면적보다 작은 접촉면적으로 선택부(320)와 접촉한다.
예를 들면, 상기 제1 전극(310)은 제1 및 제2 방향(x,y)을 따라 상기 선택부(320)보다 작은 폭을 갖도록 배치되어, 상기 메모리 셀 구조물(300)은 상기 제1 전극(310)의 측면과 상기 선택부(320)의 배면 및 상기 제1 도전라인(200)의 상면으로 한정되는 셀 리세스(CR1, CR2)를 구비한다.
상기 제1 전극(310)과 선택부(320)의 경계영역에서 제1 방향(x)을 따른 상기 제1 전극(310)의 폭인 제1 축소폭(Wh1)은 제1 방향을 따른 상기 선택부(320)의 폭인 제1 선택부 폭(Ws1)보다 작도록 배치되어 제1 방향을 따라 배치되는 제1 셀 리세스(CR1)는 제1 전극(310), 상기 선택부(320) 및 상기 제1 도전라인(200)으로 한정되고 상기 절연칼럼(IC)으로 매립된다.
또한, 상기 제1 전극(310)과 선택부(320)의 경계영역에서 제2 방향(y)을 따른 상기 제1 전극(310)의 폭인 제2 축소폭(Wh2)은 제2 방향을 따른 상기 선택부(320)의 폭인 제2 선택부 폭(Ws2)보다 작도록 배치되어 제2 방향을 따라 배치되는 제2 셀 리세스(CR2)는 제1 전극(310), 상기 선택부(320) 및 상기 제1 도전라인(200)으로 한정되고 상기 제1 절연패턴(IP1)으로 매립된다.
이에 따라, 인접한 메모리 셀 구조물(300) 사이의 이격거리를 최대한 확보하고 절연공간을 확장할 수 있다. 이에 따라, 상기 반도체 소자(1000)의 집적도가 증가하여 메모리 셀 구조물(300)의 소자의 선폭이 축소되는 경우에도 인접한 메모리 셀 구조물(300) 사이의 전기적 간섭을 최소화할 수 있다.
그러나, 상기 제1 전극(310) 폭의 급격한 축소는 접촉저항의 증가를 초래하여 제1 전극(310)과 접촉하는 선택부의 막질 특성을 열화시킴으로써 상기 선택부(320)의 스위칭 기능이 저하될 수 있다. 특히, 상기 선택부(320)가 오보닉 임계 스위치를 포함하는 경우, 오보닉 임계 스위치(OTS)를 구성하는 비정질 막질의 특성을 저하시키지 않는 조건에서 축소될 필요가 있다.
본 실시예의 경우, 상기 제1 및 제2 축소폭(Wh1, Wh2)은 상기 제1 및 제2 선택부 폭(Ws1, Ws2)의 약 1/2배 내지 1/4배의 범위를 갖도록 설정된다. 이에 따라, 상기 제1 전극(310)의 상면과 선택부(320)의 배면이 정사각형의 평면을 갖는 경우 상기 제1 전극(310)의 접촉면적은 선택부(320) 배면의 약 1/4배 내지 1/16배의 범위를 갖게 된다. 바람직하게는, 상기 제1 전극(310)의 접촉면적은 상기 선택부(320) 표면적의 1/4 내지 1/10의 범위를 갖도록 설정할 수도 있다.
상기 제1 및 제2 축소폭(Wh1, Wh2)이 상기 제1 및 제2 선택부 폭(Ws1, Ws2)의 약 1/2배를 넘는 경우, 인접한 메모리 셀 구조물 사이의 절연공간 증가효과가 크지 않고 1/4배 보다 작은 경우 히터전극(320)과 접촉하는 오보닉 임계 스위치의 특성이 열화될 수 있다.
이에 따라, 제1 전극(310)의 발열로 인한 오보닉 임계 스위치의 물성변화를 최소화하면서 메모리 셀 구조물 사이의 절연특성을 개선할 수 있다.
선택적으로, 상기 제1 도전라인(200)은 제1 방향을 따라 인접한 메모리 셀 구조물(300)에 배치된 라인 리세스(LR)를 더 구비할 수 있다. 이에 따라, 상기 메모리 셀 구조물(300)은 라인 리세스(LR)를 한정하는 돌출부(P) 상에 배치되어 제1 전극(310)의 배면이 라인 리세스(LR)의 바닥면보다 높게 위치한다.
또한, 상기 라인 리세스(LR)는 절연칼럼(IC)으로 매립되어 1방향을 따라 인접하는 메모리 셀 구조물(300)은 노드분리된다. 이에 따라, 제1 전극(310)의 배면은 절연칼럼(IC)의 배면보다 높게 위치하게 된다.
이에 따라, 선택된 메모리 셀이 액세스 되어 제1 전극(310)으로부터 열이 발생하는 경우, 선택 셀과 인접한 인접 셀로의 열전달 거리를 상기 라인 리세스(LR)의 깊이만큼 증가시킴으로써 인접 셀과의 열간섭(thermal cross talk)을 방지할 수 있다.
상기 선택부(320)와 메모리 저장부(340) 및 전극부의 위치는 반도체 소자(1000)의 구성에 따라 다양하게 변경될 수 있다.
도 5a 및 도 5b는 도 4a 및 도 4b에 도시된 메모리 셀 구조물의 변형례를 각각 나타내는 단면도이다.
도 5a 및 도 5b를 참조하면, 상기 메모리 셀 구조물(300)은 제1 도전라인(200)의 상면으로부터 제2 전극(330), 선택부(320), 제1 전극(310), 데이터 저장부(340) 및 제3 전극(350)이 사다리꼴 형상을 갖도록 차례대로 배치되고, 상기 제1 전극(310)은 선택부(320)의 표면적보다 작은 접촉면적으로 선택부(320)와 접촉한다. 이때, 상기 제2 전극(330)은 제1 도전라인(200)과 상기 선택부(320)를 접속하는 접속 플러그로 제공된다.
예를 들면, 상기 제1 전극(310)은 선택부(320)와 데이터 저장부(340) 사이에서 제1 및 제2 방향(x,y)을 따라 상기 선택부(320)보다 작은 폭을 갖도록 배치되어, 상기 메모리 셀 구조물(300)은 상기 제1 전극(310)의 측면과 상기 선택부(320)의 상면 및 상기 데이터 저장부(340)의 배면으로 한정되는 제1 및 제2 셀 리세스(CR1, CR2)를 구비한다.
상기 제1 전극(310)과 선택부(320)의 경계영역에서 제1 방향(x)을 따른 상기 제1 전극(310)의 폭인 제1 축소폭(Wh1)은 제1 방향을 따른 상기 선택부(320)의 폭인 제1 선택부 폭(Ws1)보다 작도록 배치되어 제1 방향을 따라 배치되는 상기 제1 셀 리세스(CR1)는 제1 전극(310), 상기 선택부(320) 및 상기 데이터 저장부(340)로 한정되고 상기 절연칼럼(IC)으로 매립된다.
또한, 상기 제1 전극(310)과 선택부(320)의 경계영역에서 제2 방향(y)을 따른 상기 제1 전극(310)의 폭인 제2 축소폭(Wh2)은 제2 방향을 따른 상기 선택부(320)의 폭인 제2 선택부 폭(Ws2)보다 작도록 배치되어 제2 방향을 따라 배치되는 상기 제2 셀 리세스(CR2)는 제1 전극(310), 상기 선택부(320) 및 상기 데이터 저장부(340)로 한정되고 상기 제1 절연패턴(IP1)으로 매립된다.
다만, 상기 제1 전극(310)이 제1 도전라인(200) 상에 배치되지 않으므로, 열간섭을 방지하기 위한 상기 라인 리세스(LR)는 구비되지 않을 수도 있다.
도시되지는 않았지만, 상기 선택부(320) 및 데이터 저장부(340)의 위치를 서로 변경하여, 제1 전극(310)의 상부에 선택부(320)가 배치되고 하부에 데이터 저장부(340)가 배치될 수도 있다.
도 6a 및 도 6b는 도 4a 및 도 4b에 도시된 메모리 셀 구조물의 다른 변형례를 각각 나타내는 단면도이다. 도 4a 내지 도 5b에서는 제1 및 제2 도전라인(200, 400)이 각각 반도체 소자(1000)의 워드라인 및 비트라인으로 제공되는 것을 개시하고 있지만, 본 실시예에서는 제1 및 제2 도전라인(200, 400)이 각각 반도체 소자(1000)의 비트라인 및 워드라인으로 제공되는 것을 개시한다.
도 6a 및 도 6b를 참조하면, 상기 메모리 셀 구조물(300)은 제1 도전라인(200)의 상면으로부터 제3 전극(350), 데이터 저장부(340), 제2 전극(330), 선택부(320) 및 제1 전극(310)이 사다리꼴 형상을 갖도록 차례대로 배치되고, 상기 제1 전극(310)은 제2 도전라인(400)과 선택부(320) 사이에서 선택부(320)의 표면적보다 작은 접촉면적으로 선택부(320)와 접촉한다.
상기 제1 전극(310)과 선택부(320)의 경계영역에서 제1 방향을 따라 축소된 상기 제1 전극(310)의 폭인 상기 제1 축소폭(Wh1)은 상기 제1 선택부 폭(Ws1)보다 작도록 배치되어 제1 셀 리세스(CR1)는 제1 전극(310), 상기 선택부(320) 및 상기 제2 도전라인(400)으로 한정되고 상기 절연칼럼(IC)으로 매립된다. 또한, 상기 제1 전극(310)과 선택부(320)의 경계영역에서 상기 제2 방향을 따라 축소된 제1 전극(310)의 폭인 상기 제2 히터 폭(Wh2)은 제2 선택부 폭(Ws2)보다 작도록 배치되어 제2 셀 리세스(CR2)는 제1 전극(310), 상기 선택부(320) 및 상기 제2 도전라인(400)으로 한정되고 상기 제1 절연패턴(IP1)으로 매립된다.
다만, 발열특성을 갖는 상기 제1 전극(310)이 제1 도전라인(200) 상에 배치되지 않으므로, 열간섭을 방지하기 위한 상기 라인 리세스(LR)은 제1 도전라인(200) 상에 구비되지 않을 수도 있다.
상기 반도체 소자(1000)는 메모리 셀의 하부에 구동신호를 인가하는 주변회로를 배치하여 주변회로 및 메모리 셀이 순차적으로 적층되는 씨오피(Cell Over Peri, COP) 구조를 가질 수 있다.
도 7은 본 발명의 일실시예에 따라 주변회로와 메모리 셀이 적층된 반도체 소자를 나타내는 단면도이다.
도 7을 참조하면, 상기 반도체 소자(1000)는 순차적으로 적층된 주변회로 영역(Peripheral Circuit Region: PCR) 및 메모리 셀 영역(Memory Cell Region: MCR)을 포함한다. 상기 주변회로 영역(PCR)에는 메모리 셀 영역(MCR)에 배치된 각 메모리 셀 구조물(300)로 인가되는 다양한 신호를 제어하는 주변회로 구조물(PS)이 배치된다. 예를 들면, 상기 주변회로 구조물은 상기 메모리 셀 영역(MCR)로 전송되는 데이터 신호, 파워신호, 접지신호 등을 제어한다.
일실시예로서, 주변회로 영역(PCR)에 배치되는 주변회로 구조물(PS)은 소자 분리막(10)으로 한정된기판(100)의 활성영역 상에 배치된 주변 게이트 구조물(20)과 접합층(30) 및 상기 접합층(30)과 연결된 콘택 플러그(50) 및 배선 구조물(60)을 포함할 수 있다. 메모리 셀 영역(MCR)에는 전술한 제1 도전 라인(200) 및 제2 도전 라인(400)과 상기 제1 및 제2 도전라인(200,400)의 교차점에 배치된 다수의 메모리 셀 구조물(300)이 배치된다.
상기 주변 게이트 구조물(20)은 순차적으로 적층된 게이트 절연패턴(21) 및 게이트 전극(30)을 포함한다. 게이트 절연패턴(21)은 예를 들어, 실리콘 산화물, 금속 산화물 등을 포함할 수 있으며, 게이트 전극(22)은 예를 들어, 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물 등을 포함할 수 있다. 주변 게이트 구조물(20)의 측벽에는 게이트 스페이서(미도시)가 더 배치될 수도 있다. 접합층(30)은 주변 게이트 구조물(20)에 인접한 활성영역에 주입된 n형 불순물 혹은 p형 불순물을 포함한다.
상기 주변 게이트 구조물(20) 및 이에 인접하는 접합층(30)은 트랜지스터를 형성할 수 있으며, 상기 트랜지스터는 접합층(30)에 포함된 불순물의 도전형에 따라, 엔모스(NMOS) 트랜지스터 혹은 피모스(PMOS)트랜지스터로 기능한다.
상기 트랜지스터는 기판(100)을 덮는 층간 절연막(40)에 의해 외부와절연된다. 상기 층간 절연막(40)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 콘택 플러그(50)는 층간 절연막(40)을 관통하여 접합층(30)과 접속하고, 상기 배선 구조물(60)은 콘택 플러그(50)의 상면과 접촉하도록 층간 절연막(40) 상에 배치된다. 일실시예로서, 상기 배선 구조물(60)은 상기 제1 방향 및/또는 상기 제2 방향으로 연장될 수 있으며 상기 제2 방향 및/또는 상기 제1 방향을 따라 복수 개로 배치될 수 있으며 다수의 추가 층간 절연막(미도시) 상에 배치되는 다층 구조물로 제공될 수도 있다. 상기 콘택 플러그(50) 및 배선 구조물(60)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
회로 설계에 따라서, 상기 배선 구조물(60) 중 적어도 일부는 상부에 배치하는 제1 도전라인(200) 및/또는 제2 도전라인(400)과 직접 접촉하거나 혹은 비아 구조물(도시되지 않음)를 매개로 이에 전기적으로 연결될 수 있다.
상기 배선 구조물(60)은 상기 층간 절연막(40) 상에 형성된 보호막(70)에 의해 커버되어 외부와 절연된다. 상기 보호막(80)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 보호막(70)의 상면에 상기 제1 및 제2 도전라인(200,400)의 교차점에 배치된 다수의 메모리 셀 구조물(300)이 배치된다. 본 실시예의 경우, 상기 보호막(70)은 버퍼용 절연막(B)을 포함할 수 있다. 도 7에서는 예시적인 실시예로서, 주변회로 영역(PCR)이 셀 영역(MCR)의 하부에 배치되는 것을 개시하지만, 셀 영역(MCR)이 주변회로 영역(PCR)의 하부에 배치될 수도 있음은 자명하다.
상술한 바와 같은 본 발명의 일실시예에 의한 반도체 소자(1000)에 의하면, 히터전극으로 기능하는 제1 전극(310)의 선폭을 제1 및 제2 방향을 따라 선택부(320)의 선폭보다 작게 배치함으로써 인접하는 메모리 셀 구조물(300) 사이의 이격거리를 증가시키고 절연공간을 확장할 수 있다. 이에 따라, 인접하는 메모리 셀 사이의 전기적 간섭을 줄임으로써 데이터 안정성을 높일 수 있다. 특히, 높은 집적도와 낮은 셀 피치를 갖는 고집적도 교차점 메모리 소자에서 셀 동작의 신뢰성을 현저하게 높일 수 있다.
도 8은 도 2에 도시된 셀 어레이를 구비하는 반도체 소자의 다른 실시예를 나타내는 사시도이다. 도 9a는 도 8에 도시된 반도체 소자를 도 2의 I-I' 라인을 따라 절단한 단면도이며, 도 9b는 도 8에 도시된 반도체 소자를 도 2의 II-II' 라인을 따라 절단한 단면도이다.
도 8에 도시된 반도체 소자(2000)는 도 3에 도시된 교차점 셀 어레이 구조가 3차원적으로 적층되어 상기 메모리 셀 구조물은 공간상에서 서로 교차하는 다수의 도전라인 사이에서 다층으로 배치되는 다층 셀 구조물(multi-stack cell structure)로 제공된다.
도 8 내지 도 9b를 참조하면, 본 발명의 다른 실시예에 의한 반도체 소자(2000)는 제1 방향(x)을 따라 연장하는 하부 도전라인(1200), 상기 하부 도전라인(1200)의 상부에서 상기 하부 도전라인(1200)과 교차하도록 제2 방향(y)을 따라 연장하고, 제1 구성라인(1410) 및 상기 제1 구성라인(1410)보다 큰 폭을 갖는 제2 구성라인(1420)을 구비하는 중간 도전라인(1400), 상기 중간 도전라인(1400)의 상부에서 상기 중간 도전라인(1400)과 교차하도록 상기 제1 방향(x)을 따라 연장하는 상부 도전라인(1600), 데이터를 저장하는 제1 데이터 저장부(1340), 상기 제1 데이터 저장부(1340)로 셀 선택신호를 인가하는 제1 선택부(1320) 및 상기 제1 선택부(1320)의 표면적보다 작은 접촉면적으로 상기 제1 선택부(1320)와 접촉하는 적어도 하나의 제1 전극부가 상기 하부 도전라인(1200) 및 상기 제1 구성라인(1410)의 각 교차점마다 수직방향으로 적층되는 다수의 제1 메모리 셀 구조물(1300), 및 데이터를 저장하는 제2 데이터 저장부(1540), 상기 제2 데이터 저장부(1540)로 셀 선택신호를 인가하는 제2 선택부(1520) 및 상기 제2 선택부(1520)의 표면적보다 작은 접촉면적으로 상기 제2 선택부(1520)와 접촉하는 적어도 하나의 제2 전극부가 상기 상부 도전라인(1600) 및 상기 제2 구성라인(1430)의 각 교차점마다 수직방향으로 적층되는 다수의 제2 메모리 셀 구조물(1500)을 포함한다.
도 8에 도시된 반도체 메모리 소자(2000)는 예시적으로 도 3에 도시된 반도체 메모리 소자(1000)의 상부에 상기 제1 방향을 따라 연장하는 상부 도전라인 및 하부 도전라인을 배치하고 그 사이에 제2 방향을 따라 연장하고 다층막으로 구성된 중간 도전라인을 매개로 2층 구조를 갖는 메모리 셀 구조물을 구비한다. 그러나, 본 발명의 기술사상은 3층 이상으로 상기 도전라인을 적층함으로써 다층 구조를 갖는 메모리 셀 구조물에 대해서도 동일하게 적용할 수 있음은 자명하다.
반도체 기판(1000)의 버퍼 절연막(B)상에 배치된 상기 하부 도전라인(1200) 및 제1 메모리 셀 구조물(1300)은 도 3에 도시된 반도체 소자(1000)의 제1 도전라인(200) 및 메모리 셀 구조물(300)과 실질적으로 동일한 구조를 갖는다.
일실시예로서, 상기 하부 도전라인(1200)은 제1 방향(x)을 따라 연장하고 하부 제1 절연패턴(LIP1)에 의해 서로 분리되고 교대로 배치되는 제1 돌출부(P1) 및 제1 라인 리세스(LR1)를 구비한다. 상기 제1 메모리 셀 구조물(1300)은 상기 제1 돌출부(P1) 상에 배치되고 상기 제1 라인 리세스(LR1)에 의해 분리되어 제1 방향을 따라 인접하게 배치되는 제1 메모리 셀 구조물(1300) 사이의 열간섭을 최소화 할 수 있다. 상기 제1 라인 리세스(LR1)는 제1 메모리 셀 구조물(1300)의 구조에 따라 선택적으로 제공된다.
상기 제1 메모리 셀 구조물(1300)은 중간 도전라인(1400)과 하부 도전라인(1200) 사이의 각 교차점에 개별적으로 배치되고 상기 하부 도전라인(1200)과 나란하게 제1 방향(x)을 따라 연장하는 제1 하부절연패턴(LIP1) 및 상기 제2 방향을 따라 연장하고 하부 절연라인(LIL) 및 하부 절연칼럼(LIC)을 구비하는 제2 하부 절연패턴(LIP2)에 의해 노드 분리된다. 상기 하부 절연칼럼(LIC)은 상기 제1 라인 리세스(LR1)을 매립하도록 배치되어 제1 방향을 따라 인접한 메모리 셀 구조물(1300)을 서로 분리한다.
일실시예로서, 상기 제1 메모리 셀 구조물(1300)은 상기 하부 도전라인(200) 상에 일정한 경사각으로 기울어진 측면 프로파일을 갖고 사다리꼴 형상으로 적층되는 다층막 구조물을 포함한다.
상기 제1 메모리 셀 구조물(1300)은 하부 도전라인의 상면으로부터 차례대로 하부 제1 전극(1310), 제1 선택부(1320), 하부 제2 전극(1330), 제1 메모리 저장부(1340) 및 하부 제3 전극(1350)이 사다리꼴 형상을 갖고 적층되며 상기 하부 제3 전극(1350)은 제2 방향을 따라 라인형상으로 연장하는 중간 도전라인(1400)과 접속한다.
이때, 상기 하부 제1 전극(1310)은 상기 제1 선택부(1320)보다 작은 폭을 갖도록 제1 및 제2 방향으로 일정한 거리만큼 리세스되어 상기 제1 선택부(1320), 상기 하부 제1 전극(1310) 및 상기 하부 도전라인(1200)으로 한정되고 상기 하부 절연패턴(LIP)으로 매립되는 하부 제1 및 제2 셀 리세스(LCR1, LCR2)를 구비한다.
특히, 상기 하부 제1 전극(1310)과 하부 제2 전극(330) 및 하부 제3 전극(350)의 위치는 도 5a 내지 도 6b를 참조하여 설명한 바와 같이 변경될 수 있다. 이에 따라, 상기 하부 제1 전극(1310)은 본 실시예에서와 같이 하부 도전라인(1200) 상에 배치될 수도 있지만, 상기 제1 선택부(1320)와 제1 데이터 저장부(1340) 사이에 배치될 수도 있고 중간 도전라인(1400)과 제1 데이터 저장부(1340) 사이에 배치될 수도 있음은 자명하다. 따라서, 상기 제1 및 제2 하부 셀 리세스(LCR1, LCR2)는 제1 메모리 셀 구조물(1300)에서 다양하게 배치될 수 있다.
본 실시예의 경우, 상기 하부 제1 전극(1310)의 접촉면적은 상기 제1 선택부(1320) 표면적의 1/4 내지 1/10의 범위를 갖거나, 상기 하부 제1 전극(1310)의 폭이 상기 제1 선택부(1320) 폭의 약 1/2 배 내지 1/4배 범위를 갖도록 설정한다.
상기 제1 메모리 셀 구조물(1300)의 조성과 구조에 대해서는 도 3에 도시된 반도체 소자(1000)의 메모리 셀 구조물과 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다. 다만, 상기 제1 메모리 셀 구조물(1300)은 상변화 메모리 소자(phase changeable RAM, PRAM)의 메모리 셀 구조물뿐만 아니라, 저항 메모리 소자(resistive RAM, RRAM) 및 자기 메모리 소자(magnetic RAM, MRAM)와 같은 다양한 비휘발성 가변저항 메모리 소자의 메모리 셀 구조물도 포함할 수 있음은 자명하다.
일실시예로서, 상기 중간 도전라인(1400)은 상기 제1 셀 메모리 구조물(1300)의 상부와 접촉하고 제2 방향(y)을 따라 연장하는 라인형상으로 제공된다. 이에 따라, 상기 중간 도전라인(1400)과 하부 도전라인(1200) 및 그 교차점에 배치된 제1 메모리 셀 구조물(1300)은 상기 반도체 소자(2000)의 제1 메모리 스택(MS1)을 구성한다.
특히, 상기 중간 도전라인(1400)은 상기 제1 메모리 셀 구조물(1300)과 접속하는 제1 구성라인(1410), 상기 제1 구성라인(1410)보다 큰 폭을 갖고 후술하는 제2 메모리 셀 구조물(1500)과 접속하는 제2 구성라인(1430) 및 상기 제1 및 제2 구성라인(1410,1430) 사이에 배치되는 구분라인(1420)을 포함한다. 이에 따라, 상기 제1 메모리 스택(MS1)은 상기 하부 도전라인(1200)과 상기 제1 구성라인(1410) 및 제1 메모리 셀 구조물(1300)로 구성된다.
상기 제1 구성라인(1410), 구분라인(1420) 및 제2 구성라인(1430)은 차례대로 적층되어 단일한 중간 도전라인(1400)으로 구성된다. 상기 제1 및 제2 구성라인(1410,1430)은 동일한 도전성 물질로 구성되고 상기 구분라인(1420)은 도전성 금속물질의 질화물로 구성될 수 있다. 예를 들면, 상기 제1 및 제2 구성라인(1410,1430)은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN) 및 이들의 합성물로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함할 수 있다.
특히, 상기 제1 구성라인(1410)은 상기 제1 메모리 셀 구조물(1300)의 상부에 배치되어 제1 방향(x)을 향하는 제1 구성라인(1410)의 측면과 제1 방향을 향하는 제1 메모리 셀 구조물(1300)의 측면은 동일한 측면 프로파일을 형성하고 단일한 사다리꼴을 구성한다. 즉, 제1 구성라인(1410)은 상기 제1 메모리 구조물(1300)의 상면을 덮고 제1 메모리 구조물(1300)과 동일한 경사각을 갖는 측면 프로파일을 구비하여 제1 메모리 셀 구조물(1300)의 측면과 제1 구성라인(1410)의 측면은 실질적으로 동일한 평면상에 배치한다. 이에 따라, 상기 제1 구성라인(1410)의 측면은 상기 제1 메모리 셀 구조물(1300)의 측면과 동일한 평면상에 배치되고, 제1 메모리 스택(MS1)에서 가장 작은 선폭을 갖는다.
이와 달리, 상기 제2 메모리 셀 구조물(1500)의 하부에 배치되어 제1 방향(x)을 향하는 구분라인(1420) 및 제2 구성라인(1430)의 측면과 제1 방향(x)을 향하는 제2 메모리 셀 구조물(1500)의 측면은 동일한 측면 프로파일을 형성하고 단일한 사다리꼴을 형성한다. 즉, 구분라인(1420) 및 제2 구성라인(1430)은 상기 제2 메모리 구조물(1500)의 바닥면과 접촉하고 제2 메모리 구조물(1500)과 동일한 경사각을 갖는 측면 프로파일을 구비하여 제2 메모리 셀 구조물(1500)의 측면과 구분라인(1420) 및 제2 구성라인(1430)의 측면은 실질적으로 동일한 평면상에 배치한다. 이에 따라, 상기 구분 라인(1420) 및 제2 구성라인(1430)의 측면은 상기 제2 메모리 셀 구조물(1500)의 측면과 동일한 평면상에 배치되고, 제2 메모리 스택(MS2)에서 가장 큰 선폭을 갖는다.
상기 제2 구성라인(1430)은 상기 구분라인(1420)의 상면을 덮도록 배치되어 상기 제2 구성라인(1430)의 측면과 상기 구분라인(1420)의 측면은 동일한 평면상에 연속적으로 배치되지만, 상기 제1 구성라인(1410)은 상기 구분라인(1420)의 하면을 부분적으로 덮도록 배치되어 상기 구분라인(1420)의 측면과 상기 제1 구성라인(1410)의 측면은 불연속적으로 배치된다.
서로 인접하는 제1 및 제2 메모리 스택(MS1, MS2)의 상부 및 하부 배선 사이의 이격거리인 상하 인접 이격거리(Dv)를 증가시킴으로써 인접하는 배선라인 사이의 절연공간을 확장할 수 있다. 상기 절연공간의 확장은 상기 하부 제2 절연패턴(LIP2) 및 상부 제2 절연패턴(UIP2)의 선폭을 증가시킴으로써 제1 및 제2 메모리 스택(MS1, MS2) 사이의 항복전압 마진(breakdown voltage margin)을 충분하게 확보할 수 있다.
본 실시예에서는 제1 및 제2 구성라인(1410,1430)은 동일한 경사각을 갖는 측면 프로파일을 구비하여 상기 제1 및 제2 메모리 셀 구조물(1300,1500)은 동일한 사다리꼴 형상을 갖는 것을 개시하지만, 제1 및 제2 구성라인(410,430)은 서로 다른 경사각을 갖는 측면 프로파일을 가질 수도 있음은 자명하다. 이 경우에는 제1 및 제2 메모리 셀 구조물(1300,1500)의 측면 형상도 서로 다르게 배치된다.
제1 구성라인(1410)은 제2 방향(y)을 따라 연장하며 제1 메모리 셀 구조물(1300) 및 상기 하부 절연라인(LIL)과 교대로 접촉하고, 하부 도전라인(1200) 및 제1 구성라인(1410)의 각 교차점에 배치된 다수의 제1 메모리 셀 구조물(1300)은 교차점 어레이(cross pint array)를 형성한다.
이때, 제2 방향을 따라 연장하는 상기 하부 절연라인(LIL)은 제1 방향을 따라 연장하는 하부 제1 절연라인(LIP1)과 교차하도록 배치되고 상기 제1 구성라인(1410)의 상면과 동일한 상면을 갖도록 배치된다.
본 실시예에서 상기 하부 절연칼럼(LIC)의 상면은 하부 절연라인(LIL)의 배면과 동일하거나 낮게 배치된다. 특히, 하부 절연칼럼(LIC)의 상면이 하부 절연라인(LIL)의 배면과 동일한 평면상에 배치되는 경우, 상기 하부 절연칼럼(LIC)과 하부 절연라인(LIL)은 단일한 공정에 의해 일체로 형성되는 하부 제2 절연패턴(LIP2)을 구성한다. 상기 중간 도전라인(1400)의 하부에서 제1 및 제2 방향을 따라 연장하는 하부 제1 및 제2 절연패턴(LIP1, LIP2)은 상기 제1 메모리 셀 구조물(300)을 노드 분리하는 하부 절연패턴(LIP)을 구성한다.
제2 방향을 따라 연장하는 상기 구분라인(1420) 및 제2 구성라인(1430)은 제2 방향(y)을 따라 연장하는 상부 제2 절연패턴(UIP2)에 의해 서로 분리된다. 상부 제2 절연패턴(UIP2)은 하부 절연라인(LIL)과 접촉하고 제2 방향을 따라 연장하도록 배치된다.
제2 구성라인(1420) 상에는 제2 돌출부(P2) 및 제2 라인 리세스(LR2)가 교대로 배치된다. 상기 제2 메모리 셀 구조물(1500)은 상기 제2 돌출부(P2) 상에 배치되고 상기 제2 라인 리세스(LR2)에 의해 분리되어 제2 방향을 따라 인접하게 배치되는 제2 메모리 셀 구조물(1500) 사이의 열간섭을 최소화 할 수 있다. 상기 제2 라인 리세스(LR2)는 제2 메모리 셀 구조물(1500)의 구조에 따라 선택적으로 제공된다.
상기 제2 구성라인(1430)의 상면에는 상부 도전라인(1600)과의 각 교차점에 개별적으로 배치되는 다수의 제2 메모리 셀 구조물(1500)이 배치된다. 제2 메모리 셀 구조물(1500)은 상기 분리라인(1420) 및 제2 구성라인(1430)과 나란하게 제2 방향을 따라 연장하는 상부 제2 절연패턴(UIP2) 및 상기 제1 방향을 따라 연장하고 상부 절연라인(UIL) 및 상부 절연칼럼(UIC)을 구비하는 상부 제1 절연패턴(UIP1)에 의해 노드 분리된다. 상기 상부 절연칼럼(UIC)은 상기 제2 라인 리세스(LR2)를 매립하도록 배치되어 제2 방향을 따라 인접한 제2 메모리 셀 구조물(1500)을 서로 분리한다.
일실시예로서, 상기 제2 메모리 셀 구조물(1500)도 제1 메모리 셀 구조물(1300)과 같이 일정한 경사각을 갖는 측면 프로파일을 갖고 사다리꼴 형상으로 적층되는 다층막 구조를 갖는다.
본 실시예의 경우, 상기 제2 메모리 셀 구조물(1500)은 제2 구성라인(1430)의 상면으로부터 차례대로 상부 제1 전극(1510), 제2 선택부(1520), 상부 제2 전극(530), 제2 데이터 저장부(1540) 및 상부 제3 전극(1550)이 사다리꼴 형상을 갖고 적층되며 상기 상부 제3 전극(1550)은 제1 방향(x)을 따라 라인형상으로 연장하는 상부 도전라인(1600)과 접속한다.
이때, 상기 상부 제1 전극(1510)은 상기 제2 선택부(1520)보다 작은 폭을 갖도록 제1 및 제2 방향으로 일정한 거리만큼 리세스되어 상기 제2 선택부(1520), 상기 상부 제1 전극(1510) 및 상기 제2 구성라인(1430)으로 한정되고 상기 상부 절연패턴(UIP)으로 매립되는 상부 제1 및 제2 셀 리세스(UCR1, UCR2)를 구비한다.
상기 상부 제1 전극(1510)과 상부 제2 전극(1530) 및 상부 제3 전극(1550)의 위치는 도 5a 내지 도 6b를 참조하여 설명한 바와 같이 변경될 수 있다. 이에 따라, 상기 상부 제1 전극(1510)은 본 실시예에서와 같이 제2 구성라인(1430) 상에 배치될 수도 있지만, 상기 제2 선택부(1520)와 제2 데이터 저장부(1540) 사이에 배치될 수도 있고 상부 도전라인(1600)과 제2 데이터 저장부(1540) 사이에 배치될 수도 있음은 자명하다. 따라서, 상기 제1 및 제2 상부 셀 리세스(UCR1, UCR2)는 제2 메모리 셀 구조물(1500)에서 다양하게 배치될 수 있다.
특히, 상기 상부 및 하부 도전라인(1200,1600)이 워드라인으로 제공되고 상기 중간 도전라인(1400)이 공통 비트라인으로 제공되는 경우, 제1 메모리 셀 구조물(1300)은 하부 도전라인의 상면으로부터 차례대로 하부 제1 전극(1310), 제1 선택부(1320), 하부 제2 전극(1330), 제1 데이터 저장부(1340) 및 하부 제3 전극(1350)이 적층되는 구조를 갖고 제2 메모리 셀 구조물(1500)은 상기 제2 구성라인(1430)의 상면으로부터 차례대로 상부 제3 전극(1550), 제2 데이터 저장부(1540), 상부 제2 전극(1530), 제2 선택부(1520) 및 상부 제1 전극(1510)이 적층되는 구조를 가짐으로써 제1 및 제2 메모리 스택(MC1, MC2)은 상기 중간 도전라인(400)을 기준으로 서로 대칭적으로 배치될 수 있다.
본 실시예의 경우, 상기 상부 제1 전극(1510)의 접촉면적은 상기 제2 선택부(520) 표면적의 1/4 내지 1/10의 범위를 갖거나, 상기 상부 제1 전극(1510)의 폭이 상기 제2 선택부 폭의 약 1/2 배 내지 1/4배 범위를 갖도록 설정한다.
상기 제2 메모리 셀 구조물(1500)의 조성과 구조에 대해서는 도 3에 도시된 반도체 소자(1000)의 메모리 셀 구조물과 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다. 다만, 상기 제2 메모리 셀 구조물(1500)은 상변화 메모리 소자(phase changeable RAM, PRAM)의 메모리 셀 구조물뿐만 아니라, 저항 메모리 소자(resistive RAM, RRAM) 및 자기 메모리 소자(magnetic RAM, MRAM)와 같은 다양한 비휘발성 가변저항 메모리 소자의 메모리 셀 구조물도 포함할 수 있음은 자명하다.
일실시예로서, 상기 상부 도전라인(1600)은 상기 제2 셀 메모리 구조물(1500)의 상부와 접촉하고 제1 방향(x)을 따라 연장하는 라인형상으로 제공된다. 이에 따라, 상기 상부 도전라인(1600)과 제2 구성라인(1430) 및 그 교차점에 배치된 제2 메모리 셀 구조물(1500)은 상기 반도체 소자(2000)의 제2 메모리 스택(MS2)을 구성한다.
예를 들면, 상기 상부 도전라인(1600)은 하부 도전라인(1200)이나 중간 도전라인(1400)과 같이 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN) 및 이들의 합성물로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함할 수 있다.
특히, 상기 상부 도전라인(1600)은 상기 제2 메모리 셀 구조물(1500)의 상부에 배치되어 제2 방향(y)을 향하는 상부 도전라인(1600)의 측면과 제2 방향(y)을 향하는 제2 메모리 셀 구조물(1500)의 측면은 동일한 측면 프로파일을 형성하고 단일한 사다리꼴을 구성한다. 즉, 상부 도전라인(1600)은 상기 제2 메모리 셀 구조물(1500)의 상면을 덮고 제2 메모리 구조물(1500)과 동일한 경사각을 갖는 측면 프로파일을 구비하여 제2 메모리 셀 구조물(1500)의 측면과 상부 도전라인(1600)의 측면은 실질적으로 동일한 평면상에 배치된다.
상부 도전라인(1600)은 제1 방향(x)을 따라 연장하며 제2 메모리 셀 구조물(1500) 및 상기 상부 제2 절연패턴(UIP2)과 교대로 접촉하고, 상부 도전라인(1600) 및 제2 구성라인(1430)의 각 교차점에 다수 배치되어 교차점 어레이(cross pint array)를 형성한다.
이때, 제1 방향(x)을 따라 연장하는 상기 상부 절연라인(UIL)은 제2 방향(y)을 따라 연장하는 상부 제2 절연패턴(UIP2)과 교차하도록 배치되고 상기 상부 도전라인(1600)의 상면과 동일한 상면을 갖도록 배치된다.
본 실시예에서 상기 상부 절연칼럼(UIC)의 상면은 상부 절연라인(UIL)의 배면과 동일하거나 낮게 배치된다. 특히, 상부 절연칼럼(UIC)의 상면이 상부 절연라인(UIL)의 배면과 동일한 평면상에 배치되는 경우, 상기 상부 절연칼럼(UIC)과 상부 절연라인(UIL)은 단일한 공정에 의해 일체로 형성되는 상부 제1 절연패턴(UIP1)을 구성한다. 상기 상부 도전라인(1600)과 중간 도전라인(1400) 사이에서 제1 및 제2 방향을 따라 연장하는 상부 제1 및 제2 절연패턴(UIP1, UIP2)은 상기 제2 메모리 셀 구조물(1500)을 노드 분리하는 상부 절연패턴(UIP)을 구성한다.
상술한 바와 같은 반도체 소자(2000)에 의하면, 제1 및 제2 메모리 셀 구조물(1300,1500)에 각각 셀 리세스(CR)를 형성하고 공통 비트라인으로 기능하는 중간라인의 제1 및 제2 구성라인(1410,1430) 사이의 상하 인접 이격거리(Dv)를 증가시킴으로써 인접하는 메모리 셀 구조물 사이의 절연공간을 최대한 확보할 수 있다. 이에 따라, 인접하는 메모리 셀 구조물 사이의 간섭을 방지함으로써 메모리 셀의 동작 신뢰성을 높일 수 있다.
특히, 제1 및 제2 구성라인(1410,1430) 사이의 상하 인접 이격거리의 증가에 따라 인접하는 제1 및 제2 메모리 스택(MS1, MS2)의 비트라인 사이에서 항복전압 마진을 현저하게 개선할 수 있다. 이에 따라, 메모리 셀 구조물의 선폭이 축소된다 할지라도 제1 및 제2 메모리 스택(MS1, MS2) 사이의 데이터 안정성을 일정하게 유지할 수 있다.
상기 반도체 소자(2000)는 메모리 셀의 하부에 구동신호를 인가하는 주변회로를 배치하여 주변회로 및 메모리 스택 셀이 순차적으로 적층되는 씨오피(Cell Over Peri, COP) 구조를 가질 수 있다.
도 10은 본 발명의 일실시예에 따라 주변회로와 메모리 셀이 적층된 반도체 소자를 나타내는 단면도이다.
도 10을 참조하면, 상기 반도체 소자(2000)는 순차적으로 적층된 주변회로 영역(Peripheral Circuit Region: PCR) 및 메모리 셀 영역(Memory Cell Region: MCR)을 포함한다.
일실시예로서, 주변 회로 영역(PCR)에는 소자 분리막(10)으로 한정된기판(1100)의 활성영역 상에 배치된 주변 게이트 구조물(20)과 접합층(30) 및 상기 접합층(30)과 연결된 콘택 플러그(50) 및 배선 구조물(60)이 배치되고, 메모리 셀 영역(MCR)에는 전술한 제1 및 제2 메모리 스택(MC1, MC2)수직하게 적층된다.
상기 주변회로 영역의 구조는 도 7에 도시된 주변회로 영역과 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다.
이때, 상기 배선 구조물(60) 중의 적어도 일부는 상부에 배치하는 하부도전라인(1200), 중간 도전라인(1400) 및/또는 상부 도전라인(1600)과 직접 접촉하거나 혹은 비아 구조물(도시되지 않음)를 매개로 이에 전기적으로 연결될 수 있다.
상기 보호막(70)의 상면에 상기 제1 및 제2 메모리 스택(MC1, MC2)이 배치된다.
이하, 상술한 바와 같은 반도체 소자의 제조방법에 대하여 상세하게 설명한다.
도 11a 내지 도 26b는 본 발명의 일실시예에 따라 반도체 소자를 제조하는 방법을 나타내는 공정도이다. 본 실시예에서는 예시적으로 도 8에 도시된 반도체 소자(2000)를 제조하는 방법을 개시하지만, 2층 이상의 다층으로 적층된 메모리 셀 구조물을 구비하는 반도체 소자의 제조방법에도 동일하게 적용할 수 있음은 자명하다.
이하에서 첨자 a는 도 2의 I-I' 방향을 따라 절단한 단면도이며 첨자 b는 도 2의 II-II' 방향을 따라 절단한 단면도이다.
도 11a 및 도 11b를 참조하면, 절연 버퍼막(B)으로 덮힌 반도체 기판(1100) 상에 하부 도전막(1200a) 및 하부 제1 전극막(1310a), 제1 선택막(1320a), 하부 제2 전극막(1330a), 제1 데이터 저장막(1340a) 및 하부 제3 전극막(1350a)을 구비하는 제1 다층막(1300a)을 적층하고, 상기 제1 다층막(1300a)의 상부에 상기 제1 방향(x)을 따라 연장하고 제2 방향(y)을 따라 일정거리만큼 이격되는 제1 마스크 패턴(M1)을 형성한다.
상기 기판(1100)은 실리콘 웨이퍼와 같은 반도체 기판이나 실리콘 온 인슐레이터(silicon on insulator, SOI)와 같은 반도체 절연기판으로 제공된다.
하부 도전막(1200a)은 상기 절연 버퍼막(B)의 상면에 화학기상증착(CVD) 공정에 의해 저저항 금속물질을 증착함으로써 형성된다. 예를 들면, 상기 저저항 금속물질은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN) 및 이들의 합성물을 포함할 수 있다.
상기 제1 다층막(1300a)은 후속공정에 의해 제1 메모리 셀 구조물(1300)로 형성되는 막 구조물로서 상기 제1 메모리 셀 구조물(1300)을 형성하는 단위막이 하부 도전막(1200a)의 상부에 차례대로 적층된다.
일실시예로서, 상기 하부 도전막(200a) 상에 주울열을 생성하는 하부 제1 전극막(310a)을 증착하고, 상기 하부 제1 전극막(1310a) 상에 셀 선택신호를 인가하는 스위칭 소자로 형성되는 제1 선택막(1320a)을 형성한다. 본 실시예의 경우, 상기 스위칭 소자로서 오보닉 임계 스위치(ovonic threshold switch, OTS)를 이용하므로, 상기 제1 선택막(1320a)은 OTS를 형성하기 위한 비정질막으로 형성될 수 있다. 그러나, 상기 제1 선택막(1320a)의 조성은 상기 스위칭 소자의 구성에 따라 다르게 형성될 수 있음은 자명하다.l
상기 제1 선택막(1320a) 상에 상기 셀 선택신호를 전송하는 하부 제2 전극막(1340a)을 형성하고 하부 제2 전극막(1340a) 상에 데이터 저장부로 형성되는 제1 데이터 저장막(1340a)을 형성한다. 선택적으로, 상기 제1 데이터 저장막(1340a) 상에 중간 도전라인(1400)과의 접속전극으로 형성되는 하부 제3 전극막(1350a)을 형성한다.
상기 하부 제1 전극막(1310a)은 화학기상증착(CVD) 공정에 의해 후속하는 스위칭 소자용 물질과 반응하지 않는 금속물질을 포함하는 단일막이나 복합막으로 형성될 수 있다. 예를 들면, 상기 단일막은 의해 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu) 및 탄소(C)를 포함하고 상기 복합막은 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN) 및 질화 탄탈륨 실리콘(TaSiN)을 포함할 수 있다.
상기 제1 선택막(1320a)은 상기 제1 메모리 셀 구조물(1300)을 선택적으로 on/off 시키는 전류를 선택적으로 인가하는 스위칭 소자인 제1 선택부(1320)로 형성된다. 상기 스위칭 소자는 수직형 PN 접합 다이오드, 쇼트키(shottky diode) 다이오드 및 오보닉 임계 스위치(ovonic threshold switch, OTS) 중의 어느 하나를 포함할 수 있다. 이에 따라, 상기 제1 선택막(1320a)은 제1 메모리 셀 구조물(1300)에 구비되는 스위칭 소자의 구성에 따라 다양한 막질로 형성될 수 있다.
예를 들면, 상기 제1 선택막(1320a)은 상기 하부 제1 전극막(1310a) 상에 서로 다른 극성(polarity type)을 갖는 반도체층을 교대로 적층하여 다이오드막으로 형성할 수 있다.
이와 달리, 상기 제1 선택막(1320a)은 상기 하부 제1 전극막(1310a) 상에 비정질 반도체 층을 형성하여 전압-전류특성이 불연속적인 비정질 반도체 층으로 형성할 수도 있다. 예를 들면, 상기 하부 제1 전극막(1310a)의 상면에 비소(arsenic, As), 게르마늄(Ge), 셀레늄(selenium,Se), 텔루륨(tellurium, Te), 실리콘(Si), 비스무스(bismuth, Bi), 황(sodium, S), 안티몬(stibium, 뉴) 및 이들의 합성물 중의 적어도 하나를 구비하는 비정질 반도체 층을 상기 제1 선택막(1320a)으로 형성할 수 있다.
본 실시예의 경우, 상기 제1 선택막(1320a)은 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 포함하는 비정질 반도체층을 증착한 후 이온주입공정에 의해 셀레늄(Se) 및 황(S)을 불순물로 첨가하여 6원소계 비정질 반도체 층으로 형성된다.
상기 하부 제2 전극막(1330a)은 상기 제1 선택막(1320a) 상에 형성되어 제1 선택막(1320a)과 제1 데이터 저장막(1340a) 사이에서 확산 방지막으로 기능한다. 예를 들면, 상기 하부 제2 전극막(1330a)은 제1 데이터 저장막(1340a)인 상변화 물질막과 제1 선택막(1320a)인 OTS 전극막 사이의 반응을 방지하고 물질의 확산을 방지한다.
예를 들면, 상기 하부 제2 전극막(1330a)은 상변화 물질막과 반응하지 않는 금속막을 형성한 후 실리사이데이션 처리를 수행한 금속 실리사이드(metal silicide)로 구성될 수 있다. 본 실시예의 경우, 상기 하부 제2 전극막(1330a)은 텅스텐, 코발트, 니켈, 티타늄 및 탄탈륨과 같은 저저항 금속물질의 실리사이드로 형성된다.
상기 제1 데이터 저장막(1340a)은 가열온도와 시간에 따라 비저항이 높은 비정질상(amorphous phase)과 비저항이 낮은 결정질 상(crystalline phase)으로 상전이가 가능한 상전이 물질막으로 형성된다.
상기 상전이 물질은 텔륨(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O) 및 이들의 화합물을 포함할 수 있다. 예를 들면, 상기 상변화 물질막(1313a)은 Ge-Sb-Te, Ge-Te-As, Sn-Te-Sn, Ge-Te, Sb-Te, Se-Te-Sn, Ge-Te-Se, Sb-Se-Bi, Ge-Bi-Te, Ge-Te-Ti, In-Se, Ga-Te-Se, In-Sb-Te 및 Bi-Sb-Te 중의 어느 하나를 포함하는 칼코겐 화합물(chalcogenide)이나 상기 칼코겐 화합물에 불순물이 도핑된 도핑 칼코겐 화합물로 형성할 수 있다.
다른 실시예로서, 상기 상전이 물질은 분자선 에피택시(molecular beam epitaxy, MBE) 공정이나 원자층 증착(atomic layer deposition) 공정을 이용하여 서로 다른 조의 물질을 규칙적으로 적층한 초격자(super lattice) 구조로 형성될 수 있다. 이에 따라, 상변화에 요구되는 열량을 현저하게 낮추어 저온에서도 결정질과 비정질 사이의 상변화를 원활하게 수행할 수 있다. 예를 들면, 상기 상전이 물질은 GeTe와 SbTe가 분자단위 혹은 원자단위로 교대로 적층된 합금을 포함할 수 있다.
상기 하부 제3 전극(1350)은 제1 메모리 셀 구조물(1300)을 형성하기 위한 셀 공정에서 형성할 수도 있고 상기 중간 도전라인(1400)을 형성하기 위한 라인공정을 통해 형성할 수도 있다. 본 실시예의 경우, 상기 하부 제3 전극(1350)은 상변이 물질막의 상부에 형성되어 제1 메모리 셀 구조물(1300)과 함께 형성된다. 예를 들면, 상기 제1 데이터 저장막(1340a) 상에 저저항 금속물질로 구성되는 금속막을 형성한 후 실리사이데이션 공정을 수행하여 저저항 금속 실리사이드를 상기 하부 제3 전극막(1350a)으로 형성할 수 있다.
이에 따라, 상기 하부 도전막(1200a)의 상부에 하부 제1 전극막(1310a), 제1 선택막(320a), 하부 제2 전극막(1330a), 제1 데이터 저장막(340a) 및 하부 제3 전극막(1350a)이 차례대로 적층된 제1 다층막(1300a)이 형성된다.
이어서, 상기 제1 다층막(1300a)의 상면에 마스크 막(미도시)을 형성하고 사진공정에 의해 상기 마스크 막을 부분적으로 제거하여 제1 마스크 패턴(M1)을 형성한다. 상기 제1 마스크 패턴(M1)은 제1 방향(x)을 따라 연장하는 라인형상을 갖고 제2 방향(y)을 따라 일정거리만큼 이격되도록 형성된다.
도 12a 도 12b를 참조하면, 상기 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 상기 제1 다층막(1300a) 및 하부 도전막(1200a)을 부분적으로 제거하여 상기 제1 방향(x)을 따라 연장하는 하부 제1 라인 트렌치(LLT1) 및 제1 셀 트렌치(CT1)를 형성한다.
예를 들면, 상기 하부 제3 전극막(1350a), 제1 데이터 저장막(1340a), 하부 제2 전극막(1330a), 제1 선택막(1320a) 및 하부 제1 전극막(1310a)을 차례대로 식각하여 상기 제1 방향(x)을 따라 연장하는 제1 셀 트렌치(CT1)를 형성하고, 이어서 상기 하부 도전막(1200a)을 연속적으로 식각하여 상기 제1 셀 트렌치(CT1)와 연통하는 하부 제1 라인 트렌치(LLT1)를 형성한다. 이에 따라, 제1 방향을 따라 라인형상으로 연장하는 하부 제3 전극라인(1350b), 제1 데이터 저장라인(340b), 하부 제2 전극라인(1330b), 제1 선택라인(320b) 및 하부 제1 전극라인(1310b)을 형성한다.
본 실시예의 경우, 상기 제1 다층막(1300a) 및 하부 도전막(1200a)에 대하여 연속적으로 식각공정을 수행하여 상기 버퍼 절연막(B)을 노출하는 제1 셀 트렌치(CT1) 및 하부 제1 라인 트렌치(LLT1)를 동시에 형성한다. 상기 제1 다층막(1300a)은 제1 방향(x)을 따라 연장하고 제1 셀 트렌치(CT) 만큼 이격된 제1 셀라인(1300b)으로 형성되고 상기 하부 도전막(1200a)은 제1 셀라인(1300b)의 하부에서 제1 방향(x)을 따라 연장하고 제2 방향(y)을 따라 하부 제1 라인 트렌치(LLT1)만큼 이격된 하부 도전라인(1200)으로 형성된다.
이때, 상기 하부 도전라인(1200)은 상기 버퍼 절연막(B) 상에 배치되고 상기 제1 셀라인(1300b)은 하부 도전라인(1200) 상에 적층되어 서로 분리된다.
본 실시예의 경우, 상기 제1 다층막(1300a) 및 하부 도전막(1200a)은 이방성 건식식각 공정에 의해 식각되며, 식각이 진행될수록 트렌치의 폭이 작아지도록 식각조건을 설정하여 트렌치의 측면 프로파일이 일정한 경사각(θ)으로 기울어진 기울기를 갖도록 형성한다. 이에 따라, 상기 제1 셀 트렌치(CT1) 및 하부 제1 라인 트렌치(LLT1)는 하방으로 갈수록 폭이 좁아지는 역사다리꼴 형상으로 형성되고, 반사적으로 식각의 결과 형성되는 상기 하부 도전라인(1200) 및 상기 제1 셀라인(1300b)은 상기 버퍼용 절연막(B) 상에 단일한 사다리꼴 형상으로 적층되는 구조를 갖게 된다.
따라서, 제2 방향을 향하는 상기 제1 셀라인(1300b)의 측면과 제2 방향을 향하는 상기 하부 도전라인(1200)의 측면은 실질적으로 동일한 기울기를 갖는 동일한 평면으로 형성된다.
이때, 상기 경사각(θ)은 제1 다층막(1300a)을 기준으로 시계 방향으로 약 70°내지 85°의 범위를 갖도록 형성될 수 있다. 이에 따라, 상기 제1 셀라인(1300b)은 하면의 꼭지각이 약 70°내지 85°의 범위를 갖는 사다리꼴 형상으로 형성될 수 있다.
특히, 상기 제1 다층막(1300a) 및 하부 도전막(1200a)의 조성을 적절하게 조합함으로써, 상기 제1 셀 트렌치(CT1) 및 하부 제1 라인 트렌치(LLT1)를 형성하는 식각공정은 단일한 식각장비를 이용하여 식각 대상막의 조성의 변화에 따라 식각조건을 적절하게 수정함으로써 연속적으로 수행될 수 있다.
도 13a 도 13b를 참조하면, 상기 제1 셀 트렌치(CT1)를 통하여 노출된 상기 제1 히터 전극라인(1310b)을 등방성 식각에 의해 제2 방향(y)을 따라 더 제거하여 하부 제1 전극라인(1310b)의 제2 방향을 따른 폭인 제2 하부축소 폭(WLH2)을 제1 선택라인(1320b)의 제2 방향을 따른 폭인 제2 하부선택라인 폭(WLS2)보다 작아지도록 축소한다.
이에 따라, 상기 제1 선택라인(1320b), 하부 도전라인(1200) 및 하부 제1 전극라인(1310b)으로 한정되는 하부 제2 셀 리세스(LCR2)를 형성하고, 인접한 하부 제1 전극라인(1310b) 사이의 이격거리를 증가시키고 인접한 제1 셀 라인(1300b) 사이의 절연공간을 상기 하부 제2 셀 리세스(LCR2)만큼 증가시킬 수 있다.
본 실시예의 경우, 제2 하부 선택라인 폭(WLS2)의 약 1/2배 내지 1/4배의 폭을 갖도록 상기 하부 제1 전극라인(1310b)을 제거한다. 그러나, 반도체 소자(2000)의 구조와 특성에 따라 하부 제1 전극라인(1310b)의 제거량은 변화할 수 있다.
이때, 상기 등방성 식각공정은 하부 제1 전극라인(1310b)만 선택적으로 제거할 수 있도록 식각 선택비를 조절함으로써 제1 선택라인(1320b), 하부 제2 전극라인(1330b), 제1 데이터 저장라인(1340b) 및 하부 제3 전극라인(1350b) 및 하부 도전라인(1200)이 함께 제거되는 것을 최소화한다.
도 14a 및 도 14b를 참조하면, 상기 제1 셀라인(1300b) 및 하부 도전라인(1200)을 분리하는 하부 제1 절연패턴(LIP1)을 형성한다.
예를 들면, 상기 하부 제1 라인 트렌치(LLT1) 및 상기 제1 셀 트렌치(CT1)를 매립하기에 충분한 두께를 갖도록 절연막(미도시)을 형성하고, 상기 제1 셀라인(1300b)의 상면, 즉 하부 제3 전극라인(1350b)의 상면이 노출되도록 상기 절연막을 평탄화하여 하부 제1 절연패턴(LIP1)을 형성한다.
이때, 상기 하부 제1 라인 트렌치(LLT1) 및 상기 제1 셀 트렌치(CT1)는 동시에 매립되므로 상기 제1 셀라인(1300b) 및 하부 도전라인(1200)을 분리하는 절연패턴은 동일한 물질로 구성되는 단일한 패턴으로 동시에 형성할 수 있다. 예를 들면, 상기 하부 제1 절연패턴(LIP1)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중의 어느 하나로 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 하부 제2 라인 트렌치(LLT2)에 의해 이격되고 상부로 갈수록 폭이 작아지도록 사다리꼴 형상을 갖는 제1 구성라인(1410)을 형성한다.
예를 들면, 상기 제1 셀라인(1300b) 및 상기 하부 제1 절연패턴(LIP1)의 상면을 덮도록 저저항 금속물질을 증착하여 상기 제1 셀라인(1300b) 및 하부 제1 절연패턴(LIP1)을 덮는 제1 구성막(미도시)을 형성한다.
상기 제1 구성막은 상기 하부 도전막(1200a)과 같이 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN) 및 이들의 합성물 중의 어느 하나로 형성할 수 있다.
상기 제1 구성막의 상면에 마스크 막(미도시)을 형성하고 사진공정에 의해 상기 마스크 막을 부분적으로 제거하여 제2 마스크 패턴(M2)을 형성한다. 상기 제2 마스크 패턴(M2)은 제2 방향(y)을 따라 연장하는 라인형상을 갖고 제1 방향(x)을 따라 일정거리만큼 이격되도록 형성한다.
상기 제2 마스크 패턴(M2)을 식각 마스크로 이용하는 이방성 식각공정에 의해 제1 구성막(1410a)을 부분적으로 제거한다. 이에 따라, 상기 제1 셀라인(1300b)을 노출하는 하부 제2 라인 트렌치(LLT2)를 형성하고, 상기 제1 구성막(1410a)은 상기 하부 제2 라인 트렌치(LLT2)만큼 이격되고 제2 방향(y)을 따라 연장하는 제1 구성라인(1410)으로 형성된다.
상기 하부 제2 라인 트렌치(LLT2)는 제2 방향(y)을 따라 연장하므로 하부 제2 라인 트렌치(LLT2)를 통하여 상기 제1 셀라인(1300b) 및 하부 제1 절연패턴(LIP1)이 교대로 노출된다.
본 실시예에서는 반응성 이온식각(reactive ion etching, RIE)공정에 의해 상기 제1 구성라인(1410)을 형성할 수 있다.
도 16a 및 16b를 참조하면, 상기 하부 제2 라인 트렌치(LLT2)를 통하여 노출된 상기 제1 셀라인(1300b)을 제거하여 상기 하부 도전라인(1200)을 노출하고 상기 제1 셀라인(1300b)을 노드 분리하는 하부 노드분리 홀(LNH)을 형성하여 하부 도전라인(1200)과 제1 구성라인(1410)의 각 교차점(C)에 제1 메모리 셀 구조물(1300)을 형성한다.
예를 들면, 하부 제1 절연패턴(LIP1)에 대하여 식각 선택비를 갖도록 식각 조건을 조정한 후 상기 이방성 식각공정을 연속적으로 수행하여 하부 제2 라인 트렌치(LLT2)를 통하여 노출된 제1 셀라인(1300b)을 제거한다. 이에 따라, 상기 하부 제3 전극라인(1350b), 제1 데이터 저장라인(1340b), 하부 제2 전극라인(1330b), 제1 선택라인(1320b) 및 하부 제1 전극라인(1310b)을 차례대로 식각하여 상기 하부 도전라인(1200)을 노출하는 하부 노드분리 홀(LNH)을 형성한다.
따라서, 상기 제1 셀라인(1300b)은 하부 노드분리 홀(LNH)에 의해 제1 방향을 따라 분리되어 하부 제1 전극(1310), 제1 선택부(1320), 하부 제2 전극(1330), 제1 데이터 저장부(1340) 및 하부 제3 전극(1350)을 구비하는 제1 메모리 셀 구조물(1300)로 형성된다.
특히, 상기 하부 노드분리 홀(LNH) 및 상기 하부 제2 라인 트렌치(LLT2)를 형성하기 위한 식각공정은 단일한 식각장비를 이용하여 식각 대상막의 조성의 변화에 따라 식각조건을 적절하게 수정함으로써 연속적으로 수행될 수 있다.
본 실시예의 경우, 상기 하부 제2 라인 트렌치(LLT2)와 하부 노드분리 홀(LNH)은 이방성 건식식각에 의해 수행되며, 식각이 진행될수록 트렌치의 폭이 작아지도록 식각조건을 설정하여 트렌치의 측면 프로파일이 일정한 경사각(θ)으로 기울어진 기울기를 갖도록 형성한다.
이에 따라, 상기 하부 제2 라인 트렌치(LLT2) 및 하부 노드분리 홀(LNH)은 하방으로 갈수록 폭이 좁아지는 역사다리꼴 형상으로 형성되고, 반사적으로 상기 제1 메모리 셀 구조물(1300) 및 상기 제1 구성라인(1410)은 단일한 사다리꼴 형상으로 적층되는 구조를 갖게 된다. 따라서, 제1 방향(x)을 향하는 상기 제1 메모리 셀 구조물(1300)의 측면과 제1 방향(x)을 향하는 상기 제1 구성라인(1410)의 측면은 실질적으로 동일한 기울기를 갖는 동일한 평면으로 형성된다.
본 실시예의 경우, 상기 경사각(θ)은 제1 구성막(1410a)을 기준으로 시계 방향으로 약 70°내지 85°의 범위를 갖도록 형성될 수 있다. 이에 따라, 상기 제1 메모리 셀 구조물(1300)은 하면의 꼭지각이 약 70°내지 85°의 범위를 갖는 사다리꼴 형상으로 형성될 수 있다.
본 실시예에서는 상기 제1 셀 트렌치(CT1)를 형성하기 위한 식각공정의 경사각과 하부 제2 라인 트렌치(LLT2) 및 하부 노드 분리 홀(LNH)을 형성하기 위한 식각공정의 경사각을 동일하게 설정하는 것을 개시하고 있지만, 메모리 셀 구조물의 형상에 따라 서로 상이하게 설정할 수 있음은 자명하다.
선택적으로, 상기 하부 노드분리 홀(LNH)을 통하여 노출되는 상기 하부 도전라인(1200)을 부분적으로 더 식각하여 상기 제1 방향(x)을 따라 인접하는 상기 제1 메모리 셀 구조물(1300) 사이에 제1 라인 리세스(LR1)를 형성한다. 이에 따라, 상기 하부 도전라인(1200)은 함몰된 제1 라인 리세스(LR1)와 상기 제1 라인 리세스(LR1)를 한정하고 제1 라인 리세스(LR1)보다 높은 상면을 구비하는 제1 돌출부(P1)가 길이방향을 따라 교대로 배치되는 요철구조를 갖게 된다.
예를 들면, 하부 도전라인(1200)은 상기 제1 구성라인(1410)과 제1 메모리 셀 구조물(1300)에 대해 식각 선택비를 갖는 건식 또는 습식식각에 의해 제거될 수 있다.
이에 따라, 상기 제1 방향을 따라 인접한 제1 메모리 셀 구조물(1300) 사이의 열간섭을 효과적으로 차단하여 반도체 소자(2000)의 신뢰성과 동작 안정성을 높일 수 있다.
도 17a 도 17b를 참조하면, 상기 하부 노드분리 홀(LNH)을 통하여 노출된 상기 하부 제1 전극(1310)을 등방성 식각에 의해 제1 방향(x)을 따라 더 제거하여 하부 제1 전극(1310)의 제1 방향을 따른 폭인 제1 하부축소 폭(WLH1)을 제1 선택부(1320)의 제1 방향을 따른 폭인 제1 하부 선택부 폭(WLS1) 보다 작아지도록 축소한다. 이에 따라, 상기 제1 선택부(1320), 하부 도전라인(1200) 및 하부 제1 전극(1310)으로 한정되는 하부 제1 셀 리세스(LCR1)를 형성한다. 따라서, 인접한 하부 제1 전극(1310) 사이의 이격거리를 증가시키고 인접한 제1 메모리 셀 구조물(1300) 사이의 절연공간을 상기 하부 제1 셀 리세스(LCR1)만큼 증가시킬 수 있다.
본 실시예의 경우, 제1 하부 선택부 폭(WLS1)의 약 1/2배 내지 1/4배의 폭을 갖도록 상기 하부 제1 전극(1310)을 제거한다. 그러나, 반도체 소자(2000)의 구조와 특성에 따라 하부 제1 전극(1310)의 제거량은 다르게 설정할 수 있다.
이때, 상기 등방성 식각공정은 하부 제1 전극라인(1310b)만 선택적으로 제거할 수 있도록 식각 선택비를 조절함으로써 제1 선택라인(1320b), 하부 제2 전극라인(1330b), 제1 데이터 저장라인(1340b) 및 하부 제3 전극라인(1350b) 및 하부 도전라인(1200)이 함께 제거되는 것을 최소화한다.
본 실시예에서는 예시적으로 하부 도전막(1200a) 상에 하부 제1 전극막(1310a), 제1 선택막(1320a), 하부 제2 전극막(1330a), 제1 데이터 저장막(1340a) 및 하부 제3 전극막(1350a)의 순서로 적층되어 상기 제1 및 제2 셀 리세스(LCR1, LCR2)는 하부 도전라인(1200) 상에 형성되는 것을 개시하고 있지만, 도 5a 내지 도 6b를 참조하여 설명한 바와 같은 제1 메모리 셀 구조물(1300)의 적층구조가 변형되는 경우 하부 제1 및 제2 셀 리세스(LCR1, LCR2)는 다른 위치에 형성될 수 있다.
예를 들면, 상기 하부 제1 전극막(1310a)이 상기 제1 선택막(1320a) 및 상기 제1 데이터 저장막(1340a) 사이에 형성되는 경우, 상기 하부 제1 셀 리세스(LCR1)는 상기 제1 선택부(1320)와 제1 데이터 저장부(1340)의 표면 및 상기 하부 제1 전극(1310)의 측면으로 한정되고, 상기 하부 제2 셀 리세스(LCR2)는 상기 제1 선택라인(1320b) 및 상기 제1 데이터 저장라인(1340b)의 표면과 상기 하부 제1 전극라인(1310b)의 측면으로 한정된다.
마찬가지로, 상기 하부 도전막(1200a) 상에 하부 제3 전극막(1350a), 제1 데이터 저장막(1340a), 하부 제2 전극막(1330a), 제1 선택막(1320a) 및 하부 제1 전극막(1310a)의 순서로 적층되는 경우, 상기 하부 제1 셀 리세스(LCR1)는 상기 제1 선택부(1320)와 제1 구성라인(1410)의 표면 및 상기 하부 제1 전극(1310)의 측면으로 한정되고, 상기 하부 제2 셀 리세스(LCR2)는 상기 제1 선택라인(1320b) 및 상기 제1 구성라인(1410)의 표면과 상기 하부 제1 전극라인(1310b)의 측면으로 한정된다.
도 18a 및 도 18b를 참조하면, 상기 하부 제2 라인 트렌치(LLT2) 및 상기 하부 노드분리 홀(LNH)을 매립하여 제1 구성라인(1410)을 분리하는 하부 절연라인(LIL) 및 상기 제1 메모리 셀 구조물(1300)을 분리하는 하부 절연칼럼(LIC)을 구비하는 하부 제2 절연패턴(LIP2)을 형성한다.
예를 들면, 상기 하부 노드분리 홀(LNH) 및 하부 제2 라인 트렌치(LLT2)를 매립하기에 충분한 두께를 갖도록 절연막(미도시)을 형성하고, 상기 제1 구성라인(1410)의 상면이 노출되도록 상기 절연막을 평탄화하여 하부 절연라인(LIL) 및 하부 절연칼럼(LIC)을 동시에 형성한다. 이때, 상기 하부 제2 절연패턴(LIP2)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중의 어느 하나로 형성될 수 있다.
이와 달리, 상기 하부 노드분리 홀(LNH)을 매립하여 하부 절연칼럼(LIC)을 먼저 형성하고 하부 절연칼럼(LIC)을 덮고 하부 제2 라인 트렌치(LLT2)를 매립하는 하부 절연라인(LIL)을 형성할 수도 있다. 이 경우, 하부 절연라인(LIL) 및 하부 절연칼럼(LIC)의 조성을 서로 다르게 형성할 수도 있다.
또한, 상기 제1 라인 리세스(LR1)도 상기 하부 절연 칼럼(LIC)에 의해 매립되어 하부 절연칼럼(LIC)의 배면은 상기 제1 메모리 셀 구조물(300)의 배면보다 낮게 위치한다.
도 19a 및 19b를 참조하면, 상기 제1 구성라인(1410) 및 상기 하부 제2 절연패턴(LIP2) 상에 구분막(1420a), 제2 구성막(1430a) 및 상부 제1 전극막(1510a), 제2 선택막(1520a) 및 제2 데이터 저장막(1540a)을 구비하는 제2 다층막(1500a)을 형성한다.
예를 들면, 상기 제1 구성라인(1410)을 구성하는 물질과 동일한 금속물질을 갖는 금속 실리사이드층을 형성하여 상기 구분막(1420a)을 형성하고 상기 구분막(1420a)을 덮도록 상기 제2 구성막(1430a)을 형성할 수 있다. 본 실시예의 경우, 상기 구분막(1420a)과 제2 구성막(1430a)은 화학기상증착 공정이나 물리기상증착 공정을 통하여 형성할 수 있다.
이어서, 상기 제2 구성막(1430a)을 덮는 상부 제1 전극막(1510a), 제2 선택막(1520a), 상부 제2 전극막(1530a), 제2 데이터 저장막(1540a) 및 상부 제3 전극막(1550a)을 차례대로 적층하여 상기 제2 다층막(1500a)을 형성한다.
상기 제2 다층막(1500a)은 후속공정에 의해 제2 메모리 셀 구조물(1500)로 형성되고, 제1 다층막(1300a)과 동일한 조성 및 구조를 갖도록 형성한다.
이어서, 상기 제2 다층막(1500a)의 상부에 상기 제2 방향(y)을 따라 연장하고 제1 방향(x)을 따라 일정거리만큼 이격되는 제3 마스크 패턴(M3)을 형성한다.
상기 제2 다층막(1500a)은 도 9a 및 도 9b에 도시된 제1 다층막(1300a)과 동일한 공정으로 형성하고 상기 제3 마스크 패턴(M3)은 도 13a 및 도 13b에 도시된 제2 마스크 패턴(M2)과 동일한 공정에 의해 제2 방향을 따라 연장하는 라인패턴으로 형성한다.
도 20a 및 도 20b를 참조하면, 상기 제3 마스크 패턴(M3)을 식각 마스크로 이용하여 제2 다층막(1500a)을 부분적으로 제거하여 제2 방향(y)을 따라 연장하고 하부 제2 절연패턴(LIP2)을 노출하는 제2 셀 트렌치(CT2) 및 상기 제2 셀 트렌치(CT2)에 의해 이격되고 제2 방향(y)을 따라 연장하는 라인 형상을 갖는 제2 셀라인(1500b), 제2 구성라인(1430) 및 구분라인(1420)을 형성한다. 이때, 상기 구분라인(1420), 제2 구성라인(1430) 및 제2 셀라인(1500b)은 상기 제1 구성라인(1410) 상에 사다리꼴 형상으로 적층되는 구조를 갖게 된다.
예를 들면, 상기 상부 제3 전극막(1550a), 제2 데이터 저장막(1540a), 상부 제2 전극막(1530a), 제2 선택막(1520a) 및 상부 제1 전극막(1510a)을 차례대로 식각하여 상기 제2 방향(x)을 따라 연장하는 제2 셀 트렌치(CT2)를 형성하고, 이어서 상기 제2 구성막(1430a) 및 구분막(1420a)을 식각하여 상기 제2 셀 트렌치(CT2)와 연통하는 상부 제2 라인 트렌치(ULT2)를 형성한다.
이에 따라, 제2 방향(y)을 따라 라인형상으로 연장하는 상부 제3 전극라인(1550b), 제2 데이터 저장라인(1540b), 상부 제2 전극라인(1530b), 제2 선택라인(1520b) 및 상부 제1 전극라인(1510b)을 구비하는 제2 셀라인(1500b)과 상기 제2 셀라인(1500b)의 하부에 배치되는 제2 구성라인(1430) 및 구분라인(1420)을 형성한다.
본 실시예의 경우, 상기 제2 다층막(1500a)에 대한 식각과 제2 구성막(1430a) 및 구분막(1420a)에 대한 식각은 연속적으로 수행되어 제2 셀 트렌치(CT2) 및 상부 제2 라인 트렌치(ULT2)를 동시에 형성한다. 이에 따라, 상기 구분라인(1420), 제2 구성라인(1430) 및 상기 제2 셀라인(1500b)은 단일한 형상을 갖도록 형성된다.
상기 제2 다층막(1500a), 제2 구성막(1430a) 및 구분막(1420a)은 이방성 건식식각에 의해 수행되며, 식각이 진행될수록 트렌치의 폭이 작아지도록 식각조건을 설정하여 트렌치의 측면 프로파일이 일정한 경사각(θ)으로 기울어진 기울기를 갖도록 형성한다.
이에 따라, 상기 제2 셀 트렌치(CT2) 및 상부 제2 라인 트렌치(ULT2)는 하방으로 갈수록 폭이 좁아지는 역사다리꼴 형상으로 형성되고, 반사적으로 상기 구분라인(1420), 제2 구성라인(1430) 및 제2 셀라인(1500b)은 상기 제1 구성라인(1410) 상에 단일한 사다리꼴 형상으로 적층되는 구조를 갖게 된다. 따라서, 제1 방향을 향하는 상기 제2 셀라인(1500b)의 측면과 제1 방향을 향하는 상기 제2 구성라인(1430) 및 구분라인(1420)의 측면은 실질적으로 동일한 기울기를 갖는 동일한 평면으로 형성된다.
특히, 상기 하부 제2 라인 트렌치(LLT2) 및 하부 노드분리 홀(LNH)과 상기 제2 셀 트렌치(CT2) 및 상부 제2 라인 트렌치(ULT2)를 동일한 경사각을 갖는 식각공정에 의해 형성하는 경우, 상부 제2 라인 트렌치(ULT2)는 역사다리꼴 형상의 하부에 형성되고 하부 제2 라인 트렌치(LLT2)는 역사다리꼴 형상의 상부에 형성된다. 이에 따라, 상부 제2 라인 트렌치(ULT2)의 폭(WULT)을 하부 제2 라인 트렌치(LLT2)의 폭(WLLT)보다 작게 형성되고, 제1 방향(x)을 따라 제1 구성라인(1410)의 선폭보다 제2 구성라인(1430)의 선폭이 더 크게 형성된다.
따라서, 상기 제2 구성라인(1430)은 상기 구분라인(1420)의 상면을 덮도록 배치되어 상기 제2 구성라인(1430)의 측면과 상기 구분라인(1420)의 측면은 동일한 평면상에 연속적으로 배치되지만, 상기 제1 구성라인(1410)은 상기 구분라인(1420)의 하면을 부분적으로 덮도록 배치되어 상기 구분라인(1420)의 측면과 상기 제1 구성라인(1410)의 측면은 불연속적으로 배치된다.
상기 제1 구성라인(1410)은 하부에 배치되는 제1 메모리 셀 구조물(1300)에 대한 비트라인으로 제공되고, 제2 구성라인(1430)은 상부에 배치되는 제2 메모리 셀 구조물(1500)에 대한 비트라인으로 제공되어 상기 제1 및 제2 구성라인(1410,1430)은 상기 구분라인(1420)을 경계로 서로 구분되는 공통 비트라인으로 제공되는 중간 도전라인(1400)으로 형성된다.
따라서, 서로 인접하는 제1 및 제2 메모리 셀 구조물(1300,1500) 사이에서 비트라인으로 제공되는 제1 구성라인 및 제2 구성라인(1410,1430) 사이의 이격거리인 상하 인접 이격거리(Dv)는 상부 제2 라인 트렌치(ULT2)의 폭(WULT)과 하부 제2 라인 트렌치(LLT2)의 폭(WLLT)의 차이만큼 증가하여 인접하는 비트라인 사이의 절연공간을 확장할 수 있다. 이에 따라, 제1 및 제2 메모리 셀 구조물(1300,1500) 사이의 항복전압 마진(breakdown voltage margin)을 충분하게 확보할 수 있다.
또한, 하부 제2 라인 트렌치(LLT2)의 폭을 증가시킴으로써 상기 제3 마스크 패턴(M3)을 형성하기 위한 포토공정의 정렬마진을 증가시킴으로써, 상부 제2 라인 트렌치(ULT2)와 하부 제2 라인 트렌치(LLT2)의 정렬불량을 최소화 할 수 있다.
예를 들면, 상기 제2 셀 트렌치(CT2) 및 상부 제2 라인 트렌치(ULT2)를 형성하는 식각공정은 하부 제2 라인 트렌치(LLT1) 및 상기 하부 노드분리 홀(LNH)을 형성하는 식각공정과 마찬가지로 약 70°내지 85°의 경사각(θ)으로 수행될 수 있다. 이에 따라, 상기 제2 셀라인(1500b)도 하면의 꼭지각이 약 70°내지 85°의 범위를 갖는 사다리꼴 형상으로 형성된다.
도 21a 도 21b를 참조하면, 상기 제2 셀 트렌치(CT2)를 통하여 노출된 상기 상부 제1 전극라인(1510b)을 등방성 식각에 의해 제1 방향(x)을 따라 더 제거하여 상부 제1 전극라인(1510b)의 제1 방향(x)을 따른 폭인 제1 상부축소 폭(WUH1)을 제2 선택라인(1520b)의 제1 방향(x)을 따른 폭인 제1 상부 선택라인 폭(WUS1)보다 작아지도록 축소한다. 이에 따라, 상기 제2 선택라인(1520b), 제2 구성라인(1430) 및 상부 제1 전극라인(1510b)으로 한정되는 상부 제1 셀 리세스(UCR1)를 형성하고, 인접한 상부 제1 전극라인(1510b) 사이의 이격거리를 증가시키고 인접한 제2 셀 라인(1500b) 사이의 절연공간을 상기 상부 제1 셀 리세스(UCR1)만큼 증가시킬 수 있다.
본 실시예의 경우, 제1 상부 선택라인 폭(WUS1)의 약 1/2배 내지 1/4배의 폭을 갖도록 상기 상부 제1 전극라인(1510b)을 제거한다. 그러나, 반도체 소자(2000)의 구조와 특성에 따라 상부 제1 전극라인(1510b)의 제거량은 변화할 수 있다.
이때, 상기 등방성 식각공정은 상부 제1 전극라인(1510b)만 선택적으로 제거할 수 있도록 식각 선택비를 조절함으로써 제2 선택라인(1520b), 상부 제2 전극라인(1530b), 제2 데이터 저장라인(1540b) 및 상부 제3 전극라인(1550b) 및 제2 구성라인(1430) 및 구분라인(1420)이 함께 제거되는 것을 최소화한다.
도 22a 및 도 22b를 참조하면, 역사다리꼴 형상을 갖고 상기 제2 셀라인(1500b), 제2 구성라인(1430) 및 구분라인(1420)을 분리하는 상부 제2 절연패턴(UIP2)을 형성한다.
예를 들면, 상기 상부 제2 라인 트렌치(ULT2) 및 상기 제2 셀 트렌치(CT2)를 매립하기에 충분한 두께를 갖도록 하부 제2 절연패턴(LIP2) 상에 절연막(미도시)을 형성하고, 상기 제2 셀라인(1500b)의 상면, 즉 상부 제3 전극라인(1550b)의 상면이 노출되도록 상기 절연막을 평탄화하여 상부 제2 절연패턴(UIP2)을 형성한다.
이때, 상기 상부 제2 라인 트렌치(ULT2) 및 상기 제2 셀 트렌치(CT2)는 동시에 매립되므로 상기 제2 셀라인(1500b) 및 제2 구성라인(1430) 및 구분라인(1420)을 분리하는 절연패턴은 동일한 물질로 구성되는 단일한 패턴으로 동시에 형성한다. 예를 들면, 상기 상부 제2 절연패턴(UIP2)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중의 어느 하나로 형성될 수 있다.
도 23a 및 도 23b를 참조하면, 상기 제2 셀라인(1500b) 및 상기 상부 제2 절연패턴(UIP2)을 교대로 노출하는 상부 제1 라인 트렌치(ULT1)에 의해 이격되고 상부로 갈수록 폭이 작아지는 사다리꼴 형상을 갖고 상기 제1 방향(x)을 따라 연장하는 상부 도전라인(1600)을 형성한다.
예를 들면, 상기 제2 셀라인(1500b) 및 상기 상부 제2 절연패턴(UIP2)의 상면을 덮도록 저저항 금속물질을 증착하여 상기 제2 셀라인(500b) 및 상부 제2 절연패턴(UIP2)을 덮는 상부 도전막(미도시)을 형성한다.
상기 상부 도전막은 상기 하부 도전막(1200a)과 같이 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN) 및 이들의 합성물 중의 어느 하나로 형성할 수 있다.
상기 상부 도전막의 상면에 마스크 막(미도시)을 형성하고 사진공정에 의해 상기 마스크 막을 부분적으로 제거하여 제4 마스크 패턴(M4)을 형성한다. 상기 제4 마스크 패턴(M4)은 제1 방향(x)을 따라 연장하는 라인형상을 갖고 제2 방향(y)을 따라 일정거리만큼 이격되도록 형성한다.
상기 제4 마스크 패턴(M4)을 식각 마스크로 이용하는 이방성 식각공정에 의해 상부 도전막을 부분적으로 제거한다. 이에 따라, 상기 제2 셀라인(1500b)을 노출하는 상부 제1 라인 트렌치(ULT1)를 형성하고, 상기 상부 도전막은 상기 상부 제1 라인 트렌치(ULT1)만큼 이격되고 제1 방향(x)을 따라 연장하는 상부 도전라인(1600)으로 형성된다.
상기 상부 제1 라인 트렌치(ULT1)는 제1 방향(y)을 따라 연장하므로 상부 제1 라인 트렌치(ULT1)를 통하여 상기 제2 셀라인(1500b) 및 상부 제2 절연패턴(UIP2)이 교대로 노출된다.
본 실시예에서는 반응성 이온식각(reactive ion etching, RIE)공정에 의해 상기 상부 도전라인(1600)을 형성할 수 있다.
도 24a 및 24b를 참조하면, 상기 상부 제1 라인 트렌치(LLT2)를 통하여 노출된 상기 제2 셀라인(1500b)을 제거하여 상기 제2 구성라인(1430)을 노출하고 상기 제2 셀라인(1500b)을 노드 분리하는 상부 노드분리 홀(UNH)을 형성하여 상기 제2 구성라인(1430)과 상기 상부 도전라인(1600)의 각 교차점(C)에 제2 메모리 셀 구조물(1500)을 형성한다.
예를 들면, 상부 제2 절연패턴(UIP2)에 대하여 식각 선택비를 갖도록 식각 조건을 조정한 후 이방성 식각공정을 연속적으로 수행하여 상부 제1 라인 트렌치(ULT1)를 통하여 노출된 제2 셀라인(1500b)을 제거한다. 이에 따라, 상기 상부 제3 전극라인(1550b), 제2 데이터 저장라인(1540b), 상부 제2 전극라인(1530b), 제2 선택라인(1520b) 및 상부 제1 전극라인(1510b)을 차례대로 식각하여 상기 제2 구성라인(1430)을 노출하는 상부 노드분리 홀(UNH)을 형성한다.
따라서, 상기 제2 셀라인(1500b)은 상부 노드분리 홀(UNH)에 의해 제2 방향(y)을 따라 분리되어 상부 제1 전극(1510), 제2 선택부(1520), 상부 제2 전극(1530), 제2 데이터 저장부(1540) 및 상부 제3 전극(1550)을 구비하는 제2 메모리 셀 구조물(1500)로 형성된다.
특히, 상기 상부 노드분리 홀(UNH) 및 상기 상부 제1 라인 트렌치(ULT1)를 형성하기 위한 식각공정은 단일한 식각장비를 이용하여 식각 대상막의 조성의 변화에 따라 식각조건을 적절하게 수정함으로써 연속적으로 수행될 수 있다.
본 실시예의 경우, 상기 상부 제1 라인 트렌치(ULT1)와 상부 노드분리 홀(UNH)은 이방성 건식식각에 의해 수행되며, 식각이 진행될수록 트렌치의 폭이 작아지도록 식각조건을 설정하여 트렌치의 측면 프로파일이 일정한 경사각(θ)으로 기울어지게 형성한다.
이에 따라, 상기 상부 제1 라인 트렌치(ULT1) 및 상부 노드분리 홀(UNH)은 하방으로 갈수록 폭이 좁아지는 역사다리꼴 형상으로 형성되고, 반사적으로 상기 제2 메모리 셀 구조물(1500) 및 상기 상부 도전라인(1600)은 단일한 사다리꼴 형상으로 적층되는 구조를 갖게 된다. 따라서, 제2 방향(x)을 향하는 상기 제2 메모리 셀 구조물(1500)의 측면과 제2 방향(x)을 향하는 상기 상부 도전라인(1600)의 측면은 실질적으로 동일한 기울기를 갖는 동일한 평면으로 형성된다.
본 실시예의 경우, 상기 상부 제1 라인 트렌치(ULT1) 및 상기 상부 노드분리 홀(UNH)을 형성하는 식각공정은 상기 제1 셀 트렌치(CT1)를 형성하는 식각공정과 마찬가지로 약 70°내지 85°의 경사각(θ)으로 수행될 수 있다. 이에 따라, 상기 제2 메모리 셀 구조물(1500)도 하면의 꼭지각이 약 70°내지 85°의 범위를 갖는 사다리꼴 형상으로 형성된다.
또한, 상기 제2 셀 트렌치(CT2)를 형성하기 위한 식각공정의 경사각과 상부 제2 라인 트렌치(ULT2) 및 상부 노드 분리 홀(UNH)을 형성하기 위한 식각공정의 경사각을 동일하게 설정하는 것을 개시하고 있지만, 메모리 셀 구조물의 형상에 따라 서로 상이하게 설정할 수 있음은 자명하다.
선택적으로, 상기 상부 노드분리 홀(UNH)을 통하여 노출되는 상기 제2 구성라인(1430)을 부분적으로 더 식각하여 제2 방향(y)을 따라 인접하는 상기 제2 메모리 셀 구조물(1500) 사이에 제2 라인 리세스(LR2)를 더 형성한다. 이에 따라, 상기 제2 구성라인(1430)은 함몰된 제2 라인 리세스(LR2)와 상기 제2 라인 리세스(LR2)를 한정하고 제2 라인 리세스(LR2)보다 높은 상면을 구비하는 제2 돌출부(P2)가 길이방향을 따라 교대로 배치되는 요철구조를 갖게 된다.
예를 들면, 제2 구성라인(1430)은 제2 메모리 셀 구조물(1500)에 대해 식각 선택비를 갖는 건식 또는 습식식각에 의해 제거될 수 있다.
이에 따라, 상기 제2 방향을 따라 인접한 제2 메모리 셀 구조물(1500) 사이의 열간섭을 효과적으로 차단하여 반도체 소자(2000)의 신뢰성과 동작 안정성을 높일 수 있다.
도 25a 도 25b를 참조하면, 상기 상부 노드분리 홀(NNH)을 통하여 노출된 상기 상부 제1 전극(1510)을 등방성 식각에 의해 제2 방향(y)을 따라 더 제거하여 상부 제1 전극(1510)의 제2 방향을 따른 폭인 제2 상부축소 폭(WUH2)을 제2 선택부(320)의 제2 방향을 따른 폭인 제2 상부 선택부 폭(WUS2)폭 보다 작아지도록 축소한다. 이에 따라, 상기 제2 선택부(1520), 제2 구성라인(1430) 및 상부 제1 전극(1510)으로 한정되는 상부 제2 셀 리세스(UCR2)를 형성한다. 따라서, 인접한 상부 제1 전극(1510) 사이의 이격거리를 증가시키고 인접한 제2 메모리 셀 구조물(1500) 사이의 절연공간을 상기 상부 제2 셀 리세스(UCR2)만큼 증가시킬 수 있다.
본 실시예의 경우, 제2 상부 선택부 폭(WUS2)의 약 1/2배 내지 1/4배의 폭을 갖도록 상기 상부 제1 전극(1510)을 제거한다. 그러나, 반도체 소자(2000)의 구조와 특성에 따라 상부 제1 전극(1510)의 제거량은 다르게 설정할 수 있다.
이때, 상기 등방성 식각공정은 상부 제1 전극라인(1510b)만 선택적으로 제거할 수 있도록 식각 선택비를 조절함으로써 제2 선택라인(1520b), 상부 제2 전극라인(1530b), 제2 데이터 저장라인(1540b) 및 상부 제3 전극라인(1550b) 및 제2 구성라인(1430)이 함께 제거되는 것을 최소화한다.
본 실시예에서는 예시적으로 제2 구성막(1430a) 상에 상부 제1 전극막(1510a), 제2 선택막(1520a), 상부 제2 전극막(1530a), 제2 데이터 저장막(1540a) 및 상부 제3 전극막(1550a)의 순서로 적층되어 상기 상부 제1 및 제2 셀 리세스(UCR1, UCR2)는 제2 구성라인(1430) 상에 형성되는 것을 개시하고 있지만, 도 5a 내지 도 6b에 도시된 바와 같은 적층구조로 제2 메모리 셀 구조물(1500)이 변형되는 경우 상부 제1 및 제2 셀 리세스(UCR1, UCR2)는 다른 위치에 형성될 수 있다.
예를 들면, 상기 상부 제1 전극막(1510a)이 상기 제2 선택막(1520a) 및 상기 제2 데이터 저장막(1540a) 사이에 형성되는 경우, 상기 상부 제2 셀 리세스(UCR2)는 상기 제2 선택부(1520)와 제2 데이터 저장부(1540)의 표면 및 상기 상부 제1 전극(1510)의 측면으로 한정되고, 상기 상부 제1 셀 리세스(UCR1)는 상기 제1 선택라인(1520b) 및 상기 제1 데이터 저장라인(1540b)의 표면과 상기 상부 제1 전극라인(1510b)의 측면으로 한정된다.
마찬가지로, 상기 제2 구성막(1430a) 상에 상부 제3 전극막(1550a), 제2 데이터 저장막(1540a), 상부 제2 전극막(1530a), 제2 선택막(1520a) 및 상부 제1 전극막(1510a)의 순서로 적층되는 경우, 상기 상부 제2 셀 리세스(UCR2)는 상기 제2 선택부(1520)와 상부 도전라인(1600)의 표면 및 상기 상부 제1 전극(1510)의 측면으로 한정되고, 상기 상부 제1 셀 리세스(UCR1)는 상기 제2 선택라인(1520b) 및 상기 상부 도전라인(1600)의 표면과 상기 상부 제1 전극라인(1510b)의 측면으로 한정된다.
도 26a 및 도 26b를 참조하면, 상기 상부 제1 라인 트렌치(ULT1) 및 상기 상부 노드분리 홀(UNH)을 매립하여 상부 도전라인(1600)을 분리하는 상부 절연라인(UIL) 및 상기 제2 메모리 셀 구조물(1500)을 분리하는 상부 절연칼럼(UIC)을 구비하는 상부 제1 절연패턴(UIP1)을 형성한다.
예를 들면, 상기 상부 노드분리 홀(UNH) 및 상부 제1 라인 트렌치(ULT1)를 매립하기에 충분한 두께를 갖도록 절연막(미도시)을 형성하고, 상기 상부 도전라인(1600)의 상면이 노출되도록 평탄화하여 상부 절연라인(UIL) 및 상부 절연칼럼(UIC)을 동시에 형성한다. 이때, 상기 상부 제1 절연패턴(UIP1)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중의 어느 하나로 형성될 수 있다.
이와 달리, 상기 상부 노드분리 홀(UNH)을 매립하여 상부 절연칼럼(UIC)을 먼저 형성하고 상부 절연칼럼(UIC)을 덮고 상부 제1 라인 트렌치(ULT1)를 매립하는 상부 절연라인(UIL)을 형성할 수도 있다. 이 경우, 상부 절연라인(UIL) 및 상부 절연칼럼(UIC)의 조성을 서로 다르게 형성할 수도 있다.
또한, 상기 제2 라인 리세스(LR2)도 상기 상부 절연 칼럼(UIC)에 의해 매립되어 상부 절연칼럼(UIC)의 배면은 상기 제2 메모리 셀 구조물(1500)의 배면보다 낮게 위치한다.
상술한 바와 같은 반도체 소자의 제조방법에 의하면, 공통 비트라인을 구성하는 제1 구성라인(1410)은 사다리꼴 형상을 갖는 제1 메모리 셀 구조물(1300)의 상부에 형성되고, 제2 구성라인(1430)은 사다리꼴 형상을 갖는 제2 메모리 셀 구조물(15000의 하부에 형성된다. 이에 따라, 상기 제1 구성라인(1410)의 최대 선폭은 제2 구성라인(1430)의 최소 선폭보다 작게 형성되어 인접하는 제1 및 제2 구성라인(1410,1430) 사이의 상하 인접 이격거리(Dv)를 증가시킬 수 있다. 이에 따라, 제1 및 제2 메모리 셀 구조물(1300,1500) 사이의 항복전압 마진(breakdown voltage margin)을 충분하게 확보할 수 있다. 또한, 제1 메모리 셀 구조물(1300) 사이의 이격거리를 증가시킴으로써 제2 메모리 셀 구조물(1500)을 형성하기 위한 공정의 정렬마진을 높일 수 있다.
뿐만 아니라, 셀 트렌치 및 노드 분리 홀을 형성한 후 추가적인 등방성 식각을 통해 히터전극의 폭을 선택부의 폭보다 작게 형성함으로써 인접한 메모리 셀 구조물 사이의 이격거리를 최소화할 수 있다. 이때, 히터전극의 접촉저항 증가로 인한 선택부의 손상을 방지하기 위해 히터전극의 접촉면적은 선택부 표면적의 1/4 내지 1/10로 형성한다.
본 발명에 의한 비휘발성 반도체 메모리 소자는 통신 시스템이나 메모리 카드와 같이 다양한 분야에서 응용될 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 통신 시스템을 개략적으로 도시한 블록도이다.
도 27을 참조하면, 본 실시예의 시스템(3000)은 무선통신장치, 예를 들어 개인휴대단말기(PDA), 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선전화기, 휴대폰, 디지털 음악 재생기(digital musicplayer) 또는 정보를 무선 환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
상기 시스템(3000)은 데이터 버스라인(2500)을 통해서 서로 연결된 제어기(2100), 입출력 장치(2200), 메모리 유닛(2300), 무선 인터페이스(2400)를 포함한다. 상기 제어기(2100)는 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러를 포함할 수 있다. 상기 메모리 유닛(2300)은 제어기(2100)에 의해 실행되는 명령어를 저장하고 사용자 데이터를 저장한다. 상기 메모리 유닛(2300)은 본 발명의 실시예들에 의한 반도체 소자(1000, 2000)를 포함할 수 있다.
예를 들면, 상기 메모리 유닛(2300)은 교차점 어레이(cross point array) 구조를 갖고 3차원 형상으로 적층된 상변화 메모리 소자로 구성되고 상부 및 하부 비트라인으로 구성되는 공통 비트라인을 포함한다. 이때, 상부 비트라인은 상부 메모리 셀 구조물의 하부에 배치되어 사다리꼴 형상의 상부 메모리 스택을 구성하고 하부 비트라인은 하부 메모리 셀 구조물의 상부에 배치되어 사다리꼴 형상을 갖는 하부 메모리 스택을 구성한다. 이에 따라, 서로 인접하는 상부 및 하부 비트라인의 사이의 이격거리를 증가시키고 절연특성을 강화시킴으로써 메모리 유닛(2300)의 항복전압 마진을 높일 수 있다. 또한, 히터전극의 접촉면적을 OTS 소자의 접촉면적의 1/4 내지 1/10 정도로 축소함으로써 OTS 소자의 성능저하를 방지하면서 인접 메모리 셀 사이의 이격거리를 최대로 확장할 수 있다. 이에 따라, 상기 메모리 유닛의 집적도와 동작 안정성을 동시에 높일 수 있다.
상기 시스템(3000)은 고주파(RF) 신호로 통신하는 무선통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(2400)를 사용할 수 있다. 예를 들어 무선인터페이스(2400)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(3000)은 코드분할 다중 액세스(CDMA: Code Division Multiple Access), 모바일 통신 글로벌시스템(GSM: Global System for Mobile Communication), 북미 디지털 셀룰러(NADC: North American Digital Cellular), 시분할 다중 액세스(TDMA: Time Division Multiple Access), 확장 시분할 다중 액세스(E-TDMA: Extended Time Division Multiple Access), 광대역 코드분할 다중 액세스(WCDAM: Wide band Code Division Multiple Access), 코드분할 다중 액세스2000(CDMA2000)과 같은 차세대 통신시스템과 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 메모리 카드를 나타내는 블록도이다.
도 28을 참조하면, 본 발명의 일실시예에 의한 메모리 카드(4000)는 암호화를 위한 암호화 회로(3010), 로직 회로(3020), 전용 프로세서인 디지털 신호 프로세서(DSP; 3030) 및 메인 프로세서(3040)를 포함한다.
또한, 메모리 카드(4000)는 본 발명의 일실시예에 의한 비휘발성 반도체 메모리 소자로서 상변화 메모리 소자(3100) 및 기타 다양한 종류의 메모리 소자를 포함한다. 예를 들면, 에스램(3050: SRAM), 디램(3060: DRAM), 롬(3070: ROM), 플래시 메모리(3110) 등이 상기 메모리 카드(4000)에 포함될 수 있다. 상기 메모리 카드(4000)는 RF(고주파/마이크로파) 회로(3080) 및 입출력 회로(3090)를 포함하여 외부와 데이터를 교환할 수 있다.
상기한 바와 같은 메모리 카드(4000)의 각 기능 블록들(3010-3090)은 시스템 버스(3200)를 통해 상호 연결되어 유기적인 시스템을 구성한다. 상기 메모리 카드(4000)는 외부 호스트의 제어에 따라 동작하며 본 발명의 일실시예에 의한 상변화 메모리 소자(3100)는 호스트의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력할 수 있다.
이때, 상기 상변화 메모리 소자(3100)는 교차점 어레이(cross point array) 구조를 갖고 3차원 형상으로 적층되며 상부 및 하부 비트라인으로 구성되는 공통 비트라인을 포함한다. 이때, 상부 비트라인은 상부 메모리 셀 구조물의 하부에 배치되어 사다리꼴 형상의 상부 메모리 스택을 구성하고 하부 비트라인은 하부 메모리 셀 구조물의 상부에 배치되어 사다리꼴 형상을 갖는 하부 메모리 스택을 구성한다. 이에 따라, 서로 인접하는 상부 및 하부 비트라인의 사이의 이격거리를 증가시키고 절연특성을 강화시킴으로써 상변화 메모리 소자(3000)의 항복전압 마진을 높일 수 있다. 또한, 히터전극의 접촉면적을 OTS 소자의 접촉면적의 1/4 내지 1/10 정도로 축소함으로써 OTS 소자의 성능저하를 방지하면서 인접 메모리 셀 사이의 이격거리를 최대로 확장할 수 있다. 이에 따라, 상기 메모리 유닛의 집적도와 동작 안정성을 동시에 높일 수 있다.
본 발명의 실시예들에 의한 반도체 메모리 소자 및 이의 제조방법에 따르면, 제1 및 제2 메모리 셀 구조물의 히터전극 폭을 선택소자의 폭보다 작게 형성함으로써 셀 리세스를 배치하고 공통 비트라인으로 기능하는 중간라인의 제1 및 제2 구성라인 사이의 상하 인접 이격거리를 증가시킴으로써 인접하는 메모리 셀 구조물 사이의 절연공간을 최대한 확보할 수 있다. 이에 따라, 인접하는 메모리 셀 구조물 사이의 간섭을 방지함으로써 메모리 셀의 동작 신뢰성을 높일 수 있다.
특히, 제1 및 제2 구성라인 사이의 절연공간 증가에 따라 인접하는 제1 및 제2 메모리 스택의 비트라인 사이에서 항복전압 마진을 현저하게 개선할 수 있다. 이에 따라, 메모리 셀 구조물의 선폭이 축소된다 할지라도 제1 및 제2 메모리 스택 사이의 데이터 안정성을 일정하게 유지할 수 있다.
본 발명은 각 메모리 셀 별로 셀 스위치와 상변이 물질층을 구비하는 상변화 메모리 소자를 예시적으로 개시하고 있지만, 단위 셀 별로 데이터 저장부 및 선택소자를 구비하고 각 선택소자와 히터전극이 접촉한다면 다양한 비휘발성 메모리 소자에도 본 발명의 기술사상이 적용될 수 있음은 자명하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판 상에서 제1 방향을 따라 연장하는 적어도 하나의 제1 도전라인;
    상기 제1 도전라인의 상부에 배치되어 상기 제1 도전라인과 교차하도록 제2 방향을 따라 연장하는 적어도 하나의 제2 도전라인;
    데이터를 저장하는 데이터 저장부, 상기 데이터 저장부로 셀 선택신호를 인가하는 선택부 및 상기 선택부의 표면적보다 작은 접촉면적으로 상기 선택부와 접촉하는 적어도 하나의 전극부가 상기 제1 및 제2 도전라인의 각 교차점마다 수직방향으로 적층되는 다수의 메모리 셀 구조물; 및
    상기 제1 및 제2 도전라인 및 상기 메모리 셀 구조물을 분리하는 절연패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 전극부는 상기 선택부 및 상기 제1 및 제2 도전라인 중의 어느 하나와 접촉하여 주울열을 생성하는 제1 전극, 상기 선택부와 데이터 저장부 사이에 배치되는 제2 전극 및 상기 데이터 저장부 및 상기 제1 및 제2 도전라인 중의 나머지 하나와 접촉하는 제3 전극을 포함하고, 상기 제1 전극은 상기 선택부보다 작은 폭을 갖는 반도체 소자.
  3. 제2항에 있어서, 상기 선택부 및 상기 데이터 저장부는 각각 오보닉 임계 스위치(ovonic threshold switch, OTS) 및 상변화 물질(phase changeable material, PCM)막을 포함하는 반도체 소자.
  4. 제3항에 있어서, 상기 제1 도전라인의 상면에 상기 제1 전극, 상기 선택부, 상기 제2 전극, 상기 데이터 저장부 및 상기 제3 전극이 사다리꼴 형상을 갖도록 차례대로 적층되고, 상기 메모리 셀 구조물은 상기 제1 전극의 측면과 상기 선택부의 배면 및 상기 제1 도전라인의 상면으로 한정되고 상기 절연패턴으로 매립되는 셀 리세스를 구비하는 반도체 소자.
  5. 제3항에 있어서, 상기 제1 도전라인의 상면에 상기 제2 전극, 상기 선택부, 상기 제1 전극, 상기 데이터 저장부 및 상기 제3 전극이 사다리꼴 형상을 갖도록 차례대로 적층되고, 상기 제1 전극의 측면과 상기 선택부의 주변부 상면 및 상기 데이터 저장부의 주변부 하면으로 한정되고 상기 절연패턴으로 매립되는 셀 리세스를 구비하는 반도체 소자.
  6. 제1항에 있어서, 상기 메모리 셀 구조물과 수직하게 배치되는 적어도 하나의 주변회로 트랜지스터 및 상기 주변회로 트랜지스터 및 상기 제1 및 제2 도전라인 중의 적어도 하나와 전기적으로 연결되는 배선 구조물을 구비하는 주변회로 구조물을 더 포함하는 반도체 소자.
  7. 제1 방향을 따라 연장하는 하부 도전라인;
    상기 하부 도전라인의 상부에서 상기 하부 도전라인과 교차하도록 제2 방향을 따라 연장하고, 제1 구성라인 및 상기 제1 구성라인보다 큰 폭을 갖는 제2 구성라인을 구비하는 중간 도전라인;
    상기 중간 도전라인의 상부에서 상기 중간 도전라인과 교차하도록 상기 제1 방향을 따라 연장하는 상부 도전라인;
    데이터를 저장하는 제1 데이터 저장부, 상기 제1 데이터 저장부로 셀 선택신호를 인가하는 제1 선택부 및 상기 제1 선택부의 표면적보다 작은 접촉면적으로 상기 제1 선택부와 접촉하는 적어도 하나의 하부 전극부가 상기 하부 도전라인 및 상기 제1 구성라인의 각 교차점마다 수직방향으로 적층되는 다수의 제1 메모리 셀 구조물; 및
    데이터를 저장하는 제2 데이터 저장부, 상기 제2 데이터 저장부로 셀 선택신호를 인가하는 제2 선택부 및 상기 제2 선택부의 표면적보다 작은 접촉면적으로 상기 제2 선택부와 접촉하는 적어도 하나의 상부 전극부가 상기 상부 도전라인 및 상기 제2 구성라인의 각 교차점마다 수직방향으로 적층되는 다수의 제2 메모리 셀 구조물을 포함하는 반도체 소자.
  8. 제7항에 있어서, 상기 중간 도전라인은 상기 제1 및 제2 구성라인을 분리하는 구분라인을 포함하여,
    상기 제2 구성라인은 상기 구분라인의 상면을 덮도록 배치되어 상기 제2 구성라인의 측면과 상기 구분라인의 측면은 동일한 평면상에 연속적으로 배치되고,
    상기 제1 구성라인은 상기 구분라인의 하면을 부분적으로 덮도록 배치되어 상기 구분라인의 측면과 상기 제1 구성라인의 측면은 불연속적으로 배치되는 반도체 소자.
  9. 제8항에 있어서, 상기 제1 및 제2 구성라인은 동일한 금속물질을 포함하고 상기 구분라인은 상기 금속물질의 질화물을 포함하는 반도체 소자.
  10. 제8항에 있어서, 상기 하부 도전라인 및 제1 구성라인과 상기 제1 메모리 셀 구조물을 분리하고 상기 구분라인의 배면 및 상기 제1 구성라인의 측면을 덮는 하부 절연패턴; 및
    상기 상부 도전라인 및 제2 구성라인과 상기 제2 메모리 셀 구조물을 분리하며 상기 구분라인의 측면을 덮고 상기 하부 절연패턴과 연결되는 상부 절연패턴을 더 포함하는 반도체 소자.
  11. 제10항에 있어서, 상기 제1 메모리 셀 구조물은 상기 하부 도전라인 상에 일정한 경사각을 갖는 측면 프로파일을 갖고 사다리꼴 형상으로 적층되는 다층 구조물을 포함하고 상기 제1 구성라인은 상기 다층 구조물의 상면을 덮고 상기 경사각으로 기울어진 측면 프로파일을 구비하여 상기 제1 메모리 셀 구조물의 측면과 상기 제1 구성라인의 측면은 실질적으로 동일한 평면을 구성하고,
    상기 제2 구성라인은 상기 경사각을 갖는 측면 프로파일을 구비하는 사다리꼴 형상을 갖고 상기 제2 메모리 셀 구조물은 상기 제2 구성라인의 상면을 덮고 상기 경사각으로 기울어진 측면 프로파일을 갖는 사다리꼴 형상으로 적층되는 다층 구조물을 구비하여 상기 제2 메모리 셀 구조물의 측면과 상기 제2 구성라인의 측면은 실질적으로 동일한 평면을 구성하는 반도체 소자.
  12. 제11항에 있어서, 상기 하부 전극부는 상기 하부 도전라인 상에 배치되어 주울열을 생성하고 상기 제1 선택부보다 작은 폭을 갖는 하부 제1 전극, 상기 제1 선택부와 상기 제1 데이터 저장부 사이에 배치되는 하부 제2 전극 및 상기 제1 데이터 저장부와 상기 제1 구성라인 사이에 배치되는 하부 제3 전극을 구비하고, 상기 하부 제1 전극의 측면과 상기 제1 선택부의 주변부 상면 및 상기 제1 데이터 저장부의 주변부 하면으로 한정되고 상기 하부 절연패턴으로 매립되는 상부 셀 리세스를 구비하는 반도체 소자.
  13. 제11항에 있어서, 상기 상부 전극부는 상기 제2 구성라인 상에 배치되어 주울열을 생성하고 상기 제2 선택부보다 작은 폭을 갖는 상부 제1 전극, 상기 제2 선택부와 상기 제2 데이터 저장부 사이에 배치되는 상부 제2 전극 및 상기 제2 데이터 저장부와 상기 상부 도전라인 사이에 배치되는 상부 제3 전극을 구비하고, 상기 상부 제1 전극의 측면과 상기 제2 선택부의 주변부 상면 및 상기 제2 데이터 저장부의 주변부 하면으로 한정되고 상기 상부 절연패턴으로 매립되는 하부 셀 리세스를 구비하는 반도체 소자.
  14. 제13항에 있어서, 상기 하부 제1 전극은 상기 제1 선택부 및 상기 제1 데이터 저장부 사이에 위치하도록 상기 하부 제2 전극 및 상기 하부 제3 전극 중의 어느 하나와 교체되고, 상기 사웁 제1 전극은 상기 제2 선택부 및 상기 제2 데이터 저장부 사이에 위치하도록 상기 상부 제2 전극 및 상기 상부 제3 전극 중의 어느 하나와 교체되어, 상기 하부 제1 전극, 상기 제1 선택부 및 상기 제1 데이터 저장부로 한정되고 상기 하부 절연패턴으로 매립되는 하부 셀 리세스 및 상기 상부 제1 전극, 상기 제2 선택부 및 상기 제2 데이터 저장부로 한정되고 상기 상부 절연패턴으로 매립되는 상부 셀 리세스를 구비하는 반도체 소자.
  15. 제7항에 있어서, 상기 제1 및 제2 선택부는 수직형 PN 접합 다이오드, 쇼트키(shottky diode) 다이오드 및 오보닉 임계 스위치(ovonic threshold switch, OTS) 중의 어느 하나를 포함하는 반도체 소자.
  16. 제15항에 있어서, 상기 오보닉 임계 스위치는 비소(arsenic, As), 게르마늄(Ge), 셀레늄(selenium,Se), 텔루륨(tellurium, Te), 실리콘(Si), 비스무스(bismuth, Bi), 황(sodium, S), 안티몬(stibium, Sb) 및 이들의 합성물로 구성된 그룹으로부터 선택된 어느 하나의 물질을 포함하는 반도체 소자.
  17. 제16항에 있어서, 상기 오보닉 임계 스위치는 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 포함하는 비정질 반도체층에 셀레늄(Se) 및 황(S)이 첨가된 6원소계 물질을 포함하는 반도체 소자.
  18. 기판 상에 제1 방향을 따라 연장하고 상부로 갈수록 폭이 작아지는 사다리꼴 형상으로 적층되고 제1 하부 절연패턴에 의해 분리되는 하부 도전라인 및 제1 셀 라인을 형성하고;
    제2 방향을 따라 연장하고 상기 제1 셀라인 및 상기 제1 하부 절연패턴을 교대로 노출하는 제2 라인 트렌치에 의해 이격되고 상부로 갈수록 폭이 작아지도록 사다리꼴 형상을 갖는 제1 구성라인을 형성하고;
    상기 제2 라인 트렌치를 통하여 노출된 상기 제1 셀 라인을 제거하여 상기 하부 도전라인을 노출하고 상기 제1 셀 라인을 노드 분리하는 하부 노드분리 홀을 형성하여 상기 하부 도전라인과 상기 제1 구성라인의 각 교차점에 제1 메모리 셀 구조물을 형성하고;
    상기 제1 노드분리 홀 및 상기 제2 라인 트렌치를 매립하여 상기 제1 메모리 셀 구조물 및 상기 제1 구성라인을 분리하는 하부 제2 절연패턴을 형성하고;
    상기 제1 구성라인 상에 상기 제2 방향을 따라 연장하고 상기 제1 구성라인의 상부 폭보다 큰 하부 폭을 갖고 상부로 갈수록 폭이 작아지는 사다리꼴 형상으로 적층되고 상부 제2 절연패턴에 의해 분리되는 구분라인, 제2 구성라인 및 제2 셀 라인을 형성하고;
    상기 제2 셀라인 및 상기 상부 제2 절연패턴을 교대로 노출하는 제1 라인 트렌치에 의해 이격되고 상부로 갈수록 폭이 작아지는 사다리꼴 형상을 갖고 상기 제1 방향을 따라 연장하는 상부 도전라인을 형성하고;
    상기 제1 라인 트렌치를 통하여 노출된 상기 제2 셀 라인을 제거하여 상기 제2 구성라인을 노출하고 상기 제2 셀 라인을 노드 분리하는 상부 노드분리 홀을 형성하여 상기 제2 구성라인과 상기 상부 도전라인의 각 교차점에 제2 메모리 셀 구조물을 형성하고; 그리고
    상기 상부 노드분리 홀 및 상기 제1 라인 트렌치를 매립하여 상기 제2 메모리 셀 구조물 및 상기 제2 구성라인을 분리하는 상부 제1 절연패턴을 형성하는 반도체 소자의 제조방법.
  19. 제18항에 있어서, 상기 하부 도전라인 및 제1 셀라인을 형성하는 것은,
    상기 기판 상에 하부 도전막 및 제1 선택막, 제1 데이터 저장막 및 하부 제1 전극막을 구비하는 제1 다층막을 적층하고;
    상기 제1 방향을 따라 상기 제1 다층막 및 상기 하부 도전막을 부분적으로 제거하여, 상기 제1 방향을 따라 연장하고 하부로 갈수록 폭이 작아지는 제1 셀 트렌치 및 상기 제1 셀 트렌치에 의해 상기 제2 방향을 따라 이격되고 상기 기판 상에 상기 사다리꼴 형상으로 적층되는 하부 도전라인 및 제1 선택라인, 제1 데이터 저장라인 및 하부 제1 전극라인을 구비하는 상기 제1 셀라인을 형성하고; 그리고
    절연물질로 상기 제1 셀 트렌치를 매립하여, 역사다리꼴 형상을 갖고 상기 제2 방향을 따라 인접한 상기 하부 도전라인 및 상기 제1 셀 라인을 분리하는 상기 제1 하부 절연패턴을 형성하는 반도체 소자의 제조방법.
  20. 제18항에 있어서, 상기 구분라인, 상기 제2 구성라인 및 상기 제2 셀라인을 형성하는 것은,
    상기 제1 구성라인 및 상기 하부 제2 절연패턴 상에 구분막, 제2 구성막 및 제2 선택막, 제2 데이터 저장막 및 상부 제1 전극막을 구비하는 제2 다층막을 형성하고;
    상기 제2 방향을 따라 상기 제2 다층막, 상기 제2 구성막 및 상기 구분막을 부분적으로 제거하여, 상기 제2 방향을 따라 연장하고 하부로 갈수록 폭이 작아지는 제2 셀 트렌치 및 상기 제1 구성라인 상에 사다리꼴 형상으로 적층되는 상기 구분라인, 제2 구성라인 및 제2 선택라인, 제2 데이터 저장라인 및 상부 제1 전극라인을 구비하는 상기 제2 셀 라인을 형성하고; 그리고
    절연물질로 상기 제2 셀 트렌치를 매립하여, 역사다리꼴 형상을 갖고 상기 제1 방향을 따라 인접한 상기 구분라인, 상기 제2 구성라인 및 상기 제2 셀 라인을 분리하는 상기 상부 제2 절연패턴을 형성하는 반도체 소자의 제조방법.
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