KR20160013654A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

가변 저항 메모리 장치는 제1 방향으로 각각 연장되는 복수 개의 제1 도전 구조물들, 제1 도전 구조물들 상부에 배치되며 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수 개의 제2 도전 구조물들, 및 각각이 제1 도전 구조물들과 제2 도전 구조물들의 교차부들에 배치되어 순차적으로 적층된 선택 소자 및 가변 저항 소자를 포함하는 복수 개의 메모리 셀들을 포함하며, 각 제1 도전 구조물의 상면은 이에 접촉하는 각 선택 소자의 저면보다 상기 제2 방향으로 작은 폭을 갖는다.

Description

가변 저항 메모리 장치 및 그 제조 방법{VARIABLE RESISTANCE DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 다이오드를 포함하는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 특성을 갖는 메모리 장치로서, 저항 변화 메모리(Resistive Random Access Memory: ReRAM) 장치, 상변화 메모리(Phase Change Random Access Memory: PRAM) 장치, 자기 저항 메모리(Magnetic Random Access Memory: MRAM) 장치 등이 개발되고 있다.
상기 가변 저항 메모리 장치는 상부 도전 라인과 하부 도전 라인이 교차하는 지점에 선택 소자 및 가변 저항 소자를 포함하는 메모리 셀들이 배치되는 크로스 포인트 어레이 구조를 가질 수 있다. 상기 선택 소자로서 예를 들어, 다이오드가 사용될 수 있으며, 상기 메모리 장치의 신뢰성 및 동작 특성 향상을 위해 상기 다이오드의 특성 개선이 필요하다.
본 발명의 일 과제는 우수한 특성을 갖는 가변 저항 메모리 장치를 제공하는 데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 가변 저항 메모리 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 제1 방향으로 각각 연장되는 복수 개의 제1 도전 구조물들, 상기 제1 도전 구조물들 상부에 배치되며 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수 개의 제2 도전 구조물들, 및 각각이 상기 제1 도전 구조물들과 상기 제2 도전 구조물들의 교차부들에 배치되어 순차적으로 적층된 선택 소자 및 가변 저항 소자를 포함하는 복수 개의 메모리 셀들을 포함하며, 상기 각 제1 도전 구조물의 상면은 이에 접촉하는 상기 각 선택 소자의 저면보다 상기 제2 방향으로 작은 폭을 갖는다.
예시적인 실시예들에 있어서, 상기 각 제1 도전 구조물은 상기 제1 방향을 따라 배치되어 상기 선택 소자들의 저면에 각각 접촉하는 돌출부들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 돌출부는 이에 접촉하는 상기 각 선택 소자의 저면보다 상기 제1 방향으로 작은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 도전 구조물의 상면 및 저면은 중앙부보다 상기 제2 방향으로의 폭이 클 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 도전 구조물은 상기 제2 방향으로의 폭이 수직 방향을 따라 일정할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 도전 구조물은 순차적으로 적층된 배리어막 패턴 및 도전막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배리어막 패턴의 상면은 이에 접촉하는 상기 도전막 패턴의 저면보다 상기 제2 방향으로 큰 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 배리어막 패턴의 상면은 이에 접촉하는 상기 도전막 패턴의 저면과 상기 제2 방향으로 폭이 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 선택 소자는 순차적으로 적층된 제1 내지 제3 반도체 패턴들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제3 반도체 패턴들은 서로 다른 도전형의 불순물들로 도핑될 수 있고, 상기 제2 반도체 패턴은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 소자는 순차적으로 적층된 제1 전극, 가변 저항 패턴 및 제2 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 페로브스카이트(perovskite) 계열 물질 또는 전이 금속 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극의 저면은 상기 선택 소자의 상면보다 상기 제2 방향으로 작은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극의 저면은 상기 선택 소자의 상면보다 상기 제1 방향으로 작은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극은 상기 가변 저항 패턴보다 수평 방향으로 좁은 단면적을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극은 상기 제1 전극과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 실질적으로 직교할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 가변 저항 메모리 장치는 상부에 돌출부를 갖는 제1 도전 구조물, 상기 돌출부의 상면보다 큰 면적을 가지면서 이에 접촉하는 저면을 포함하는 다이오드, 상기 다이오드 상에 순차적으로 적층된 제1 전극, 가변 저항 패턴 및 제2 전극을 포함하는 가변 저항 소자, 및 상기 가변 저항 소자 상의 제2 도전 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 도전 구조물은 제1 방향을 따라 연장될 수 있고, 상기 제2 도전 구조물은 상기 제1 방향과 교차하는 제2 방향을 따라 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부의 상면은 상기 다이오드의 저면보다 상기 제2 방향으로 작은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부의 상면은 상기 다이오드의 저면보다 상기 제1 방향으로 작은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부는 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 이에 대응하여 상기 다이오드 및 상기 가변 저항 소자도 상기 제1 방향을 따라 각각 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전 구조물은 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 상기 제2 도전 구조물은 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 다른 실시예들에 따른 가변 저항 메모리 장치의 제조 방법에서, 제1 절연막 상에 제1 도전막 구조물, 다이오드 막 구조물 및 가변 저항막 구조물을 형성한다. 상기 제1 도전막 구조물, 상기 다이오드 막 구조물 및 상기 가변 저항막 구조물을 관통하면서 각각이 제1 방향으로 연장되는 복수 개의 제1 개구들을 형성함으로써, 복수 개의 제1 도전 구조물들, 복수 개의 예비 다이오드들 및 복수 개의 예비 가변 저항 소자들을 각각 형성한다. 상기 제1 방향에 수직한 제2 방향으로의 폭이 상기 각 예비 다이오드보다 작아지도록 상기 각 제1 도전 구조물을 식각한다. 상기 예비 가변 저항 소자들 상에 제2 도전막 구조물을 형성한다. 상기 예비 다이오드들, 상기 예비 가변 저항 소자들 및 상기 제2 도전막 구조물을 관통하면서 각각이 상기 제2 방향으로 연장되는 복수 개의 제2 개구들을 형성함으로써, 복수 개의 다이오드들, 복수 개의 가변 저항 소자들 및 복수 개의 제2 도전 구조물들을 각각 형성한다.
예시적인 실시예들에 있어서, 상기 제1 개구들을 형성하는 것은 건식 식각 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 도전 구조물을 식각하는 것은 습식 식각 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구들을 형성하는 것은 건식 식각 공정을 통해 수행될 수 있으며, 상기 건식 식각 공정 시 상기 각 제1 도전 구조물 상부도 함께 식각될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구들을 형성한 이후에, 상기 각 제1 도전 구조물 상부를 습식 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전막 구조물을 형성하기 이전에, 상기 각 제1 개구들을 채우는 제2 절연막을 형성할 수 있다. 이때, 상기 제2 도전막 구조물은 상기 예비 가변 저항 소자들 및 상기 제2 절연막들 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구들은 상기 예비 다이오드들, 상기 예비 가변 저항 소자들, 상기 제2 도전막 구조물 및 상기 제2 절연막들을 관통하도록 형성되어, 복수 개의 다이오드들, 복수 개의 가변 저항 소자들, 복수 개의 제2 도전 구조물들 및 복수 개의 제2 절연막 패턴들이 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 도전 구조물들은 상기 제1 방향으로 연장되도록 형성될 수 있고, 상기 각 제2 도전 구조물들은 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 다이오드들 및 상기 가변 저항 소자들은 상기 제1 도전 구조물들과 상기 제2 도전 구조물들이 교차하는 교차부들에 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막 구조물은 상기 제1 절연막 상에 순차적으로 적층된 배리어막 및 도전막을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 다이오드 막 구조물은 상기 제1 도전막 구조물 상에 순차적으로 적층된 제1 내지 제3 반도체 막들을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제3 반도체 막들은 서로 다른 도전형의 불순물들이 도핑될 수 있고, 상기 제2 반도체 막은 불순물이 도핑되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항막 구조물은 상기 다이오드 막 구조물 상에 순차적으로 적층된 제1 전극막, 가변 저항막 및 제2 전극막을 포함하도록 형성될 수 있다.
예시적인 실시예들에 따르면, 가변 저항 메모리 장치에 포함된 다이오드와 같은 선택 소자의 저면에 접촉하는 도전 구조물의 상면이 상기 선택 소자의 저면에 비해 작은 면적을 가질 수 있으며, 이에 따라 상기 선택 소자에 역전압이 인가된 경우, 항복 전압에 이르기 전에 상기 선택 소자를 통해 누설되는 역전류 레벨이 감소될 수 있다. 따라서 상기 가변 저항 메모리 장치는 우수한 전기적 특성을 가질 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 4는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 사시도, 평면도 및 단면도들이다.
도 5 내지 도 7은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 8 내지 도 19는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 20은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 사시도이고, 도 21 및 도 22는 상기 가변 저항 메모리 장치의 단면도들이다.
도 23은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 사시도이고, 도 24 및 도 25는 상기 가변 저항 메모리 장치의 단면도들이다.
도 26 및 27은 예시적인 실시예들에 따른 적층형 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 28 및 29는 예시적인 실시예들에 따른 적층형 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 30 내지 도 33은 예시적인 실시예들에 따른 적층형 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 4는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 사시도, 평면도 및 단면도들이다. 구체적으로, 도 1은 상기 가변 저항 메모리 장치의 사시도이고, 도 2는 상기 가변 저항 메모리 장치의 개략적인 평면도이며, 도 3은 도 2의 I-I'선을 따라 상기 가변 저항 메모리 장치를 절단한 단면도이고, 도 4는 도 2의 II-II'선을 따라 상기 가변 저항 메모리 장치를 절단한 단면도이다. 설명의 편의를 위해서, 도 2에서는 제1 도전 구조물, 제2 도전 구조물 및 메모리 셀만을 도시하였으며, 기타 구조물들은 생략되었다.
도 1 내지 도 4를 참조하면, 상기 가변 저항 메모리 장치는 제1 도전 구조물(132), 제2 도전 구조물(252) 및 메모리 셀(MC)을 포함할 수 있다. 또한, 상기 가변 저항 메모리 장치는 제1 절연막(100) 및 절연막 패턴 구조물을 더 포함할 수 있다.
제1 도전 구조물(132)은 제1 절연막(100) 상에 형성될 수 있다. 제1 절연막(100)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연 물질을 포함할 수 있다. 제1 절연막(100)은 기판(도시되지 않음) 상에 형성된 트랜지스터와 같은 하부 구조물(도시되지 않음)을 커버할 수 있다.
예시적인 실시예들에 있어서, 제1 도전 구조물(132)은 제1 절연막(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 제1 절연막(100) 상면에 평행하며 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 실질적으로 서로 직교할 수 있다. 이와는 달리, 상기 제1 및 제2 방향들은 서로 예각을 이루며 교차할 수도 있다. 이하 모든 도면들에서, 상기 제1 및 제2 방향들은 이와 동일하다.
제1 도전 구조물(132)은 제1 절연막(100) 상에 순차적으로 적층된 배리어막 패턴(112) 및 도전막 패턴(122)을 포함할 수 있다. 배리어막 패턴(112) 및 도전막 패턴(122)은 각각, 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 배리어막 패턴(112) 및 도전막 패턴(122)은 서로 다른 물질을 포함할 수 있다. 일 실시예에 있어서, 배리어막 패턴(112)은 티타늄 질화물(TiN)을 포함할 수 있으며, 도전막 패턴(122)은 텅스텐(W)을 포함할 수 있다. 배리어막 패턴(112)은 도전막 패턴(122)의 금속 성분이 제1 절연막(100)으로 확산되는 것을 방지할 수 있으며, 또한 도전막 패턴(122)과 제1 절연막(100) 사이의 접착력을 증대시킬 수 있다.
예시적인 실시예들에 있어서, 제1 도전 구조물(132)의 상면 및 저면은 중앙부에 비해 상기 제2 방향으로의 폭이 더 클 수 있다. 즉, 제1 도전 구조물(132)의 중앙부로부터 상면 혹은 저면으로 갈수록 상기 제2 방향으로의 폭이 점차 커질 수 있다.
제1 도전 구조물(132) 상부에는 상기 제1 방향을 따라 복수 개의 돌출부들(125)이 형성될 수 있다. 구체적으로, 복수 개의 돌출부들(125)은 도전막 패턴(122) 상부에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 도전 구조물(132)은 상기 가변 저항 메모리 장치의 비트 라인(bit line) 또는 워드 라인(word line)으로 제공될 수 있다.
제2 도전 구조물(252)은 제1 도전 구조물(132) 상부에 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 도전 구조물(252)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
제2 도전 구조물(252)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함할 수 있다. 제2 도전 구조물(252)은 배리어막 패턴(도시되지 않음)을 더 포함할 수도 있다. 제2 도전 구조물(252)은 제1 도전 구조물(132)의 도전막 패턴(122)과 실질적으로 서로 동일하거나, 혹은 서로 다른 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 도전 구조물(252)은 텅스텐(W)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 도전 구조물(252)은 상기 가변 저항 메모리 장치의 워드 라인 또는 비트 라인으로 제공될 수 있다. 예를 들어, 제1 도전 구조물(132)이 상기 가변 저항 메모리 장치의 비트 라인으로 제공되는 경우, 제2 도전 구조물(252)은 상기 가변 저항 메모리 장치의 워드 라인으로 제공될 수 있다. 이와는 달리, 제1 도전 구조물(132)이 상기 워드 라인으로 제공되는 경우, 제2 도전 구조물(252)은 상기 비트 라인으로 제공될 수 있다.
메모리 셀(MC)은 제1 및 제2 도전 구조물들(132, 252)이 서로 교차하거나 오버랩 되는 교차부(C)에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 도전 구조물들(132, 252)이 각각 복수 개로 형성됨에 따라 이들의 각 교차부(C)에 형성되는 메모리 셀(MC) 역시 복수 개로 형성될 수 있다. 이에 따라, 상기 제1 방향을 따라 복수 개로 배치된 메모리 셀들(MC)은 메모리 셀 열(column)을 정의할 수 있고, 상기 제2 방향을 따라 복수 개로 배치된 메모리 셀들(MC)은 메모리 셀 행(row)을 정의할 수 있으며, 상기 메모리 셀 열 및 상기 메모리 셀 행은 함께 메모리 셀 어레이(array)를 정의할 수 있다.
메모리 셀(MC)은 제1 도전 구조물(132) 상에 순차적으로 적층된 선택 소자(174) 및 가변 저항 소자(214)를 포함할 수 있다.
예시적인 실시예들에 있어서, 선택 소자(174)는 다이오드일 수 있으며, 이에 따라 순차적으로 적층된 제1 내지 제3 반도체 패턴들(144, 154, 164)을 포함할 수 있다.
제1 반도체 패턴(144)은 제1 불순물이 도핑된 반도체 물질을 포함할 수 있다. 상기 제1 불순물은 예를 들어, 인(P) 혹은 비소(As)와 같은 n형 불순물을 포함할 수 있으며, 상기 반도체 물질은 실리콘, 게르마늄 등을 포함할 수 있다. 제3 반도체 패턴(164)은 제2 불순물이 도핑된 반도체 물질을 포함할 수 있다. 상기 제2 불순물은 예를 들어, 붕소(B), 인듐(In) 등과 같은 p형 불순물을 포함할 수 있으며, 상기 반도체 물질은 실리콘, 게르마늄 등을 포함할 수 있다.
제2 반도체 패턴(154)은 예를 들어, 폴리실리콘과 같은 반도체 물질을 포함할 수 있으며, 불순물이 도핑되지 않을 수 있다. 이와는 달리, 제2 반도체 패턴(154)에 p형 혹은 n형 불순물이 도핑될 수도 있으나, 상기 불순물은 제1 및 제3 반도체 패턴들(144, 164)에 도핑된 불순물들보다 매우 낮은 농도로 도핑되어, 상기 다이오드의 동작에 실질적으로 영향을 미치지 않을 수 있다.
상기 다이오드가 순차적으로 적층된 제1 내지 제3 반도체 패턴들(144, 154, 164)을 포함함에 따라, 이는 P-I-N 다이오드를 형성할 수 있다. 하지만 이와는 달리, 상기 다이오드는 순차적으로 적층된 제1 및 제3 반도체 패턴들(144, 164)만을 포함할 수도 있으며, 이에 따라 이는 P-N 다이오드를 형성할 수도 있다.
선택 소자(174)는 그 저면이 제1 도전 구조물(132)의 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 도전 구조물(132) 상면의 상기 제2 방향으로의 제2 폭(W2)은 선택 소자(174) 저면의 상기 제2 방향으로의 제1 폭(W1)보다 작을 수 있다.
예시적인 실시예들에 있어서, 선택 소자(174)의 저면은 제1 도전 구조물(132)의 돌출부(125)의 상면에 접촉할 수 있다. 이때, 돌출부(125) 상면의 상기 제1 방향으로의 제4 폭(W4)은 이에 접촉하는 선택 소자(174) 저면의 상기 제1 방향으로의 제3 폭(W3)보다 작을 수 있다.
선택 소자(174)의 저면에 접촉하는 제1 도전 구조물(132)의 상면이 상기 제1 및 제2 방향들을 따라 각각 선택 소자(174)의 저면에 비해 작은 폭들을 가지므로, 선택 소자(174)의 저면에 접촉하는 제1 도전 구조물(132)의 상면은 선택 소자(174)의 저면에 비해 작은 면적을 가질 수 있다. 이에 따라, 선택 소자(174)에 역전압이 인가된 경우, 항복 전압(breakdown voltage)에 이르기 전에 선택 소자(174)를 통해 누설되는 역전류 레벨이 감소될 수 있다.
예시적인 실시예들에 있어서, 가변 저항 소자(214)는 순차적으로 적층된 제1 전극(184), 가변 저항 패턴(194) 및 제2 전극(204)을 포함할 수 있다.
각 제1 및 제2 전극들(184, 204)은, 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 전극들(184, 204)은 제1 및 제2 도전 구조물들(132, 252)과 서로 다른 물질을 포함할 수 있다. 이와는 달리, 제1 및 제2 전극들(184, 204)은 제1 및 제2 도전 구조물들(132, 252)과 실질적으로 동일한 물질을 포함할 수도 있다. 일 실시예에 있어서, 각 제1 및 제2 전극들(184, 204)은 티타늄 질화물(TiNx)을 포함할 수 있다.
예시적인 실시예들에 있어서, 가변 저항 패턴(194)은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변화하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 장치는 저항 변화 메모리(Resistive Random Access Memory: ReRAM) 장치일 수 있다.
예를 들어, 가변 저항 패턴(194)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
예시적인 실시예들에 있어서, 가변 저항 패턴(194)은 상술한 물질을 포함하는 단일 막 구조를 갖거나, 혹은 복수 개의 막이 적층된 복합막 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 가변 저항 패턴(194)은 상변화에 따라 저항이 변하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 장치는 상변화 메모리(Phase Change Random Access Memory: PRAM) 장치일 수 있다. 예를 들어, 가변 저항 패턴(194)은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 가변 저항 패턴(194)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 장치는 자기 메모리(Magnetic Random Access Memory: MRAM) 장치일 수 있다. 예를 들어, 가변 저항 패턴(194)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
상기 절연막 패턴 구조물은 인접하는 메모리 셀들(MC) 사이에 형성되어 이들의 측벽을 커버할 수 있으며, 서로 교차하는 제2 및 제3 절연막 패턴들(240, 280)을 포함할 수 있다.
제2 절연막 패턴(240)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 이웃하는 메모리 셀들(MC) 사이에 형성되는 상부(240a), 및 상부(240a)와 일체적으로 형성되며 상기 제2 방향을 따라 이웃하는 제1 도전 구조물들(132) 사이에 형성되는 하부(240b)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 절연막 패턴(240)의 하부(240b)는 제2 절연막 패턴(240)의 상부(240a)보다 상기 제2 방향으로의 최대폭이 더 클 수 있다.
한편, 제2 절연막 패턴(240)의 하부(240b)는 제1 절연막(100) 상부에 형성된 제1 리세스(R1) 상에 형성될 수 있으며, 선택 소자(174) 저면의 상기 제2 방향으로의 가장자리에 접촉할 수 있다.
제3 절연막 패턴(280)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이웃하는 메모리 셀들(MC) 및 상기 제1 방향을 따라 서로 이웃하는 제2 도전 구조물들(252) 사이에 형성되는 상부(280a), 및 상부(280a)와 일체적으로 형성되며 상기 제1 방향을 따라 이웃하는 제1 도전 구조물(132)의 돌출부들(125) 사이에 형성되는 하부(280b)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 절연막 패턴(280)의 하부(280b)는 제3 절연막 패턴(280)의 상부(280a)보다 상기 제1 방향으로의 최대폭이 더 클 수 있다.
한편, 제3 절연막 패턴(280)의 하부(280b)는 제1 절연막(100) 상부에 형성된 제2 리세스(R2) 상에 형성될 수 있으며, 선택 소자(174) 저면의 상기 제1 방향으로의 가장자리에 접촉할 수 있다.
각 제2 및 제3 절연막 패턴들(240, 280)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 및 제3 절연막 패턴들(240, 280)은 실질적으로 서로 동일한 물질을 포함할 수 있으며, 이에 따라 일체적으로 형성될 수 있다.
전술한 바와 같이, 선택 소자(174)의 저면에 접촉하는 제1 도전 구조물(132)의 상면은 선택 소자(174)의 저면에 비해 작은 면적을 가질 수 있으며, 이에 따라 선택 소자(174)에 역전압이 인가된 경우, 항복 전압에 이르기 전에 선택 소자(174)를 통해 누설되는 역전류 레벨이 감소될 수 있다. 따라서 상기 가변 저항 메모리 장치는 우수한 전기적 특성을 가질 수 있다.
도 5 내지 도 7은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 5 내지 도 7은 도 2의 I-I' 선을 따라 상기 가변 저항 메모리 장치를 절단한 단면도들이다. 도 5 내지 도 7에 도시된 가변 저항 메모리 장치는 제1 도전 구조물 및 절연막 패턴 구조물의 형상을 제외하고는 도 1 내지 도 4를 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 5를 참조하면, 상기 가변 저항 메모리 장치는 제1 도전 구조물(132), 제2 도전 구조물(252) 및 메모리 셀(MC)을 포함할 수 있다. 또한, 상기 가변 저항 메모리 장치는 제1 절연막(100) 및 절연막 패턴 구조물을 더 포함할 수 있다.
제1 도전 구조물(132)은 순차적으로 적층된 배리어막 패턴(112) 및 도전막 패턴(122)을 포함할 수 있다.
도전막 패턴(122) 상면의 상기 제2 방향으로의 제2 폭(W2)은 이에 접촉하는 선택 소자(174) 저면의 상기 제2 방향으로의 제1 폭(W1)보다 작을 수 있다. 한편, 배리어막 패턴(112) 상면의 상기 제2 방향으로의 폭은 선택 소자(174) 저면의 제1 폭(W1)과 실질적으로 동일할 수 있으며, 이에 따라 도전막 패턴(122) 상면의 제2 폭(W2)보다 클 수 있다.
도전막 패턴(122)은 중앙부에서 상면 또는 저면으로 갈수록 상기 제2 방향으로의 폭이 점차 커질 수 있으며, 배리어막 패턴(112)은 상기 제2 방향으로의 폭이 수직 방향을 따라 실질적으로 일정할 수 있다.
도 6을 참조하면, 상기 가변 저항 메모리 장치는 제1 도전 구조물(132), 제2 도전 구조물(252) 및 메모리 셀(MC)을 포함할 수 있다. 또한, 상기 가변 저항 메모리 장치는 제1 절연막(100) 및 절연막 패턴 구조물을 더 포함할 수 있다.
제1 도전 구조물(132)은 순차적으로 적층된 배리어막 패턴(112) 및 도전막 패턴(122)을 포함할 수 있다.
제1 도전 구조물(132) 상면의 상기 제2 방향으로의 제2 폭(W2)은 이에 접촉하는 선택 소자(174) 저면의 상기 제2 방향으로의 제1 폭(W1)보다 작을 수 있다. 한편, 제1 도전 구조물(132)은 수직 방향을 따라 상기 제2 방향으로의 폭이 실질적으로 일정할 수 있다.
도 7을 참조하면, 상기 가변 저항 메모리 장치는 제1 도전 구조물(132), 제2 도전 구조물(252) 및 메모리 셀(MC)을 포함할 수 있다. 또한, 상기 가변 저항 메모리 장치는 제1 절연막(100) 및 절연막 패턴 구조물을 더 포함할 수 있다.
제1 도전 구조물(132)은 순차적으로 적층된 배리어막 패턴(112) 및 도전막 패턴(122)을 포함할 수 있다.
도전막 패턴(122) 상면의 상기 제2 방향으로의 제2 폭(W2)은 이에 접촉하는 선택 소자(174) 저면의 상기 제2 방향으로의 제1 폭(W1)보다 작을 수 있다. 한편, 배리어막 패턴(112) 상면의 상기 제2 방향으로의 폭은 선택 소자(174) 저면의 제1 폭(W1)과 실질적으로 동일할 수 있으며, 이에 따라 도전막 패턴(122) 상면의 제2 폭(W2)보다 클 수 있다.
도전막 패턴(122) 및 배리어막 패턴(112)은 각각 수직 방향을 따라 상기 제2 방향으로의 폭이 실질적으로 일정할 수 있다.
도 5 내지 도 7에 도시된 가변 저항 메모리 장치는 도 1 내지 도 4를 참조로 설명한 가변 저항 메모리 장치와 유사하게, 선택 소자(174)의 저면에 접촉하는 제1 도전 구조물(132)의 상면이 선택 소자(174)의 저면에 비해 작은 면적을 가질 수 있으므로, 선택 소자(174)에 역전압이 인가된 경우, 항복 전압에 이르기 전에 선택 소자(174)를 통해 누설되는 역전류 레벨이 감소될 수 있다.
도 8 내지 도 19는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다. 구체적으로, 도 8, 9 및 11-15는 도 2의 I-I'선을 따라 절단한 단면도들이고, 도 16 및 18-19는 도 2의 II-II'선을 따라 절단한 단면도들이며, 도 10 및 17은 평면도들이다.
도 8을 참조하면, 제1 절연막(100) 상에 제1 도전막 구조물(130), 다이오드 막 구조물(170) 및 가변 저항막 구조물(210)을 순차적으로 형성한다. 제1 도전막 구조물(130), 다이오드 막 구조물(170) 및 가변 저항막 구조물(210)은 각각 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 등을 통해 형성될 수 있다.
제1 절연막(100)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연 물질을 포함하도록 형성할 수 있다. 제1 절연막(100)은 기판(도시되지 않음) 상에 형성된 하부 구조물(도시되지 않음)을 커버하도록 형성할 수 있다. 이때, 상기 하부 구조물은 예를 들어, 트랜지스터일 수 있다.
예시적인 실시예들에 있어서, 제1 도전막 구조물(130)은 순차적으로 적층된 배리어막(110) 및 도전막(120)을 포함하도록 형성될 수 있다. 각 배리어막(110) 및 도전막(120)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 배리어막(110) 및 도전막(120)은 서로 다른 물질을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 배리어막(110)은 티타늄 질화물(TiN)을 포함하도록 형성될 수 있으며, 도전막(120)은 텅스텐(W)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 다이오드 막 구조물(170)은 순차적으로 적층된 제1 내지 제3 반도체 막들(140, 150, 160)을 포함하도록 형성될 수 있다.
구체적으로, 제1 도전막 구조물(130) 상에 예비 제1 반도체 막, 예비 제2 반도체 막 및 예비 제3 반도체 막을 순차적으로 형성한다. 예시적인 실시예들에 있어서, 상기 예비 제1 내지 제3 반도체 막들은 실리콘, 또는 게르마늄과 같은 반도체 물질을 포함하도록 형성될 수 있다. 이때, 상기 예비 제1 반도체 막에는 인 혹은 비소와 같은 n형 불순물이 도핑될 수 있으며, 상기 예비 제3 반도체 막에는 붕소 혹은 인듐과 같은 p형 불순물이 도핑될 수 있다.
이후, 상기 예비 제1 내지 제3 반도체 막들에 어닐링(annealing) 공정을 수행하여, 상기 예비 제1 및 제3 반도체 막들에 도핑된 불순물들이 각 막들 내부에서 균일하게 확산될 수 있다. 이에 따라, 상기 예비 제1 내지 제3 반도체 막들은 제1 내지 제3 반도체 막들(140, 150, 160)로 각각 변환될 수 있다.
예시적인 실시예들에 있어서, 가변 저항막 구조물(210)은 순차적으로 적층된 제1 전극막(180), 가변 저항층(190) 및 제2 전극막(200)을 포함하도록 형성될 수 있다.
제1 및 제2 전극막들(180, 200)은 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 전극막들(180, 200)은 제1 도전막 구조물(130)과 서로 다른 물질을 포함하도록 형성될 수 있다. 이와는 달리, 제1 및 제2 전극막들(180, 200)은 제1 도전막 구조물들(130)과 실질적으로 동일한 물질을 포함하도록 형성될 수도 있다. 일 실시예에 있어서, 각 제1 및 제2 전극막들(180, 200)은 티타늄 질화물(TiNx)을 포함하도록 형성될 수 있다.
가변 저항층(190)은 산소 베이컨시 혹은 산소 이동에 의해 전기 저항이 변화하는 물질을 포함할 수 있으며, 예를 들어, 페로브스카이트 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있으며, 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예시적인 실시예들에 있어서, 가변 저항층(190)은 상술한 물질을 포함하는 단일 막 구조를 갖거나, 혹은 복수 개의 막이 적층된 복합막 구조를 갖도록 형성될 수 있다.
이와는 달리, 가변 저항층(190)은 상변화에 따라 저항이 변하는 물질을 포함하도록 형성될 수 있으며, 예를 들어, 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함하도록 형성될 수 있다. 혹은, 가변 저항층(190)은 자기장 또는 스핀 전달 토크에 의해 저항이 변하는 물질을 포함하도록 형성될 수도 있으며, 예를 들어, 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함하도록 형성될 수도 있다.
도 9 및 도 10을 참조하면, 가변 저항막 구조물(210), 다이오드 막 구조물(170) 및 제1 도전막 구조물(130)을 순차적으로 식각하여, 제1 절연막(100) 상면을 노출시키는 제1 개구(230)를 형성한다.
예시적인 실시예들에 있어서, 제1 개구(230)는 제1 식각 마스크(220)를 사용하는 제1 건식 식각 공정을 통해 형성될 수 있다. 상기 제1 건식 식각 공정은 식각되는 대상막들의 종류에 따라 적절한 식각 가스들을 사용함으로써 수행될 수 있다. 일 실시예에 있어서, 상기 제1 건식 식각 공정에서 제1 절연막(100) 상부도 부분적으로 제거되어 제1 절연막(100) 상에 제1 리세스(R1)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(230)는 상기 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 가변 저항막 구조물(210), 다이오드 막 구조물(170) 및 제1 도전막 구조물(130)은 각각 예비 가변 저항 소자(212), 예비 다이오드(172) 및 제1 도전 구조물(132)로 변환될 수 있으며, 이들은 상기 제2 방향을 따라 각각 복수 개로 형성될 수 있다. 이때, 제1 도전 구조물(132)은 순차적으로 적층된 배리어막 패턴(112) 및 도전막 패턴(122)을 포함할 수 있고, 예비 다이오드(172)는 순차적으로 적층된 예비 제1 내지 제3 반도체 패턴들(142, 152, 162)을 포함할 수 있으며, 예비 가변 저항 소자(212)는 순차적으로 적층된 예비 제1 전극(182), 예비 가변 저항 패턴(192) 및 예비 제2 전극(202)을 포함할 수 있다.
도 11을 참조하면, 제1 도전 구조물(132)에 제1 습식 식각 공정을 수행하여 상기 제2 방향으로의 폭이 예비 다이오드(172)보다 작아지도록 할 수 있으며, 이에 따라 제1 개구(230)의 하부가 상기 제2 방향으로 확장될 수 있다.
상기 제1 습식 식각 공정을 수행함에 따라, 제1 도전 구조물(132)의 측벽이 부분적으로 제거될 수 있으며, 이때 제1 절연막(100) 상부도 함께 부분적으로 제거될 수 있다. 이에 따라, 제1 도전 구조물(132) 상면의 상기 제2 방향으로의 제2 폭(W2)은 예비 다이오드(172) 저면의 상기 제2 방향으로의 제1 폭(W1)보다 작아질 수 있다. 한편, 상기 제1 습식 식각 공정은 등방성 식각 성질을 가질 수 있으므로, 제1 도전 구조물(132)은 중앙부에서 상면 혹은 저면으로 갈수록 상기 제2 방향으로의 폭이 점차 커질 수 있다.
도 12는 제1 도전 구조물(132)에 제1 습식 식각 공정을 수행하여, 제1 도전 구조물(132) 중에서 도전막 패턴(122)의 상기 제2 방향으로의 폭이 예비 다이오드(172)보다 작아지는 경우를 도시하고 있다.
즉, 제1 도전 구조물(132)에 포함된 배리어막 패턴(112) 및 도전막 패턴(122)은 서로 다른 물질을 포함할 수 있으며, 특히 이들 사이에 식각 선택비가 큰 식각액을 사용하여 상기 제1 습식 식각 공정을 수행하는 경우, 도전막 패턴(122)만 주로 식각되고 배리어막 패턴(112)은 실질적으로 거의 식각되지 않을 수 있다.
이에 따라, 도전막 패턴(122) 상면의 상기 제2 방향으로의 제2 폭(W2)은 예비 다이오드(172) 저면의 상기 제2 방향으로의 제1 폭(W1)보다 작아질 수 있으나, 배리어막 패턴(112)의 상기 제2 방향으로의 폭은 예비 다이오드(172) 저면의 제1 폭(W1)과 실질적으로 동일할 수 있다. 이때, 도전막 패턴(122)은 중앙부에서 상면 혹은 저면으로 갈수록 상기 제2 방향으로의 폭이 점차 커질 수 있으나, 배리어막 패턴(112)은 상기 제2 방향으로의 폭이 수직 방향으로 실질적으로 일정할 수 있다.
도 13은 제1 도전 구조물(132)에 제2 건식 식각 공정을 수행하여 제1 도전 구조물(132)의 상기 제2 방향으로의 폭이 예비 다이오드(172)보다 작아지는 경우를 도시하고 있다.
즉, 제1 절연막(100) 상면을 노출시키는 제1 개구(230)를 형성한 후, 제1 도전 구조물(132)을 식각 대상막으로 하는 제2 건식 식각 공정을 더 수행함으로써, 제1 도전 구조물(132)의 측벽을 부분적으로 제거할 수 있다. 이에 따라, 제1 도전 구조물(132) 상면의 상기 제2 방향으로의 제2 폭(W2)은 예비 다이오드(172) 저면의 상기 제2 방향으로의 제1 폭(W1)보다 작아질 수 있다. 이때, 다른 막 구조물들에 대해 제1 도전 구조물(132)에 높은 식각 선택비를 갖는 식각 가스를 사용함으로써, 제1 도전 구조물(132)의 측벽만을 선택적으로 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 건식 식각 공정은 상기 제1 건식 식각 공정과 인-시튜로 수행되거나, 혹은 이에 포함되어 동시에 수행될 수도 있다.
즉, 제1 개구(230)를 형성하는 상기 제1 건식 식각 공정에서 제1 도전막 구조물(130)이 식각되어 예비 다이오드(172)의 제1 폭(W1)과 실질적으로 동일한 폭을 갖는 제1 도전 구조물(132)이 형성될 수 있으며, 이후 상기 제1 건식 식각 공정에서 사용되는 식각 가스를 일정 시간 더 공급함으로써, 제1 도전 구조물(132) 상면의 상기 제2 방향으로의 폭(W2)이 예비 다이오드(172) 저면의 제1 폭(W1)보다 작도록 할 수 있다. 혹은, 상기 제1 건식 식각 공정에서, 제1 도전막 구조물(130)을 식각할 때, 제1 개구(230)를 형성하기 위해 필요한 식각 가스의 유량보다 많은 유량의 식각 가스를 공급함으로써, 제1 도전 구조물(132) 상면의 상기 제2 방향으로의 폭(W2)이 예비 다이오드(172) 저면의 제1 폭(W1)보다 작도록 제1 도전 구조물(132)을 형성할 수도 있다.
한편, 상기 제2 건식 식각 공정은 이방성 식각 성질을 가질 수 있으므로, 제1 도전 구조물(132)은 상기 제2 방향으로의 폭이 수직 방향으로 실질적으로 일정할 수 있다.
도 14는 제1 도전 구조물(132)에 건식 제2 식각 공정을 수행하여, 제1 도전 구조물(132) 중에서 도전막 패턴(122)의 상기 제2 방향으로의 폭이 예비 다이오드(172)보다 작아지는 경우를 도시하고 있다.
즉, 제1 도전 구조물(132)에 포함된 배리어막 패턴(112) 및 도전막 패턴(122)은 서로 다른 물질을 포함할 수 있으며, 특히 이들 사이에 식각 선택비가 큰 식각 가스를 사용하여 상기 제2 건식 식각 공정을 수행하는 경우, 도전막 패턴(122)만 주로 식각되고 배리어막 패턴(112)은 실질적으로 거의 식각되지 않을 수 있다.
이에 따라, 도전막 패턴(122) 상면의 상기 제2 방향으로의 제2 폭(W2)은 예비 다이오드(172) 저면의 상기 제2 방향으로의 제1 폭(W1)보다 작아질 수 있으나, 배리어막 패턴(112)의 상기 제2 방향으로의 폭은 예비 다이오드(172) 저면의 제1 폭(W1)과 실질적으로 동일할 수 있다.
이하에서는 설명의 편의 상, 도 11을 참조로 설명한 제1 습식 식각 공정을 수행한 경우에 대해서만 기술하기로 한다.
도 15를 참조하면, 제1 식각 마스크(220)를 제거한 후, 제1 개구(230)를 채우는 제2 절연막 패턴(240)을 형성한다.
제2 절연막 패턴(240)은 제1 개구들(230)을 충분히 채우는 제2 절연막을 제1 리세스(R1)에 의해 노출된 제1 절연막(100) 상면 및 예비 제2 전극들(202) 상면에 형성한 후, 예비 제2 전극들(202)의 상면이 노출될 때까지 상기 제2 절연막을 평탄화함으로써 형성할 수 있다. 상기 제2 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 절연막 패턴(240)은 상기 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때 각 제2 절연막 패턴(240)은 상기 제2 방향으로 서로 이웃하는 예비 다이오드들(172) 및 상기 제2 방향으로 서로 이웃하는 예비 가변 저항 소자들(212) 사이에 형성되는 상부(240a), 및 상부(240a)와 일체적으로 형성되며 상기 제2 방향으로 서로 이웃하는 제1 도전 구조물들(132) 사이에 형성되는 하부(240b)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 절연막 패턴(240)의 하부(240b)는 제2 절연막 패턴(240)의 상부(240a)보다 상기 제2 방향으로의 최대폭이 더 클 수 있다.
한편, 제2 절연막 패턴(240)의 하부(240b)는 제1 절연막(100) 상부에 형성된 제1 리세스(R1) 상에 형성될 수 있으며, 예비 다이오드(172) 저면의 상기 제2 방향으로의 가장자리에 접촉할 수 있다.
이후, 예비 가변 저항 소자들(212) 및 제2 절연막 패턴들(240) 상에 제2 도전막 구조물(250)을 형성할 수 있다.
제2 도전막 구조물(250)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함하도록 형성될 수 있다. 제2 도전막 구조물(250)은 제1 도전막 구조물(130)의 도전막(120)과 실질적으로 서로 동일하거나, 혹은 서로 다른 물질을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 제2 도전막 구조물(250)은 텅스텐(W)을 포함하도록 형성될 수 있다.한편, 제2 도전막 구조물(250)은 배리어막(도시되지 않음)을 더 포함하도록 형성될 수도 있다.
도 16 및 17을 참조하면, 제2 도전막 구조물(250), 예비 가변 저항 소자(212) 및 예비 다이오드(172)를 순차적으로 식각하여, 제1 도전 구조물(132)의 상면을 노출시키는 제2 개구(270)를 형성한다.
예시적인 실시예들에 있어서, 제2 개구(270)는 제2 식각 마스크(260)를 사용하는 제3 건식 식각 공정을 통해 형성될 수 있다. 상기 제3 건식 식각 공정은 식각되는 대상막들의 종류에 따라 적절한 식각 가스들을 사용함으로써 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 건식 식각 공정에서 제1 도전 구조물(132) 상부, 보다 구체적으로, 도전막 패턴(122) 상부도 부분적으로 제거되어 제1 도전 구조물(132) 상에 제2 리세스(R2)가 형성될 수 있으며, 제1 도전 구조물(132) 상부에는 상기 제1 방향을 따라 배치되는 복수 개의 돌출부들(125)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(270)는 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 제2 도전막 구조물(250), 예비 가변 저항 소자(212) 및 예비 다이오드(172)는 각각 제2 도전 구조물(252), 가변 저항 소자(214) 및 다이오드(174)로 변환될 수 있으며, 이들은 상기 제1 방향을 따라 각각 복수 개로 형성될 수 있다. 이때, 다이오드(174)는 순차적으로 적층된 제1 내지 제3 반도체 패턴들(144, 154, 164)을 포함할 수 있으며, 가변 저항 소자(214)는 순차적으로 적층된 제1 전극(184), 가변 저항 패턴(194) 및 제2 전극(204)을 포함할 수 있다.
다이오드(174)는 상기 가변 저항 메모리 장치의 선택 소자 기능을 수행할 수 있으며, 다이오드(174) 및 가변 저항 소자(214)는 메모리 셀(MC)을 형성할 수 있다. 예시적인 실시예들에 있어서, 메모리 셀(MC)은 제1 도전 구조물(132) 및 제2 도전 구조물(252)이 서로 오버랩 되는 곳에 형성될 수 있으며, 제1 및 제2 도전 구조물들(132, 252)이 복수 개로 형성됨에 따라, 상기 제1 및 제2 방향들을 따라 복수 개의 메모리 셀들(MC)이 형성될 수 있다. 이때, 메모리 셀들(MC)은 제1 도전 구조물(132) 상부의 돌출부들(125) 상면에 각각 형성될 수 있다.
한편, 제2 절연막 패턴(240)도 제2 개구(270)에 의해 상기 제1 방향을 따라 복수 개로 분리될 수 있다.
도 18을 참조하면, 제1 도전 구조물(132)에 제2 습식 식각 공정을 수행하여 도전막 패턴(122) 상부에 형성된 각 돌출부들(125)의 상기 제1 방향으로의 폭이 다이오드(174)보다 작아지도록 할 수 있으며, 이에 따라 제2 리세스(R2)가 상기 제1 방향으로 확장될 수 있다.
상기 제2 습식 식각 공정을 수행함에 따라, 각 돌출부들(125)의 측벽이 부분적으로 제거될 수 있다. 이에 따라, 각 돌출부들(125) 상면의 상기 제1 방향으로의 제4 폭(W4)은 다이오드(174) 저면의 상기 제1 방향으로의 제3 폭(W3)보다 작아질 수 있다.
결과적으로, 다이오드(174)의 저면에 접촉하는 제1 도전 구조물(132)의 각 돌출부들(125)의 상면은 상기 각 제1 및 제2 방향들을 따라 다이오드(174)의 저면보다 작은 폭을 갖도록 형성될 수 있으며, 이에 따라 다이오드(174)의 저면보다 작은 면적을 가질 수 있다.
도 19를 참조하면, 제2 식각 마스크(260)를 제거한 후, 제2 개구(270)를 채우는 제3 절연막 패턴(280)을 형성하여 상기 가변 저항 메모리 장치를 완성할 수 있다.
제3 절연막 패턴(280)은 제2 개구들(270)을 충분히 채우는 제3 절연막을 제2 리세스(R2)에 의해 노출된 제1 도전 구조물들(132)의 상면 및 제2 도전 구조물들(252)의 상면에 형성한 후, 제2 도전 구조물들(252)의 상면이 노출될 때까지 상기 제3 절연막을 평탄화함으로써 형성할 수 있다. 상기 제3 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 절연막 패턴(280)은 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때 각 제3 절연막 패턴(280)은 상기 제1 방향으로 서로 이웃하는 다이오드들(174), 상기 제1 방향으로 서로 이웃하는 가변 저항 소자들(214) 및 상기 제1 방향으로 서로 이웃하는 제2 도전 구조물들(252) 사이에 형성되는 상부(280a), 및 상부(280a)와 일체적으로 형성되며 상기 제1 방향으로 서로 이웃하는 돌출부들(125) 사이에 형성되는 하부(280b)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 절연막 패턴(280)의 하부(280b)는 제3 절연막 패턴(280)의 상부(280a)보다 상기 제1 방향으로의 최대폭이 더 클 수 있다.
예시적인 실시예들에 있어서, 상기 제3 절연막은 상기 제2 절연막과 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라, 제3 절연막 패턴(280)은 제2 절연막 패턴(240)과 병합되어 절연막 패턴 구조물을 형성할 수 있다. 이때, 상기 절연막 패턴 구조물은 상기 제1 방향으로 연장되는 제2 절연막 패턴(240) 및 상기 제2 방향으로 연장되는 제3 절연막 패턴(280)을 포함할 수 있으며, 제2 및 제3 절연막 패턴들(240, 280)은 서로 교차할 수 있다.
도 20은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 사시도이고, 도 21 및 도 22는 상기 가변 저항 메모리 장치의 단면도들이다. 구체적으로, 도 21은 도 2의 I-I' 선을 따라 상기 가변 저항 메모리 장치를 절단한 단면도이고, 도 22는 도 2의 II-II'선을 따라 상기 가변 저항 메모리 장치를 절단한 단면도이다. 도 20 내지 도 22에 도시된 가변 저항 메모리 장치는 가변 저항 소자 및 절연막 패턴 구조물의 형상을 제외하고는 도 1 내지 도 4를 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 20 내지 도 22를 참조하면, 상기 가변 저항 메모리 장치는 제1 도전 구조물(132), 제2 도전 구조물(252) 및 메모리 셀(MC)을 포함할 수 있다. 또한, 상기 가변 저항 메모리 장치는 제1 절연막(100) 및 절연막 패턴 구조물을 더 포함할 수 있다.
메모리 셀(MC)은 순차적으로 적층된 선택 소자(174) 및 가변 저항 소자(214)를 포함할 수 있으며, 가변 저항 소자(214)는 순차적으로 적층된 제1 전극(184), 가변 저항 패턴(194) 및 제2 전극(204)을 포함할 수 있다.
제1 전극(184)의 저면은 선택 소자(174)의 상면보다 상기 제1 방향 및/또는 상기 제2 방향으로 작은 폭을 가질 수 있다. 이에 따라, 선택 소자(174)의 상면에 접촉하는 제1 전극(184)의 저면은 선택 소자(174)의 상면보다 작은 면적을 가질 수 있으며, 이에 따라 선택 소자(174)에 역전압이 인가된 경우, 선택 소자(174)를 통해 누설되는 역전류 레벨이 감소되는 효과가 보다 증대될 수 있다. 한편, 제1 전극(184)은 중앙부로부터 상면 또는 저면으로 갈수록 상기 제1 방향 및/또는 상기 제2 방향으로의 폭이 점차 커질 수 있다.
예시적인 실시예들에 있어서, 제2 전극(204)이 제1 전극(184)과 실질적으로 동일한 물질 또는 이와 낮은 식각 선택비를 갖는 물질을 포함하는 경우에, 제2 전극(204)은 제1 전극(184)과 유사한 형상을 가질 수 있다. 즉, 제2 전극(204)의 저면 또는 상면은 선택 소자(174)의 상면보다 상기 제1 방향 및/또는 제2 방향으로 작은 폭을 가질 수 있으며, 중앙부로부터 상면 또는 저면으로 갈수록 상기 제1 방향 및/또는 상기 제2 방향으로의 폭이 점차 커질 수 있다.
한편 도시되지는 않았으나, 각 제1 및 제2 전극들(184, 204)은 상기 제2 방향으로의 폭이 수직 방향을 따라 실질적으로 일정하도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 제2 전극(204)이 제1 전극(184)과 다른 물질, 특히 이와 높은 식각 선택비를 갖는 물질을 포함하는 경우에는, 제1 전극(184)과는 달리, 제2 전극(204)의 저면 또는 상면은 제1 선택 소자(174)의 상면과 실질적으로 동일한 면적을 가질 수도 있다.
도 20 내지 도 22를 참조로 설명한 가변 저항 메모리 장치는, 도 8 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 제조할 수 있다.
다만, 도 11을 참조로 설명한 제1 도전 구조물(132)에 대한 제1 습식 식각 공정을 수행할 때 예비 제1 전극(182)에 대한 습식 식각 공정을 추가하여 수행하고, 또한 도 18을 참조로 설명한 제1 도전 구조물(132)에 대한 제2 습식 식각 공정을 수행할 때 제1 전극(184)에 대한 습식 식각 공정을 추가하여 수행함으로써 상기 가변 저항 메모리 장치를 제조할 수 있다.
제2 전극(204)이 제1 전극(184)과 실질적으로 동일한 물질 혹은 이에 대해 낮은 식각 선택비를 갖는 물질을 포함하는 경우에, 예비 제1 전극(182) 혹은 제1 전극(184)에 대한 상기 습식 식각 공정에 의해 예비 제2 전극(202) 혹은 제2 전극(204)도 식각될 수 있으며, 이에 따라 제2 전극(204)은 제1 전극(184)과 유사한 형상을 갖도록 형성될 수 있다.
이와는 달리, 도 13 및 도 14를 참조로 설명한 제1 도전 구조물(132)에 대한 제2 건식 식각 공정을 수행할 때 예비 제1 전극(182) 및/또는 예비 제2 전극(202)에 대한 건식 식각 공정을 추가하여 수행할 수도 있으며, 이 경우에는, 각 제1 및 제2 전극들(184, 204)이 상기 제2 방향으로의 폭이 수직 방향을 따라 실질적으로 일정하도록 형성될 수도 있다.
도 23은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 사시도이고, 도 24 및 도 25는 상기 가변 저항 메모리 장치의 단면도들이다. 구체적으로, 도 24는 도 2의 I-I' 선을 따라 상기 가변 저항 메모리 장치를 절단한 단면도이고, 도 25는 도 2의 II-II'선을 따라 상기 가변 저항 메모리 장치를 절단한 단면도이다. 도 23 내지 도 25에 도시된 가변 저항 메모리 장치는 제2 도전 구조물의 형상을 제외하고는 도 20 내지 도 22를 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 23 내지 도 25를 참조하면, 상기 가변 저항 메모리 장치는 제1 도전 구조물(132), 제2 도전 구조물(252) 및 메모리 셀(MC)을 포함할 수 있다. 또한, 상기 가변 저항 메모리 장치는 제1 절연막(100) 및 절연막 패턴 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 도전 구조물(252)이 제1 도전 구조물(132) 및/또는 제1 전극(184)과 실질적으로 동일한 물질 또는 이와 낮은 식각 선택비를 갖는 물질을 포함하는 경우에, 제2 도전 구조물(252)은 가변 저항 패턴(194)보다 상기 제1 방향으로 작은 폭을 가질 수 있다. 이때, 제2 도전 구조물(252)은 상기 제1 방향으로의 폭이 중앙부로부터 상면 또는 저면으로 갈수록 점차 커질 수도 있으며, 이와는 달리, 수직 방향으로 실질적으로 일정할 수도 있다.
도 23 내지 도 25를 참조로 설명한 가변 저항 메모리 장치는, 도 20 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 제조할 수 있다.
다만, 제1 도전 구조물(132) 혹은 제1 전극(184)에 대한 제2 습식 식각 공정을 수행할 때 제2 도전 구조물(252)도 함께 식각될 수 있으며, 이에 따라 제2 도전 구조물(252)은 가변 저항 패턴(194)보다 상기 제1 방향으로 작은 폭을 갖도록 형성될 수 있다. 이와는 달리, 제1 도전 구조물(132) 혹은 제1 전극(184)에 대한 제2 건식 식각 공정을 수행할 때 제2 도전 구조물(252)에 대한 건식 식각 공정을 추가하여 수행할 수도 있으며, 이에 따라, 제2 도전 구조물(252)의 상기 제2 방향으로의 폭이 수직 방향을 따라 실질적으로 일정하도록 형성될 수도 있다.
도 26 및 27은 예시적인 실시예들에 따른 적층형 가변 저항 메모리 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 26은 도 2의 I-I'선을 따라 절단한 단면도이고, 도 27은 도 2의 II-II' 선을 따라 절단한 단면도이다. 상기 적층형 가변 저항 메모리 장치는 도 1 내지 도 4를 참조로 설명한 것과 실질적으로 동일하거나 유사한 2개의 가변 저항 메모리 장치들이 적층된 것이다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 26 및 27을 참조하면, 상기 적층형 가변 저항 메모리 장치는 서로 적층된 제1 가변 저항 메모리 장치 및 제2 가변 저항 메모리 장치를 포함한다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 가변 저항 메모리 장치들은 각각 도 1 내지 도 4를 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사할 수 있다. 한편, 상기 제1 및 제2 가변 저항 메모리 장치들 사이에는 층간 절연막(300)이 형성될 수 있다. 상기 제2 가변 저항 메모리 장치의 제2 절연막 패턴(240)은 층간 절연막(300) 내부로 연장되어 일부가 층간 절연막(300)에 의해 둘러싸일 수 있다.
상기 각 제1 및 제2 가변 저항 메모리 장치들에서, 선택 소자(174)의 저면에 접촉하는 제1 도전 구조물(132)의 상면은 선택 소자(174)의 저면에 비해 작은 면적을 가질 수 있으며, 이에 따라 선택 소자(174)에 역전압이 인가된 경우, 항복 전압에 이르기 전에 선택 소자(174)를 통해 누설되는 역전류 레벨이 감소될 수 있다. 따라서 상기 제1 및 제2 가변 저항 메모리 장치들이 적층된 상기 적층형 가변 저항 메모리 장치는 우수한 전기적 특성을 가질 수 있다.
도 26 및 27에는 예시적으로 2층으로 적층된 적층형 가변 저항 메모리 장치를 도시하고 있으나, 이와는 달리 3층 이상으로 적층된 적층형 가변 저항 메모리 장치가 형성될 수도 있다. 또한, 도 26 및 27에는 예시적으로 도 1 내지 도 4를 참조로 설명한 가변 저항 메모리 장치가 적층된 적층형 가변 저항 메모리 장치가 도시되고 있으나, 도 5 내지 도 7, 도 20 내지 도 22, 혹은 도 23 내지 도 25를 참조로 설명한 가변 저항 메모리 장치가 적층된 적층형 가변 저항 메모리 장치도 본 발명의 개념에 포함될 수 있다.
도 28 및 29는 예시적인 실시예들에 따른 적층형 가변 저항 메모리 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 28은 도 2의 I-I'선을 따라 절단한 단면도이고, 도 29는 도 2의 II-II' 선을 따라 절단한 단면도이다. 상기 적층형 가변 저항 메모리 장치는 도 1 내지 도 4를 참조로 설명한 것과 실질적으로 동일하거나 유사한 가변 저항 메모리 장치를 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 28 및 29를 참조하면, 상기 적층형 가변 저항 메모리 장치는 제1 내지 제3 도전 구조물들(132, 312, 512), 및 제1 및 제2 메모리 셀들(MC1, MC2)을 포함할 수 있다. 또한, 상기 적층형 가변 저항 메모리 장치는 제1 절연막(100) 및 절연막 패턴 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 도전 구조물(132)은 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 제1 도전 구조물(132)은 제1 절연막(100) 상에 순차적으로 적층된 배리어막 패턴(112) 및 도전막 패턴(122)을 포함할 수 있다. 제2 도전 구조물(312)은 제1 도전 구조물(132) 상부에 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 제3 도전 구조물(512)은 제2 도전 구조물(312) 상부에 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 제1 및 제3 도전 구조물들(132, 512)은 실질적으로 동일한 방향으로 연장될 수 있으며, 제2 도전 구조물(312)은 제1 및 제3 도전 구조물들(132, 512) 사이에 배치되어 이들과 교차하도록 연장될 수 있다.
제1 및 제2 도전 구조물들(132, 312)이 서로 교차하는 각 교차부에는 제1 메모리 셀(MC1)이 형성될 수 있으며, 제2 및 제3 도전 구조물들(312, 512)이 서로 교차하는 각 교차부에는 제2 메모리 셀(MC2)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제3 도전 구조물들(132, 512)은 상기 적층형 가변 저항 메모리 장치의 비트 라인으로 제공될 수 있으며, 제2 도전 구조물(312)은 상기 적층형 가변 저항 메모리 장치의 공통 워드 라인으로 제공될 수 있다. 이와는 달리, 제1 및 제3 도전 구조물들(132, 512)은 상기 적층형 가변 저항 메모리 장치의 워드 라인으로 제공될 수도 있으며, 이 경우 제2 도전 구조물(312)은 상기 적층형 가변 저항 메모리 장치의 공통 비트 라인으로 제공될 수 있다.
제1 내지 제3 도전 구조물들(132, 312, 512)이 각각 복수 개로 형성됨에 따라, 제1 및 제2 메모리 셀들(MC1, MC2)도 각각 복수 개로 형성되어 제1 및 제2 메모리 셀 어레이들을 각각 정의할 수 있다.
예시적인 실시예들에 있어서, 제1 메모리 셀(MC1)은 제1 도전 구조물(132) 상에 순차적으로 적층된 제1 선택 소자(174) 및 제1 가변 저항 소자(214)를 포함할 수 있다. 이때, 제1 선택 소자(174)는 순차적으로 적층된 제1, 제2 및 제3 반도체 패턴들(144, 154, 164)을 포함할 수 있으며, 제1 가변 저항 소자(214)는 순차적으로 적층된 제1 전극(184), 제1 가변 저항 패턴(194) 및 제2 전극(204)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 메모리 셀(MC2)은 제2 도전 구조물(312) 상에 순차적으로 적층된 제2 가변 저항 소자(414) 및 제2 선택 소자(374)를 포함할 수 있다. 이때, 제2 가변 저항 소자(414)는 순차적으로 적층된 제4 전극(404), 제2 가변 저항 패턴(394) 및 제3 전극(384)을 포함할 수 있으며, 제2 선택 소자(374)는 순차적으로 적층된 제6, 제5 및 제4 반도체 패턴들(364, 354, 344)을 포함할 수 있다.
상기 절연막 패턴 구조물은 제2 절연막 패턴(240), 제4 절연막 패턴(440) 및 공통 절연막 패턴(480)을 포함할 수 있다.
제2 절연막 패턴(240)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 이웃하는 제1 메모리 셀들(MC1) 사이에 형성되는 상부(240a), 및 상부(240a)와 일체적으로 형성되며 상기 제2 방향을 따라 이웃하는 제1 도전 구조물들(132) 사이에 형성되는 하부(240b)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 절연막 패턴(240)의 하부(240b)는 제2 절연막 패턴(240)의 상부(240a)보다 상기 제2 방향으로의 최대폭이 더 클 수 있다.
제4 절연막 패턴(440)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 이웃하는 제2 메모리 셀들(MC2) 사이에 형성되는 하부(440a), 및 하부(440a)와 일체적으로 형성되며 상기 제2 방향을 따라 이웃하는 제3 도전 구조물들(512) 사이에 형성되는 상부(440b)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제4 절연막 패턴(440)의 상부(440b)는 제4 절연막 패턴(440)의 하부(440a)보다 상기 제2 방향으로의 최대폭이 더 클 수 있다. 한편, 제4 절연막 패턴(440)의 하부(440a)는 제2 도전 구조물(312) 상부로 연장될 수 있다.
공통 절연막 패턴(480)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이웃하는 제1 메모리 셀들(MC1), 상기 제1 방향을 따라 서로 이웃하는 제2 도전 구조물들(312) 및 상기 제1 방향을 따라 서로 이웃하는 제2 메모리 셀들(MC2) 사이에 형성되는 상부(480a), 및 상부(480a)와 일체적으로 형성되며 상기 제1 방향을 따라 이웃하는 제1 도전 구조물(132)의 돌출부들(125) 사이에 형성되는 하부(480b)를 포함할 수 있다. 예시적인 실시예들에 있어서, 공통 절연막 패턴(480)의 하부(480b)는 공통 절연막 패턴(480)의 상부(480a)보다 상기 제1 방향으로의 최대폭이 더 클 수 있다.
예시적인 실시예들에 있어서, 제2 절연막 패턴(240) 및 공통 절연막 패턴(480)은 서로 교차할 수 있으며, 제4 절연막 패턴(440) 및 공통 절연막 패턴(480) 역시 서로 교차할 수 있다. 제2 및 제4 절연막 패턴들(240, 440) 및 공통 절연막 패턴(480)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 및 제4 절연막 패턴들(240, 440) 및 공통 절연막 패턴(480)은 서로 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 상기 절연막 패턴 구조물은 일체적으로 형성될 수 있다.
상기 적층형 가변 저항 메모리 장치에서, 제1 선택 소자(174)의 저면에 접촉하는 제1 도전 구조물(132)의 상면은 제1 선택 소자(174)의 저면에 비해 작은 면적을 가질 수 있으며, 이에 따라 제1 선택 소자(174)에 역전압이 인가된 경우, 항복 전압에 이르기 전에 제1 선택 소자(174)를 통해 누설되는 역전류 레벨이 감소될 수 있다. 또한, 제2 선택 소자(374)의 상면에 접촉하는 제3 도전 구조물(512)의 저면은 제2 선택 소자(374)의 상면에 비해 작은 면적을 가질 수 있으며, 이에 따라 제2 선택 소자(374)에 역전압이 인가된 경우, 항복 전압에 이르기 전에 제2 선택 소자(374)를 통해 누설되는 역전류 레벨이 감소될 수 있다. 따라서 상기 적층형 가변 저항 메모리 장치는 우수한 전기적 특성을 가질 수 있다.
도 30 내지 도 33은 예시적인 실시예들에 따른 적층형 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 30 및 31은 도 2의 I-I'선을 따라 절단한 단면도이고, 도 32 및 33은 도 2의 II-II'선을 따라 절단한 단면도이다.
도 30을 참조하면, 도 8 내지 도 15를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 다만, 제2 도전막 구조물(250)은 형성하지 않는다.
이에 따라, 제1 절연막(100) 상에 제1 도전 구조물(132), 예비 제1 다이오드(172), 예비 제1 가변 저항 소자(212) 및 제2 절연막 패턴(240)을 형성할 수 있다.
도 31 및 도 32를 참조하면, 예비 제1 가변 저항 소자들(212) 및 제2 절연막 패턴들(240) 상에 제2 도전막 구조물(310), 제2 가변 저항막 구조물(410) 및 제2 다이오드 막 구조물(370)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 제2 가변 저항막 구조물(410)은 순차적으로 적층된 제4 전극막(400), 제2 가변 저항층(390) 및 제3 전극막(380)을 포함하도록 형성될 수 있으며, 제2 다이오드 막 구조물(370)은 순차적으로 적층된 제6, 제5 및 제4 반도체 막들(360, 350, 340)을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제4 반도체 막(340)은 p형 불순물이 도핑된 반도체 물질을 포함하도록 형성될 수 있고, 제6 반도체 막(360)은 n형 불순물이 도핑된 반도체 물질을 포함하도록 형성될 수 있으며, 제5 반도체 막(350)은 불순물이 도핑되지 않은 반도체 물질을 포함하도록 형성될 수 있다.
도 33을 참조하면, 제2 다이오드 막 구조물(370), 제2 가변 저항막 구조물(410), 제2 도전막 구조물(310), 예비 제1 가변 저항 소자(212) 및 예비 제1 다이오드(172)를 순차적으로 식각하여, 제1 도전 구조물(132)의 상면을 노출시키는 제3 개구(도시되지 않음)를 형성한다.
예시적인 실시예들에 있어서, 상기 제3 개구는 건식 식각 공정을 통해 형성될 수 있으며, 상기 건식 식각 공정에서 제1 도전 구조물(132)의 도전막 패턴(122) 상부도 부분적으로 제거되어 제1 도전 구조물(132) 상에 제2 리세스(R2)가 형성될 수 있다. 이에 따라, 제1 도전 구조물(132) 상부에는 상기 제1 방향을 따라 배치되는 복수 개의 돌출부들(125)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구는 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 제2 다이오드 막 구조물(370), 제2 가변 저항막 구조물(410), 제2 도전막 구조물(310), 예비 제1 가변 저항 소자(212) 및 예비 제1 다이오드(172)는 각각 예비 제2 다이오드(372), 예비 제2 가변 저항 소자(412), 제2 도전 구조물(312), 제1 가변 저항 소자(214) 및 제1 다이오드(174)로 변환될 수 있다. 이때, 예비 제2 다이오드(372), 예비 제2 가변 저항 소자(412) 및 제2 도전 구조물(312)은 상기 제1 방향을 따라 각각 복수 개로 형성될 수 있으며, 제1 가변 저항 소자(214) 및 제1 다이오드(174)는 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다.
제1 다이오드(174)는 순차적으로 적층된 제1, 제2 및 제3 반도체 패턴들(144, 154, 164)을 포함할 수 있고, 제1 가변 저항 소자(214)는 순차적으로 적층된 제1 전극(184), 제1 가변 저항 패턴(194) 및 제2 전극(204)을 포함할 수 있으며, 예비 제2 가변 저항 소자(412)는 순차적으로 적층된 예비 제4 전극(402), 예비 제2 가변 저항 패턴(392) 및 예비 제3 전극(382)을 포함할 수 있고, 예비 제2 다이오드(372)는 순차적으로 적층된 예비 제6, 제5 및 제4 반도체 패턴들(362, 352, 342)을 포함할 수 있다.
한편, 제1 도전 구조물(132)의 돌출부들(125)에 습식 식각 공정을 더 수행하여, 이들의 상기 제1 방향으로의 제4 폭(W4)이 제1 다이오드(174)의 상기 제1 방향으로의 제3 폭(W3)보다 작도록 할 수 있다.
이후, 상기 제3 개구를 채우는 공통 절연막 패턴(480)을 형성할 수 있다.
다시 도 28 및 29를 참조하면, 예비 제2 다이오드들(372) 및 공통 절연막 패턴들(480) 상에 제3 도전막 구조물을 형성한 후, 상기 제3 도전막 구조물, 예비 제2 다이오드(372) 및 예비 제2 가변 저항 소자(412)를 순차적으로 식각하여, 제2 도전 구조물(312) 상면을 노출시키는 제4 개구(도시되지 않음)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제4 개구는 건식 식각 공정을 통해 형성될 수 있다. 상기 건식 식각 공정에서, 제2 도전 구조물(312) 상부도 부분적으로 제거되어 제2 도전 구조물(312) 상에 제3 리세스(R3)가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제4 개구는 상기 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 상기 제3 도전막 구조물, 예비 제2 다이오드(372) 및 예비 제2 가변 저항 소자(412)는 각각 제3 도전 구조물(512), 제2 다이오드(374) 및 제2 가변 저항 소자(414)로 변환될 수 있으며, 이들은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다. 이때, 제2 다이오드(374)는 순차적으로 적층된 제6, 제5 및 제4 반도체 패턴들(364, 354, 344)을 포함할 수 있으며, 제2 가변 저항 소자(414)는 순차적으로 적층된 제4 전극(404), 제2 가변 저항 패턴(394) 및 제3 전극(384)을 포함할 수 있다.
한편, 제3 도전 구조물(512)의 측벽에 습식 식각 공정을 더 수행하여, 이들의 상기 제2 방향으로의 폭이 제2 다이오드(374)의 상기 제1 방향으로의 폭보다 작도록 할 수 있다.
이후, 상기 제4 개구를 채우는 제4 절연막 패턴(440)을 형성함으로써 상기 적층형 가변 저항 메모리 장치를 완성할 수 있다.
전술한 가변 저항 메모리 장치 및 그 제조 방법은 선택 소자로서 다이오드를 포함하며 크로스 포인트 어레이 구조를 갖는 다양한 메모리 장치에 적용될 수 있다. 즉, 상기 가변 저항 메모리 장치 및 그 제조 방법은 예를 들어, 저항 변화 메모리(ReRAM) 장치, 상변화 메모리(PRAM) 장치, 자기 메모리(MRAM) 장치 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 제1 절연막 110: 배리어막
112: 배리어막 패턴 120: 도전막
122: 도전막 패턴 130: 제1 도전막 구조물
132, 512: 제1, 제3 도전 구조물
140, 150, 160: 제1, 제2, 제3 반도체 막
142, 152, 162: 예비 제1, 예비 제2, 예비 제3 반도체 패턴
144, 154, 164: 제1, 제2, 제3 반도체 패턴
170: 다이오드 막 구조물, 제1 다이오드 막 구조물
172: 예비 다이오드, 예비 제1 다이오드
174: 다이오드, 제1 다이오드, 선택 소자
180, 200, 380, 400: 제1, 제2, 제3, 제4 전극막
182, 202, 382, 402: 예비 제1, 예비 제2, 예비 제3, 예비 제4 전극
184, 204, 384, 404: 제1, 제2, 제3, 제4 전극
190: 가변 저항층 192: 예비 가변 저항 패턴
194: 가변 저항 패턴, 제1 가변 저항 패턴
210: 가변 저항막 구조물
212: 예비 가변 저항 소자, 제1 예비 가변 저항 소자
214: 가변 저항 소자, 제1 가변 저항 소자
220, 260: 제1, 제2 식각 마스크 230, 270: 제1, 제2 개구
250, 310: 제2 도전막 구조물 252, 312: 제2 도전 구조물
240, 280, 440: 제2, 제3, 제4 절연막 패턴
300: 층간 절연막
340, 350, 360: 제4, 제5, 제6 반도체 막
342, 352, 362: 예비 제4, 예비 제5, 예비 제6 반도체 패턴
344, 354, 364: 제4, 제5, 제6 반도체 패턴
370: 제2 다이오드 막 구조물 372: 예비 제2 다이오드
374: 제2 다이오드 390: 제2 가변 저항층
392: 예비 제2 가변 저항 패턴 394: 제2 가변 저항 패턴
410: 예비 제2 가변 저항막 구조물 412: 예비 제2 가변 저항 소자
414: 제2 가변 저항 소자 480: 공통 절연막 패턴

Claims (35)

  1. 제1 방향으로 각각 연장되는 복수 개의 제1 도전 구조물들;
    상기 제1 도전 구조물들 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수 개의 제2 도전 구조물들; 및
    각각이 상기 제1 도전 구조물들과 상기 제2 도전 구조물들의 교차부들에 배치되어 순차적으로 적층된 선택 소자 및 가변 저항 소자를 포함하는 복수 개의 메모리 셀들을 포함하며,
    상기 각 제1 도전 구조물의 상면은 이에 접촉하는 상기 각 선택 소자의 저면보다 상기 제2 방향으로 작은 폭을 갖는 가변 저항 메모리 장치.
  2. 제 1 항에 있어서, 상기 각 제1 도전 구조물은 상기 제1 방향을 따라 배치되어 상기 선택 소자들의 저면에 각각 접촉하는 돌출부들을 포함하는 가변 저항 메모리 장치.
  3. 제 2 항에 있어서, 상기 각 돌출부는 이에 접촉하는 상기 각 선택 소자의 저면보다 상기 제1 방향으로 작은 폭을 갖는 가변 저항 메모리 장치.
  4. 제 1 항에 있어서, 상기 각 제1 도전 구조물의 상면 및 저면은 중앙부보다 상기 제2 방향으로의 폭이 큰 가변 저항 메모리 장치.
  5. 제 1 항에 있어서, 상기 각 제1 도전 구조물은 상기 제2 방향으로의 폭이 수직 방향을 따라 일정한 가변 저항 메모리 장치.
  6. 제 1 항에 있어서, 상기 각 제1 도전 구조물은 순차적으로 적층된 배리어막 패턴 및 도전막 패턴을 포함하는 가변 저항 메모리 장치.
  7. 제 6 항에 있어서, 상기 배리어막 패턴의 상면은 이에 접촉하는 상기 도전막 패턴의 저면보다 상기 제2 방향으로 큰 폭을 갖는 가변 저항 메모리 장치.
  8. 제 6 항에 있어서, 상기 배리어막 패턴의 상면은 이에 접촉하는 상기 도전막 패턴의 저면과 상기 제2 방향으로 폭이 실질적으로 동일한 가변 저항 메모리 장치.
  9. 제 1 항에 있어서, 상기 선택 소자는 순차적으로 적층된 제1 내지 제3 반도체 패턴들을 포함하는 가변 저항 메모리 장치.
  10. 제 9 항에 있어서, 상기 제1 및 제3 반도체 패턴들은 서로 다른 도전형의 불순물들로 도핑되고, 상기 제2 반도체 패턴은 불순물이 도핑되지 않은 진성 반도체 패턴인 가변 저항 메모리 장치.
  11. 제 1 항에 있어서, 상기 가변 저항 소자는 순차적으로 적층된 제1 전극, 가변 저항 패턴 및 제2 전극을 포함하는 가변 저항 메모리 장치.
  12. 제 11 항에 있어서, 상기 가변 저항 패턴은 페로브스카이트(perovskite) 계열 물질 또는 전이 금속 산화물을 포함하는 가변 저항 메모리 장치.
  13. 제 11 항에 있어서, 상기 제1 전극의 저면은 상기 선택 소자의 상면보다 상기 제2 방향으로 작은 폭을 갖는 가변 저항 메모리 장치.
  14. 제 11 항에 있어서, 상기 제1 전극의 저면은 상기 선택 소자의 상면보다 상기 제1 방향으로 작은 폭을 갖는 가변 저항 메모리 장치.
  15. 제 11 항에 있어서, 상기 제2 전극은 상기 가변 저항 패턴보다 수평 방향으로 좁은 단면적을 갖는 가변 저항 메모리 장치.
  16. 제 15 항에 있어서, 상기 제2 전극은 상기 제1 전극과 실질적으로 동일한 물질을 포함하는 가변 저항 메모리 장치.
  17. 제 1 항에 있어서, 상기 제1 및 제2 방향들은 서로 실질적으로 직교하는 가변 저항 메모리 장치.
  18. 상부에 돌출부를 갖는 제1 도전 구조물;
    상기 돌출부의 상면보다 큰 면적을 가지면서 이에 접촉하는 저면을 포함하는 다이오드;
    상기 다이오드 상에 순차적으로 적층된 제1 전극, 가변 저항 패턴 및 제2 전극을 포함하는 가변 저항 소자; 및
    상기 가변 저항 소자 상의 제2 도전 구조물을 포함하는 가변 저항 메모리 장치.
  19. 제 18 항에 있어서, 상기 제1 도전 구조물은 제1 방향을 따라 연장되고, 상기 제2 도전 구조물은 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 가변 저항 메모리 장치.
  20. 제 19 항에 있어서, 상기 돌출부의 상면은 상기 다이오드의 저면보다 상기 제2 방향으로 작은 폭을 갖는 가변 저항 메모리 장치.
  21. 제 19 항에 있어서, 상기 돌출부의 상면은 상기 다이오드의 저면보다 상기 제1 방향으로 작은 폭을 갖는 가변 저항 메모리 장치.
  22. 제 19 항에 있어서, 상기 돌출부는 상기 제1 방향을 따라 복수 개로 형성되며, 이에 대응하여 상기 다이오드 및 상기 가변 저항 소자도 상기 제1 방향을 따라 각각 복수 개로 형성되는 가변 저항 메모리 장치.
  23. 제 22 항에 있어서, 상기 제1 도전 구조물은 상기 제2 방향을 따라 복수 개로 형성되며, 상기 제2 도전 구조물은 상기 제1 방향을 따라 복수 개로 형성되는 가변 저항 메모리 장치.
  24. 제1 절연막 상에 제1 도전막 구조물, 다이오드 막 구조물 및 가변 저항막 구조물을 형성하고;
    상기 제1 도전막 구조물, 상기 다이오드 막 구조물 및 상기 가변 저항막 구조물을 관통하면서 각각이 제1 방향으로 연장되는 복수 개의 제1 개구들을 형성함으로써, 복수 개의 제1 도전 구조물들, 복수 개의 예비 다이오드들 및 복수 개의 예비 가변 저항 소자들을 각각 형성하고;
    상기 제1 방향에 수직한 제2 방향으로의 폭이 상기 각 예비 다이오드보다 작아지도록 상기 각 제1 도전 구조물을 식각하고;
    상기 예비 가변 저항 소자들 상에 제2 도전막 구조물을 형성하고; 그리고
    상기 예비 다이오드들, 상기 예비 가변 저항 소자들 및 상기 제2 도전막 구조물을 관통하면서 각각이 상기 제2 방향으로 연장되는 복수 개의 제2 개구들을 형성함으로써, 복수 개의 다이오드들, 복수 개의 가변 저항 소자들 및 복수 개의 제2 도전 구조물들을 각각 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
  25. 제 24 항에 있어서, 상기 제1 개구들을 형성하는 것은 건식 식각 공정을 통해 수행되는 가변 저항 메모리 장치의 제조 방법.
  26. 제 25 항에 있어서, 상기 각 제1 도전 구조물을 식각하는 것은 습식 식각 공정을 통해 수행되는 가변 저항 메모리 장치의 제조 방법.
  27. 제 24 항에 있어서, 상기 제2 개구들을 형성하는 것은 건식 식각 공정을 통해 수행되며, 상기 건식 식각 공정 시 상기 각 제1 도전 구조물 상부도 함께 식각되는 가변 저항 메모리 장치의 제조 방법.
  28. 제 24 항에 있어서, 상기 제2 개구들을 형성한 이후에,
    상기 각 제1 도전 구조물 상부를 습식 식각하는 공정을 더 포함하는 가변 저항 메모리 장치의 제조 방법.
  29. 제 24 항에 있어서, 상기 제2 도전막 구조물을 형성하기 이전에,
    상기 각 제1 개구들을 채우는 제2 절연막을 형성하는 것을 더 포함하고,
    상기 제2 도전막 구조물은 상기 예비 가변 저항 소자들 및 상기 제2 절연막들 상에 형성되는 가변 저항 메모리 장치의 제조 방법.
  30. 제 29 항에 있어서, 상기 제2 개구들은 상기 예비 다이오드들, 상기 예비 가변 저항 소자들, 상기 제2 도전막 구조물 및 상기 제2 절연막들을 관통하도록 형성되어, 복수 개의 다이오드들, 복수 개의 가변 저항 소자들, 복수 개의 제2 도전 구조물들 및 복수 개의 제2 절연막 패턴들이 각각 형성되는 가변 저항 메모리 장치의 제조 방법.
  31. 제 24 항에 있어서, 상기 각 제1 도전 구조물들은 상기 제1 방향으로 연장되도록 형성되고, 상기 각 제2 도전 구조물들은 상기 제2 방향으로 연장되도록 형성되며, 상기 다이오드들 및 상기 가변 저항 소자들은 상기 제1 도전 구조물들과 상기 제2 도전 구조물들이 교차하는 교차부들에 각각 형성되는 가변 저항 메모리 장치의 제조 방법.
  32. 제 24 항에 있어서, 상기 제1 도전막 구조물은 상기 제1 절연막 상에 순차적으로 적층된 배리어막 및 도전막을 포함하도록 형성되는 가변 저항 메모리 장치의 제조 방법.
  33. 제 24 항에 있어서, 상기 다이오드 막 구조물은 상기 제1 도전막 구조물 상에 순차적으로 적층된 제1 내지 제3 반도체 막들을 포함하도록 형성되는 가변 저항 메모리 장치의 제조 방법.
  34. 제 33 항에 있어서, 상기 제1 및 제3 반도체 막들은 서로 다른 도전형의 불순물들이 도핑되고, 상기 제2 반도체 막은 불순물이 도핑되지 않는 가변 저항 메모리 장치의 제조 방법.
  35. 제 24 항에 있어서, 상기 가변 저항막 구조물은 상기 다이오드 막 구조물 상에 순차적으로 적층된 제1 전극막, 가변 저항막 및 제2 전극막을 포함하도록 형성되는 가변 저항 메모리 장치의 제조 방법.
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