KR101139582B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 층간 절연막에 형성된 X 방향으로 연장되어 있는 제1 배선 홈에 매립되어 있는 제1 배선, 상기 제1 층간 절연막 상부에 형성된 제2 층간 절연막, 제2 층간 절연막에 형성된 Y 방향으로 연장되어 있는 제2 배선 홈에 매립되어 있는 제2 배선, 및 상기 제1 배선과 상기 제2 배선이 교차하는 위치에서 상기 제1 배선과 상기 제2 배선 사이에 보유되도록 배열되어 있는 저항 변화층 및 정류층을 포함하는 가변 저항 메모리 셀을 포함한다. 상기 가변 저항 메모리 셀의 두께 방향에 수직인 평면에서의 치수(dimension)가 상기 제1 배선의 폭 및 상기 제2 배선의 폭에 의해 지정된다.
Description
<관련 출원들의 상호 참조>
본 출원은 2009년 3월 23일자로 출원된 종래의 일본 특허 출원 제2009-70962호를 기초로 우선권을 주장하며, 이 일본 출원은 전체 내용이 본 명세서에 포함된다.
본 발명은 비휘발성 메모리 장치(nonvolatile memory device) 및 그 제조 방법에 관한 것이다.
최근에, 전기적으로 재기입가능한 저항 변화 소자(resistance change element)의 저항 정보, 예를 들어, 고저항 상태(high resistance state)및 저저항 상태(low resistance state)를 비휘발적으로 저장하는 ReRAM(resistive random access memory)이 비휘발성 메모리 장치로서 관심을 끌고 있다. 이러한 ReRAM에서, 저장 소자로서의 저항 변화 소자 및 다이오드 등의 정류 소자가 직렬로 연결되어 있는 가변 저항 메모리 셀(variable resistance memory cell)이 제1 방향에 평행하게 연장되어 있는 복수의 비트선과 제1 방향에 수직인 제2 방향에 평행하게 연장되어 있는 복수의 워드선의 교차점에 어레이 형상으로 배열되어 있다(예를 들어, Myoung-Jae Lee, Youngsoo Park, Bo-Soo Kang, Seung-Eon Ahn, Changbum Lee, Kihwan Kim, Wenxu Xianyu, Stefanovich, G., Jung-Hyun Lee, Seok-Jae Chung, Yeon-Hee Kim, Chang-Soo Lee, Jong-Bong Park, 및 In-Kyeong Yoo의 "2-stack 1D-1R Cross-point Structure with Oxide Diodes as Switch Elements for High Density Resistance RAM Applications,", IEEE, pp.771-774, 2007 (비특허 문서 1)를 참조할 것). 저항 변화 소자의 일례로는 NiO 등의 금속 산화물이 있으며, 그의 고저항 상태 및 저저항 상태가 전압값 및 전압 인가 시간(voltage application time)의 제어에 따라 전환될 수 있다.
ReRAM과 유사한 구조를 갖는 메모리 셀 어레이로서, 기둥 형상 구조(columnar structure)의 메모리 셀들이 어레이 형상으로 배열되어 있는 구조를 갖는 FPROM(field-programmable ROM)이 공지되어 있다. 기둥 형상 구조의 메모리 셀들에서, 다이오드층들과 절연층들이 제1 방향에 평행하게 연장되어 있는 복수의 제1 배선들과 제1 방향에 수직인 제2 방향에 평행하게 연장되어 있는 복수의 제2 배선들의 교차점들에서 직렬로 연결되어 있다. (예를 들어, S.B. Herner, A. Bandyopadhyay, S.V. Dunton, V. Eckert, J. Gu, K.J. Hsia, S. Hu, C. Jahn, D. Kidwell, M. Konevecki, M. Mahajani, K. Park, C. Petti, S.R. Radigan, U. Raghuram, J. Vienna, M.A. Vyvoda의 "Vertical p-i-n polysilicon diode with antifuse for stackable field-programmable ROM", Electron Device Letters, IEEE, vol.25, no.5, pp. 271-273, May 2004 (비특허 문서 2)를 참조할 것). FPROM(field-programmable ROM)은 이하에 설명하는 바와 같이 제조된다. 먼저, 티타늄 질화물(TiN)막, p-형 폴리실리콘막, 비도핑된 폴리실리콘막이 텅스텐(W)으로 이루어진 제1 배선층 상에 순서대로 적층되어 형성된 후에, 이 적층된 막이 기둥 형상(columnar shape)으로 에칭된다. 이어서, 기둥 형상 구조에서의 공간들이 실리콘 산화물막(SiO2막)으로 채워진다. 비도핑된 폴리실리콘막의 표면이 노출되고, 이 표면에 인(P)이 이온-주입되어 n-형 폴리실리콘막을 형성함으로써 p-i-n 구조의 다이오드층을 형성한다. 그 후에, 고속 가열 산화법(rapid heating and oxidation method)에 의해 다이오드층의 상부 부분에 실리콘 산화물막이 형성된다. 이 실리콘 산화물막 상에 제2 배선층이 형성된다. 그러면, FPROM(field-programmable ROM)이 얻어진다.
그러나, 비특허 문서 2에 개시된 방법에서, 티타늄 질화물막 및 폴리실리콘막의 적층된 층이 기둥 형상 구조로 형성될 때, 에칭에서 사용되는 에칭 가스 및 에칭액이 적층된 층의 측면과 접촉하게 되어 티타늄 질화물막 및 폴리실리콘막의 특성을 열화시킨다. 기둥 형상 구조에서의 공간에 실리콘 산화물막이 채워지기 때문에, 기둥 형상 구조에 포함되어 있는 티타늄 질화물막 및 폴리실리콘막이 산화될 가능성이 있다. 게다가, 하부층 배선 및 상부층 배선을 패터닝하는 데 필요한 리소그래피 공정에 부가하여, 적층된 층을 기둥 형상 구조로 패터닝하는 리소그래피 공정이 필요하다. 따라서, 제조 비용이 증가한다. 이러한 문제점들을 갖는 FPROM(field-programmable ROM)을 제조하는 방법이 ReRAM에 직접 적용될 때, 동일한 문제점들이 야기될 가능성이 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 절연막에 형성되어 있고 제1 방향으로 연장되어 있는 홈(groove)에 매립되어 있는 제1 배선, 상기 제1 절연막 상부에 형성된 제2 절연막, 상기 제2 절연막에 형성되어 있고 제2 방향으로 연장되어 있는 홈에 매립되어 있는 제2 배선, 및 상기 제1 배선과 상기 제2 배선이 교차하는 위치에서 상기 제1 배선과 상기 제2 배선 사이에 보유되도록 배열되어 있는 저항 변화 소자 및 정류 소자를 포함하는 가변 저항 메모리 셀을 포함하며, 상기 가변 저항 메모리 셀의 두께 방향에 수직인 평면에서의 치수(dimension)가 상기 제1 배선의 폭 및 상기 제2 배선의 폭에 의해 지정된다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법은, 제1 절연막 상에 제1 스토퍼막(stopper film)을 형성하는 단계, 제1 방향으로 연장되어 있고 상기 제1 절연막의 미리 정해진 깊이에 도달하는 제1 배선 홈(wiring groove)을 형성하는 단계, 상기 제1 배선 홈을 채우기 위해 전도성막(conductive film)을 매립하는 단계, 미리 정해진 두께를 갖는 제1 배선을 형성하기 위해 상기 제1 배선 홈에 매립된 상기 전도성막을 에치백하는 단계, 상기 제1 배선 홈을 채우고 상기 제1 스토퍼막의 상부 표면보다 높은 제2 절연막을 형성하는 단계, 상기 제2 절연막 상에 제2 스토퍼막(stopper film)을 형성하는 단계, 상기 제2 절연막 및 상기 제2 스토퍼막에, 제2 방향으로 연장되어 있고 상기 제1 스토퍼막의 상부 표면에 도달하는 제2 배선 홈을 형성하고, 또한, 상기 제1 스토퍼막이 형성되어 있지 않은 상기 제1 배선 홈과 상기 제2 배선 홈의 교차 위치에, 상기 제1 배선의 상부 표면에 도달하는 제1 메모리 셀 형성 홈을 형성하는 단계, 상기 제1 메모리 셀 형성 홈에 제1 가변 저항층 및 제1 정류층을 포함하는 가변 저항 메모리 셀을 매립하는 단계, 및 제2 배선을 형성하기 위해 상기 제2 배선 홈에 전도성막을 매립하는 단계를 포함한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이 구성의 일례를 나타낸 도면.
도 2는 비휘발성 메모리 장치의 메모리 셀 영역의 일례의 평면도.
도 3a는 도 2에 도시된 비휘발성 메모리 장치의 A-A 단면도.
도 3b는 도 2에 도시된 비휘발성 메모리 장치의 B-B 단면도.
도 3c는 도 2에 도시된 비휘발성 메모리 장치의 C-C 단면도.
도 3d는 도 2에 도시된 비휘발성 메모리 장치의 D-D 단면도.
도 4는 제1 실시예에 따른 비휘발성 메모리 장치의 메모리 셀의 구조의 개략 사시도.
도 5a 내지 도 5o는, 제1 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 A-A 단면에 대응하는 개략 단면도.
도 6a 내지 도 6o는, 제1 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 B-B 단면에 대응하는 개략 단면도.
도 7a 내지 도 7o는, 제1 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 C-C 단면에 대응하는 개략 단면도.
도 8a 내지 도 8o는, 제1 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 D-D 단면에 대응하는 개략 단면도.
도 9a 내지 도 9h는, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 A-A 단면에 대응하는 개략 단면도.
도 10a 내지 도 10h는, 제2 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 B-B 단면에 대응하는 개략 단면도.
도 11a 내지 도 11h는, 제2 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 C-C 단면에 대응하는 개략 단면도.
도 12a 내지 도 12h는, 제2 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 D-D 단면에 대응하는 개략 단면도.
도 2는 비휘발성 메모리 장치의 메모리 셀 영역의 일례의 평면도.
도 3a는 도 2에 도시된 비휘발성 메모리 장치의 A-A 단면도.
도 3b는 도 2에 도시된 비휘발성 메모리 장치의 B-B 단면도.
도 3c는 도 2에 도시된 비휘발성 메모리 장치의 C-C 단면도.
도 3d는 도 2에 도시된 비휘발성 메모리 장치의 D-D 단면도.
도 4는 제1 실시예에 따른 비휘발성 메모리 장치의 메모리 셀의 구조의 개략 사시도.
도 5a 내지 도 5o는, 제1 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 A-A 단면에 대응하는 개략 단면도.
도 6a 내지 도 6o는, 제1 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 B-B 단면에 대응하는 개략 단면도.
도 7a 내지 도 7o는, 제1 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 C-C 단면에 대응하는 개략 단면도.
도 8a 내지 도 8o는, 제1 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 D-D 단면에 대응하는 개략 단면도.
도 9a 내지 도 9h는, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 A-A 단면에 대응하는 개략 단면도.
도 10a 내지 도 10h는, 제2 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 B-B 단면에 대응하는 개략 단면도.
도 11a 내지 도 11h는, 제2 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 C-C 단면에 대응하는 개략 단면도.
도 12a 내지 도 12h는, 제2 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례를 설명하기 위한, 도 2에 도시된 D-D 단면에 대응하는 개략 단면도.
본 발명의 예시적인 실시예들에 대해 이하에서 첨부 도면을 참조하여 상세히 설명한다. 본 발명이 이들 실시예에 의해 제한되지 않는다. 이하에서 설명되는 실시예들에서 사용되는 비휘발성 메모리 장치의 단면도는 개략적인 것이다. 층의 두께와 폭 간의 관계, 층들의 두께 비 등이 실제와는 다르다. 게다가, 이하에서 설명되는 막 두께는 단지 일례에 불과하다. 막 두께가 이들 막 두께로 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이 구성의 일례를 나타낸 도면이다. 동 도면에서, 지면에서 좌에서 우로의 방향은 X 방향으로 표현되어 있고, 지면에서 X 방향에 수직인 방향은 Y 방향으로 표현되어 있다. X 방향(행 방향)에 평행하게 연장되어 있는 워드선들(WLi)(i=n, n+1, ...) 및 워드선들(WLi)의 높이와 다른 높이에서 Y 방향(열 방향)에 평행하게 연장되어 있는 비트선들(BLj)(j=n-1, n, n+1, n+2, ...)은 서로 교차하게 배치되어 있다. 저항 변화 소자(VR) 및 정류 소자(D)가 직렬로 연결되어 있는 가변 저항 메모리 셀(MC)이 교차점에 배열되어 있다. 이 일례에서, 저항 변화 소자(VR)의 한쪽 단부가 비트선(BLj)에 연결되어 있고, 저항 변화 소자(VR)의 다른쪽 단부가 정류 소자(D)를 통해 워드선(WLi)에 연결되어 있다.
복수의 가변 저항 메모리 셀(MC)이 X 방향 및 Y 방향 둘다에 수직인 방향으로 적층되어 형성될 수 있다. 이 경우에, 나중에 설명하는 바와 같이, 워드선(WLi) 또는 비트선(BLj)은 상부층 및 하부층에서의 가변 저항 메모리 셀(MC)에 의해 공유된다. 메모리 셀(MC)의 상부 및 하부에 워드선(WLi)과 비트선(BLj)의 방향이 서로 직교하도록 배선이 형성된다.
도 2는 비휘발성 메모리 장치의 메모리 셀 영역의 일례의 평면도이다. 도 3a 내지 도 3d는 도 2에 도시된 비휘발성 메모리 장치의 단면도이다. 도 3a는 도 2의 A-A 단면도이고, 도 3b는 도 2의 B-B 단면도이며, 도 3c는 도 2의 C-C 단면도이고, 도 3d는 도 2의 D-D 단면도이다. 도 4는 제1 실시예에 따른 비휘발성 메모리 장치의 메모리 셀의 구조의 개략 사시도이다.
비휘발성 메모리 장치에서, 실리콘 산화물막(11) 및 스토퍼막으로서 기능하는 실리콘 질화물막(12)이 적층되어 있는 제1 층간 절연막(10)이 도시되어 있지 않은 반도체 기판 상에 형성되며, 이 반도체 기판 상에 CMOS(complementary metal-oxide semiconductor) 논리 회로가 형성된다. 제1 배선(14)이 Y 방향으로 연장되어 있는 제1 배선 홈(13)에 형성되고 제1 층간 절연막(10)에 X 방향으로 미리 정해진 간격으로 형성된다. 제1 배선(14)은 장벽 금속막(141) 및 배선 물질막(142)에 의해 형성된다. 장벽 금속막(141)은 TiN막 등의 제1 층간 절연막(10)으로의 배선 물질의 확산을 억압하고 제1 배선 홈(13)의 측면 및 하부를 코팅하기 위해 형성된다. W 등의 배선 물질막(142)이 장벽 금속막(141)으로 코팅된 제1 배선 홈(13)을 채운다.
제1 배선(14) 상에 기둥 형상 구조의 가변 저항 메모리 셀(MC)이 형성된다. 가변 저항 메모리 셀(MC)은 가변 저항층(24) 및 정류층(25)이 적층되어 있는 구조를 갖는다.
가변 저항층(24)은, 예를 들어, 전압값 및 전압 인가 시간의 제어에 따라 전환될 수 있는 복수의 저항 상태(예를 들어, 고저항 상태 및 저저항 상태)를 가질 수 있는 물질로 형성된다. 가변 저항층(24)을 형성하는 물질의 일례로는 Ni, Ti, Hf, Mn, Zn, Al, Cu 등의 금속 산화물 및 탄소 나노튜브 등의 탄소 물질이 있다.
정류층(25)은 가변 저항층(24) 쪽으로 한 방향으로만 흐르는 전류를 공급하는 기능을 갖는다. 정류층(25)으로서, PN 접합을 갖는 반도체층 및 PIN 구조를 갖는 반도체층이 사용될 수 있다. 제1 실시예에서, 반도체층이 가변 저항층(24)와 접촉하게 설정되어 가변 저항층(24)와 쇼트키 접촉(Schottky contact)을 하는 쇼트키 장벽(Schottky barrier)을 형성한다. 정류층(25)으로서, 이 일례에서, B 등의 P-형 불순물이 유입되어 있는 P-형 폴리실리콘이 사용된다.
제2 배선(27)과 정류층(25) 사이의 쇼트키 장벽의 폭을 감소시키기 위한 P-형 불순물 고농도 확산층(26)이 정류층(25)의 상부 부분에 형성된다.
제1 배선층(14) 상의 인접한 가변 저항 메모리 셀들(MC) 간의 공간을 채우기 위해 제1 층간 절연막(10) 상에 실리콘 산화물막(21)이 형성된다. 스토퍼막으로서 기능하는 실리콘 질화물막(22)이 실리콘 산화물막(21) 상에 형성된다. 제2 층간 절연막(20)이 실리콘 산화물막(21) 및 실리콘 질화물막(22)에 의해 형성된다. X 방향으로 연장되어 있고 Y 방향으로 미리 정해진 간격으로 형성되는 제2 배선 홈(23)이 제2 층간 절연막(20)에서 가변 저항 메모리 셀(MC)의 형성 위치에 대응하는 위치에 형성된다. 제1 배선(14)과 제2 배선(27) 사이에 가변 저항 메모리 셀(MC)을 보유하기 위해 제2 배선 홈(23)에 제2 배선(27)이 형성된다. 제1 배선(14)과 같이, 제2 배선(27)이 TiN막 등의 장벽 금속막(271) 및 장벽 금속막(271)으로 코팅된 제2 배선 홈(23)을 채우는 W 등의 배선 물질막(272)에 의해 형성된다.
기둥 형상 구조의 상부층에서의 가변 저항 메모리 셀(MC)은 하부층에서의 가변 저항 메모리 셀(MC)의 형성 위치에 대응하여 제2 배선(27) 상에 형성된다. 가변 저항 메모리 셀(MC)은 가변 저항층(34) 및 정류층(35)이 적층되어 있는 구조를 갖는다.
하부층에서의 가변 저항층(24)과 같이, 가변 저항층(34)도 Ni, Ti, Hf, Mn, Zn, Al, Cu 등의 금속 산화물 또는 탄소 나노튜브 등의 탄소 물질로 형성된다. 정류층(35)으로서, P 등의 N-형 불순물이 유입되어 있는 N-형 폴리실리콘이 사용된다. 제3 배선(37)과 정류층(35) 사이의 쇼트키 장벽의 폭을 감소시키기 위한 N-형 불순물 고농도 확산층(36)이 정류층(35) 상에 형성된다.
제2 배선(27) 상의 인접한 가변 저항 메모리 셀들(MC) 간의 공간을 채우기 위해 제2 층간 절연막(20) 상에 실리콘 산화물막(31)이 형성된다. 스토퍼막으로서 기능하는 실리콘 질화물막(32)이 실리콘 산화물막(31) 상에 형성된다. 제3 층간 절연막(30)이 실리콘 산화물막(31) 및 실리콘 질화물막(32)에 의해 형성된다. Y 방향으로 연장되어 있고 X 방향으로 미리 정해진 간격으로 형성되는 제3 배선 홈(33)이 제3 층간 절연막(30)에서 가변 저항 메모리 셀(MC)의 형성 위치에 대응하는 위치에 형성된다. 제3 배선(37)과 제2 배선(27) 사이에 가변 저항 메모리 셀(MC)을 보유하기 위해 제3 배선 홈(33)에 제3 배선(37)이 형성된다. 제1 배선(14)과 같이, 제3 배선(37)이 TiN막 등의 장벽 금속막(371) 및 장벽 금속막(371)으로 코팅된 제3 배선 홈(33)을 채우는 W 등의 배선 물질막(372)에 의해 형성된다.
제1 층에서의 가변 저항 메모리 셀(MC)의 X 방향에서의 길이(a1)는 Y 방향으로 연장되어 있는 제1 배선(14)의 폭(X 방향에서의 길이)(W1)에 의해 지정된다. Y 방향에서의 길이(a2)는 X 방향으로 연장되어 있는 제2 배선(27)의 폭(Y 방향에서의 길이)(W2)에 의해 지정된다. 제2 층에서의 가변 저항 메모리 셀(MC)의 길이는 가변 저항 메모리 셀(MC)의 상부 및 하부에 배열되어 있는 배선의 폭에 의해 지정된다. 이와 같이 X 방향 및 Y 방향 둘다에 수직인 방향으로 가변 저항 메모리 셀(MC)을 적층함으로써 기록 밀도가 증가될 수 있다. 이 일례에서, 제1 배선(14) 및 제3 배선(37)은 X 방향으로 연장되어 있고, 제2 배선(27)은 X 방향에 수직인 Y 방향으로 연장되어 있다. 그러나, 제1 및 제3 배선(14, 37)과 제2 배선(27)만이 서로 교차해야 한다.
이러한 구조를 갖는 비휘발성 메모리 장치를 제조하는 방법에 대해 설명한다. 도 5a 내지 도 5o는, 제1 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례의 개략 단면도이다. 도 5a 내지 도 5o는 도 2의 A-A 단면도에 대응하고, 도 6a 내지 도 6o는 도 2의 B-B 단면도에 대응하며, 도 7a 내지 도 7o는 도 2의 C-C 단면도에 대응하고, 도 8a 내지 도 8o는 도 2의 D-D 단면도에 대응한다.
먼저, Si 기판 등의 도시되지 않은 반도체 기판 상에 도시되지 않은 CMOS 논리 회로가 형성된다. 예를 들어, 약 300 nm의 두께를 갖는 실리콘 산화물막(11) 및 스토퍼막으로서 기능하는, 예를 들어, 약 20 nm의 두께를 갖는 실리콘 질화물막(12)이 반도체 기판 상에 적층되어(이 반도체 기판 상에 CMOS 논리 회로가 형성되어 있음), 제1 층간 절연막(10)을 형성한다. 이어서, 실리콘 질화물막(12) 상에 레지스트가 도포된다. Y 방향으로 연장되어 있는 개구부 패턴이 X 방향으로 미리 정해진 간격으로 형성되도록, 리소그래피 기법에 의해 패터닝이 수행된다. 패터닝된 레지스트막을 마스크로 사용하여 실리콘 질화물막(12) 및 실리콘 산화물막(11)의 에칭이 수행되어, 제1 배선 홈(13)을 형성한다. 제1 배선 홈(13)의 깊이는, 예를 들어, 200 nm로 설정된다.
애싱(ashing)에 의해 레지스트막이 제거된 후에, TiN막 등의 장벽 금속막(141) 및 W막 등의 배선 물질막(142)을 포함하는 제1 배선(14)이, PVD(physical vapor deposition)법 또는 CVD(chemical vapor deposition)법에 의해, 제1 배선 홈(13)이 형성되어 있는 제1 층간 절연막(10) 상에 형성된다. 제1 배선 홈(13)의 하부 및 측면을 덮기 위해 장벽 금속막(141)이 약 몇 nm의 두께로 형성된다. 장벽 금속막(141)이 형성되어 있는 제1 배선 홈(13)의 내부를 채우기 위해 배선 물질막(142)이 형성된다. 실리콘 질화물막(12)의 상부 표면을 평탄화하기 위해, 실리콘 질화물막(12)이 노출될 때까지 실리콘 질화물막(12) 상에 형성된 제1 배선(14)이 CMP(chemical mechanical polishing)법에 의해 제거된다(도 5a, 도 6a, 도 7a, 도 8a).
이어서, 제1 배선(TiN 막 및 W막)이 실리콘 질화물막(12)보다 더 용이하게 에칭되는 조건 하에서, 제1 배선(14)이 형성되어 있는 제1 층간 절연막(10)의 표면이 건식 에칭법에 의해 에칭되어, 제1 배선 홈(13)의 상부 부분에 매립되어 있는 장벽 금속막(141) 및 배선 물질막(142)을 제거한다(도 5b, 도 6b, 도 7b, 도 8b). 제거될 두께는, 예를 들어, 100 nm로 설정된다.
그 후에, CVD법에 의해 제1 층간 절연막(10)의 표면 전체에 걸쳐 실리콘 산화물막(21)이 증착되어, 함몰된 제1 배선 홈(13)을 채우고, 이어서 스토퍼막으로서 기능하는 실리콘 질화물막(22)이 증착되어 제2 층간 절연막(20)을 형성한다(도 5c, 도 6c, 도 7c, 도 8c). 예를 들어, 실리콘 산화물막(21)이 실리콘 질화물막(12)의 상부 표면으로부터 약 200 nm의 두께로 형성된다. 실리콘 질화물막(22)이 약 20 nm의 두께로 형성된다.
실리콘 질화물막(22) 상에 레지스트가 도포된다. X 방향으로 연장되어 있는 개구부 패턴이 Y 방향으로 미리 정해진 간격으로 형성되도록, 리소그래피 기법에 의해 패터닝이 수행된다. 패터닝된 레지스트막을 마스크로 사용하여 실리콘 질화물막(22) 및 실리콘 산화물막(21)의 에칭이 수행된다(도 5d, 도 6d, 도 7d, 도 8d). 실리콘 산화물막(21)의 에칭이 수행될 때, 실리콘 산화물막(21)이 실리콘 질화물막(12)보다 더 용이하게 에칭되는 조건 및 실리콘 산화물막(21)이 제1 배선(14)(TiN막 및 W막)보다 더 용이하게 에칭되는 조건 하에서, 실리콘 질화물막(12)이 형성되어 있지 않은 영역에서 제1 배선(14)의 상부 표면이 노출될 때까지 실리콘 산화물막(21)의 에칭이 수행된다. 그 결과, 예를 들어, 도 5c 및 도 7c에 도시된 단계에서 실리콘 질화물막(12)이 형성되어 있지 않은 영역에서 실리콘 질화물막(12)보다 낮은 실리콘 산화물막(21)이 에칭되는 동안에도, 다른 영역에 있는 실리콘 질화물막(12)에 의해 에칭이 중단된다. 그 결과, 실리콘 질화물막(12)보다 높은 영역에 제2 배선 홈(23)이 형성된다. 실리콘 질화물막(12)이 형성되어 있지 않은 영역에서 그리고 실리콘 질화물막(12)보다 낮은 영역에서, 제1 배선 홈(13) 및 제2 배선 홈(23)의 폭에 의해 지정된 제1 메모리 셀 형성 홈(23M)이 형성된다.
그 후에, PVD법, PCVD(plasma CVD)법, LPCVD(low pressure CVD)법, 또는 코팅법 등의 기법을 사용하여 제1 메모리 셀 형성 홈(23M) 및 제2 배선 홈(23)을 채우기 위해 저항 변화 물질막(24A)이 증착된다(도 5e, 도 6e, 도 7e, 도 8e). 저항 변화 물질로서, Ni, Ti, Hf, Mn, Zn, Al, Cu 등의 금속 산화물 및 탄소 나노튜브 등의 탄소 물질이 사용될 수 있다. 저항 변화 물질막(24A)이 실리콘 질화물막(22)의 상부 표면보다 높고 그의 상부 표면이 평탄하도록 저항 변화 물질막(24A)이 형성된다.
저항 변화 물질이 실리콘 질화물막(12, 22)보다 더 용이하게 에칭되는 조건 하에서, 저항 변화 물질막(24A)이 건식 에칭법에 의해 에치백된다. 제1 메모리 셀 형성 홈(23M)(제1 배선 홈(13)과 제2 배선 홈(23)의 교차점)에만 저항 변화 물질이 남아, 가변 저항층(24)을 형성한다(도 5f, 도 6f, 도 7f, 도 8f). 예를 들어, NiO가 저항 변화 물질로서 사용될 때, 형성된 가변 저항층(24)의 두께는 10 nm이다. 제1 메모리 셀 형성 홈(23M)에 남아 있는 저항 변화 물질에 대한 막 두께 제어성을 향상시키기 위해, 도 5e, 도 6e, 도 7e 및 도 8e의 공정에서, 저항 변화 물질막(24A)이 증착되고 이어서 CMP법을 사용하여 실리콘 질화물막(22) 상의 저항 변화 물질막(24A)이 제거된 후에 저항 변화 물질막(24A)에 대한 에치백 처리가 수행될 수 있다.
그 후에, 제1 메모리 셀 형성 홈(23M) 및 제2 배선 홈(23)을 채우기 위해 LPCVD법을 사용하여 P-형 폴리실리콘막이 증착된다. 그 후에, 폴리실리콘막이 실리콘 질화물막(12, 22)보다 더 용이하게 에칭되는 조건 하에서, 제1 메모리 셀 형성 홈(23M)에서 가변 저항층(24) 상에 P-형 폴리실리콘막을 포함하는 정류층(25)을 형성하기 위해 P-형 폴리실리콘막이 건식 에칭법에 의해 에치백된다(도 5g, 도 6g, 도 7g, 도 8g). 형성된 정류층(25)(P-형 폴리실리콘막)의 두께는, 예를 들어, 20 nm이다. 제1 메모리 셀 형성 홈(23M)에 남아 있는 P-형 폴리실리콘막에 대한 막 두께 제어성을 향상시키기 위해, P-형 폴리실리콘막이 증착되고 이어서 CMP법을 사용하여 실리콘 질화물막(22) 상의 P-형 폴리실리콘막이 제거된 후에 P-형 폴리실리콘막에 대한 에치백 처리가 수행될 수 있다.
게다가, 예를 들어, B가 이온 주입법에 의해 정류층(25)에 P-형 도펀트로서 주입되고 열처리에 의해 확산되어, P-형 불순물 고농도 확산층(26)을 형성할 수 있다(도 5h, 도 6h, 도 7h, 도 8h). 형성된 P-형 불순물 고농도 확산층(26)의 두께는, 예를 들어, 10 nm이다. 그 결과, 정류층(25)의 두께가 약 10 nm이다. 이렇게 함으로써 그 다음에 형성될 제2 배선과 P-형 폴리실리콘막[정류층(25)] 간의 고도의 오옴 접촉(highly ohmic contact)을 실현할 수 있다. 이와 같이, 제1 층에서의 가변 저항 메모리 셀(MC)이 형성된다.
이어서, 제1 배선(14)의 경우에서와 같이, TiN막 등의 장벽 금속막(271) 및 W막 등의 배선 물질막(272)을 포함하는 제2 배선(27)이 PVD법 또는 CVD법에 의해 형성된다(도 5i, 도 6i, 도 7i, 도 8i). 장벽 금속막(271) 및 배선 물질막(272)이 건식 에칭법에 의해 제거된 제2 배선 홈(23)의 상부 부분을 채운다(도 5j, 도 6j, 도 7j, 도 8j). 제거될 두께는, 예를 들어, 100 nm이다.
그 후에, CVD법에 의해 제2 층간 절연막(20)의 표면 전체에 걸쳐 실리콘 산화물막(31)이 증착되어, 함몰된 제2 배선 홈(23)을 채우고, 이어서 스토퍼막으로서 기능하는 실리콘 질화물막(32)이 증착되어 제3 층간 절연막(30)을 형성한다(도 5k, 도 6k, 도 7k, 도 8k). 예를 들어, 실리콘 산화물막(31)이 실리콘 질화물막(22)의 상부 표면으로부터 약 200 nm의 두께로 형성된다. 실리콘 질화물막(32)이 20 nm의 두께로 형성된다.
제2 배선(27)의 경우에서와 같이, 실리콘 질화물막(32) 상에 레지스트가 도포된다. Y 방향으로 연장되어 있는 개구부 패턴이 X 방향으로 미리 정해진 간격으로 형성되도록, 리소그래피 기법에 의해 패터닝이 수행된다. 패터닝된 레지스트막을 마스크로 사용하여 실리콘 질화물막(32) 및 실리콘 산화물막(31)의 에칭이 수행된다(도 5l, 도 6l, 도 7l, 도 8l). 실리콘 산화물막(31)의 에칭이 수행될 때, 실리콘 산화물막(31)이 실리콘 질화물막(22)보다 더 용이하게 에칭되는 조건 및 실리콘 산화물막(31)이 제2 배선(27)(TiN막 및 W막)보다 더 용이하게 에칭되는 조건 하에서, 실리콘 질화물막(22)이 형성되어 있지 않은 영역에서 제2 배선(27)의 상부 표면이 노출될 때까지 실리콘 산화물막(31)의 에칭이 수행된다. 그 결과, 실리콘 질화물막(22)보다 높은 영역에 제3 배선 홈(33)이 형성된다. 실리콘 질화물막(22)이 형성되어 있지 않은 영역에서 그리고 실리콘 질화물막(22)보다 낮은 영역에서, 제2 배선 홈(23) 및 제3 배선 홈(33)의 폭에 의해 지정된 제2 메모리 셀 형성 홈(33M)이 형성된다.
그 후에, 제1 층에 가변 저항 메모리 셀(MC)을 제조하는 공정에서와 같이, PVD법, PCVD법, LPCVD법, 또는 코팅법 등의 기법을 사용하여 제2 메모리 셀 형성 홈(33M) 및 제3 배선 홈(33)을 채우기 위해 저항 변화 물질막이 증착된다. 이어서, 제2 메모리 셀 형성 홈(33M)에만 저항 변화 물질막을 남겨 두기 위해 저항 변화 물질막이 건식 에칭법에 의해 에치백된다. 따라서, 가변 저항층(34)(도 5m, 도 6m, 도 7m, 도 8m)이 형성된다. 저항 변화 물질로서, Ni, Ti, Hf, Mn, Zn, Al, Cu 등의 금속 산화물 및 탄소 나노튜브 등의 탄소 물질이 사용될 수 있다. 예를 들어, NiO가 저항 변화 물질로서 사용될 때, 형성된 가변 저항층(34)의 두께는 10 nm이다.
LPCVD법을 사용하여 제2 메모리 셀 형성 홈(33M) 및 제3 배선 홈(33)을 채우기 위해 N-형 폴리실리콘막이 증착된 후에, N-형 폴리실리콘막이 건식 에칭법에 의해 에치백된다. 따라서, N-형 폴리실리콘막을 포함하는 약 20 nm의 두께를 갖는 정류층(35)이 제2 메모리 셀 형성 홈(33)에서 가변 저항층(34) 상에 형성된다(도 5n, 도 6n, 도 7n, 도 8n). P 또는 As가 이온 주입법에 의해 정류층(35)에 N-형 도펀트로서 주입되고 열처리에 의해 확산되어, N-형 불순물 고농도 확산층(36)을 형성할 수 있다(도 5o, 도 6o, 도 7o, 도 8o). 형성된 N-형 불순물 고농도 확산층(36)의 두께는, 예를 들어, 10 nm이다. 그 결과, 정류층(35)의 두께가 약 10 nm이다. 이렇게 함으로써 그 다음에 형성될 제3 배선과 N-형 폴리실리콘막[정류층(35)] 간의 고도의 오옴 접촉(highly ohmic contact)을 실현할 수 있다. 이와 같이, 제2 층에서의 가변 저항 메모리 셀(MC)이 형성된다.
TiN막 등의 장벽 금속막(371) 및 W막 등의 배선 물질막(372)을 포함하는 제3 배선(37)이 PVD법 또는 CVD법에 의해 형성되어, 제2 메모리 셀 형성 홈(33M) 및 제3 배선 홈(33)을 형성한다. 실리콘 질화물막(32)의 상부 표면이 노출될 때까지 과도한 제3 배선(37)이 CMP법에 의해 제거된다. 그 결과, 도 3a 내지 도 3d에 도시된 비휘발성 메모리 장치가 얻어진다.
원하는 경우, 도 5b (도 6b, 도 7b, 및 도 8b) 내지 도 5i(도 6i, 도 7i, 및 도 8i)에 도시된 것과 동일한 단계 및 도 5j(도 6j, 도 7j 및 도 8j)에 도시된 것과 동일한 단계, 및 후속하는 단계들이 교대로 여러번 반복된다. 그 결과, 가변 저항 메모리 셀(MC)이 다수의 층에 적층될 수 있고, 동일한 칩 면적으로도 용량의 증가가 실현될 수 있다.
이상의 설명에서, 가변 저항 메모리 셀(MC)의 층이 2개 이상 적층되어 있는 구조를 갖는 비휘발성 메모리 장치를 제조하는 방법이 설명되어 있다. 그러나, 가변 저항 메모리 셀(MC)이 하나의 층에 제공될 때, 도 5c(도 6c, 도 7c 및 도 8c)에 도시된 단계에서 형성되는 제2 층간 절연막(20)의 실리콘 산화물막(21)의 두께가 약 100 nm로 절반으로 된다. 이어서, 도 5a(도 6a, 도 7a 및 도 8a) 내지 도 5i(도 6i, 도 7i 및 도 8i)의 처리가 수행된다. 도 5i(도 6i, 도 7i, 도 8i)에서, 실리콘 질화물막(22)의 상부 표면 상에 존재하는 제2 배선(27)이 CMP법에 의해 제거될 때, 하나의 가변 저항 메모리 셀(MC) 층을 포함하는 비휘발성 메모리 장치를 제조하는 처리가 종료된다.
이상에서 설명한 바와 같이, 제1 실시예에 따르면, 각자의 층에서의 가변 저항 메모리 셀(MC)을 형성하는 가변 저항층(24, 34) 및 정류층(25, 35)은 가변 저항 메모리 셀(MC)의 하부층 배선과 상부층 배선의 교차점에 형성되는 홈에 매립되어 형성된다. 따라서, 가변 저항층(24, 34) 및 정류층(25, 35)의 측면이 건식 에칭 및 습식 공정에 노출되지 않는다. 그 결과, 가변 저항층(24, 34) 및 정류층(25, 35)의 측면이 건식 에칭 및 습식 공정에 노출될 때 야기되는 특성의 열화를 억압시킬 수 있다는 효과가 있다.
가변 저항층(24, 34)은 배선을 절연시키는 실리콘 산화물막[층간 절연막(10, 20, 30)]이 증착된 후에 형성된다. 따라서, 층간 절연막(10, 20, 30)을 형성하는 실리콘 산화물막(11, 21, 31)이 증착될 때 저항 변화 물질이 산화되지 않는다. 그 결과, 가변 저항층(24, 34)의 산화로 인한 특성의 열화를 억압시킬 수 있다는 효과도 있다.
게다가, 이상에서 설명한 단계들에서, 도 5a(도 6a, 도 7a, 도 8a), 도 5d(도 6d, 도 7d, 도 8d) 및 도 5l(도 6l, 도 7l, 도 8l)에서 제1 내지 제3 배선(14, 27, 37)을 형성하기 위해 리소그래피에 의해 패터닝이 수행되는 공정을 제외하고는, 가변 저항 메모리 셀(MC)를 형성하는 리소그래피 공정이 필요하지 않다. 이와 같이, 가변 저항 메모리 셀(MC)을 형성하는 리소그래피 공정을 필요로 하지 않고 배선의 패터닝에 의해서만 가변 저항 메모리 셀(MC)이 형성될 수 있다. 따라서, 제조 비용이 감소될 수 있다는 효과가 있다.
도 9a 내지 도 12h는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법의 절차의 일례의 개략 단면도이다. 도 9a 내지 도 9h는 도 2의 A-A 단면도에 대응하고, 도 10a 내지 도 10h는 도 2의 B-B 단면도에 대응하며, 도 11a 내지 도 11h는 도 2의 C-C 단면도에 대응하고, 도 12a 내지 도 12h는 도 2의 D-D 단면도에 대응한다.
먼저, 제1 실시예에서 도 5a(도 6a, 도 7a, 도 8a) 및 도 5b(도 6b, 도 7b, 도 8b)를 참조하여 설명한 바와 같이, 예를 들어, 300 nm의 두께를 갖는 실리콘 산화물막(11) 및, 예를 들어, 약 20 nm의 두께를 갖는 실리콘 질화물막(12)이 CMOS 논리 회로가 형성되어 있는 Si 기판 등의 도시되지 않은 반도체 기판 상에 적층되어, 제1 층간 절연막(10)을 형성한다. 이어서, 예를 들어, 200 nm의 깊이를 갖는 제1 배선 홈(13)이 리소그래피 기법 및 에칭 기술에 의해 실리콘 질화물막(12) 및 실리콘 산화물막(11)에 형성된다. 그 후에, TiN막 등의 장벽 금속막(141) 및 W막 등의 배선 물질막(142)을 포함하는 제1 배선(14)이 PVD법 또는 CVD법에 의해 제1 배선 홈(13)에 형성된다. 실리콘 질화물막(12)이 노출될 때까지 실리콘 질화물막(12) 상에 형성된 제1 배선(14)이 CMP법에 의해 제거된 후에, 제1 배선(14)이 건식 에칭법에 의해, 예를 들어, 100 nm의 두께로 에치백된다.
CVD법에 의해 제1 층간 절연막(10)의 표면 전체 상에 실리콘 산화물막(21)이 증착되어, 함몰된 제1 배선 홈(13)을 채우고, 이어서 실리콘 질화물막(22A)이 증착되어 제2 층간 절연막(20)을 형성한다(도 9a, 도 10a, 도 11a, 도 12a). 실리콘 질화물막(22A)은 바람직하게는 실리콘 질화물막(12)보다 더 두껍게 형성되고, 보다 바람직하게는 실리콘 질화물막(12)의 두께보다 2배 이상 큰 두께로 형성된다. 예를 들어, 실리콘 산화물막(21)이 실리콘 질화물막(12)의 상부 표면으로부터 약 200 nm의 두께로 형성되고, 실리콘 질화물막(22A)이 40 nm의 두께로 형성된다.
제1 실시예에서와 같이, 실리콘 질화물막(22A) 상에 레지스트가 도포된다. X 방향으로 연장되어 있는 개구부 패턴이 Y 방향으로 미리 정해진 간격으로 형성되도록, 리소그래피 기법에 의해 패터닝이 수행된다. 패터닝된 레지스트막을 마스크로 사용하여 실리콘 질화물막(22A) 및 실리콘 산화물막(21)의 에칭이 수행된다(도 9b, 도 10b, 도 11b, 도 12b). 실리콘 산화물막(21)의 에칭이 수행될 때, 실리콘 산화물막(21)이 실리콘 질화물막(12)보다 더 용이하게 에칭되는 조건 및 실리콘 산화물막(21)이 제1 배선(14)(TiN막 및 W막)보다 더 용이하게 에칭되는 조건 하에서, 실리콘 질화물막(12)이 형성되어 있지 않은 영역에서 제1 배선(14)의 상부 표면이 노출될 때까지 실리콘 산화물막(21)의 에칭이 수행된다. 그 결과, 실리콘 질화물막(12)보다 높은 영역에 제2 배선 홈(23)이 형성된다. 실리콘 질화물막(12)이 형성되어 있지 않은 영역에서 그리고 실리콘 질화물막(12)보다 낮은 영역에서, 제1 배선 홈(13) 및 제2 배선 홈(23)의 폭에 의해 지정된 제1 메모리 셀 형성 홈(23M)이 형성된다.
그 후에, 실리콘 질화물막(12)이 제1 배선(14)(TiN막 및 W막)보다 더 용이하게 에칭되는 조건 및 실리콘 질화물막(12)이 실리콘 산화물막(11)보다 더 용이하게 에칭되는 조건 하에서, 제2 층간 절연막(20)이 형성되지 않은 영역에서 실리콘 산화물막(11)의 상부 표면이 노출될 때까지 실리콘 질화물막(12)이 건식 에칭법에 의해 에칭되어 제거된다(도 9c, 도 10c, 도 11c, 도 12c). 실리콘 질화물막(22A)이 완전히 에칭되는 것이 방지된다. 실리콘 질화물막(22A)이 실리콘 질화물막(12)의 에칭과 동시에 에칭된다. 그러나, 실리콘 질화물막(22A)이 실리콘 질화물막(12)보다 더 두껍게 형성된다. 따라서, 실리콘 질화물막(12)이 에칭되는 시점에서 에칭을 중단함으로써 실리콘 질화물막(22A)이 남아 있을 수 있다.
제1 실시예에서 도 5e(도 6e, 도 7e, 도 8e) 내지 도 5j(도 6j, 도 7j, 도 8j)를 참조하여 설명한 바와 같이, 예를 들어, 10 nm의 두께를 갖는 NiO 막을 포함하는 가변 저항층(24), 예를 들어, 10 nm의 두께를 갖는 P-형 폴리실리콘막을 포함하는 정류층(25), 및, 예를 들어, 10 nm의 두께를 갖는 P-형 불순물 고농도 확산층(26)(여기서, P-형 불순물은 고밀도로 확산되어 있음)이 순서대로 적층되어 있는 가변 저항 메모리 셀(MC)이 형성된다. 제1 메모리 셀 형성 홈(23M) 및 제2 배선 홈(23)의 거의 절반을 채우기 위해 TiN막 등의 장벽 금속막(271) 및 W막 등의 배선 물질막(272)을 포함하는 제2 배선(27)이 형성된다(도 9d, 도 10d, 도 11d, 도 12d).
그 후에, CVD법에 의해 제2 층간 절연막(20)의 표면 전체에 걸쳐 실리콘 산화물막(31)이 증착되어, 함몰된 제2 배선 홈(23)을 채우고, 이어서 도 9c, 도 10c, 도 11c 및 도 12c에 도시된 에칭에 의해 남겨진 실리콘 질화물막(22A)보다 더 두꺼운 실리콘 질화물막(32A)이 증착되어 제3 층간 절연막(30)을 형성한다(도 9e, 도 10e, 도 11e, 도 12e). 예를 들어, 실리콘 산화물막(31)이 실리콘 질화물막(22A)의 상부 표면으로부터 약 200 nm의 두께로 형성된다. 실리콘 질화물막(32A)이 40 nm의 두께로 형성된다.
제2 배선(27)의 경우에서와 같이, 실리콘 질화물막(32A) 상에 레지스트가 도포된다. Y 방향으로 연장되어 있는 개구부 패턴이 X 방향으로 미리 정해진 간격으로 형성되도록, 리소그래피 기법에 의해 패터닝이 수행된다. 패터닝된 레지스트막을 마스크로 사용하여 실리콘 질화물막(32A) 및 실리콘 산화물막(31)의 에칭이 수행된다(도 9f, 도 10f, 도 11f, 도 12f). 실리콘 산화물막(31)의 에칭이 수행될 때, 실리콘 산화물막(31)이 실리콘 질화물막(22A)보다 더 용이하게 에칭되는 조건 및 실리콘 산화물막(31)이 제2 배선(27)(TiN막 및 W막)보다 더 용이하게 에칭되는 조건 하에서, 실리콘 질화물막(22A)이 형성되어 있지 않은 영역에서 제2 배선(27)의 상부 표면이 노출될 때까지 실리콘 산화물막(31)의 에칭이 수행된다. 그 결과, 실리콘 질화물막(22A)보다 높은 영역에 제3 배선 홈(33)이 형성된다. 실리콘 질화물막(22A)이 형성되어 있지 않은 영역에서 그리고 실리콘 질화물막(22A)보다 낮은 영역에서, 제2 배선 홈(23) 및 제3 배선 홈(33)의 폭에 의해 지정된 제2 메모리 셀 형성 홈(33M)이 형성된다.
그 후에, 실리콘 질화물막(22A)이 제2 배선(27)(TiN막 및 W막)보다 더 용이하게 에칭되는 조건 및 실리콘 질화물막(22A)이 실리콘 산화물막(21)보다 더 용이하게 에칭되는 조건 하에서, 제3 층간 절연막(30)이 형성되지 않은 영역에서 실리콘 산화물막(21)의 상부 표면이 노출될 때까지 실리콘 질화물막(22A)이 건식 에칭법에 의해 에칭되어 제거된다(도 9g, 도 10g, 도 11g, 도 12g). 실리콘 질화물막(32A)이 완전히 에칭되는 것이 방지된다. 실리콘 질화물막(32A)이 실리콘 질화물막(22A)의 에칭과 동시에 에칭된다. 그러나, 실리콘 질화물막(32A)이 실리콘 질화물막(22A)보다 더 두껍게 형성된다. 따라서, 실리콘 질화물막(22A)이 에칭되는 시점에서 에칭을 중단함으로써 실리콘 질화물막(32A)이 남아 있을 수 있다.
제1 실시예에서 도 5m(도 6m, 도 7m, 도 8m) 내지 도 5o(도 6o, 도 7o, 도 8o)를 참조하여 설명한 바와 같이, 예를 들어, 10 nm의 두께를 갖는 NiO 막을 포함하는 가변 저항층(34), 예를 들어, 10 nm의 두께를 갖는 N-형 폴리실리콘막을 포함하는 정류층(35), 및, 예를 들어, 10 nm의 두께를 갖는 N-형 불순물 고농도 확산층(36)(여기서, N-형 불순물은 고밀도로 확산되어 있음)이 순서대로 적층되어 있는 가변 저항 메모리 셀(MC)이 형성된다. 제2 메모리 셀 형성 홈(33M) 및 제3 배선 홈(33)을 채우기 위해 TiN막 등의 장벽 금속막(371) 및 W막 등의 배선 물질막(372)을 포함하는 제3 배선(37)이 형성된다(도 9h, 도 10h, 도 11h, 도 12h).
원하는 경우, 도 9a (도 10a, 도 11a, 및 도 12a) 내지 도 9d(도 10d, 도 11d, 및 도 12d)에 도시된 것과 동일한 단계 및 도 9e(도 10e, 도 11e 및 도 12e) 내지 도 9h(도 10h, 도 11h, 도 12h)에 도시된 것과 동일한 단계가 교대로 여러번 반복된다. 그 결과, 가변 저항 메모리 셀(MC)이 다수의 층에 적층될 수 있고, 동일한 칩 면적으로도 용량의 증가가 실현될 수 있다.
이상의 설명에서, 가변 저항 메모리 셀(MC)의 층이 2개 이상 적층되어 있는 구조를 갖는 비휘발성 메모리 장치를 제조하는 방법이 설명되어 있다. 그러나, 가변 저항 메모리 셀(MC)이 하나의 층에 제공될 때, 도 9a(도 10a, 도 11a 및 도 12a)에서 형성되는 제2 층간 절연막(20)의 실리콘 산화물막(21)의 두께가 약 100 nm로 절반으로 된다. 이어서, 도 9a(도 10a, 도 11a 및 도 12a) 내지 도 9d(도 10d, 도 11d 및 도 12d)의 처리가 수행된다. 도 9d(도 10d, 도 11d, 도 12d)에서, 제2 배선(27)을 에치백하지 않고 실리콘 질화물막(22A)의 상부 표면 상에 존재하는 제2 배선(27)이 CMP법에 의해 제거될 때, 하나의 가변 저항 메모리 셀(MC) 층을 포함하는 비휘발성 메모리 장치를 제조하는 처리가 종료된다. 가변 저항 메모리 셀(MC)이 다수의 층으로 적층될 때, 비휘발성 메모리 장치를 제조하는 처리는 또한 제2 배선(27)을 에치백하지 않고 도 9a(도 10a, 도 11a, 도 12a) 내지 도 9d(도 10d, 도 11d, 도 12d)의 단계들과 동일한 단계들이 수행되는 시점에서도 종료될 수 있다.
이상에서 설명한 바와 같이, 제2 실시예에 따르면, 층간 절연막(10, 20)에서 에칭 스토퍼막으로서 사용되고 그리고 실리콘 산화물막의 유전 상수보다 큰 유전 상수를 갖는 실리콘 질화물막(12, 22A)이 가능한 한 많이 제거될 수 있다. 따라서, 제1 실시예의 효과에 부가하여, 배선들 간의 용량이 제1 실시예서의 용량과 비교하여 감소될 수 있다는 효과가 얻어질 수 있다.
제1 및 제2 실시예에서, P-형 또는 N-형 폴리실리콘과 저항 변화 물질 간의 계면 쇼트키 장벽이 정류층(25, 35)(비선형 소자)으로서 사용된다. 그러나, 정류층(25, 35)은 이것으로 제한되지 않는다. 예를 들어, 폴리실리콘, 금속 산화물 등의 반도체의 PN 접합 다이오드가 사용될 수 있다.
제1 및 제2 실시예에서 정류층(25, 35)과 가변 저항층(24, 34) 간의 위치 관계로서, 가변 저항층(24, 34)이 더 낮게 형성되고, 정류층(25, 35)이 가변 저항층(24, 34) 상에 형성된다. 그러나, 위치 관계가 이것으로 제한되지 않는다. 상부층 및 하부층이 반대로 될 수 있다.
실리콘 질화물막(12, 22, 32)이 각각 제1 내지 제3 층간 절연막(10, 20, 30)의 상부 부분에 제공된다. 그러나, 실리콘 질화물막(12, 22, 32)은 이것으로 제한되지 않는다. 실리콘 질화물막(12, 22, 32)이 실리콘 산화물막(11, 21, 31), 제1 및 제2 배선(14, 27), 및 실리콘막과 관련하여 에칭 선택성이 설정될 수 있는 다른 절연막으로 대체될 수 있다. 또한, TiN 및 W 이외의 금속 및 실리사이드 물질이 제1 내지 제3 배선(14, 27, 37)의 물질로서 사용될 수 있다.
부가의 이점들 및 수정들이 당업자에게는 용이하게 안출될 것이다. 따라서, 본 발명은 광의의 측면에서 본 명세서에 도시되고 기술된 구체적인 상세 및 대표적인 실시예들로 제한되지 않는다. 따라서, 첨부된 청구항들 및 그의 등가물들에 의해 정의되는 본 발명의 일반 개념의 사상 또는 범위를 벗어나지 않고 다양한 수정들이 행해질 수 있다.
Claims (20)
- 비휘발성 메모리 장치로서,
제1 절연막에 형성되어 있고 제1 방향으로 연장되어 있는 홈(groove)에 매립되어 있는 제1 배선;
상기 제1 절연막 상부에 형성된 제2 절연막;
상기 제2 절연막에 형성되어 있고 제2 방향으로 연장되어 있는 홈에 매립되어 있는 제2 배선; 및
상기 제1 배선과 상기 제2 배선이 교차하는 위치에서 상기 제1 배선과 상기 제2 배선 사이에 보유되도록 배열되어 있는 저항 변화 소자 및 정류 소자를 포함하는 가변 저항 메모리 셀을 포함하며,
상기 가변 저항 메모리 셀의 두께 방향에 수직인 평면에서의 치수(dimension)가 상기 제1 배선의 폭 및 상기 제2 배선의 폭에 의해 지정되는 비휘발성 메모리 장치. - 제1항에 있어서, 상기 정류 소자는 상기 저항 변화 소자의 가변 저항층에 결합되어 상기 가변 저항층과 쇼트키 접촉을 하게 되는 반도체층을 포함하는 비휘발성 메모리 장치.
- 제2항에 있어서, 상기 정류 소자의 제1 배선측 또는 제2 배선측 상에 고농도 불순물 확산층이 형성되는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 정류 소자는 PIN 구조를 갖는 반도체층을 포함하는 비휘발성 메모리 장치.
- 비휘발성 메모리 장치를 제조하는 방법으로서,
제1 절연막 상에 제1 스토퍼막(stopper film)을 형성하는 단계;
제1 방향으로 연장되어 있고 상기 제1 절연막의 미리 정해진 깊이에 도달하는 제1 배선 홈(wiring groove)을 형성하는 단계;
상기 제1 배선 홈을 채우기 위해 전도성막(conductive film)을 매립하는 단계;
미리 정해진 두께를 갖는 제1 배선을 형성하기 위해 상기 제1 배선 홈에 매립된 상기 전도성막을 에치백하는 단계;
상기 제1 배선 홈을 채우고 상기 제1 스토퍼막의 상부 표면보다 높은 제2 절연막을 형성하는 단계;
상기 제2 절연막 상에 제2 스토퍼막(stopper film)을 형성하는 단계;
상기 제2 절연막 및 상기 제2 스토퍼막에, 제2 방향으로 연장되어 있고 상기 제1 스토퍼막의 상부 표면에 도달하는 제2 배선 홈을 형성하고, 또한 상기 제1 스토퍼막이 형성되어 있지 않은 상기 제1 배선 홈과 상기 제2 배선 홈의 교차 위치에, 상기 제1 배선의 상부 표면에 도달하는 제1 메모리 셀 형성 홈을 형성하는 단계;
상기 제1 메모리 셀 형성 홈에 제1 가변 저항층 및 제1 정류층을 포함하는 가변 저항 메모리 셀을 매립하는 단계; 및
제2 배선을 형성하기 위해 상기 제2 배선 홈에 전도성막을 매립하는 단계
를 포함하는, 비휘발성 메모리 장치를 제조하는 방법. - 제5항에 있어서,
상기 제2 스토퍼막은 상기 제1 스토퍼막보다 더 두껍게 형성되고,
상기 방법은 상기 제2 배선 홈 및 상기 제1 메모리 셀 형성 홈이 형성되어 있는 상태에서 노출된 상기 제1 스토퍼막을 제거하는 단계를 더 포함하는, 비휘발성 메모리 장치를 제조하는 방법. - 제5항에 있어서, 상기 제2 배선 홈을 형성하고 또한 상기 제1 메모리 셀 형성 홈을 형성하는 단계는 상기 제2 절연막이 상기 제1 스토퍼막보다 더 용이하게 에칭되는 조건 및 상기 제2 절연막이 상기 제1 배선보다 더 용이하게 에칭되는 조건 하에서 에칭을 수행하는 단계를 포함하는, 비휘발성 메모리 장치를 제조하는 방법.
- 제5항에 있어서, 상기 가변 저항 메모리 셀을 매립하는 단계는,
상기 제1 가변 저항층의 상부 표면을 평탄화하기 위해 상기 제2 스토퍼막의 상부 표면보다 크거나 같은 높이로 상기 제1 가변 저항층을 형성한 후에, 상기 제1 가변 저항층이 상기 제2 스토퍼막보다 더 용이하게 에칭되는 에칭 조건 하에서 상기 제1 가변 저항층을 에칭하여 상기 제1 메모리 셀 형성 홈에 있는 상기 제1 가변 저항층을 남겨두는 단계; 및
상기 제1 정류층의 상부 표면을 평탄화하기 위해 상기 제2 스토퍼막의 상부 표면보다 크거나 같은 높이로 상기 제1 정류층을 형성한 후에, 상기 제1 정류층이 상기 제2 스토퍼막보다 더 용이하게 에칭되는 에칭 조건 하에서 상기 제1 정류층을 에칭하여 상기 제1 메모리 셀 형성 홈에 있는 상기 제1 정류층을 남겨두는 단계
를 포함하는, 비휘발성 메모리 장치를 제조하는 방법. - 제8항에 있어서, 상기 가변 저항 메모리 셀을 매립하는 단계는 상기 제1 가변 저항층을 형성한 후에 상기 제1 정류층을 형성하는 단계를 포함하는, 비휘발성 메모리 장치를 제조하는 방법.
- 제9항에 있어서,
상기 제1 정류층은 미리 정해진 도전형의 불순물이 확산되어 있는 반도체 물질로 형성되고,
상기 방법은, 상기 제1 정류층의 상부 부분에, 상기 반도체 물질 내의 불순물의 도전형과 동일한 도전형의 불순물이 확산되어 있는 고농도 불순물 확산층을 형성하는 단계를 더 포함하는, 비휘발성 메모리 장치를 제조하는 방법. - 제8항에 있어서, 상기 가변 저항 메모리 셀을 매립하는 단계는 상기 제1 정류층을 형성한 후에 상기 제1 가변 저항층을 형성하는 단계를 포함하는, 비휘발성 메모리 장치를 제조하는 방법.
- 제8항에 있어서, 상기 제1 가변 저항층을 에칭하는 단계는 상기 제2 스토퍼막의 상부 표면보다 높은 위치에 형성된 상기 제1 가변 저항층을 제거한 후에 수행되는, 비휘발성 메모리 장치를 제조하는 방법.
- 제8항에 있어서, 상기 제1 정류층을 에칭하는 단계는 상기 제2 스토퍼막의 상부 표면보다 높은 위치에 형성된 상기 제1 정류층을 제거한 후에 수행되는, 비휘발성 메모리 장치를 제조하는 방법.
- 제5항에 있어서,
상기 제2 배선이 미리 정해진 두께를 갖도록 상기 제2 배선 홈에 매립된 상기 전도성막을 에치백하는 단계;
상기 제2 배선 홈을 채우고 상기 제2 스토퍼막의 상부 표면보다 높은 제3 절연막을 형성하는 단계;
상기 제3 절연막 상에 제3 스토퍼막(stopper film)을 형성하는 단계;
상기 제3 절연막 및 상기 제3 스토퍼막에, 상기 제1 방향으로 연장되어 있고 상기 제2 스토퍼막의 상부 표면에 도달하는 제3 배선 홈을 형성하고, 또한 상기 제2 스토퍼막이 형성되어 있지 않은 상기 제2 배선 홈과 상기 제3 배선 홈의 교차 위치에, 상기 제2 배선의 상부 표면에 도달하는 제2 메모리 셀 형성 홈을 형성하는 단계;
상기 제2 메모리 셀 형성 홈에 제2 가변 저항층 및 제2 정류층을 포함하는 가변 저항 메모리 셀을 매립하는 단계; 및
제3 배선을 형성하기 위해 상기 제3 배선 홈에 전도성막을 매립하는 단계
를 더 포함하는, 비휘발성 메모리 장치를 제조하는 방법. - 제14항에 있어서, 상기 제3 배선 홈을 형성하고 또한 상기 제2 메모리 셀 형성 홈을 형성하는 단계는 상기 제3 절연막이 상기 제2 스토퍼막보다 더 용이하게 에칭되는 조건 및 상기 제3 절연막이 상기 제2 배선보다 더 용이하게 에칭되는 조건 하에서 에칭을 수행하는 단계를 포함하는, 비휘발성 메모리 장치를 제조하는 방법.
- 제14항에 있어서, 상기 제2 메모리 셀 형성 홈에 상기 가변 저항 메모리 셀을 매립하는 단계는,
상기 제2 가변 저항층의 상부 표면을 평탄화하기 위해 상기 제3 스토퍼막의 상부 표면보다 크거나 같은 높이로 상기 제2 가변 저항층을 형성한 후에, 상기 제2 가변 저항층이 상기 제3 스토퍼막보다 더 용이하게 에칭되는 에칭 조건 하에서 상기 제2 가변 저항층을 에칭하여 상기 제2 메모리 셀 형성 홈에 있는 상기 제2 가변 저항층을 남겨두는 단계; 및
상기 제2 정류층의 상부 표면을 평탄화하기 위해 상기 제3 스토퍼막의 상부 표면보다 크거나 같은 높이로 상기 제2 정류층을 형성한 후에, 상기 제2 정류층이 상기 제3 스토퍼막보다 더 용이하게 에칭되는 에칭 조건 하에서 상기 제2 정류층을 에칭하여 상기 제2 메모리 셀 형성 홈에 있는 상기 제2 정류층을 남겨두는 단계
를 포함하는, 비휘발성 메모리 장치를 제조하는 방법. - 제16항에 있어서, 상기 제2 메모리 셀 형성 홈에 상기 가변 저항 메모리 셀을 매립하는 단계는 상기 제2 가변 저항층을 형성한 후에 상기 제2 정류층을 형성하는 단계를 포함하는, 비휘발성 메모리 장치를 제조하는 방법.
- 제16항에 있어서, 상기 제2 메모리 셀 형성 홈에 상기 가변 저항 메모리 셀을 매립하는 단계는 상기 제2 정류층을 형성한 후에 상기 제2 가변 저항층을 형성하는 단계를 포함하는, 비휘발성 메모리 장치를 제조하는 방법.
- 제6항에 있어서,
상기 제2 배선이 미리 정해진 두께를 갖도록 상기 제2 배선 홈에 매립된 상기 전도성막을 에치백하는 단계;
상기 제2 배선 홈을 채우고 상기 제2 스토퍼막의 상부 표면보다 높은 제3 절연막을 형성하는 단계;
상기 제3 절연막 상에 제3 스토퍼막(stopper film)을 형성하는 단계;
상기 제3 절연막 및 상기 제3 스토퍼막에, 상기 제1 방향으로 연장되어 있고 상기 제2 스토퍼막의 상부 표면에 도달하는 제3 배선 홈을 형성하고, 또한 상기 제2 스토퍼막이 형성되어 있지 않은 상기 제2 배선 홈과 상기 제3 배선 홈의 교차 위치에, 상기 제2 배선의 상부 표면에 도달하는 제2 메모리 셀 형성 홈을 형성하는 단계;
상기 제2 메모리 셀 형성 홈에 제2 가변 저항층 및 제2 정류층을 포함하는 가변 저항 메모리 셀을 매립하는 단계; 및
제3 배선을 형성하기 위해 상기 제3 배선 홈에 전도성막을 매립하는 단계
를 더 포함하는, 비휘발성 메모리 장치를 제조하는 방법. - 제19항에 있어서,
상기 제3 스토퍼막은 상기 제1 스토퍼막이 제거될 때 남아 있는 상기 제2 스토퍼막보다 더 두껍게 형성되고;
상기 방법은 상기 제3 배선 홈 및 상기 제2 메모리 셀 형성 홈이 형성되어 있는 상태에서 노출된 상기 제2 스토퍼막을 제거하는 단계
를 더 포함하는, 비휘발성 메모리 장치를 제조하는 방법.
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