KR101487288B1 - 포지티브 포토레지스트를 사용하는 이중 패터닝에 의해 고밀도 필라 구조물을 제조하는 방법 - Google Patents
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Abstract
반도체 디바이스를 제조하는 방법은, 하부층 위에 제 1 포토레지스트 층을 형성하는 단계와, 제 1 포토레지스트 층을 하부층 위에 위치한 복수의 서로 이격된 제 1 포토레지스트 형상부를 포함하는 제 1 포토레지스트 패턴으로 패터닝하는 단계와, 복수의 서로 이격된 제 1 형상부를 형성하기 위해 제 1 포토레지스트 패턴을 마스크로 사용하여 하부층을 에칭하는 단계를 포함한다. 이 방법은 제 1 포토레지스트 패턴을 제거하는 단계와, 복수의 서로 이격된 제 1 형상부 위에 제 2 포토레지스트 층을 형성하는 단계와, 제 2 포토레지스트 층을 복수의 서로 이격된 제 1 형상부의 에지 부분을 덮는 복수의 제 2 포토레지스트 형상부를 포함하는 제 2 포토레지스트 패턴으로 패터닝하는 단계를 더 포함한다. 또한, 이 방법은 복수의 서로 이격된 제 1 형상부의 복수의 서로 이격된 에지 부분이 잔류하도록 제 2 포토레지스트 패턴을 마스크로 사용하여 복수의 서로 이격된 제 1 형상부의 노출 부분을 에칭하는 단계와, 제 2 포토레지스트 패턴을 제거하는 단계를 포함한다.
Description
관련 특허 출원에 대한 상호 참조
본 출원은 그 전문이 참조로 본 명세서에 포함되어 있는 2008년 6월 30일자로 출원된 미국 특허 출원 제 12/216,108호의 이점을 주장한다.
기술 분야
본 발명은 일반적으로 반도체 디바이스를 제조하는 방법에 관한 것이고, 보다 구체적으로는, 반도체 필라 구조물을 제조하는 방법에 관한 것이다.
반도체 재료로 제조된 디바이스는 전기 부품 및 시스템에서 메모리 회로를 생성하기 위해 사용된다. 메모리 회로는 데이터 및 명령 세트가 내부에 저장되기 때문에 이러한 디바이스의 기초이다. 이러한 회로에서 단위 면적당 메모리 소자의 수를 최대화하는 것은 그 비용을 최소화하기 때문에, 이러한 회로 설계시 일차적인 동기부여이다.
반도체 웨이퍼 상에 형성된 구조물을 위한 치수가 감소함에 따라, 이들 디바이스를 생성하기 위해 현재 사용 가능한 장비는 그 한계에 도달한다. 예를 들어, 현재 사용 가능한 193nm의 노광 장비(immersion tool)는 80nm 미만의 피치를 갖는(즉, 약 40nm 미만의 절반 피치를 갖는) 구조물을 형성하지 못한다. 현재 사용 가능한 장비를 사용하여 이보다 작은 형상부(feature)를 제조하기 위해서, 보다 복잡한 프로세스를 사용하여야만 한다. 한 가지 이러한 프로세스는 이중 노광/이중 패터닝의 기술이다. 다른 프로세스는 추후 제거되는 임시 패턴상에 형성된 측벽 스페이서를 사용하는 것이다. 이때, 측벽 스페이서는 하부 필름 또는 필름들을 에칭하는 동안 마스크로 사용된다.
간단한 일차원의 규칙적인 선과 공간 패턴을 위해, 이들 기술 양자 모두는 포토리소그래피로 제조된 피치를 2로 나누는 효과를 갖는다. 이 방식으로, 주어진 포토리소그래피 장비의 해상 성능이 확장될 수 있다.
그러나, 일정하게 이격된 필라의 2차원 패턴에 대해, 이중 패터닝 방식은 2의 제곱근배만큼 피치를 확장시킨다. 측벽 스페이서 방법은 본래 상태로는 전혀 사용될 수 없는데, 이는 이러한 설계가 중실형 필라(solid pillar)보다는 일정하게 이격된 원통형 고리를 형성하기 때문이다.
반도체 디바이스 제조 방법은 하부층 위에 제 1 포토레지스트 층을 형성하는 단계와, 제 1 포토레지스트 층을 하부층 위에 위치한 복수의 서로 이격된 제 1 포토레지스트 형상부(photoresist feature)를 포함하는 1 포토레지스트 패턴으로 패터닝하는 단계와, 복수의 서로 이격된 제 1 형상부를 형성하기 위해 제 1 포토레지스트 패턴을 마스크로 사용하여 하부층을 에칭하는 단계를 포함한다. 본 방법은 제 1 포토레지스트 패턴을 제거하는 단계와, 복수의 서로 이격된 제 1 형상부 위에 제 2 포토레지스트 층을 형성하는 단계와, 제 2 포토레지스트 층을 제 2 포토레지스트 패턴으로 패터닝하는 단계를 더 포함하며, 제 2 포토레지스트 패턴은 복수의 서로 이격된 제 1 형상부의 에지 부분을 덮는 복수의 제 2 포토레지스트 형상부를 포함한다. 또한, 본 방법은 복수의 서로 이격된 제 1 형상부의 복수의 서로 이격된 에지 부분이 남아있도록 마스크로서 제 2 포토레지스트 패턴을 사용하여 복수의 서로 이격된 제 1 형상부의 노출 부분을 에칭하는 단계와, 제 2 포토레지스트 패턴을 제거하는 단계를 포함한다.
비휘발성 메모리 디바이스는 제 1 방향으로 연장하는 복수의 워드 라인과, 제 2 방향으로 연장하는 복수의 비트 라인과, 워드 라인과 비트 라인 사이에 위치한 불규칙한 타원형 단면 형상을 갖는 복수의 필라형 비휘발성 메모리 셀을 포함한다. 복수의 워드 라인은 제 1 워드 라인 세트와 제 2 워드 라인 세트를 포함한다. 제 1 워드 라인 각각은 두 개의 제 2 워드 라인들 사이에 위치하며, 제 1 방향은 제 2 방향과 약 60도 다르다. 각각의 제 1 워드 라인은 각 제 2 워드 라인의 2배만큼 많은 메모리 셀과 전기적으로 접촉한다.
본 발명은, 반도체 필라 구조물을 제조하는 방법을 제공하는 효과를 갖는다.
도 1은, 비휘발성 메모리 셀의 사시도.
도 2는, 도 1의 메모리 셀의 어레이의 사시도.
도 3a 내지 도 3d는, 차감식 방법에 의해 전도성 레일을 형성하는 프로세스의 단계를 예시하는 측단면도.
도 4a 내지 도 4d는, 다마센 방법에 의해 전도성 레일을 형성하는 프로세스의 단계를 예시하는 측단면도.
도 5는, 필라 구조물의 형성 이전의 디바이스 층의 측단면도.
도 6b, 도 7a, 도 7b, 도 8a, 도 9a, 도 9b, 도 9c, 도 10, 도 11a 및 도 12a는, 본 발명의 실시예에 따른 디바이스 어레이를 제조하는 프로세스 단계의 측단면도이고, 도 6a, 도 8c, 도 9d, 도 11b 및 도 12b는, 본 발명의 실시예에 따른 디바이스 어레이를 제조하는 프로세스 단계의 평면도.
도 13, 도 14, 도 15, 도 16 및 도 17은, 본 발명의 대안 실시예에 따른 디바이스를 제조하는 프로세스 단계의 평면도.
도 2는, 도 1의 메모리 셀의 어레이의 사시도.
도 3a 내지 도 3d는, 차감식 방법에 의해 전도성 레일을 형성하는 프로세스의 단계를 예시하는 측단면도.
도 4a 내지 도 4d는, 다마센 방법에 의해 전도성 레일을 형성하는 프로세스의 단계를 예시하는 측단면도.
도 5는, 필라 구조물의 형성 이전의 디바이스 층의 측단면도.
도 6b, 도 7a, 도 7b, 도 8a, 도 9a, 도 9b, 도 9c, 도 10, 도 11a 및 도 12a는, 본 발명의 실시예에 따른 디바이스 어레이를 제조하는 프로세스 단계의 측단면도이고, 도 6a, 도 8c, 도 9d, 도 11b 및 도 12b는, 본 발명의 실시예에 따른 디바이스 어레이를 제조하는 프로세스 단계의 평면도.
도 13, 도 14, 도 15, 도 16 및 도 17은, 본 발명의 대안 실시예에 따른 디바이스를 제조하는 프로세스 단계의 평면도.
본 발명자들은 제 1 포토레지스트 패턴이 복수의 서로 이격된 제 1 형상부를 패턴화하기 위한 마스크로 사용되고, 이어서, 제 2 포토레지스트 패턴이 서로 이격된 제 1 형상부의 에지 부분만을 덮도록 이들 서로 이격된 제 1 형상부 상에 제 2 포토레지스트 패턴을 형성하면 이중 패터닝 방법에 의해 고밀도 필라 어레이가 형성될 수 있다는 것을 인지하였다. 그후, 서로 이격된 제 1 형상부는 마스크로서 제 2 포토레지스트 패턴을 사용하여 패터닝됨으로써 복수의 서로 이격된 제 1 형상부의 복수의 서로 이격된 에지 부분을 남기게 된다. 이중 패터닝된 에지 부분은 서로 이격된 제 1 형상부의 것보다 크기가 작으며, 고밀도 필라 어레이를 포함하거나 고밀도 하부 필라 어레이를 패터닝하기 위한 마스크 층으로 사용될 수 있다.
예를 들어, 하나 이상의 디바이스 층이 먼저 기판 위에 형성된다. 반도체 웨이퍼(실리콘 또는 반도체 웨이퍼의 화합물 포함)나 금속, 유리, 세라믹 또는 플라스틱 기판 같은 임의의 적절한 기판이 사용될 수 있다. 기판은 기판 상에 또는 기판 내에 형성될 수 있는 하나 이상의 절연 층 및/또는 드라이버 회로 같은 하나 이상의 디바이스에 의해 덮일 수 있다. 디바이스 층은 반도체 디바이스를 위한 반도체 층, 전극을 형성하는 전기 전도성 층 또는 층들 및/또는 디바이스의 전도성 부분 또는 반도체의 분리를 위한 절연층을 포함할 수 있다.
그후, 제 1 포토레지스트 층이 디바이스 층(들)의 바로 위에 또는 디바이스 층(들) 위에 위치한 하나 이상의 마스킹 층(들) 위에 형성된다. 본 명세서에서 사용될 때, 디바이스 층(들) 및/또는 마스킹 층(들)은 "하부층"이라 지칭된다. 제 1 포토레지스트 층은 바람직하게는 포지티브 포토레지스트 층이다.
제 1 포토레지스트 층은 그후 제 1 포토레지스트 패턴으로 포토리소그래피 패터닝된다. 액침 또는 비액침 리소그래피 같은 임의의 적절한 포토리소그래피 방법이 사용될 수 있다. 제 1 포토레지스트 패턴은 하부층 위에 위치한 복수의 서로 이격된 제 1 포토레지스트 형상부를 포함한다. 제 1 포토레지스트 형상부는 위에서 볼 때 다각형(사각형, 삼각형, 직사각형 등), 타원형, 원형 또는 불규칙한 형상과 같은 임의의 형상을 가질 수 있다. 하부층은 그후 제 1 포토레지스트 패턴과 거의 동일한 형상을 갖는 복수의 서로 이격된 제 1 형상부를 형성하기 위해 제 1 포토레지스트 패턴을 마스크로 사용하여 에칭된다. 예를 들어, 서로 이격된 제 1 형상부는 디바이스 층(들) 위에 위치한 마스킹 형상부를 포함할 수 있거나, 이들은 유전체 층(들)에 직접적으로 형성된 형상부를 포함할 수 있다. 제 1 포토레지스트 패턴은 그후 제거된다.
제 2 포토레지스트 층이 그후 복수의 서로 이격된 제 1 형상부 위에 형성된다. 제 2 포토레지스트 층은 바람직하게는 포지티브 포토레지스트 층이다. 제 2 포토레지스트 층은 임의의 적절한 포토리소그래피 방법을 사용하여 제 2 포토레지스트 패턴으로 패터닝된다. 제 2 포토레지스트 패턴은 복수의 제 2 포토레지스트 형상부를 포함한다. 제 2 포토레지스트 형상부는 제 1 포토레지스트 형상부와 동일하거나 그와 다른 형상을 가질 수 있다. 제 2 포토레지스트 형상부는 위에서 볼 때 다각형(사각형, 삼각형, 직사각형 등), 타원형, 원형 또는 불규칙한 형상과 같은 임의의 형상을 가질 수 있다. 제 2 포토레지스트 형상부는 제 1 포토레지스트 형상부보다 작은 크기, 동일한 크기 또는 더 큰 크기를 가질 수 있다.
제 2 포토레지스트 형상부는 복수의 서로 이격된 제 1 형상부의 에지 부분을 덮는다. 본 명세서에서 사용될 때 "에지 부분"은 각각의 제 2 포토레지스트 형상부가 서로 이격된 제 1 형상부 중 적어도 일부를 노출된 상태로 남겨 두고 하부의 서로 이격된 제 1 형상부의 하나 이상의 에지의 적어도 일부를 덮는다는 것을 의미한다. 따라서, 각 제 2 포토레지스트 형상부는 하부의 서로 이격된 제 1 형상부의 전체 에지 또는 전체 둘 이상의 에지를 덮을 수 있다. 대안적으로, 각 제 2 포토레지스트 형상부는 하부의 서로 이격된 제 1 형상부의 하나 이상의 에지의 일부를 덮을 수 있다. 따라서, 본 명세서에서 사용될 때, 용어 "에지 부분"은 이러한 형상부를 위에서 볼 때 이러한 형상부의 일 단부로부터 연장하지만 이러한 형상부의 대향 단부에 도달하지는 않는 각각의 서로 이격된 제 1 형상부의 일부를 포함한다. 따라서, 각 이격된 형상부의 적어도 일부는 위에서 볼 때 노출된 상태로 남아 있는다.
복수의 서로 이격된 제 1 형상부의 노출 부분은 그후 제 2 포토레지스트 패턴을 마스크로 사용하여 패터닝된다(예를 들어, 에칭된다). 패터닝 단계 이후, 복수의 서로 이격된 제 1 형상부의 복수의 서로 이격된 에지 부분이 남겨진다. 제 2 포토레지스트 패턴은 그후 제거된다.
복수의 서로 이격된 에지 부분은 디바이스 층(들) 위에 위치한 복수의 서로 이격된 에지 마스킹 형상부를 포함할 수 있다. 각 에지 마스킹 형상부는 각각의 제 1 이격된 마스킹 형상부보다 작은 크기를 갖는다. 에지 마스킹 형상부는 그후 디바이스 층(들) 내에 필라형 디바이스를 형성하기 위해 하부 디바이스 층(들)을 패터닝(예를 들어, 에칭)하기 위한 마스크로 사용된다. 대안적으로, 복수의 서로 이격된 에지 부분은 디바이스 층(들) 내에 위치한 복수의 서로 이격된 에지 형상부를 포함할 수 있다(즉, 에지 부분 자체는 필라형 디바이스를 포함한다). 에지 부분은 위에서 볼 때 다각형 형상(사각형, 삼각형 또는 직사각형 형상 포함), 타원형 형상, 원형 형상, 또는 이와 다른 불규칙한 형상과 같은 임의의 적절한 형상을 가질 수 있다.
예를 들어, 더 상세히 후술될 바와 같이, 필라형 디바이스는 원통형 형상을 가질 수 있다. 그러나, 직사각형 또는 삼각형 디바이스가 형성되어야 한다면 직사각형 또는 삼각형 형상 같은 다른 형상도 사용될 수 있다. 상술한 형상부 및 필라형 디바이스는 임의의 원하는 크기를 가질 수 있다. 형상부가 마스킹 형상부인 경우, 이때, 이들은 에칭 마스크로서 작용하기에 충분한 높이 또는 두께를 가져야 한다. 마스킹 형상부는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화물 및/또는 비정질 탄소(어드밴스드 패터닝 필름 또는 "APF"라고도 지칭됨) 같은 절연 재료 같은 경질 마스크 재료, 폴리실리콘 같은 반도체 재료 또는 텅스텐 같은 전기 전도성 재료나 실리콘 질화물, 티타늄 질화물 또는 기타 경질 마스크 재료로 덮인 텅스텐과 같은 그 조합을 포함할 수 있다. 다른 재료도 사용될 수 있다.
마스킹 형상부 및 디바이스 층은 등방성 또는 이방성 에칭을 사용하여 에칭될 수 있다. 에지 마스킹 형성부는 디바이스 층을 에칭한 이후 제거되거나 완성된 디바이스 내에 보유될 수 있다. 예를 들어, 이들 형상부가 텅스텐 같은 전기 전도성 재료를 포함하는 경우, 이때, 이들 형상부는 상부 전극의 부분으로서 보유될 수 있다.
임의의 적절한 디바이스가 형성될 수 있다. 디바이스는 더 상세히 후술될 바와 같이 형상부의 형상에 따라 실질적 원통형 및/또는 실질적 직사각형 필라 형상을 가질 수 있다. 비 필라형 디바이스도 형성될 수 있다. 디바이스는 다이오드, 트랜지스터, 레지스터, 안티퓨즈 유전체, 퓨즈, 저항 스위칭 재료, 커패시터 등을 포함할 수 있다. 로직, 휘발성 메모리 또는 비휘발성 메모리 디바이스 또는 어레이가 형성될 수 있다. 일 실시예에서, 필라형 디바이스는 복수의 비휘발성 메모리 셀을 포함하고, 각 셀은 필라 다이오드 스티어링 소자와 저항 스위칭 소자(즉, 저장 소자)를 포함한다. 예를 들어, 본 명세서에 그 전문이 참조로 포함되어 있는 Petti 등의 2007년 12월 17일자로 출원된 미국 출원 번호 제 12/000,758호에 개시된 필라 구조물이 형성될 수 있다.
바람직한 비제한적인 실시예에서, 비휘발성 메모리 셀을 포함하는 복수의 다이오드를 포함하는 복수의 필라형 디바이스가 형성된다. 도 1을 참조하면, 본 명세서에 그 전문이 참조로 포함되어 있는 이하에서 "'030 특허"라 지칭되는 발명의 명칭이 "고밀도 삼차원 메모리 셀"인 Herner 등에게 허여된 미국 특허 제 6,952,030호의 도 1을 참조하면, 본 발명의 실시예의 방법에 의해 형성될 수 있는 예시적인 비휘발성 메모리 셀이 개시되어 있다.
메모리 셀(20)은 수직 배향된 원통형 필라형 접합 다이오드를 포함한다. "접합 다이오드"라는 용어는 본 명세서에서 일 전극에서 p-형, 다른 전극에서 n-형인 반도체 재료로 이루어진, 두 개의 단자 전극을 갖는 비저항성(non-ohmic) 전도 특성을 갖는 반도체 디바이스를 지칭하기 위해 사용된다. 예는 제너(Zener) 다이오드 같이 접촉하는 p-형 반도체 재료와 n-형 반도체 재료를 갖는 p-n 다이오드 및 n-p 다이오드와 진성(비도핑) 반도체 재료가 p-형 반도체 재료와 n-형 반도체 재료 사이에 개재되어 있는 p-i-n 다이오드를 포함한다. 다른 실시예에서, 금속-절연체 1-절연체 2-금속(m-i1-i2-m) 터널링 다이오드를 포함하는 층이 사용될 수 있다. 또 다른 실시예에서, 그리고, 보다 일반적으로, 임의의 비선형 전도 디바이스가 사용될 수 있다.
다이오드(22) 및 저항 스위칭 소자(24)는 상부(26) 및 저부(28) 전도체 또는 전극 사이에 개재된다. 수직 배향 접합 다이오드(22)는 제 1 도전형(n-형 같은)의 고 도핑 반도체 영역(30)과, 비도핑 반도체 재료 또는 경 도핑 반도체 재료인 중간 영역(32)(진성 영역이라 지칭됨)과, 제 2 도전형(p-형 같은)의 고 도핑 반도체 영역(34)을 포함하여 p-i-n 다이오드를 형성한다. 필요시, p 및 n-형 영역의 위치는 반대가 될 수 있다. 접합 다이오드(22)의 반도체 재료는 일반적으로 실리콘, 게르마늄 또는 실리콘 및/또는 게르마늄의 합금이다. 다른 반도체 재료도 사용될 수 있다. 접합 다이오드(22) 및 소자(24)는 텅스텐 및/또는 TiN 같은 금속 또는 임의의 다른 전도체의 형태일 수 있는 하부 전도체(28)와 상부 전도체(26) 사이에 일렬로 배열된다. 소자(24)는 다이오드(22) 위에 또는 아래에 배치될 수 있다.
메모리 셀은 1회 프로그램 가능(OTP) 또는 재기록 가능 비휘발성 메모리 셀을 포함할 수 있다. 예를 들어, 각 다이오드(22)는 메모리 셀의 스티어링 소자로서 작용할 수 있으며, 소자(24)는 전도체 사이에서 다이오드와 직렬로 제공되어 있는 저항 스위칭 재료로서 작용하는(즉, 데이터를 저장하는) 다른 재료 또는 층을 포함한다. 특히, 소자(24)는 안티퓨즈 유전체, 퓨즈, 폴리실리콘 메모리 효과 재료, 금속 산화물 또는 스위칭 가능 복합 금속 산화물(니켈 또는 티타늄 산화물, 페로브스카이트 재료 등과 같은), 탄소 저항 스위칭 재료(탄소 나노튜브, 마이크로결정 탄소, 비정질 탄소, 그래파이트 또는 그래핀(graphene) 같은), 상 변화 재료, 전도성 브리지 소자 또는 스위칭 가능 중합체를 포함할 수 있다. 소자(24)의 저항 스위칭 재료의 저항은 전극 또는 전도체 사이에 제공된 순방향 및/또는 역방향 바이어스에 응답하여 증가 또는 감소될 수 있다.
간단하게, 셀(20)은 이하와 같이 동작한다. 소자(24)가 안티퓨즈 유전체일 때, 초기 상태에서, 판독 전압이 상부 전도체(26)와 하부 전도체(28) 사이에 인가되면 매우 작은 전류가 접합 다이오드(22)를 통해 흐르며 그 이유는 안티퓨즈 유전체(24)가 전류 유동을 방해하기 때문이다. 상부 전도체(26)와 하부 전도체(28) 사이의 프로그래밍 전압의 인가는 안티퓨즈 재료의 유전체 파괴를 유발하여 영구적으로 안티퓨즈(24)를 통한 전도성 경로를 형성한다. 다이오드 반도체 재료가 최초에 고 저항 상태로 형성되면, 이때, 다이오드(22)의 반도체 재료는 마찬가지로 변경되어 이를 저 저항 상태로 변화시킬 수 있다. 프로그래밍 이후, 판독 전압의 인가시 더 높은 판독 전류가 상부 전도체(26)와 하부 전도체(28) 사이에 흐른다. 이 방식으로, 프로그램된 셀은 프로그램되지 않은 셀로부터 구별될 수 있다. 대안적으로, 소자(24)로서 안티퓨즈 유전체를 사용하는 대신, 탄소 재료 같은 다른 저항 스위칭 재료가 제공된다. 이러한 재료의 저항은 안티퓨즈를 통한 전도성 링크의 형성 대신 인가된 바이어스에 응답하여 변한다.
대안적인 실시예에서, 소자(24)는 생략될 수 있다. 대신, 다이오드(22)의 다결정 반도체 재료는 이하에서 "'549 출원"이라 지칭되는 2004년 9월 29일자로 Herner 등에 의해 출원된 발명의 명칭이 "고 및 저 임피던스 상태를 갖는 유전체 안티퓨즈가 없는 비휘발성 메모리 셀"인 미국 특허 출원 번호 제 10/955,549호 및 이하에서 "'530 출원"이라 지칭되는 2005년 6월 8일자로 Herner 등에 의해 출원된 발명의 명칭이 "다결정 반도체 재료의 정렬을 증가시킴으로써 동작하는 비휘발성 메모리 셀"인 미국 특허 출원 번호 제 11/148,530호에 설명된 바와 같이 역시 전류 유동을 방해하는 경향의 상대적으로 높은 저항 상태로 형성되며, 이들 양자의 문헌은 본 명세서에 참조로 포함되어 있다. 프로그래밍 전압의 인가는 다이오드의 저항 상태를 저하시킨다. 따라서, 다이오드는 본 실시예에서 저항 스위칭 재료로서 작용한다.
도 2를 참조하면, 도 1의 셀(20)과 유사한 메모리 셀(20)의 제 1 메모리 레벨(36)의 일부가 도시되어 있다. 2개, 3개, 4개 또는 8개 같은 더 많은 이러한 메모리 레벨이 형성되고 상하로 적층되어 바람직하게는 '030 특허 및 '549 및 '530 출원에 설명된, 마이크로결정 실리콘 웨이퍼 같은 기판 위에 형성된 모놀리식 3차원 메모리 어레이를 형성할 수 있다. 다이오드 필라(22)는 78nm 이하의 피치 같은 100nm 미만의 피치와, 50nm 이하, 예를 들어, 32nm 같은 100nm 이하의 직경을 갖는 것이 바람직하다.
하부 전극 또는 전도체(28)는 차감식 방법 또는 다마센 방법에 의해 형성될 수 있다. 차감식 방법에서, 전도체 층 또는 필름은 이격된 전극으로 패터닝되며, 전극 사이의 간극이 그후 절연 재료로 충전된다. 다마센 방법에서, 절연 재료 내에 홈이 형성되고, 전도성 층 또는 필름이 홈 내에, 그리고, 절연층 위에 형성되며, 그후, 전도층 또는 필름이 평탄화되어 홈 내에 이격된 전극을 남기게 된다.
도 3a 내지 도 3d는 레일형 전극 또는 전도체(28)를 형성하는 차감식 방법을 예시한다. 도 3a에 도시된 바와 같이, W 및/또는 TiN 층과 같은 하나 이상의 전도층(40)이 기판 위에 증착되고, 포토레지스트의 층(42)이 그 위로 스피닝된다. 도 3b에 도시된 바와 같이, 포토레지스트의 층(42)은 그후 원하는 형태로 포토리소그래피 패터닝된다. 도 3c에 도시된 바와 같이, 에칭 단계가 에칭된 포토레지스트 층(42)에 의해 보호되지 않는 전도층(들)(40)의 부분을 제거한다. 도 3d에 도시된 바와 같이, 에칭 이후, 포토레지스트 층(42)이 박리되어 전도체 또는 전극 레일(40)을 남기게 된다. 레일(40) 사이의 간극은 실리콘 산화물, 실리콘 질화물 또는 기타 절연 재료 같은 절연 재료(44)로 충전된다. 필요시, 절연 재료(44)의 임의의 과충전부가 예를 들어, 화학-기계 연마(CMP)에 의해 제거되어 절연 층(44)의 평탄화된 표면 내에 레일(40)의 상부 표면을 노출시킬 수 있다.
도 4a 내지 도 4d는 전극 또는 전도체(28)를 형성하기 위한 다마센 방법의 예를 예시한다. 먼저, 포토레지스트의 층(48)이 실리콘 산화물 층 같은 증착된 절연 층(50) 상에 스피닝된다. 도 4b에 도시된 바와 같이, 포토레지스트의 층(48)이 패터닝된다. 그후, 에칭 단계는 절연 층(50) 내에 홈 또는 트렌치(52)를 형성한다. 도 4c에서, 포토레지스트 층(48)의 제거 이후, W 및/또는 TiN 층 같은 하나 이상의 전도층(46)이 증착되어 홈 또는 트렌치(52)를 충전한다. 하나 이상의 전도층(46)은 예를 들어, CMP 또는 에치백에 의해 절연 층의 상부 표면과 함께 평탄화되어 도 4d에 도시된 바와 같이 홈 내에 레일형 전도체를 남기게 된다.
도 5는 본 발명의 일 실시예에 따른 필라형 비휘발성 메모리 셀 어레이 같은 반도체 디바이스의 제조의 초기 단계를 도시한다. 어레이는 각각 도 3 또는 도 4에 관련하여 상술된 차감식 방법 또는 다마센 방법에 의해 형성된 하부 전극을 포함하는 복수의 디바이스 층(120)을 포함한다. 전극은 도 1 및 도 2에 도시된 레일형 전도체(28)에 대응한다. 전극은 텅스텐, 알루미늄, 그 합금 등과 같은 임의의 적절한 전도성 재료를 포함할 수 있다. 전극은 실리콘 산화물 같은 절연 재료에 의해 서로 분리될 수 있다. 선택적 접착층이 전극 위에 형성될 수 있다. 접착층은 티타늄 질화물 또는 텅스텐 질화물를 포함할 수 있다. 도 1에 도시된 저항 스위칭 소자(24) 및 다이오드(22)는 전극 위에 형성된다. 다이오드는 하나 이상의 반도체 층을 포함한다. 예를 들어, 반도체 층은 하부 n-형 층, 중간 진성 층 및 상부 p-형 층을 포함할 수 있다. p-형 층은 진성 층 상에 p-형 도핑된 반도체 층의 증착에 의해 또는 진성 층의 상부 부분 내로의 p-형 도핑제의 이온 주입에 의해 형성될 수 있다. 반도체 층은 다결정, 비정질 또는 단결정일 수 있으며, 약 1800Å과 2000Å 사이 같은, 약 1000Å과 약 3000Å 사이의 두께를 가질 수 있다. TiN 층 같은 선택적 상부 접착층이 반도체 층 위에 형성될 수 있다. 접착층은 약 150Å과 약 200Å 사이 같은 약 100Å과 약 300Å 사이의 두께를 가질 수 있다. 다른 실시예에서, 다이오드는 금속-절연체 1-절연체 2-금속(m-i1-i2-m) 터널링 다이오드를 포함하는 층들을 포함하는 터널링 다이오드이다. 또 다른 실시예에서, 그리고, 더 일반적으로, 임의의 비선형 전도 디바이스가 사용될 수 있다.
적어도 하나의 마스킹 층(140)이 디바이스 층(120) 위에 형성된다. 예를 들어, 도 5에 도시된 바와 같이, 마스킹 층(140)은 디바이스 층(120) 위에 위치한 텅스텐 또는 실리콘 산화물 층 같은 경질 마스크 층(142), 경질 마스크 층 위에 위치한 비정질 탄소 어드밴스드 패터닝 필름(APF)(144), 비정질 탄소 필름 위에 위치한 실리콘 옥시질화물 층 및/또는 유기 하부 반사방지 코팅(BARC) 같은 반사방지 코팅 층(146) 및 반사방지 층 위에 위치한 실리콘 산화물 층 같은 덮개 층(148)을 포함한다. 덮개 층(148)은 200 내지 400Å 사이, 예를 들어, 약 300Å 두께 같이 비교적 얇다. 다른 마스킹 층 조합이 사용될 수 있다. 필요시, 선택적 에칭 정지 층이 디바이스 층(120)과 마스킹 층(140) 사이에 형성될 수 있다.
제 1 포토레지스트 층은 마스킹 층(140) 위에 형성된다. 제 1 포토레지스트 층은 도 5, 도 6a 및 도 6b에 도시된 바와 같이 이격된 제 1 포토레지스트 형상부(150)를 갖는 제 1 포토레지스트 패턴으로 패터닝된다. 도 6b는 도 6a의 평면도의 선 A-A를 따른 측단면도이다.
본 발명의 제 1 선택적 실시예에서, 제 1 포토레지스트 형상부의 크기는 인접한 제 1 포토레지스트 형상부(150) 사이의 거리가 감소하도록 증가한다. 포토레지스트 형상부(150)의 크기는 화학 수축 보조식 해상도 향상 리소그래피(Resolution Enhancement Lithography Assisted by Chemical Shrink; "RELACS") 프로세스에 의해 또는 리플로우 프로세스에 의해 증가될 수 있다. 리플로우 프로세스에서, 포토레지스트 형상부(150)는 그들이 옆으로 흘러 그 크기를 증가시키도록 어닐링된다. 리플로우 프로세스가 사용되는 경우, 형상부(150)의 코너는 라운딩될 수 있으며, 그래서, 형상부는 상부에서 볼 때 대략 타원형 또는 대략 원형 형상을 가질 수 있다. RELACS 프로세스에서, 액체 코팅이 형상부(150) 상에 제공되고, 그후, 형상부 크기를 증가시키도록 형상부와 가교결합된다. 이러한 코팅의 예는 Mitsubishi Chemicals로부터 라이센스를 받아 AZ Electronic Materials에 의해 판매된다. 형상부(150)의 증가된 크기 부분(152)이 도 7a에 도시되어 있다. 대안적으로, 형상부(150) 크기를 증가시키기 위해, 측벽 스페이서(152)는 형상부(150) 상에 형성될 수 있다. 측벽 스페이서는 형상부 붕괴 없이 형상부 위에 재료의 층을 코팅하고 후속하여 선택적 이방성 스페이서 에칭을 수행함으로써 형성될 수 있다.
예를 들어, 각 패턴(150)은 2F의 측면 길이를 갖는 사각형 형상(위에서 볼 때)을 가질 수 있다 {여기서, F는 최소 형상부 크기이다(예를 들어, 0.18 미크론 반도체 프로세스에서는 0.18 미크론, 0.25 미크론 반도체 프로세스에서는 0.25 미크론)}. 인접한 패턴(150)은 거리 2F만큼 분리될 수 있다. 형상부(150)의 크기가 부분(152)을 추가하도록 증가된 이후, 인접한 제 1 포토레지스트 형상부(150/152) 사이의 거리는 약 2F로부터 약 1F로 감소하며, 각 형상부(150/152)의 측면 길이는 도 7a에 도시된 바와 같이 2F로부터 3F로 증가한다.
본 발명의 제 2 선택적 실시예에서, 도 7a의 크기 증가 단계는 생략된다. 대신, 도 7b에 도시된 바와 같이, 포토레지스트 층 노광 및 패터닝 단계 동안 이러한 형상부들 사이에 더 작은 공간을 갖는 더 큰 포토레지스트 형상부(150)가 형성된다. 예를 들어, 3F의 측면 길이와 1F의 인접 형상부 사이의 거리를 갖는 포토레지스트 형상부(150/152)를 형성하기 위해 리플로우 또는 RELACS를 사용하는 대신, 1F의 거리와 3F의 측면 길이를 갖는 형상부(150)를 형성하기 위해 제 1 포토레지스트 층이 단순히 패터닝된다. 물론, 다른 측면 길이 및 거리가 사용될 수 있다.
도 6b, 도 7a 또는 도 7b에 도시된 포토레지스트 형상부(150)(또는 150/152)는 그후 도 8a 및 도 8b에 도시된 바와 같이 제 1 이격된 마스킹 형상부(154)를 형성하기 위해 적어도 덮개 층(148)을 에칭하는 것 같이 적어도 하나의 마스킹 층(140)을 에칭하기 위한 마스크로 사용된다. 도 8a는 마스킹 형상부(154)를 에칭하기 위한 마스크로서 도 7a의 형상부(150/152)를 사용하는 것을 예시한다. 도 8b는 마스킹 형상부(154)를 에칭하기 위한 마스크로서 도 7b의 형상부(150)를 사용하는 것을 예시한다. 선택적으로, 하나 이상의 층(142-146)이 또한 에칭되고 제 1 마스킹 형상부(154)의 일부로서 포함될 수 있다. 제 1 포토레지스트 형상부(150 또는 150/152)는 도 8c의 평면도에 도시된 바와 같이 마스킹 형상부(154)를 형성한 이후 제거된다.
바람직하게는, 각각의 서로 이격된 제 1 형상부(154)의 길이 및 폭은 인접한 서로 이격된 제 1 형상부(154) 사이의 공간보다 크다. 예를 들어, 도 8c에 도시된 바와 같이, 각 서로 이격된 제 1 형상부(154)의 폭은 약 3F이며, 인접한 서로 이격된 제 1 형상부 사이의 공간은 약 1F이다.
제 3 선택적 실시예에서, 충전재 재료 층(160)이 복수의 서로 이격된 제 1 형상부(154) 사이의 공간 및 복수의 서로 이격된 제 1 형상부(154) 위에 형성된다. 충전재 재료 층(160)은 형상부의 재료에 비해 우선하여 에칭될 수 있는 임의의 재료 층일 수 있다. 예를 들어, 형상부(154)가 텅스텐을 포함하는 경우 층(160)은 실리콘 산화물를 포함할 수 있다. 대안적으로, 형상부(154)가 실리콘 산화물를 포함하는 경우 층(160)은 실리콘 질화물를 포함할 수 있다. 충전재 재료 층(160)은 그후 화학 기계 연마(CMP) 또는 다른 평탄화 방법에 의해 평탄화되어 도 9a에 도시된 바와 같이 복수의 서로 이격된 제 1 형상부(154)의 상부 표면을 노출시킨다. 대안적으로, 충전재 재료(160)는 도 9b에 도시된 바와 같이 생략될 수 있다.
그후, 제 2 포토레지스트 층(162)이 복수의 서로 이격된 제 1 형상부(154) 위에 형성된다. 충전재 재료(160)가 존재하는 경우, 이때, 제 2 포토레지스트 층(162)은 복수의 서로 이격된 제 1 형상부(154) 위에, 그리고, 충전재 재료(160) 위에 도 9a에 도시된 바와 같이 형성된다. 충전재 재료(160)가 생략되는 경우, 이때, 제 2 포토레지스트 층(162)은 단순히 복수의 서로 이격된 제 1 형상부(154) 위에 형성되고 도 9b에 도시된 바와 같이 인접한 서로 이격된 제 1 형상부(154) 사이의 공간을 충전한다.
제 2 포토레지스트 층은 도 9c 및 도 9d에 도시된 바와 같이 복수의 제 2 포토레지스트 형상부(170)를 포함하는 제 2 포토레지스트 패턴으로 패터닝된다. 도 9c는 도 9d의 평면도에서 선 A-A를 따라 취한 측단면도이다. 제 2 포토레지스트 층은 복수의 제 2 포토레지스트 형상부(170)가 복수의 서로 이격된 제 1 형상부(154)의 에지 부분을 덮고 {재료(160)가 존재한다면} 충전재 재료(160)의 적어도 일부를 덮도록 패터닝된다. 달리 말하면, 제 2 포토레지스트 형상부(170)는 도 9d에 도시된 바와 같이 충전재 재료(160)의 단지 일부를 덮는다.
도 9c 및 도 9d에 도시된 바와 같이, 제 2 포토레지스트 형상부(170)는 복수의 서로 이격된 제 1 형상부(154)의 에지 부분(156)을 덮을 수 있다. 예를 들어, 도 9d에 도시된 바와 같이, 사각형 형상부(170)는 사각형 마스킹 형상부(154)의 코너 부분(156)을 덮는다. 형상부(154, 170) 및 에지 부분(156)의 다른 형상도 사용될 수 있다. 에지 부분(156)을 덮는 형상부(170)는 다른 방법을 사용하여 형성될 수 있다.
제 4 선택적 실시예에서, 형상부(170)가 형성된 이후 인접한 제 2 포토레지스트 형상부(170) 사이의 거리를 감소시키도록 제 2 포토레지스트 형상부(170)의 크기가 증가될 수 있다. 형상부(170)의 크기는 도 7a에 관하여 상술된 바와 같이 리플로우 또는 RELACS 프로세스에 의해 증가될 수 있다. 형상부(170)의 증가된 크기 부분(172)이 도 9c에 도시되어 있다. 형상부(170)의 크기가 부분(172)을 추가하도록 증가된 이후, 인접한 제 1 포토레지스트 형상부(170/172) 사이의 거리는 약 2F로부터 약 1F로 감소하고, 각 형상부(170/172)의 측면 길이는 2F로부터 3F로 증가한다. 선택적으로, 본 실시예에서, 원래의 제 2 포토레지스트 형상부(170)는 마스킹 형상부(154) 같은 서로 이격된 제 1 형상부(154)의 적절한 양의 에지 부분(156) 위로 연장하지 않는다. 그러나, 제 2 포토레지스트 형상부(170)의 크기를 증가시키는 단계는 도 9c에 도시된 바와 같이 복수의 서로 이격된 제 1 형상부(154)의 에지 부분(156) 위로 연장하는 측면 부분(172)을 형성한다.
본 발명의 제 5 선택적 실시예에서, 크기 증가 단계가 생략된다. 대신, 이러한 형상부 사이에 더 작은 공간을 갖는 더 큰 포토레지스트 형상부(170)가 제 1 포토레지스트 형상부(150)를 위해 도 7b에서 도시된 프로세스와 유사하게 포토레지스트 층 노광 및 패터닝 단계 동안 형성된다. 예를 들어, 3F의 측면 길이와 1F의 인접한 형상부 사이의 거리를 갖는 포토레지스트 형상부(170/172)를 형성하기 위해 리플로우 또는 RELACS를 사용하는 대신, 제 2 포토레지스트 층은 단순히 도 9d에 도시된 바와 같이 1F의 거리와 3F의 측면 길이를 갖는 형상부(170)를 형성하기 위해 패터닝된다. 물론, 다른 측면 길이 및 거리도 사용될 수 있다.
복수의 서로 이격된 제 1 형상부(154)의 노출 부분은 그후 마스크로서 포토레지스트 형상부(170)(또는 170/172)를 사용하여 패터닝된다(예를 들어, 에칭된다). 패터닝 단계 이후, 복수의 서로 이격된 제 1 형상부(154)의 복수의 서로 이격된 에지 부분(156)은 도 10에 도시된 바와 같이 남아 있게 된다. 그후, 제 2 포토레지스트 패턴(즉, 형상부(170 또는 170/172))이 제거된다.
충전재 재료(160)가 존재하는 경우, 이때, 이 또한 포토레지스트 형상부(170 또는 170/172)가 제거된 이후 선택적으로 제거되어 도 11a 및 도 11b에 도시된 바와 같이 복수의 서로 이격된 에지 부분(156)을 남길 수 있다. 도 11a는 도 11b의 선 A-A를 따른 측단면도이다.
에지 마스킹 부분(156)은 도 11b에 도시된 바와 같이 1F 거리만큼 분리되고 1F 크기를 갖는 사각형 형상부 같은 마스킹 에지 형상부를 포함할 수 있다. 마스킹 에지 형상부(156)는 그후 도 12a 및 도 12b에 도시된 바와 같이 하부 디바이스 층(120)을 에칭하기 위한, 그리고/또는 추가적 마스킹 층(142-146)을 에칭하기 위한 마스크로 사용된다. 바람직하게는, 에지 마스킹 형상부(156)는 덮개 층(148)의 부분을 포함한다. 필요시, 형상부(156)는 또한 APF(144) 및 반사방지 층(146)을 포함한다. 층(148) 내의 또는 층(144/146/148) 내의 에지 형상부(156) 패턴은 경질 마스크 층(142)에 전달될 수 있다. 그후, 이 패턴은 도 12a 및 도 12b에 도시된 바와 같이 임의의 하나 이상의 층(144, 146 또는 148)이 제거되기 이전에 또는 이후에 마스크로서 층(142) 내의 패턴을 사용하여 디바이스 층(120)에 전달된다. 도 12a 및 도 12b에 도시된 바와 같이, 필라형 디바이스(180)가 레일형 하부 전극(28) 위의 디바이스 층(120)으로부터 형성된다. 필라형 디바이스(180)는 예를 들어, 도 1에 도시된 메모리 저장 소자(24)와 다이오드 스티어링 소자(22)를 포함하는 메모리 셀을 포함할 수 있다. 사각형 필라형 디바이스(180)가 도시되어 있지만, 필라는 위에서 볼 때 다른 다각형, 타원형, 불규칙하거나 원형의 형상과 같은 다른 형상을 가질 수 있다.
형상부(156)를 마스킹하는 경질 마스크 층(142)은 필라 디바이스의 형성 이후 제거되거나 최종 디바이스(180) 내에 보유될 수 있다. 예를 들어, 층(142)이 전도성인 경우, 이때, 그 형상부(156)는 필라형 디바이스(180)의 상부 부분과 접촉하여 보유될 수 있다. 도 1에 도시된 상부 전도체 또는 전극(26)은 그후 층(142)의 형상부와 접촉하여 형성된다. 예를 들어, 400 내지 500Å의 텅스텐 형상부가 디바이스 내에 남아있을 수 있다. 대안적으로, 형상부를 마스킹하는 경질 마스크 층(142)은 도 1에 도시된 상부 전도체 또는 전극(26)의 형성 이전에 제거될 수 있다. 상부 전도체 또는 전극(26)은 도 3 또는 도 4에 관하여 상술된 차감식 또는 다마센 프로세스에 의해 디바이스(180) 상에 형성될 수 있다. 실리콘 산화물 등과 같은 절연 필름 재료가 상부 전극(26)을 형성하기 이전에 필라 사이에 형성될 수 있다.
제 2 및 제 5 선택적 실시예에서, 3F 및 1F 치수는 단지 예시적인 것이며, 다른 치수가 사용될 수 있다. 포토레지스트 형상부는 층의 에칭 또는 포토레지스트 내에서 달성된 바이어스가 원하는 1/2 F 미만이도록 형상 크기가 2F보다 큰 것이 바람직하고, 인접 형상부 사이의 공간 또는 거리가 2F 미만인 것이 바람직하다. 포토레지스트 에칭의 바이어스의 양은 주로 재료 및 가공 장비에 의해 결정된다. 프로세스가 점점 더 작은 형상으로 규모설정되면 바이어스는 점점 더 큰 F의 분율이 된다. 30nm 형상부 크기에서, 9nm의 총 바이어스로 약 2.7F 형상부 크기와 1.3F 형상부 사이의 공간이 포토레지스트 패턴 아래의 마스킹 층(들) 내의 약 3F 형상부 크기 및 1F 공간을 달성하기 위해 사용될 수 있다. 예로서 15nm의 더 작은 형상에서, 마스크 패턴은 동일한 9nm의 총 바이어스가 총 마스킹 층(들)의 총 3F 형상을 제공하는 상태에서 2.4F가 될 수 있다. 리소그래피 형상과 총 바이어스의 다른 조합이 경질 마스크 내의 원하는 형상 및 공간을 달성하기 위해 사용될 수 있다. 최적의 선택은 특정 리소그래피 툴과 처리 장비 및 재료 선택에 의존하며, 이러한 최적화는 본 기술 분야에 잘 알려져 있다.
상술한 실시예에서, 복수의 제 1 이격된 마스킹 형상부(154) 각각은 사각형 또는 직사각형 형상을 갖는다. 이들 형상부(154)는 그리드 구조로 배열된다. 복수의 서로 이격된 에지 마스킹 형상부(156)는 복수의 제 1 이격된 마스킹 형상부(154)의 코너 부분을 포함한다. 따라서, 이들 방법에서, 제 1 및 제 2 포토레지스트 형상부(150, 170) 양자 모두는 체스판형 그리드로 배열되는 사각형 또는 직사각형 형상부를 포함한다. 제 2 포토레지스트 형상부(170)는 인접한 제 1 포토레지스트 형상부(150)에 관하여 대각선 방향으로 오프셋되며, 그래서, 에지 마스킹 형상부(156)가 형성되는 코너 영역에서 기판 위의 그 각각의 위치가 중첩된다. 예를 들어, 형상부(156)는 1F의 거리만큼 이격되고 1F의 폭 및 길이를 갖는 사각형을 가질 수 있다. 다른 형상, 크기 및 거리도 사용될 수 있다. 사각형 형상부의 코너 라운딩은 두 개의 대각선 코너 상에서 라운딩된 1F × 1F 형상부인 최종 디바이스 필라(180)를 제조할 수 있으며, 그래서, 이는 두 개의 첨단형 에지를 갖는 불규칙한 타원형 형상을 포함하는 "럭비공" 형상 또는 "축구공" 형상을 갖는다. 이는 포토레지스트 형상부(150, 170) 양자 모두가 리플로우에 의해 라운딩되고, 따라서, 형상부(156)의 4개 코너 중 2개가 도 14에 도시된 바와 같이 원형 형상부(150, 170)의 위치의 중첩에 기인하여 라운딩되는 경우에 발생된다.
사각형 또는 직사각형 형상부 대신 원형 또는 타원형 형상부를 사용하는 대안적인 실시예를 후술한다.
도 13은 위에서 볼 때 원형 형상을 갖는 복수의 제 1 형상부(254)를 예시한다. 제 1 형상부는 가상 정삼각형의 꼭지점에 배열되며, 그래서, 세 개의 인접한 형상부(254)는 가상 정삼각형(255)을 형성하고, 공통 에지를 공유하는 두 개의 정삼각형이 패턴의 최소 반복 단위를 구성한다. 더 큰 패턴은 각 육각형 꼭지점에 여섯 개의 형상부(254) 중 하나를 갖고 각 육각형의 중앙에 제 7 형상부를 갖는 반복적인 육각형 패턴으로서 보여질 수 있다.
각 원형 형상부(254)는 약 3F의 직경을 가질 수 있으며, 약 1F의 거리만큼 6개 인접 원형 패턴으로부터 분리되어 있다(포토리소그래피의 공차 및 변동 허용). 인접한 형상부(254) 사이의 거리는 약 4F이다. 따라서, 가상 정삼각형(255)은 도 13에 도시된 바와 같이 약 4F의 크기를 갖는 측면을 가질 수 있다.
이러한 형상부(254)는 이전 실시예에 설명된 바와 같이 2F의 직경을 갖는 제 1 포토레지스트 형상부를 먼저 형성하고, 그후, RELACS, 리플로우 또는 측벽 스페이서 프로세스에 의해 제 1 포토레지스트 형상부의 직경을 3F로 증가시킴으로써 형성될 수 있다. 대안적으로, 3F 직경을 갖는 포토레지스트 형상부가 초기 패터닝에 의해 형성될 수 있다. 이들 제 1 포토레지스트 형상부는 그후 하부층(들)에 형상부(254)를 형성하기 위해 하부층(들)을 패터닝하기 위한 마스크로 사용된다.
그후, 포토레지스트 형상부(270)를 포함하는 제 2 포토레지스트 패턴이 도 14 및 도 15에 도시된 바와 같이 제 1 형상부(254) 위에 형성된다. 도 15는 도 14에 도시된 하나의 제 1 형상부(254)의 확대도이다. 제 2 패터닝은 도 15에 도시된 바와 같이 삼각형의 수직 양분선을 따라 약 2.3F(0.8F+0.7F+0.8F)만큼 이동될 수 있다. 에지 형상부(256)는 각각의 제 1 형상부(254)와 세 개의 인접한 제 2 포토레지스트 형상부(270)의 세 개의 중첩부에서 형성된다. 밀도는 4.6F^2마다 하나의 에지 형상부이다. 각각의 불규칙한 타원형 형상 에지 부분(256)의 작은 쪽 직경은 약 0.7F이다. 다른 치수도 사용될 수 있다.
도 14 및 도 15에 도시된 배열은 미소하게 작은 밀도의 필라 배열을 제공하지만, 포토리소그래피 한계에 더 근접한 패터닝을 가능하게 한다. 에지 형상부(256)는 필라를 형성하기 위해 하부 디바이스 층(들)을 패터닝하기 위해 사용되는 에지 마스킹 형상부를 포함하거나, 에지 형상부(256)는 이전 실시예에 관하여 설명된 바와 같이 디바이스 필라를 포함할 수 있다. 본 실시예의 방법에 의해 형성된 필라는 에지 형상부의 형상에 기인하여 불규칙한 타원(예를 들어, "축구공" 또는 "럭비 공") 형상을 가질 수 있다.
요약하면, 상술된 실시예에서, 복수의 서로 이격된 제 1 형상부(254) 각각은 원형 형상을 갖는다. 복수의 서로 이격된 제 1 형상부(254)는 각각의 서로 이격된 제 1 형상부(254)가 6개의 등거리의 가장 근접한 이웃하는 서로 이격된 제 1 형상부(254)에 의해 둘러싸인 육각형 구조로 배열된다. 복수의 제 2 포토레지스트 형상부(270)는 세 개의 제 2 포토레지스트 형상부(270)가 각각의 서로 이격된 제 1 형상부(254)의 세 개의 에지 부분(256)을 덮는 정삼각형(255)을 형성하기 위해 복수의 서로 이격된 제 1 형상부(254) 위에 배열된다. 따라서, 복수의 서로 이격된 에지 부분(256)은 복수의 서로 이격된 제 1 형상부(254)의 불규칙한 타원형 에지 부분을 포함한다.
도 16 및 도 17은 도 16에 도시된 워드 라인(28) 및 도 17에 도시된 비트 라인(26) 같은 어레이 라인의 바람직한 배열을 도시한다. 워드 라인 및 비트 라인의 상대적 배향은 반대가 될 수 있다는 것을 이해하여야 한다. 또한, 워드 라인이 필라 디바이스 아래에 위치한 것으로서 도시되어 있고, 비트 라인이 필라 디바이스 위에 위치한 것으로서 도시되어 있지만, 워드 라인과 비트 라인의 위치는 반대가 될 수 있다. 어레이 라인의 간격은 이전 실시예의 어레이 라인의 직교 배열보다 밀집되어 있지만, 인접한 필라에 대한 간격은 삼각형(255)의 한 변에 평행하게 워드 라인을 배향하고 삼각형(255)의 다른 변에 평행하게 비트 라인을 배향함으로써 이완되어 있다. 예를 들어, 워드 라인(28)은 삼각형의 "수평" 변(또는, 기판이 90도 회전되는 경우 삼각형의 "수직" 변)을 따라 배열될 수 있고, 비트 라인(26)은 워드 라인 방향에 관하여 약 60도의 각도로 연장한다(또는 그 반대도 마찬가지이다). 물론, 비트 라인 및 워드 라인은 도 16 및 도 17에 도시된 삼각형(255)의 두 개의 "대각선(diagonal)" 변(그러나, "수평" 변을 따르지 않음)를 따라 연장할 수 있다.
짝수 어레이 라인에 비해 홀수 어레이 라인과 연계되어 2배 많은 셀{도 1에 도시된 메모리 셀 필라(22)와 같이}이 존재한다. 따라서, 복수의 워드 라인(28)은 제 1 워드 라인 세트와 제 2 워드 라인 세트를 포함한다. 각 제 1 워드 라인{도 16에 도시된 워드 라인(WL1, WL3) 같은}은 두 개의 제 2 워드 라인{워드 라인(WL2, WL4) 같은} 사이에 위치한다. 각 제 1 워드 라인(WL1, WL3)은 각 제 2 워드 라인(WL2, WL4)보다 2배 더 많은 필라 디바이스와 전기적으로 접촉한다. 도 17에 도시된 비트 라인(26)에 대해서도 동일한 것이 적용된다. 셀 어드레스 디코딩은 지원 로직의 원하는 어레이 라인 선택을 미리 계산하여 어레이 라인 상의 셀의 변하는 수의 셀에 대하여 조절된다. 이진 디코드 회로 기술 분야에서 잘 알려진 방법 중 임의의 방법이 사용될 수 있다.
제 1 메모리 레벨의 형성을 설명하였다. 추가적 메모리 레벨이 이러한 제 1 메모리 레벨 위에 형성되어 모놀리식 3차원 메모리 어레이를 형성할 수 있다. 일부 실시예에서, 전도체는 메모리 레벨 사이에서 공유될 수 있다. 즉, 상부 전도체는 다음 메모리 레벨의 하부 전도체로 기능한다. 다른 실시예에서, 어떠한 공유되는 전도체도 없이, 레벨간 유전체(미도시)가 제 1 메모리 레벨 위에 형성되고, 그 표면이 평탄화되고, 제 2 메모리 레벨의 구성이 이 평탄화된 레벨간 유전체 상에서 시작된다.
모놀리식 3차원 메모리 어레이는 개입 기판 없이 웨이퍼 같은 단일 기판 위에 다수의 메모리 레벨이 형성되는 것이다. 하나의 메모리 레벨을 형성하는 층은 기존 레벨 또는 레벨들의 층 위에 직접적으로 증착되거나 성장된다. 대조적으로, 적층형 메모리는 발명의 명칭이 "삼차원 구조 메모리"인 Leedy의 미국 특허 제 5,915,167호에서와 같이 분리된 기판 상에 메모리 레벨을 형성하고 메모리 레벨을 서로 상하로 부착시켜 구성된다. 기판은 접합 이전에 메모리 레벨로부터 제거 또는 박리되지만, 메모리 레벨은 처음에는 개별 기판 위에 형성되기 때문에, 이러한 메모리는 진정한 모놀리식 3차원 메모리 어레이가 아니다.
기판 위에 형성된 모놀리식 3차원 메모리 어레이는 적어도 기판 위의 제 1 높이에 형성된 제 1 메모리 레벨과, 제 1 높이와는 다른 제 2 높이에 형성된 제 2 메모리 레벨을 포함한다. 3개, 4개, 8개 또는 사실상 임의의 수의 메모리 레벨이 이러한 다중레벨 어레이로 기판 위에 형성될 수 있다.
상세한 설명 전체에서, 하나의 층이 다른 층 "위에" 또는 "아래에" 존재하는 것으로서 설명하였다. 이들 용어는 대부분의 실시예에서 단결정 실리콘 기판인 그들이 그 위에 형성되게 되는 기판에 대한 층 또는 소자의 위치를 설명하는 것이며, 하나의 형상부는 웨이퍼 기판으로부터 더 멀리 있을 때 다른 형상부 위에 있고, 더 가까이에 있을 때 다른 형상부 아래에 있다. 비록, 웨이퍼 또는 다이가 임의의 방향으로 회전될 수 있다는 것이 명백하지만, 웨이퍼 또는 다이 위의 형상부의 상대적 배향은 변하지 않는다. 또한, 도면은 의도적으로 크기비율대로 그려지지 않은 것이며, 단지 대표적인 층과 가공 층만이 도시되어 있다.
본 발명은 예시적인 방법으로 설명되었다. 사용된 용어는 본질적으로 제한이 아닌 설명의 언어의 의미라는 것을 이해하여야 한다.
상술한 교지의 견지에서 본 발명의 많은 수정과 변형예가 가능하다. 따라서, 첨부된 청구범위의 범위 내에서, 본 발명은 구체적으로 설명된 것 이외의 방식으로 실시될 수 있다.
Claims (21)
- 반도체 디바이스를 제조하는 방법에 있어서,
하부층 위에 제 1 포토레지스트 층을 형성하는 단계와,
상기 제 1 포토레지스트 층을 제 1 포토레지스트 패턴으로 패터닝하는 단계 - 상기 제 1 포토레지스트 패턴은 상기 하부층 위에 위치한 복수의 서로 이격된 제 1 포토레지스트 형상부(feature)를 포함함 - ,
복수의 서로 이격된 제 1 형상부를 형성하기 위해 상기 제 1 포토레지스트 패턴을 마스크(mask)로 사용하여 상기 하부층을 에칭(etching)하는 단계와,
상기 제 1 포토레지스트 패턴을 제거하는 단계와,
복수의 서로 이격된 제 1 형상부 위에 제 2 포토레지스트 층을 형성하는 단계와,
상기 제 2 포토레지스트 층을 제 2 포토레지스트 패턴으로 패터닝하는 단계 - 상기 제 2 포토레지스트 패턴은 상기 복수의 서로 이격된 제 1 형상부의 에지 부분을 덮는 복수의 제 2 포토레지스트 형상부를 포함하고, 세 개의 제 2 포토레지스트 형상부가 각각의 서로 이격된 제 1 형상부의 세 개의 에지 부분들을 덮는 정삼각형을 구성하도록 상기 복수의 제 2 포토레지스트 형상부는 상기 복수의 서로 이격된 제 1 형상부 위에 위치됨 - ,
상기 제 2 포토레지스트 패턴을 마스크로 사용하여 복수의 서로 이격된 제 1 형상부의 노출 부분을 에칭하여, 상기 복수의 서로 이격된 제 1 형상부의 복수의 서로 이격된 에지 부분이 잔류하도록 하는, 단계와,
상기 제 2 포토레지스트 패턴을 제거하는 단계를
포함하는, 반도체 디바이스 제조 방법. - 제 1항에 있어서,
상기 하부층은 디바이스 층(device layer) 위에 위치한 적어도 하나의 마스킹 층을 포함하고,
상기 복수의 서로 이격된 제 1 형상부는 복수의 서로 이격된 마스킹 형상부를 포함하며,
상기 복수의 서로 이격된 에지 부분은 복수의 서로 이격된 에지 마스킹 형상부를 포함하고,
각 에지 마스킹 형상부는 각각의 개별 마스킹 형상부보다 작은 크기를 갖는, 반도체 디바이스 제조 방법. - 제 2항에 있어서, 복수의 필라 디바이스(pillar device)를 형성하기 위해 상기 복수의 에지 마스킹 형상부를 마스크로 사용하여 상기 디바이스 층을 에칭하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
- 제 3항에 있어서, 상기 복수의 필라 디바이스는 복수의 비휘발성 메모리 셀을 포함하고, 각 셀은 필라 다이오드 스티어링 소자와 저항 스위칭 소자를 포함하는, 반도체 디바이스 제조 방법.
- 제 3항에 있어서, 상기 적어도 하나의 마스킹 층은 상기 디바이스 층 위에 위치한 경질 마스크 층과, 상기 경질 마스크 층 위에 위치한 비정질 탄소 패터닝 필름과, 상기 비정질 탄소 패터닝 필름 위에 위치한 반사방지 층과, 상기 반사방지 층 위에 위치한 덮개 층(cap layer)을 포함하는, 반도체 디바이스 제조 방법.
- 제 1항에 있어서,
인접한 제 1 포토레지스트 형상부 사이의 거리가 감소하도록 상기 하부층을 에칭하는 단계 이전에 상기 제 1 포토레지스트 형상부의 크기를 증가시키는 단계와,
인접한 제 2 포토레지스트 형상부 사이의 거리가 감소하도록 복수의 서로 이격된 제 1 형상부의 노출 부분을 에칭하는 단계 이전에 상기 제 2 포토레지스트 형상부의 크기를 증가시키는 단계를
더 포함하는, 반도체 디바이스 제조 방법. - 제 6항에 있어서, 상기 제 1 및 제 2 포토레지스트 형상부의 크기를 증가시키는 단계는 리플로우 프로세스(reflow process) 또는 RELACS 프로세스에 의해 상기 제 1 및 제 2 포토레지스트 형상부의 크기를 증가시키는 단계를 포함하는, 반도체 디바이스 제조 방법.
- 제 6항에 있어서,
인접한 제 1 포토레지스트 형상부 사이의 거리는 2F에서 1F로 감소하고,
인접한 제 2 포토레지스트 사이의 거리는 2F에서 1F로 감소하는, 반도체 디바이스 제조 방법. - 제 6항에 있어서, 상기 제 2 포토레지스트 형상부의 크기를 증가시키는 단계는 복수의 서로 이격된 제 1 형상부의 에지 부분 위에 상기 제 2 포토레지스트 형상부를 연장시키는 단계를 포함하는, 반도체 디바이스 제조 방법.
- 제 1항에 있어서, 상기 제 2 포토레지스트 층을 형성하는 단계는 복수의 서로 이격된 제 1 형상부 위에 상기 제 2 포토레지스트 층을 형성하고 인접한 서로 이격된 제 1 형상부 사이의 공간을 상기 제 2 포토레지스트 층으로 충전하는 단계를 포함하는, 반도체 디바이스 제조 방법.
- 제 1항에 있어서,
복수의 서로 이격된 제 1 형상부 위와 복수의 서로 이격된 제 1 형상부 사이의 공간에 충전재 재료를 형성하는 단계와,
상기 복수의 서로 이격된 제 1 형상부의 상부 표면을 노출하기 위해 상기 충전재 재료를 평탄화하는 단계와,
상기 제 2 포토레지스트 패턴을 제거하는 단계 이후 상기 충전재 재료를 선택적으로 제거하는 단계를
더 포함하는, 반도체 디바이스 제조 방법. - 제 11항에 있어서,
상기 제 2 포토레지스트 층을 형성하는 단계는 복수의 서로 이격된 제 1 형상부 위에, 그리고, 상기 충전재 재료 위에 상기 제 2 포토레지스트 층을 형성하는 단계를 포함하고,
상기 제 2 포토레지스트 층을 패터닝하는 단계는 복수의 서로 이격된 제 1 형상부의 에지 부분을 덮고 상기 충전재 재료의 적어도 일부를 덮는 복수의 제 2 포토레지스트 형상부를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법. - 제 1항에 있어서, 각각의 서로 이격된 제 1 형상부의 폭은 인접한 서로 이격된 제 1 형상부 사이의 공간보다 큰, 반도체 디바이스 제조 방법.
- 제 13항에 있어서, 각각의 서로 이격된 제 1 형상부의 폭은 3F이고, 인접한 서로 이격된 제 1 형상부 사이의 공간은 1F인, 반도체 디바이스 제조 방법.
- 제 1항에 있어서,
각각의 복수의 서로 이격된 제 1 형상부는 원형을 갖고,
상기 복수의 서로 이격된 제 1 형상부는 각각의 서로 이격된 제 1 형상부가 6개의 등거리의 가장 근접한 이웃하는 서로 이격된 제 1 형상부에 의해 둘러싸인 육각형 구조로 배열되고, 및
상기 복수의 서로 이격된 에지 부분은 복수의 서로 이격된 제 1 형상부의 불규칙한 타원형 에지 부분을 포함하는, 반도체 디바이스 제조 방법. - 제 15항에 있어서,
각각의 복수의 서로 이격된 제 1 형상부는 3F의 직경을 갖고,
인접한 서로 이격된 제 1 형상부의 중심 사이의 거리는 4F이며,
인접한 서로 이격된 제 1 형상부는 1F의 거리만큼 분리되어 있고,
각각의 불규칙한 타원형 에지 부분의 작은 쪽 직경(minor diameter)은 0.7F인, 반도체 디바이스 제조 방법. - 제 15항에 있어서,
상기 하부층 아래에 복수의 워드 라인을 형성하는 단계와,
불규칙한 타원형 단면 형상을 갖는 복수의 필라 디바이스를 형성하기 위해 복수의 에지 형상부를 마스크로 사용하여 상기 하부층을 에칭하는 단계와,
복수의 필라 디바이스 위에 복수의 비트 라인을 형성하는 단계를
더 포함하는, 반도체 디바이스 제조 방법. - 제 17항에 있어서,
상기 복수의 워드 라인은 제 1 방향으로 연장하고,
상기 복수의 비트 라인은 제 2 방향으로 연장하며,
상기 제 1 방향은 상기 제 2 방향과 60도 다르고,
상기 복수의 워드 라인은 제 1 워드 라인 세트와 제 2 워드 라인 세트를 포함하며,
각각의 제 1 워드 라인은 두 개의 제 2 워드 라인 사이에 위치하고,
각각의 제 1 워드 라인은 각각의 제 2 워드 라인보다 2배 많은 팔라 디바이스와 전기적으로 접촉하는, 반도체 디바이스 제조 방법. - 제 1항에 있어서, 상기 제 1 포토레지스트 층은 포지티브 제 1 포토레지스트 층을 포함하고, 상기 제 2 포토레지스트 층은 포지티브 제 2 포토레지스트 층을 포함하는, 반도체 디바이스 제조 방법.
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