TWI706565B - 類超晶格開關元件 - Google Patents

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Abstract

一種電壓感測開關元件(voltage sensitive switching device)，具有超晶格記憶胞結構(superlattice-like cell structure)，其包括雙向材料層，例如硫屬化物合金。記憶胞可包括可在交叉點記憶體中使用的開關元件。

Description

類超晶格開關元件
本發明是關於積體電路中使用的開關元件，特別是包含於積體電路中的記憶體元件。
積體電路中，有許多開關元件的應用，例如電晶體與二極體。其中一種開關元件被稱為雙向閾值開關(Ovonic Threshold Switch，OTS)。開關元件以雙向材料為基礎，其特徵在於當進行臨界電壓切換(switching threshold voltage)時電阻會大幅度下降，且當電壓低於保持電壓臨界值(holding threshold)時，將回復高電阻與閉鎖狀態。
開關元件已被使用在，例如各種包含以交叉點架構(cross-point architecture)組織的高密度記憶胞陣列的可寫入電阻式記憶體元件，例如美國專利案編號第6,579,760號公告日為2003年6月17日，發明人為Lung，所描述的「自對準可寫入相變化記憶體(SELF-ALIGNED,PROGRAMMABLE PHASE CHANGE MEMORY)」。其中，某些交叉點架構使用包含有與雙向閾值開關串連之相變化記憶體單元的記憶胞。其他架構則使用包括以開關元件來控制陣列中記憶單元之存取的各種2維和3維陣列結構。在交叉點陣列與其他高密度陣列中，要存取陣列的任何小子集， 以準確讀取與或進行低功率寫入，記憶胞的開關需要具有較強的非線性電流-電壓特性(I-V characteristics)，以使通過被選定元件的電流大幅超過通過未選定元件的殘餘漏電(residual leakage)。這種非線性特徵可以明確包括，在每一交叉點加入一分立式存取元件(discrete access device)或隱含地包括呈現高非線性電流-電壓特性的非揮發性記憶體元件。
此外，雙向閾值開關的各種其他使用方式，包含所謂的神經擬態運算(neuromorphic computing)已經被提出。請參見Ovshinsky，New Transformative Possibilities for Ovonic Devices，E*PCOS2010，European Symposium on Phase Change and Ovonic Science，米蘭，義大利，2010年9月6-7號，9頁。
特別在具有大量開關元件的積體電路中，開關元件的一個重要特徵是漏電電流。漏電電流是開關元件在次臨界狀態中的電流流量。此外，開關元件應具有高切換速度與高耐久性。
因此，有需要提供具有低漏電電流、高切換速度與高耐久性的開關元件。
描述一種電壓感測開關元件(voltage sensitive switching device)，其具有類超晶格記憶胞結構(superlattice-like cell structure)，其包含多個雙向材料(ovonic materials)層，例如硫屬化物合金材料層。描述包含有開關元件的記憶胞，例如，可以使用在交叉點記憶體中的記憶胞。此外，此開關元件可以在各種其他種類的元件中使用。
此處所述的開關元件包含一個第一電極、一個第二電極以及其位於第一電極和第二電極之間，由複數個雙向材料層所構成的堆疊。堆疊中多個雙向材料層中的一層與堆疊中與此層相鄰的多個相鄰層彼此接觸；且此層與堆疊中的相鄰層具有不同組成物。在此描述的一實施例中，複數個雙向材料層的堆疊包含複數個週期性的疊層子集(periodic sets of layers)。每一疊層子集可以具有兩個組件，以形成一個雙疊層(pair of layers)。在具有兩個組件的疊層子集中，雙疊層中的每一個雙向材料層都是不同的硫屬化物合金。此外，在一些實施例之中，疊層子集中不同的雙向材料層可以包括不同的含硒合金(alloys containing Se)。而且，在一些實施例之中，疊層子集中不同的雙向材料層可以包括不同的含硒與砷的合金(alloys containing Se and As)。
描述一種包含有記憶胞的記憶體元件，其包括具有此處所述開關元件的相變化記憶胞。
本發明的其他特徵與優點可見下述圖式、詳細說明與申請專利範圍。
100:開關元件
101:第二存取線
106:第一電極
108:介電層
110:第二電極
111:第一存取線
112:寬度
120:記憶體胞
121:開關元件
122:記憶體單元
123:第一阻障層
125:第二阻障層
151、152:表面
180:堆疊
181-1、181-2、181-3、181-4、181-5、181-6、182-1、182-2、182-3、182-4、182-5、182-6:雙向材料層
200:開關元件
210:底面
212:第一電極
214:頂面
216:第二電極
310:形成第一電極
312:形成包括多個交替堆疊之雙向材料層的堆疊
314:形成第二電極
316:進行退火製程
700:積體電路
702:具有串列選擇開關/記憶元件的記憶單元陣列
704:字元線解碼器
706:字元線
708:位元線解碼器
710:位元線
712:匯流排
714:感測電路(感測放大器)與資料輸入結構
716:資料匯流排
718:資料輸入線(data-in line)
720:其他電路
722:資料輸出線(data-out line)
724:控制器
726:偏壓電路電壓與電流源
Vth1、Vth2、Vth6:臨界電壓
Ith1、Ith2、Ith6:臨界電流
Ioff@1V:漏電電流
Cyc:週期
第1圖係根據本說明書的第一實施例所繪示，具有由兩種不同雙向材料構成之交替疊層的開關元件的結構剖面圖；第2圖係根據本說明書的第二實施例所繪示，具有由兩種不同雙向材料構成之交替疊層的開關元件的結構剖面圖；第3圖係繪示一種具有所述類超晶格開關元件的記憶胞； 第4圖繪示製造具有所述開關元件的開關元件製造流程圖；第5圖係繪示未進行退火製程之前類超晶格結構的電流-電壓特性曲線圖；第6圖係繪示退火製程之後，類超晶格結構的電流-電壓特性曲線圖；第7圖係繪示針對以所述類超晶格結構為基底之開關元件進行耐久性測試所得到的電流-電壓特性曲線圖；以及第8圖係繪示包括具有所述切換裝置之記憶胞陣列的積體電路簡化方塊圖。
本實施方式係參照第1圖至第8圖，來提供本發明實施例的詳細說明。
第1圖係繪示開關元件100的結構剖面圖，此開關元件100包括由複數個雙向材料層所構成之週期性堆疊(periodic stack)的類超晶格結構。其中，在堆疊中彼此接觸的雙向材料層包含不同的材料。有鑑於此描述，此結構被稱為類超晶格，而不僅只是超晶格，因為在週期性堆疊中的某些或全部的雙向材料層可以是非晶形的而非晶形的。
在本實施例中，開關元件100包含由不同硫屬化物合金之交替堆疊層所構成的堆疊180。此堆疊180包括由第一硫屬化物合金所構成的雙向材料層181-1、181-2、181-3、181-4、181-5、181-6，以及由第二硫屬化物合金所構成的雙向材料層182-1、182-2、182-3、182-4、182-5、182-6。其中，第一硫屬化物合金包括硒、砷、碲砷鍺硒矽硫；第二硫屬化物合金 包含硒、砷、硒化砷。在類超晶格結構中，雙向材料層181-1、181-2、181-3、181-4、181-5、181-6層與相鄰的雙向材料層182-1、182-2、182-3、182-4、182-5、182-6接觸。堆疊180中交替堆疊之雙向材料層的厚度範圍可以介於1至5nm之間。在本實施例中，包含碲砷鍺硒矽硫(TeAsGeSeSiS)的雙向材料層181-1、181-2、181-3、181-4、181-5、181-6厚度為4nm，包含硒化砷(As2Se3)的雙向材料層182-1、182-2、182-3、182-4、182-5、182-6厚度為1nm。
因此，第1圖所繪示的結構包括由多個雙向材料層所構成的重複疊層子集，每個疊層子集之中，具有兩個組件。在另一種結構中，重複疊層子集具有超過兩個以上的組件，每一個疊層子集中至少有一個雙向材料層所用的雙向材料，會與相同疊層子集中至少一個其他雙向材料層所用的雙向材料不同。
在本實施例中，雙向材料層181-1、181-2、181-3、181-4、181-5、181-6的厚度大於雙向材料層182-1、182-2、182-3、182-4、182-5、182-6的厚度。在一些實施例中，雙向材料層181-1、181-2、181-3、181-4、181-5、181-6的厚度至少是雙向材料層182-1、182-2、182-3、182-4、182-5、182-6之厚度的兩倍，且雙向材料層182-1、182-2、182-3、182-4、182-5、182-6的厚度不小於2奈米(nm)。
在一些實施例中，開關元件具有對層，其中一對的兩層中的硫屬化物合金含有硒。實施例的切換裝置具有複數個雙疊層，其中，構成雙疊層的兩個雙向材料層之硫屬化物合金都包含有硒與砷。在一些實施例中，開關元件中雙疊層的兩個雙向材料層具有不同的硫屬化物合金，且雙疊層的兩個雙向材料層都包含有硒與砷。
在第1圖所繪示的實施例中，堆疊180包括分別由具有不同硫屬化物合金的第一層和第二層交替所堆疊而成的六個雙疊層。在一些實施例中，堆疊180總厚度的範圍可以介於4奈米至60奈米之間。開關元件的切換臨界電壓與漏電電流，可以透過調整雙疊層的數目以及透過調整個別雙向材料層的厚度來進行調控。具有介於二至六個雙疊層的開關元件，預期可以對於開關元件的各種應用提供較佳的特性。
雙向材料層181-1、181-2、181-3、181-4、181-5的第一硫屬化物合金，可包括元素組成物，例如包含選自於砷硒(AsSe)、砷碲(AsTe)、碲砷鍺矽(TeAsGeSi)、碲砷鍺矽氮(TeAsGeSiN)、碲砷鍺矽硒(TeAsGeSiSe)、碲砷鍺矽硒硫(TeAsGeSiSeS)、碲砷鍺矽硒磷(TeAsGeSiSeP)、鍺硒(GeSe)、鍺砷硒(GeAsSe)、與砷鍺矽硒(AsGeSiSe)中之一者。
雙向材料層182-1、182-2、182-3、182-4、182-5的第二硫屬化物合金與該第一硫屬化物合金相異，且可包括元素組成物，例如其包含選自於砷硒、砷碲、碲砷鍺矽、碲砷鍺矽氮、碲砷鍺矽硒、碲砷鍺矽硒硫、碲砷鍺矽硒磷、鍺硒、鍺砷硒、與砷鍺矽硒中與第一硫屬化物合金相異之一者。
在一些實施例之中，堆疊180中不同的雙疊層可以具有不同的硫屬化物合金的配對，這樣可以使堆疊180包括超過2種以上的硫屬化物合金。
開關元件100包括第一電極106，延伸穿過介電層108，以接觸堆疊180之底部雙向材料層182-6的底面。第二電極110則是形成來與堆疊180的頂部雙向材料層181-1接觸。
偏壓電路(未繪示)可通過第一電極106和第二電極110來施加一個電壓。如果此電壓高於切換臨界值，則堆疊180的電阻會下降，開關會打開；如果電壓低於切換臨界值，該堆疊維持高電阻，開關會關閉。當開關打開時，如果電壓下降導致電流的流量下跌至保持電流以下，則堆疊將會回復高電阻狀態。
第一電極106與第二電極110可包括，例如氮化鈦(TiN)或氮化鉭(TaN)。或者，第一電極106與第二電極110可以是鎢(W)、氮化鎢(WN)、氮化鋁鈦(TiAlN)或氮化鋁鉭(TaAlN)或在另一些實施例中，包括選自於由摻雜矽(doped-Si)、矽、碳(C)、鍺(Ge)、鉻(Cr)、鈦(Ti)、鎢、鉬(Mo)、鋁(Al)、鉭(Ta)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、氮(N)、氧(O)、釕(Ru)以及上述任意組合所組成的群組中的一個或更多個元素。介電層108可包括氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、氧化矽(silicon oxide)、與任何其他適合的介電材料。
第1圖所繪示的開關元件具有寬度112相對窄的第一電極106(在一些實施例中寬度為直徑)。第一電極106的窄寬度112導致第一電極106與堆疊180之間的接觸面積小於堆疊180與第二電極110之間的接觸面積。因此，電流會集中在堆疊180鄰近第一電極106的部分，導致主動區與第一電極接觸或接近。
第2圖係繪示一種柱狀開關元件200的結構剖面圖。開關元件200包括如第1圖所述的堆疊180。此處的堆疊180為柱狀並分別與第一電極212的底面210、第二電極216的頂面214接觸。堆疊180具有實質上與第一電極212和第二電極216相同的寬度，以定義出一個多層或類超晶 格 且由介電質(未繪示)所環繞的柱體。此處所用的「實質上(substantially)」一詞主要是為了遷就製造公差(manufacturing tolerances)。
第3圖係繪示一種記憶胞120的實施例。記憶胞120與第一存取線(位元線)111接觸，也與第二存取線(字元線)101接觸。記憶胞120包括鄰接於第一存取線111之表面151的一個開關元件121，以及鄰接於第二存取線101之表面152的一個記憶體單元122。第一阻障層123配置於開關元件121與記憶體單元122之間。用來作為開關電極(switch electrode)的第二阻障層125，在本實施例中，配置於開關元件121與第一存取線111的表面151之間。舉例來說，開關元件121可以是上述的一種具有兩個端點的類超晶格開關(串列選擇線-開關，SSL-switch)。串列選擇線-開關的厚度，較佳係少於60奈米。
第一阻障層123可在開關元件121與記憶體單元122之間提供黏著與阻擋離子擴散的功能。第一阻障層123可具有一個厚度介於5奈米至50奈米之間的導電材料層，導電材料層的厚度較佳為20奈米。構成第一阻障層123的材料可以是金屬氮化物，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)、氮化鈮(NbN)、鈦矽氮化物(TiSiN)、氮化鋁鈦(TiAlN)、氮化鈦硼(TiBN)、氮化矽鋯(ZrSiN)、氮化矽鎢(WSiN)、氮化鎢硼(WBN)、氮化鋯鋁(ZrAlN)、氮化鉬矽(MoSiN)、氮化鉬鋁(MoAIN)、鉭矽氮化物(TaSiN)、氮化鋁鉭(TaAlN)。除了金屬氮化物，第一阻障層123可包括摻雜的多晶矽、鎢、銅、鈦、鉬、鉭、矽化鈦(TiSi)、矽化鉭(TaSi)、鈦化鎢(TiW)、氮氧化鈦(TiON)、氮氧化鈦鋁(TiAlON)、氮氧化鎢(WON)、與氮氧化鉭(TaON)。
該第二阻障層125可於開關元件121與第一存取線111之間，提供黏著與阻擋離子擴散的功能，並作為開關元件121的電極。第二阻障層125可具有與第一阻障層123相同的材料，例如氮化鈦，並作為開關元件121的電極。在一些實施例之中，第二阻障層125可具有與第一阻障層123相異的材料。在一些實施例之中，可以省略第二阻障層125，使開關元件121與第一存取線111直接接觸，此時第一存取線111可作為開關元件121的電極。
記憶體單元122可以包括一個可寫入電阻材料(programmable resistance material)層。在一實施例中，記憶體單元122包括相變化記憶體材料。在一些實施例中，也可用來實現其他可寫入電阻式記憶體單元(programmable resistance memory elements)，例如金屬氧化物電阻式記憶體、磁阻式記憶體(magnetic resistive memories)、導電橋電阻式記憶體(conducting-bridge resistive memories)。
相變化記憶體材料可以是，例如厚度範圍介於10奈米至50奈米之間的硫族化合物層，較佳厚度為30奈米。藉由施加能量，例如熱或電流，用來作為相變化記憶體單元的硫族化合物，可以在非晶相的相對低電阻狀態與結晶相的相對高電阻狀態之間轉換。在一些實施例之中，可以使用具有多種電阻狀態的多階層記憶胞。
記憶體單元122的典型材料可以包括以硫屬化合物為基底的材料與其他材料。適合作為記憶體單元122的硫屬化合物基底材料可以包含元素週期表的IVA族的一個或多個元素，例如鍺與錫(Sn)。硫屬化物合金通常包括銻(Sb)、鎵(Ga)、鎵(In)、與銀(Ag)之群組中的一個或多個。許 多的相變化記憶體材料已描述於技術文獻中，包含：鎵/銻(Ga/Sb)、銦/銻(In/Sb)、銦/硒(In/Se)、銻/碲(Sb/Te)、鍺/碲(Ge/Te)、鍺/銻/碲(Ge/Sb/Te)、銦/銻/碲(In/Sb/Te)、鎵/硒/碲(Ga/Se/Te)、錫/銻/碲(Sn/Sb/Te)、銦/銻/鍺(In/Sb/Ge)、銀/銦/銻/碲(Ag/In/Sb/Te)、鍺/錫/銻/碲(Ge/Sn/Sb/Te)、鍺/銻/硒/碲(Ge/Sb/Se/Te)、與碲/鍺/銻/硫(Te/Ge/Sb/S)的合金。在鍺/銻/碲合金家族之中，可以使用許多各種不同的合金組成物。舉例來說，組成物可以是摻雜介電質的Ge2Sb2Te5、GeSb2Te4與GeSb4Te7。在一些實施例中，過渡金屬，例如鉻、鐵(Fe)、鎳、鈮(Nb)、鈀(Pd)、鉑與其混合物或合金，可以與鍺/銻/碲或鎵/銻/碲結合以形成具有可寫入電阻特性的相變化合金。可用的記憶體材料的特定實施例揭露於Ovshinsky，美國專利編號5,687,112第11-13欄，其內容可藉由引用併入的方式將該文獻全文內容收錄至本文中。
記憶體單元122可包括一個硫屬化物合金層，並以添加劑改變其導電性、轉移溫度、熔點溫度與其他性質。代表的添加劑可包括氮、矽、氧、二氧化矽(SiOx)、氮化矽(SiN)、銅、銀(Ag)、金(Au)、鋁、氧化鋁(Al2O3)、鉭、氧化鉭(TaOx)、氮化鉭、鈦、與氧化鈦(TiOx)。
第一存取線(位元線)與第二存取線(字元線)可包括各種金屬材料、類金屬材料、與摻雜半導體、或上述材料的組合。第一存取線與第二存取線的實施例，可使用一層或多層下述材料，如鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、多晶矽、矽化鈷(CoSi)、矽化鎢(WSi)、氮化鈦(TiN)/鎢/氮化鈦(TiN)、及其他材料來實現。舉例來說，第一存取線與第二存取線的厚度範圍可介於10奈米至100奈米。在其他實施例中，第一存取線與第二存取線可以很薄或很厚。第二存取線所選擇的材料， 較佳是可以和記憶體單元122相容的材料。同樣地，第一存取線所選擇的材料，較佳是可以和第二阻障層125相容的材料。
在另一實施例中，一底電極(未繪示)具有比記憶體單元122的表面更小的接觸表面，設置於記憶體單元122與開關元件121之間、或設置於該記憶體單元122與第二存取線101之間。藉此，可達到使記憶體單元之接觸點的電流密度上升的目的。此底電極可包括氮化鈦、氮化鉭、鈦矽氮化物、氮化鋁鈦、氮化鋁鉭、與氮化鎢。與硫屬化物合金主動區接觸的底電極有時被稱為「加熱器」，反映在一些實施例中，此底電極可以具有相對較高的電阻，並有助於對硫屬化物合金主動區進行焦耳加熱。
第4圖是製造如第1圖所繪示之開關元件100的簡化製程流程圖。以下有關第4圖之流程描述所使用的元件符號都參照第1圖。在步驟310中，形成具有寬度112(或直徑)的第一電極106，使其延伸穿過介電層108。第一電極106包括氮化鈦，該介電層108包括氮化矽。在另一些實施例中，可以從第1圖所述的材料中，選擇第一電極106與介電層108的材料。
第一電極106延伸穿過介電層108至下方電路(underlying circuitry)(未繪示)。下方電路可以藉由所屬領域所習知的標準製程來形成，且電路單元的配置是根據實施此處所述之開關元件的結構來配置。一般而言，電路通常會包括存取元件，例如電晶體、二極體、雙向閾值開關、位元線、字元線與源極線、導電插塞、與半導體基板中的摻雜區。
舉例來說，第一電極106與介電層108，可以使用揭露於美國專利申請案，編號第11/764,678號，申請日為2007年6月18日，標題為 Method for Manufacturing a Phase Change Memory Device with Pillar Bottom Electrode(現為美國利案編號第8,138,028號)所揭露的方法、材料與製程來形成。此專利申請案可藉由引用併入的方式，將全文內容收錄至本文中。例如，可以在存取電路(未繪示)的頂面形成一個電極材料層，然後使用標準光微影技術(photolithographic techniques)圖案化電極層上的光阻層，以形成一個光阻罩幕(mask of photoresist)覆蓋於第一電極106的位置。接下來，可以使用，例如氧電漿來修整光阻罩幕，以形成具有次微影尺度(sublithographic dimensions)的罩幕結構，覆蓋於第一電極106的位置上。之後，可以使用修整過的光阻罩幕來蝕刻電極材料層的，藉以形成具有窄(次微影)寬度112的該第一電極106。後續，形成介電材料並加以平坦化以形成介電層108。
另外，開關元件也可被組織在交叉點架構中，例如美國專利案編號第6,579,760號，標題為SELF-ALIGNED,PROGRAMMABLE PHASE CHANGE MEMORY，公告日為2003年6月17日，中所描述的內容。此專利案的內容可藉由引用併入的方式，將全文內容收錄至本文中。第一電極可以是存取線，例如字元線和/或位元線。在此一架構中，存取元件係配置於開關元件與存取線之間。
在步驟312中，在濺鍍系統中形成包括多個交替堆疊之雙向材料層的堆疊180。在本實施例中，堆疊180由厚度為1奈米的硒化砷(As2Se3)或其他砷硒的組合(雙向材料層182-1,182-2,182-3,182-4,182-5層)與厚度為4奈米的碲砷鍺硒矽硫(雙向材料層181-1,181-2,181-3,181-4,181-5層)交替堆疊而成。形成交替堆疊之雙向材料層的期間，基板可以不需要在濺鍍系 統中移出或移入。然後，在堆疊180上形成一個覆蓋層，例如厚度為10奈米的氮化鈦層(未繪示)，以預防硫屬化物合金的氧化。
在步驟314中，形成第二電極110。例如，可以藉由沉積與圖案蝕刻導電材料，來形成第二電極110。
在步驟316中，進行一個退火製程以穩定已成形之開關元件的特性。已成形的構造在200ºC或以上的溫度下進行退火，以穩定記憶胞的特性。在本實施例中，是以大約300℃的溫度進行退火30分鐘。退火製程可結合後段製程(BEOL processes)。此一後段製程係用以完成晶片的半導體製程步驟，得到第8圖所繪示的結構。後段製程(BEOL processes)可以是所屬技術領域所習知的標準製程，後段製程會根據用來實施開關元件的晶片架構來執行。藉由後段製程所形成的結構，通常可包括接觸(contacts)、層間介電層以及用於晶片之內連線(interconnections)的各種金屬層，包括將開關元件耦接至周邊電路的電路。透過這些製程，可以在元件上形成如第8圖所繪示的控制電路與偏壓電路。
第5圖繪示開關元件在沉積製程之後(未退火)量測所得的電流-電壓特性曲線圖。第一週期中(Cyc 1)，電流-電壓的特性曲線隨著對數單位的電流位準的增加呈現直線向上的趨勢，直至約3.55V的臨界電壓，其電阻下降至開啟狀態的電阻值，且電流振幅(current amplitude)跳升。當電壓下降至約2.15V，電流強度(current magnitude)約13μA時，到達保持位準(holding level)，且電阻會快速上升至關閉狀態電阻值，電流振幅也會下降。第一週期後，開關性能會變得不良，電壓為1V時的漏電電流為400nA或更高。
第6圖係繪示一種採用退火製程所製造之開關元件的電流-電壓特性曲線圖。其中，在退火製程中以對記憶胞被加熱至300℃持續30分鐘。在第一週期中，切換臨界電壓約為5.45V。在後續的週期中，當切換臨界電壓維持在約4V時，開關性能會維持在良好的狀態。電流約13μA時，保持臨界電壓(holding threshold voltage)約為1.7V。在第一週期中，當施加在記憶胞上的電壓為1V時，記憶胞會有12pA的漏電。第一週期之後，當施加的電壓為1V時，漏電電流會維持相當低的水準，約0.16nA。
第7圖係繪示一種採用退火製程所製造之開關元件在恆定電流耐久性測試(constant current endurance test)的數個階段中量測所得的電流-電壓特性曲線圖。在測試的第一工作週期(DC cycle)之後，臨界電壓Vth1約為5.3V，在切換臨界電壓下的臨界電流Ith1約為0.7μA，漏電電流(Ioff@1V)約為15pA。第二工作週期後，臨界電壓Vth2約為4.1V，在切換臨界電壓下的電流Ith2約為0.6μA，而漏電電流(Ioff@1V)約為0.1nA。在此實驗中，經過三個工作週期(Cyc 3)之後，記憶胞被施加300μA的偏壓持續10秒(10s)。再經過一個週期，記憶胞被施加300μA的偏壓，持續100秒。再經過另一個週期，記憶胞被施加300μA的偏壓，持續1000秒(1Ks)。再執行下一個工作週期，並進行繪圖。在承受1Ks的偏壓之後，記憶胞的臨界電壓Vth6約為3.9V，在切換臨界電壓下的電流Ith6約為0.9μA，漏電電流(Ioff@1V)維持約0.1nA。這些測試結果驗證了此開關元件在許多應用中具有合適的耐久性。舉例來說，間隔1000秒的直流偏壓(DC stress)應力，可以與開關元件在工作時間為50奈秒持續1000秒(除以50奈秒、或進行2×1010週期)的環境所遭遇的壓力相符，這表示，開關元件具有2×1010週期的 耐久性。
第8圖係繪示積體電路700的簡化方塊圖，積體電路700包括記憶體胞陣列702，其具有在此描述的開關元件(串列選擇開關)。具有讀取、設定、重設模式的一字元線解碼器704耦接至陣列702中沿著行方向排列的多個字元線706並與之電性連通。一位元線解碼器708與陣列702中沿著列方向排列的多個位元線710電性連通，用以讀取、設定、重設陣列702中的記憶體單元。位址從匯流排(bus)712上提供至字元線解碼器704與位元線解碼器708。感測電路(感測放大器)與區塊714中資料輸入結構(data-in structures)通過資料匯流排716連接至位元線解碼器708，感測電路(感測放大器)與資料輸入結構(data-in structures)包括讀取、設定、重設模式的電壓和/或電流源。資料通過資料輸入線(data-in line)718從積體電路700上的輸入輸出埠、或從其他積體電路700的內部或外部的資料來源，提供至區塊714中的資料輸入結構(data-in structures)。積體電路700上的其他電路720可以包括，例如一般用途處理器、特殊用途應用電路、或由陣列702所支持用來提供系統單晶片功能的多個模組之組合。資料通過資料輸出線722(data-out line)從區塊714中的感測放大器提供至積體電路700上的輸入輸出埠、或提供至積體電路700內部或外部的資料目的地(data destinations)。
本實施例中的控制器724，是使用偏壓安排狀態機(bias arrangement state machine)來實現，用以控制偏壓電路電壓與電流源726的應用，以進行偏壓安排的應用，其包括讀取、設定、重設與驗證電壓、和/或字元線與位元線的電流。執行控制器724可以使用所屬領域習知的特殊 用途邏輯電路。另一實施例中，控制器724包括一般用途處理器，其可以實施在相同的積體電路上，以執行電腦程式控制裝置的操作。其他實施例中，執行控制器724可使用特殊用途邏輯電路與一般用途處理器的組合。
上述實施方式已說明包含雙向材料層的開關元件。雙向材料層配置於類超晶格結構中，且具有低漏電電流與高耐久性。此外，開關元件可當作記憶體陣列中的存取元件，以應用於包括3D交叉點陣列的高密度的架構之中。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:開關元件
106:第一電極
108:介電層
110:第二電極
180:堆疊
181-1、181-2、181-3、181-4、181-5、181-6、182-1、182-2、182-3、182-4、182-5、182-6:雙向材料層

Claims (10)

  1. 一種開關元件，包括：一第一電極；一第二電極；及一堆疊，包括位於該第一電極與該第二電極之間的複數個雙向材料層，該些雙向材料層中的一層與該些雙向材料層中和該層相鄰的複數個相鄰層接觸，且該些相鄰層具有與該層不同的組成物；其中，包括該些雙向材料層的該堆疊具有與一超晶格類似的一結構配置，且該第二電極的底表面只接觸該些雙向材料層的其中一層。
  2. 如申請專利範圍第1項所述的開關元件，其中所述包括該些雙向材料層的該堆疊包括一雙疊層(pair of layers)，該雙疊層包括該些雙向材料層之二者，且分別由兩種不同的硫屬化物合金或分別由兩種含硒合金所構成。
  3. 如申請專利範圍第1項所述的開關元件，其中所述包括該些雙向材料層的該堆疊包括週期性堆疊的複數個疊層子集(periodic sets of layers)，且每一該些疊層子集，包括該些雙向材料層之至少二者，且分別由兩種不同的硫屬化物合金所構成；其中該兩種不同的硫屬化物合金為兩種不同的含硒合金或含有硒與砷的合金；其中所述包括該些雙向材料層的該堆疊具有實質為60奈米的一總厚度；每一該些疊層子集中的一第一層具有少於5 奈米(nm)的一厚度，且每一該些疊層子集中的一第二層具有少於5奈米的一厚度。
  4. 如申請專利範圍第1項所述的開關元件，其中所述包括該些雙向材料層的該堆疊包括一雙疊層，該雙疊層包括該些雙向材料層之二者，且分別由兩種不同的硫屬化物合金所構成，該兩種不同的硫屬化物合金，係分別選自於由砷硒(AsSe)、砷碲(AsTe)、碲砷鍺矽(TeAsGeSi)、碲砷鍺矽氮(TeAsGeSiN)、碲砷鍺矽硒(TeAsGeSiSe)、碲砷鍺矽硒硫(TeAsGeSiSeS)、碲砷鍺矽硒磷(TeAsGeSiSeP)、鍺硒(GeSe)、鍺砷硒(GeAsSe)以及砷鍺矽硒(AsGeSiSe)所組成的一族群。
  5. 一種記憶體元件，包括：一第一電極；一第二電極；一可寫入電阻材料(programmable resistance material)層，與該第一電極接觸；一堆疊，包括複數個雙向材料層與該第二電極接觸，該些雙向材料層中的一層與該些雙向材料層中和該層相鄰的複數個相鄰層接觸，且該些相鄰層具有與該層不同的組成物；及一阻障層，位於該可寫入電阻材料層與該堆疊之間。
  6. 如申請專利範圍第5項所述的記憶體元件，其中包括複數個雙向材料層的該堆疊包括一疊層子集，該疊層子集包括 該些雙向材料層之至少二者，且分別由兩種不同的硫屬化物合金、或含硒硫屬化物合金、或含硒與砷的硫屬化物合金所構成。
  7. 如申請專利範圍第5項所述的記憶體元件，其中包括複數個雙向材料層的該堆疊具有實質為60奈米的一總厚度，且包括複數個雙疊層，每一該些雙疊層的一第一層具有小於5奈米的一厚度；且每一該些雙疊層的一第二層具有小於5奈米的一厚度。
  8. 如申請專利範圍第5項所述的記憶體元件，其中包括該些雙向材料層的該堆疊具有與一超晶格類似的一結構配置，且包括一雙疊層，該雙疊層包括該些雙向材料層之二者，且分別由兩種不同的硫屬化物合金所構成，該兩種不同的硫屬化物合金係選自於由砷硒、砷碲、碲砷鍺矽、碲砷鍺矽氮、碲砷鍺矽硒、碲砷鍺矽硒硫、碲砷鍺矽硒磷、鍺硒、鍺砷硒和砷鍺矽硒所組成的一族群。
  9. 如申請專利範圍第5項所述的記憶體元件，其中該可寫入電阻材料(programmable resistance material)包括相變化記憶體材料。
  10. 一種開關元件，包括：一第一電極；一第二電極；及一堆疊，包括複數個雙向材料層位於該第一電極與該第二電極之間，該堆疊包括複數個雙疊層；其中每一該些雙疊層的一第一層具有小於5奈米的一厚度，每一該些雙疊層的一第二層具有小於 5奈米的一厚度，該第一層與該第二層分別由兩種不同含硒雙向材料所構成；其中，包括該些雙向材料層的該堆疊具有與一超晶格類似的一結構配置。
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