TWI708374B - 半導體裝置、記憶體裝置以及開關裝置 - Google Patents
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Abstract
本發明提供一種開關裝置，具有第一電極、第二電極以及第一電極與第二電極之間的開關層。原位障壁層安置於第一電極與第二電極之間。障壁層包括包含矽及碳的組合物。開關裝置可用於記憶體裝置中。
Description
本發明是關於使用於積體電路（包含積體電路記憶體裝置）中的開關裝置。
在積體電路中具有許多的開關裝置的應用（諸如電晶體及二極體）。一種類型的開關裝置被稱為基於雙向材料的雙向臨限值開關，其特徵在於開關臨限值電壓處的較大電阻降，以及在電壓降低至保持臨限值之下時恢復高電阻阻斷狀態。
舉例而言，開關裝置已用於包括以交叉點架構組織的高密度陣列單元的各種可程式化電阻記憶體裝置中。舉例而言，一些交叉點架構利用包含與雙向臨限值開關（ovonic threshold switch；OTS）串聯的相變記憶體元件的記憶體單元。其他架構也被使用，包含各種2維及3維陣列結構，所述架構亦可利用開關裝置以選擇陣列中的記憶體元件。此外，已提出將雙向臨限值開關用於各種其他用途，包含所謂的類神經（neuromorphic）計算。
與製造包含雙向臨限值開關選擇器(OTS selectors)的裝置有關的問題在於雙向臨限值開關材料容易在許多環境（settings）中氧化。解決此氧化的一個選項涉及原位成型(in situ formation)一罩蓋層（其中，原位（in situ）係指在不破除原本製程真空的條件下，繼續下一個製程如鍍膜，在此即鍍上該罩蓋層），以減少雙向臨限值開關材料的氧化，所述罩蓋層諸如純碳（例如非晶形碳或其他碳相）或摻氮的碳。然而，即使使用此等技術，雙向臨限值開關的氧化仍可能是明顯的問題。
因此，有需要提供經改良的技術以減少雙向臨限值開關材料在製造期間的氧化。
描述了一種開關裝置，包括第一電極、第二電極以及第一電極與第二電極之間的開關層。開關層可包括雙向臨限值開關材料。障壁層安置於開關層的表面上，且包括含有矽及碳的組合物。在組合物中碳可比矽具有更高濃度（摻矽碳）。在本文所描述的實施例中，組合物中的矽的濃度可在約4至18原子百分比範圍內。障壁層可包括原位（in situ）沈積層，所述原位沈積層包括矽及碳。
描述了一種記憶體裝置，包含：第一電極；第二電極；與第一電極接觸的記憶體元件，諸如相變記憶體材料或其他可程式化電阻記憶體材料；以及位於第一電極與第二電極之間並與記憶體元件串聯的開關層。記憶體裝置可包含記憶體元件與開關層之間的障壁層。如本文所描述，障壁層包括包含矽及碳的組合物。
記憶體裝置可經組態為積體電路裝置上的具有極高密度的3D交叉點記憶體。
亦可在各種其他類型的裝置中利用開關裝置。
描述了製造裝置的方法。可使用雙向臨限值開關材料原位沈積障壁層。
使用如本文所描述的障壁層可提高熱穩定性且減少底層雙向臨限值開關材料的氧化。包含摻矽碳障壁層的雙向臨限值開關可經受住高溫退火。
在審閱以下圖式、實施方式以及申請專利範圍之後可看出本發明的其他態樣及優點。
參考圖1至圖6提供本發明的實施例的詳細描述。
圖1為包含如本文所描述的障壁層15及具有雙向臨限值開關材料的開關層10的開關裝置的簡化圖。障壁層15為在雙向臨限值開關材料的開關層10的頂部表面上的包含矽及碳的組合物。開關裝置包含第一電極11及第二電極12，其中開關層10串聯於第一電極11與第二電極12之間。障壁層15接觸雙向臨限值開關材料的開關層10的表面，而可防止或減少材料在製造期間氧化。可將電壓V1施加於第一電極11，且可將電壓V2施加於第二電極12。在一些實施例中，第二障壁層可安置於雙向臨限值開關材料的開關層10與所述第一提及表面（即頂部表面）相對的第二表面（例如底部表面）上。
在實施例中，障壁層15可包括矽及碳的組合，其中以原子百分比量測，碳比矽的濃度更高。與一些雙向開關材料組合，障壁層15可包括矽及碳的組合物，其中矽的濃度在約4至18原子百分比範圍內。障壁層15可包括原位障壁層，所述原位障壁層在用於沈積雙向臨限值開關材料的相同製程腔體中沈積於該雙向臨限值開關材料之上。
在實施例中，障壁層15可包括基本上由矽及碳組成的組合物，諸如藉由僅沈積矽及碳與經由接觸開關材料及後續各層結構的製造工序產生的任何雜質（諸如在共同製程腔體中與開關材料進行共濺鍍）來形成障壁層15的情形。
圖2為針對可搭配雙向臨限值開關材料的障壁層的材料的電阻率對比溫度的曲線圖，其中材料的溫度自約50℃加熱至約400℃（升溫部分），且接著使其冷卻回至約50℃（降溫部分）。曲線圖包含繪示純碳的電阻率對比溫度的第一軌跡20。純碳展示由此熱循環引起的電阻率的實質改變。由於溫度上升，電阻率會下降，因此第一軌跡20的上半部分201是代表升溫部分的曲線，第一軌跡20的下半部分202則是代表降溫部分的曲線。
曲線圖包含繪示矽及碳的組合的電阻率對比溫度的第二軌跡21，其中矽的濃度約為11.1原子百分比且碳的濃度約為88.9原子百分比。可看出電阻率略微更高，但由熱循環引起的電阻率改變顯著減小。此實施例的障壁材料可藉由以設定為30瓦特的射頻（Radio frequency；RF）功率濺鍍摻矽碳（Si-C）來形成。同樣的，第二軌跡21的上半部分211及下半部分212也分別代表升溫部分及降溫部分的曲線。
曲線圖包含繪示矽及碳的組合的電阻率對比溫度的第三軌跡22，其中矽的濃度約為17.2原子百分比，且碳的濃度約為82.8原子百分比。由第三軌跡22可以看出，在此實施例中，由熱循環引起的電阻率改變極小。實際上，即使在退火至400℃之後電阻率亦返回至其初始值。此實施例的障壁材料可藉由以設定為50瓦特的RF功率濺鍍摻矽碳來形成。
另外，罩蓋含有矽及碳的障壁材料的雙向臨限值開關材料的樣本及罩蓋由純碳組成的障壁材料的雙向臨限值開關材料的樣本經受退火，以測試雙向臨限值開關的熱穩定性。測試發現使用包括矽及碳的障壁材料的樣本可經受400℃的退火，而使用純碳的樣本則明顯受損。
使用包括砷（As）的雙向臨限值開關材料進行額外測試，其中砷化氫（AsH3）的釋氣為雙向臨限值開關材料的氧化的指標。在測試的實例中，雙向臨限值開關材料包括AsSeGeSi。此額外測試量測具有60奈米厚純碳的障壁層的樣本的砷化氫釋氣，以及具有如本文所描述的60奈米厚的矽及碳的組合的障壁層的樣本的砷化氫釋氣。砷化氫釋氣代表含砷的膜與水分反應，從而導致氧化的現象。測試發現，釋氣現象在使用矽及碳的組合的實例中有實質性的減少。
此外，比較雙向臨限值開關材料的樣本中的氧含量。在利用純碳障壁層的樣本中，氧的濃度可大於20原子百分比。在利用矽及碳的組合作為障壁層的樣本中，氧的濃度約為4.5原子百分比。
此測試表明包括矽及碳的組合的障壁層展現良好罩蓋能力。利用如本文所描述的障壁層可停止雙向臨限值開關材料的氧化。此外，如本文所描述的障壁層在較寬的溫度範圍上仍具有較佳的電阻率穩定性。此外，與雙向臨限值開關材料組合的如本文所描述的障壁層可在高溫下操作而不損壞。
圖3示出包括安置於交叉點的第一存取線110及第二存取線120中的多層柱（multi-layer pillar）的例示性記憶體單元125。
在此實例中的柱包含第一存取線110上的底部電極層101，諸如金屬、金屬氮化物、摻雜半導體或類似者。
緩衝層102安置於底部電極層101上。在一些實施例中，緩衝層102包括如本文所描述的矽及碳的組合物。緩衝層102可為例如15奈米至30奈米厚。
開關層103安置於緩衝層102上。開關層103可包括雙向臨限值開關材料，舉例而言，AsSeGeSi、AsSeGeSiC、AsSeGeSiN、AsSeGeSiTe、AsSeGeSiTeS、AsTeGeSi、AsTeGeSiN以及其他可用的雙向臨限值開關材料。在一些實施例中，雙向臨限值開關材料包括As。開關層103可為例如15奈米至45奈米厚，且較佳地小於50奈米厚。
緩衝層104安置於開關層103上，且可稱為雙向臨限值開關材料的罩蓋層。緩衝層104為包括如本文所論述的矽及碳的組合物的障壁層。在較佳實施例中，緩衝層104包括包含矽及碳的原位組合物的障壁層，其中碳比矽的濃度更高。對一些雙向臨限值開關材料而言，緩衝層104為包含矽及碳的組合物的障壁層，其中矽的濃度在4至18原子百分比範圍內。緩衝層104可為例如15奈米至30奈米厚。
記憶體材料層105安置於緩衝層104上。記憶體材料可包括可程式化電阻材料。在實施例中，記憶體材料包括相變記憶體材料，諸如GST（鍺-銻-鍗材料，例如Ge2Sb2Te5）、氧化矽摻雜GST、氮摻雜GST、氧化矽摻雜GaSbGe或其他相變記憶體材料。在一些實施例中，可實施其他可程式化電阻記憶體元件，諸如金屬-氧化物電阻性記憶體、磁電阻性記憶體以及導電橋電阻性記憶體，或其他類型的記憶體裝置。記憶體材料層105可具有根據所利用的特定材料選擇的厚度。對相變材料而言，厚度的實例範圍可為5奈米至50奈米厚。
頂部緩衝層106安置於記憶體材料層105上。在一些實施例中，頂部緩衝層106包括如本文所描述的包含矽及碳的組合物。頂部緩衝層106可為例如15奈米至30奈米厚。
除如本文所描述的矽及碳的組合以外，用於第一緩衝層102及頂部緩衝層106的材料可為金屬氮化物，諸如氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鉬（MoN）、氮化鈮（NbN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鈦硼（TiBN）、氮化鋯矽（ZrSiN）、氮化鎢矽（WSiN）、氮化鎢硼（WBN）、氮化鋯鋁（ZrAlN）、氮化鉬矽（MoSiN）、氮化鉬鋁（WAlN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）。除金屬氮化物之外，第一緩衝層102及頂部緩衝層106可包括以下材料，諸如碳、摻雜多晶矽、鎢（W）、銅（Cu）、鈦（Ti）、鉬（Mo）、鉭（Ta）、矽化鈦（TiSi）、矽化鉭（TaSi）、鈦鎢（TiW）、氮氧化鈦（TiON）、氮氧化鈦鋁（TiAlON）、氮氧化鎢（WON）以及氮氧化鉭（TaON）。
記憶體元件125可包括一層可程式化電阻材料。在一個實例中，記憶體元件125包括相變記憶體材料。
第一存取線（位元線）及第二存取線（字元線）可包括各種金屬、類金屬材料以及摻雜半導體，或其組合。可使用一或多層以下所述的材料來實施第一存取線及第二存取線，比如鎢（W）、鋁（Al）、銅（Cu）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、摻雜多晶矽、矽化鈷（CoSi）、矽化鎢（WSi）、TiN/W/TiN以及其他材料。舉例而言，第一存取線及第二存取線的厚度可在10奈米至100奈米範圍內。在其他實施例中，第一存取線及第二存取線可更薄或更厚。第二存取線的材料較佳地為針對與此實例中的頂部緩衝層106或記憶體元件125的相容性來選擇。同樣，第一存取線的材料較佳地為針對與底部電極層101或記憶體元件125的相容性來選擇。
在另一實施例中，類似圖3中所繪示的底部電極層的接觸表面比開關層的表面小。因此，可實現增大電流密度。
圖4示出安置於第一存取線161及第二存取線162的交叉點中的例示性開關單元160。開關單元160串聯安置於第一存取線161與第二存取線162之間。開關單元160包含安置於第一緩衝層166與第二緩衝層167之間的開關層165。開關層165可包括含As的雙向臨限值開關材料或其他雙向臨限值開關材料。緩衝層167及緩衝層166中的至少一者包括如本文所描述的矽及碳的組合物。緩衝層166、緩衝層167的其他者的代表性材料可與上文所論述的材料相同。
對圖1、圖3以及圖4的開關裝置而言，當第一電極（例如第一電極11）及第二電極（例如第二電極12）上的電壓（電壓V1-電壓V2）超過開關層的臨限值電壓時，則開關裝置接通。當第一電極及第二電極上的電壓低於開關層的保持臨限值電壓時，開關裝置返回至高阻抗斷開狀態。開關裝置可具有高度非線性電流對比電壓特性，使得其適合用作高密度記憶體裝置中及其他環境中的開關元件。
圖5為用於製造類似圖3的記憶體裝置的的簡化流程圖。在步驟210處，第一電極形成於襯底上，且可經由介電層延伸至底層電路，或可為諸如在3D交叉點陣列中的圖案化存取線。作為實例，第一電極可包括氮化鈦（TiN）且介電層可包括氮化矽（SiN）。可藉由所屬領域中已知的標準製程形成底層電路或圖案化存取線，且電路的元件的組態取決於本文中所描述的開關裝置所實施的組態。一般而言，電路可包含存取裝置，諸如電晶體、二極體、雙向臨限值開關、位元線、字元線及源極線、導電插塞以及半導體襯底內的摻雜區域。
可例如使用如名稱為「用於製造具有柱底部電極的相變記憶體裝置的方法（Method for Manufacturing a Phase Change Memory Device with Pillar Bottom Electrode）」的美國專利第8,138,028號中所揭露的方法、材料以及製程來形成第一電極及介電層，所述專利以引用的方式併入本文中。
替代性地，開關裝置可以交叉點架構來組織，諸如在2003年6月17日發佈的名稱為「自對準可程式化相變記憶體（SELF-ALIGNED,PROGRAMMABLE PHASE CHANGE MEMORY）」的美國專利第6,579,760號中所描述，所述專利以引用的方式併入本文中。第一電極可為存取線，諸如字元線及/或位元線。在此類架構中，存取裝置配置於開關裝置與存取線之間。
在步驟212處，舉例而言，包含雙向臨限值開關材料的開關層形成於濺鍍系統的濺鍍腔中，所述雙向臨限值開關材料包含上文所描述的材料。
在步驟214處，形成包含如上文所描述的矽及碳的組合物的緩衝層，使得所述緩衝層充當抵禦開關層的氧化的障壁層。在較佳實例中，藉由與雙向臨限值開關材料在相同濺鍍腔中進行原位濺鍍來形成組合物，或在不使雙向臨限值開關材料暴露於氧化環境的情況下以其他方式形成。
在步驟216處，記憶體材料形成於緩衝層上。記憶體材料可為可程式化電阻材料，比如相變材料，或如上文所描述的其他材料。
在步驟218處，形成第二電極。舉例而言，可藉由沈積及圖案化蝕刻導電材料來形成第二電極。
可使用後段製程（back-end-of-line；BEOL）處理來完成裝置。BEOL製程將完成晶片的半導體製程步驟，產生圖6中所示出的結構。BEOL製程可為所屬領域中已知的標準製程，且進行的製程取決於開關裝置所實施的晶片的組態。一般而言，藉由BEOL製程形成的結構可包含用於晶片上的互連的接觸件、層間介電層以及各種金屬層，包含電路以將開關裝置耦接至周邊電路。藉由此等製程，如圖6中所繪示的控制電路及偏壓電路形成於裝置上。
圖6為包含搭配可程式化電阻記憶體層的開關層（雙向臨限值開關）及包括如上文所描述的矽及碳的緩衝層的交叉點記憶體單元的3D陣列302的積體電路300的簡化方塊圖。具有讀取、設定（set）以及復位（reset）模式的列/層級線解碼器304耦接至呈層級且沿陣列302中的列配置的多個字元線306且與所述多個字元線306電連通。行/層級解碼器308與呈層級且沿陣列302中的行配置的多個位元線310電連通，用於讀取、設定以及復位陣列302中的記憶體單元。位址由匯流排312上供應至列/層級解碼器304及行/層級解碼器308。區塊314中的包含用於讀取、設定以及復位模式的電壓及/或電流源的感測電路（感測放大器）及資料輸入（data-in）結構經由資料匯流排316耦接至行/層級解碼器308。資料經由資料輸入線318自積體電路300上的輸入/輸出埠或自在積體電路300內部或外部的其他資料源供應至區塊314中的資料輸入結構。其他電路320可包含於積體電路300中，諸如通用處理器或專用應用程式電路，或提供由陣列302支持的系統單晶片功能的模組的組合。資料自區塊314中的感測放大器經由資料輸出線322供應至積體電路300上的輸入/輸出埠，或供應至在積體電路300內部或外部的其他資料目的地。
在此實例中實施的使用偏壓配置狀態機的控制器324控制偏壓電路電壓源及電流源326的應用，包含讀取、設定、復位以及驗證等模式中字元線及位元線的電壓及/或電流。控制器包含經組態用於具有取決於記憶體單元的結構及組合物的臨限值電壓的開關層的控制電路，藉由將電壓施加於經選擇記憶體單元，使得選擇記憶體單元中的開關上的電壓高於臨限值，且藉由將電壓施加於未經選擇的記憶體單元，使得未經選擇的記憶體單元中的開關上的電壓在存取經選擇記憶體單元的讀取操作或其他操作的期間低於臨限值。
可使用所屬領域中已知的專用邏輯電路來實施控制器324。在替代性實施例中，控制器324包括通用處理器，所述通用處理器可實施於相同積體電路上以執行電腦程式以控制裝置的操作。在又一實施例中，專用邏輯電路及通用處理器的組合可用於實施控制器324。
儘管參考上文詳述的較佳實施例及實例揭露了本發明，但應理解，此等實例意欲為說明性而非限制性意義。預期所屬領域中具通常知識者將容易地想到修改及組合，所述修改及組合將在本發明的精神及以下申請專利範圍的範圍內。
10、103、165：開關層
11：第一電極
12：第二電極
15：障壁層
20：第一軌跡
21：第二軌跡
22：第三軌跡
101：底部電極層
102、104：緩衝層
105：記憶體材料層
106：頂部緩衝層
110、161：第一存取線
120、162：第二存取線
125：記憶體單元
160：開關單元
166：第一緩衝層
167：第二緩衝層
201：第一軌跡的上半部分
202：第一軌跡的下半部分
210、212、214、216、218：步驟
211：第二軌跡的上半部分
212：第二軌跡的下半部分
300：積體電路
302：陣列
304：列/層級線解碼器
306：字元線
308：行/層級解碼器
310：位元線
312：匯流排
314：區塊
316：資料匯流排
318：資料輸入線
320：其他電路
322：資料輸出線
324：控制器
326：偏壓電路電壓源及電流源
V1、V2：電壓
圖1為包含包括矽及碳的組合物的障壁層的開關裝置的簡化橫截面。
圖2為繪示針對障壁材料的測試結果繪製的電阻率對比溫度的曲線圖。
圖3為包含具有如本文所描述的障壁層的開關裝置的交叉點記憶體裝置中的記憶體單元的簡化3D透視圖。
圖4為在交叉點組態下具有如本文所描述的障壁層的開關裝置的簡化3D透視圖。
圖5為用於製造如本文所描述的記憶體裝置的簡化流程圖。
圖6為包括利用如本文所描述的開關裝置的3D記憶體的積體電路記憶體裝置的簡化方塊圖。
10：開關層
11：第一電極
12：第二電極
15：障壁層
V1、V2：電壓
Claims (16)
- 一種半導體裝置，包括：第一電極；第二電極；開關層，位於所述第一電極與所述第二電極之間，所述開關層包括雙向臨限值開關材料；障壁層，位於所述開關層的第一表面上，所述障壁層包括包含矽及碳的組合物，其中所述組合物中的所述矽的濃度在4至18原子百分比範圍內。
- 如申請專利範圍第1項所述的裝置，其中所述障壁層為原位障壁層。
- 如申請專利範圍第1項所述的裝置，其中所述障壁層的所述組合物基本上由矽及碳組成。
- 如申請專利範圍第1項所述的裝置，包含與所述第一電極與所述第二電極之間的所述障壁層接觸的一層記憶體材料。
- 如申請專利範圍第1項所述的裝置，其中所述障壁層小於50奈米厚。
- 如申請專利範圍第1項所述的裝置，其中所述障壁層的厚度在15奈米至30奈米範圍內。
- 如申請專利範圍第1項所述的裝置，包含位於所述開關層的與所述第一表面相對的第二表面上的第二障壁層。
- 如申請專利範圍第1項所述的裝置，包含位於所述第一電極與所述第二電極之間的一層相變記憶體材料。
- 如申請專利範圍第1項所述的裝置，其中所述雙向臨限 值開關材料包括包含砷的組合物。
- 一種記憶體裝置，包括：第一電極；第二電極；可程式化電阻記憶體元件，位於所述第一電極與所述第二電極之間；開關層，與所述第一電極與所述第二電極之間的所述可程式化電阻記憶體元件串聯，所述開關層包括雙向臨限值開關材料；以及障壁層，位於所述可程式化電阻記憶體元件與所述開關層的第一表面之間，所述障壁層包括矽及碳的組合物，其中所述組合物中的所述矽的濃度在4至18原子百分比範圍內，且所述開關層包括砷。
- 如申請專利範圍第10項所述的記憶體裝置，其中所述障壁層小於50奈米厚。
- 如申請專利範圍第10項所述的記憶體裝置，其中所述障壁層的厚度在15奈米至30奈米範圍內。
- 如申請專利範圍第10項所述的記憶體裝置，包含位於所述開關層的與所述第一表面相對的第二表面上的第二障壁層。
- 如申請專利範圍第10項所述的記憶體裝置，其中所述障壁層的所述組合物基本上由矽及碳組成。
- 一種開關裝置，包括：第一電極；第二電極； 雙向臨限值開關材料，包括砷，位於所述第一電極與所述第二電極之間；以及障壁層，位於所述第一電極與所述第二電極之間，包括包含矽及碳的組合物，其中所述組合物中的所述矽的濃度在4至18原子百分比範圍內。
- 如申請專利範圍第15項所述的開關裝置，其中所述障壁層的所述組合物基本上由矽及碳組成。
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