TWI806136B - 半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，包括：多個半導體圖案，在第一方向上間隔開；多個模製絕緣層，位於多個半導體圖案之間；多個矽化物圖案，接觸多個半導體圖案；以及多個第一金屬導電膜，位於多個模製絕緣層之間且連接至矽化物圖案中的每一者，其中矽化物圖案中的每一者包含面向半導體圖案的第一側壁及面向第一金屬導電膜的第二側壁，矽化物圖案的第一側壁及矽化物圖案的第二側壁在第一方向上延伸，且矽化物圖案的第一側壁及矽化物圖案的第二側壁為彎曲表面。

Description

半導體裝置
本揭露內容是關於一種半導體裝置及其製造方法，且更特定而言，是關於一種包含在垂直於基底的方向上堆疊的半導體圖案的半導體裝置及其製造方法。
為了滿足消費者所需要的極佳效能及低價格，提高半導體元件的整合度為有益的。在半導體元件的情況下，因為整合程度是用於判定產品價格的重要因素，所以尤其需要增大的密度。
在習知二維或平面半導體元件的情況下，整合度主要藉由例如單位記憶體單元佔據的區域中的元件的密度判定，且整合度因此極大地受精細圖案形成技術的水平影響。然而，由於圖案的進一步小型化需要超昂貴設備，所以二維半導體元件的整合度增加，但其仍有限。因此，已提議包含三維配置的半導體圖案的半導體元件。
提供具有元件的改良效能及可靠性的半導體裝置的一些實例實施例。
實例實施例的態樣亦提供一種用於製造具有元件的改良效能及可靠性的半導體裝置的方法。
然而，實例實施例的態樣不受本文中闡述的態樣限制。藉由參考下文給出的詳細解釋，此等及其他實例實施例對於在本揭露內容涉及的領域中具有通常知識者將變得更顯而易見。
根據本揭露的態樣，提供一種半導體裝置，包括：多個半導體圖案，在第一方向上間隔開；多個模製絕緣層，位於多個半導體圖案之間；多個矽化物圖案，接觸多個半導體圖案；以及多個第一金屬導電膜，位於多個模製絕緣層之間且接觸多個矽化物圖案，其中矽化物圖案中的每一者包含面向多個半導體圖案的半導體圖案的第一側壁及面向多個第一金屬導電膜中的第一金屬導電膜的第二側壁，矽化物圖案的第一側壁及矽化物圖案的第二側壁在第一方向上延伸，且矽化物圖案的第一側壁及矽化物圖案的第二側壁為彎曲表面。
根據本揭露的另一態樣，提供一種半導體裝置，包括：多個半導體圖案，在第一方向上間隔開；多個模製絕緣層，位於多個半導體圖案之間；多個矽化物圖案，接觸多個半導體圖案；多個側延伸孔，由多個矽化物圖案以及多個模製絕緣層中在第一方向上彼此鄰近的相鄰模製絕緣層界定，且多個側延伸孔在垂直於第一方向的第二方向上延伸；以及多個第一金屬導電膜，位於多個側延伸孔中且連接至多個矽化物圖案，其中矽化物圖案中的每一者包含面向多個半導體圖案中的半導體圖案的第一側壁及面向多個第一金屬導電膜中的第一金屬導電膜的第二側壁，側延伸孔中的每一者包含由相鄰模製絕緣層界定的頂面及底面以及由矽化物圖案的第二側壁界定的側壁，在側表面上的延伸孔中的每一者中，側延伸孔在第二方向上的寬度與側延伸孔在第一方向上的高度的比率為5或更大，且矽化物圖案中的每一者在第二方向上的寬度為對應高度。
根據本揭露的另一態樣，提供一種半導體裝置，包括：多個模製絕緣層，在第一方向上間隔開；多個半導體圖案，位於多個模製絕緣層之間；多個閘電極，位於多個半導體圖案上，多個閘極在垂直於第一方向的第二方向上延伸；位元線，在第一方向上延伸且連接至多個半導體圖案；多個矽化物圖案，接觸多個半導體圖案；多個側延伸孔，由多個矽化物圖案以及多個模製絕緣層中的相鄰模製絕緣層界定，多個側延伸孔在垂直於第一方向及第二方向的第三方向上延伸；以及多個電容器，位於多個側延伸孔中且連接至多個矽化物圖案，其中每一側延伸孔包含由相鄰模製絕緣層界定的頂面及底面以及由多個矽化物圖案中的矽化物圖案界定的側壁，矽化物圖案中的每一者並不沿側延伸孔的頂面及側延伸孔的底面延伸，且矽化物圖案中的每一者在第三方向上的寬度為相同對應高度。
根據本揭露的另一態樣，提供一種用於製造半導體裝置的方法，方法包括：藉由在第一方向上交替地堆疊模製絕緣層及半導體圖案來形成模製結構，模製結構包含由半導體圖案及相鄰模製絕緣層界定的多個前側延伸孔，多個前側延伸孔在垂直於第一方向的第二方向上延伸；使用具有第IVA族第或第IVB族元素作為中心原子的還原劑沿前側延伸孔中的每一者的輪廓形成晶種金屬膜；經由晶種金屬膜及半導體圖案的矽化物化製程在模製絕緣層之間形成多個矽化物圖案；以及在前側延伸孔的其餘部分中形成金屬導電膜，金屬導電膜連接至矽化物圖案。
儘管本文中可使用術語「第一」、「第二」、「第三」等來描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語僅用於區分一個元件、組件、區、層或區段與另一區、層或區段。因此，在不脫離本揭露的範疇的情況下，下文所論述的第一元件、組件、區、層或區段可被稱為第二元件、組件、區、層或區段。
為易於描述，空間相對術語，諸如「低於」、「在……下部」、「高於」、「在……上部」及其類似者，在本文中可用於描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。應理解，除了圖中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置翻轉，則描述為在其他元件或特徵「下方」及/或「之下」的元件將定向在其他元件或特徵「上方」。因此，實例術語「在……下方」及「在……之下」可涵蓋上方及下方的定向兩者。
圖1為用於解釋根據一些實施例的半導體裝置的圖式。圖2為繪示除圖1中的第一資訊儲存元件DS1以外的圖式。圖3及圖4為圖1的部分P及部分Q的放大視圖。
參考圖1至圖4，根據一些實施例的半導體裝置可包含：多個第一半導體圖案SP1、多個第一模製絕緣層ILD1、多個第一矽化物圖案MSC1，以及多個第一資訊儲存元件DS1。
多個第一模製絕緣層ILD1可置放於基底SUB上。每一第一模製絕緣層ILD1可在第三方向D3上彼此間隔開。第三方向D3可為基底SUB的厚度方向。儘管繪示了四個第一模製絕緣層ILD1，但此僅為了便於解釋，且實施例不限於此。舉例而言，半導體裝置可包含比所繪示更多或更少的第一模製絕緣層ILD1。
每一第一模製絕緣層ILD1可包含在第三方向D3上彼此相對的頂面ILD1_US及底面ILD1_BS。多個第一模製絕緣層ILD1可包含在第三方向D3上彼此鄰近的第一_1模製絕緣層ILD1_1及第一_2模製絕緣層ILD1_2。第一_1模製絕緣層ILD1_1可比第一_2模製絕緣層ILD1_2更接近基底SUB。第一_1模製絕緣層的頂面ILD1_US可面向第一_2模製絕緣層的底面ILD1_BS。
第一模製絕緣層ILD1可包含絕緣材料。第一模製絕緣層ILD1可包含例如氧化矽膜、氮化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜及/或含碳氮氧化矽膜中的至少一者。作為實例，第一模製絕緣層ILD1可包含氧化矽膜。
基底SUB可包含半導體（例如，元素半導體及/或化合物半導體）。舉例而言，在基底SUB包含矽的情況下，基底SUB可為塊狀矽或絕緣層上矽（silicon-on-insulator；SOI）。在一些實施例中，基底SUB可為矽基底，及/或可包含但不限於諸如矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵及/或銻化鎵的其他材料。在以下解釋中，基底SUB將解釋為矽基底。
儘管位於最低部分處的第一模製絕緣層ILD1繪示為與基底SUB接觸，但實施例不限於此。舉例而言，包含與第一模製絕緣層ILD1不同的絕緣材料的蝕刻終止膜可進一步置放於第一模製絕緣層ILD1與基底SUB之間。
多個第一半導體圖案SP1可置放於在第三方向D3上彼此鄰近的第一模製絕緣層ILD1之間。每一第一半導體圖案SP1可置放成在第三方向D3上彼此間隔開。
舉例而言，多個第一半導體圖案SP1可在基底SUB上置放成在第三方向D3上間隔開。第一模製絕緣層ILD1可置放於在第三方向D3上彼此鄰近的第一半導體圖案SP1之間。儘管第一半導體圖案SP1示出為不在基底SUB與位於最低部分處的第一模製絕緣層ILD1之間，但此僅為了便於解釋，且實施例不限於此。
每一第一半導體圖案SP1可在第二方向D2上延伸。第二方向D2可為垂直於第三方向D3的方向。第二方向D2可與基底SUB的頂面對準（例如平行於所述頂面）。第二方向D2及第三方向D3可垂直於第一方向D1。
每一第一半導體圖案SP1可與第一模製絕緣層的頂面ILD1_US的一部分及第一模製絕緣層的底面ILD1_BS的一部分交疊，所述部分在第三方向D3上面向彼此。
第一半導體圖案SP1可包含例如半導體材料，諸如矽或矽鍺。半導體材料可包含元素半導體及/或化合物半導體。舉例而言，在第一半導體圖案SP1包含矽的情況下，第一半導體圖案SP1可包含多晶矽、多晶矽鍺、單晶矽及/或單晶矽鍺中的至少一者。在一些實例實施例中，第一半導體圖案SP1可包含摻雜有p型雜質的半導體材料。在一些實例實施例中，第一半導體圖案SP1可包含摻雜有n型雜質的半導體材料。在一些實例實施例中，第一半導體圖案SP1可包含未摻雜半導體材料。此處，術語「未摻雜半導體材料」意謂不包含人工摻雜的p型或n型雜質的半導體材料。舉例而言，未摻雜半導體可包含無摻雜p型或n型雜質的純質化合物半導體。
多個第一矽化物圖案MSC1可置放於在第三方向D3上彼此鄰近的第一模製絕緣層ILD1之間。舉例而言，每一第一矽化物圖案MSC1可形成於每一第一半導體圖案SP1上。第一矽化物圖案MSC1可接觸第一半導體圖案SP1。
第一矽化物圖案MSC1可形成於相鄰第一模製絕緣層ILD1之間的第一半導體圖案SP1上。在一些實例實施例中，第一矽化物圖案MSC1可接觸面向彼此的第一模製絕緣層的頂面ILD1_US及第一模製絕緣層的底面ILD1_BS但並不沿其延伸。替代地，在相鄰第一模製絕緣層ILD1之間的空間中，第一矽化物圖案MSC1可僅形成於第一半導體圖案SP1上。
每一第一矽化物圖案MSC1可包含在第三方向D3上延伸的第一側壁MSC1_S1及第二側壁MSC1_S2。第一矽化物圖案的第一側壁MSC1_S1面向第一半導體圖案SP1。舉例而言，第一矽化物圖案MSC1與第一半導體圖案SP1之間的接觸表面可為第一矽化物圖案的第一側壁MSC1_S1。第一矽化物圖案的第二側壁MSC1_S2面向第一資訊儲存元件DS1的第一下部導電膜CL1_B。
第一矽化物圖案的第一側壁MSC1_S1及第一矽化物圖案的第二側壁MSC1_S2可分別包含彎曲表面。舉例而言，每一第一矽化物圖案的第一側壁MSC1_S1及第一矽化物圖案的第二側壁MSC1_S2可包含朝向第一半導體圖案SP1凸出的彎曲表面。
在圖1、圖3以及圖4中，多個第一矽化物圖案MSC1可包含彼此在不同高度處置放於基底SUB上的第一_1矽化物圖案MSC1_1及第一_2矽化物圖案MSC1_2。第一_1矽化物圖案MSC1_1及第一_2矽化物圖案MSC1_2中的每一者包含朝向第一半導體圖案SP1凸出的第一側壁MSC1_S1及第二側壁MSC1_S2。
在彼此對應的點處，在第二方向D2上置放於距基底SUB不同的高度處的第一矽化物圖案MSC1的寬度可相同。舉例而言，與位於第一_1矽化物圖案MSC1_1下方的第一模製絕緣層的頂面ILD1_US間隔開高度H11的第一點及與位於第一_2矽化物圖案MSC1_2下方的模製絕緣層的頂面ILD1_US間隔開高度H11的第二點可為彼此對應的點。
第一_1矽化物圖案MSC1_1在第一_1矽化物圖案MSC1_1的第一點處在第二方向D2上的寬度t21可與第一_2矽化物圖案MSC1_2在第一_2矽化物圖案MSC1_2的第二點處在第二方向D2上的寬度t22相同。在一些實施例中，當第一矽化物圖案MSC1在第二方向D2上的寬度的改變量為50%或更小時，在彼此對應的點處第一矽化物圖案MSC1在第二方向D2上的寬度可被視為相同。舉例而言，在置放於第三方向D3上的多個第一矽化物圖案MSC1的彼此對應的點處，第一_1矽化物圖案MSC1_1在第二方向D2上的寬度可具有最大值，且第一_2矽化物圖案MSC1_2在第二方向D2上的寬度可具有最小值。此時，第一_2矽化物圖案MSC1_2在第二方向D2上的寬度（例如最小值）與第一_1矽化物圖案MSC1_1在第二方向D2上的寬度（例如最大值）的比率可大於或等於0.5。
在根據一些實施例的半導體裝置中，每一第一矽化物圖案MSC1在第二方向D2上的寬度t21及寬度t22可隨著其離開基底SUB而為恆定的。
在圖3中，第一_1矽化物圖案MSC1_1在第二方向D2上的寬度t21可隨著其離開位於第一_1矽化物圖案MSC1_1下方的第一模製絕緣層的頂面ILD1_US而為恆定的。
在圖4中，第一_2矽化物圖案MSC1_2在第二方向D2上的寬度t22可隨著其離開位於第一_2矽化物圖案MSC1_2下方的第一模製絕緣層的頂面ILD1_US而為恆定的。
第一矽化物圖案MSC1可包含金屬的矽化材料（金屬矽化合物）或金屬氮化物的矽化材料（金屬矽氮化合物）。第一矽化物圖案MSC1可包含但不限於例如鈦（Ti）、鈮（Nb）、鉬（Mo）、鎢（W）及/或鈷（Co）的矽化材料中的至少一者。
在一些實施例中，第一矽化物圖案MSC1可包含位於將在圖30及圖31中解釋的還原劑的中心處的第IVA族或第IVB族元素。然而，此僅為實例實施例，且在一些其他實例中，第一矽化物圖案MSC1不包含位於圖30及圖31中解釋的還原劑的中心處的第IVA族或第IVB族元素。
多個第一側延伸孔LEH1可界定於在第三方向D3上彼此鄰近的第一模製絕緣層ILD1之間。每一第一側延伸孔LEH1可在第二方向D2上延伸。第一側延伸孔LEH1可自第一矽化物圖案MSC1延伸至第一模製絕緣層ILD1的末端。
舉例而言，每一第一側延伸孔LEH1可由彼此鄰近的第一模製絕緣層ILD1與第一模製絕緣層ILD1之間的第一矽化物圖案MSC1界定。
第一側延伸孔LEH1的頂面及第一側延伸孔LEH1的底面可由在第三方向D3上彼此鄰近的第一模製絕緣層ILD1界定。舉例而言，第一側延伸孔LEH1的頂面可由第一模製絕緣層的底面ILD1_BS界定，且第一側延伸孔LEH1的底面可由第一模製絕緣層的頂面ILD1_US界定。第一側延伸孔LEH1的側壁可由第一矽化物圖案的第二側壁MSC1_S2界定。
第一矽化物圖案MSC1並不沿第一側延伸孔LEH1的頂面及第一側延伸孔LEH1的底面延伸。
在根據一些實施例的半導體裝置中，在每一第一側延伸孔LEH1中，第一側延伸孔LEH1在第二方向D2上的寬度W1（例如，鄰近第一模製絕緣層ILD1的末端與第二側壁MSC1_S2上的最遠點之間的寬度）與第一側延伸孔LEH1在第三方向D3上的高度H1的比率可為5或更大。
多個第一資訊儲存元件DS1可置放於每一第一側延伸孔LEH1中。每一第一資訊儲存元件DS1可接觸第一矽化物圖案MSC1。
第一資訊儲存元件DS1可為能夠儲存資料的記憶體元件。舉例而言，每一第一資訊儲存元件DS1可為使用電容器的記憶體元件、使用磁性穿隧接面圖案的記憶體元件，及/或使用包含相變材料的可變電阻器的記憶體元件。作為實例，每一第一資訊儲存元件DS1可為電容器。
多個第一資訊儲存元件DS1可包含第一電容器介電膜DL1、第一上部導電膜CL1_U以及多個第一下部導電膜CL1_B。每一第一資訊儲存元件DS1可包含置放於每一第一側延伸孔LEH1中的第一下部導電膜CL1_B、第一電容器介電膜DL1以及第一上部導電膜CL1_U。每一第一側延伸孔LEH1中的第一資訊儲存元件DS1可藉由置放於第一側延伸孔LEH1外部的第一上部導電膜CL1_U的一部分連接。
每一第一下部導電膜CL1_B可置放於在第三方向D3上彼此鄰近的第一模製絕緣層ILD1之間。第一下部導電膜CL1_B可連接至第一矽化物圖案MSC1。第一下部導電膜CL1_B可接觸第一矽化物圖案MSC1。
第一下部導電膜CL1_B置放於第一側延伸孔LEH1中。第一下部導電膜CL1_B可沿第一側延伸孔LEH1的頂面、第一矽化物圖案MSC1的第二側壁MSC1_S2以及第一側延伸孔LEH1的底面延伸。第一下部導電膜CL1_B可沿第一側延伸孔LEH1的輪廓延伸。
置放於每一第一側延伸孔LEH1中的第一下部導電膜CL1_B彼此分離。由於在第三方向D3上彼此鄰近的第一下部導電膜CL1_B由第一模製絕緣層ILD1分離，因此在第三方向D3上彼此鄰近的第一下部導電膜CL1_B不連接。
在根據一些實施例的半導體裝置中，第一側延伸孔LEH1的頂面上的第一下部導電膜CL1_B的厚度t11可與第一側延伸孔LEH1的側壁上的第一下部導電膜CL1_B的厚度t12相同。舉例而言，第一下部導電膜CL1_B可沿第一側延伸孔LEH1的輪廓以均勻厚度形成。
第一電容器介電膜DL1可置放於第一下部導電膜CL1_B上。第一上部導電膜CL1_U可置放於第一電容器介電膜DL1上。第一電容器介電膜DL1及第一上部導電膜CL1_U可依序置放於第一下部導電膜CL1_B上。
舉例而言，置放於每一第一側延伸孔LEH1上的第一電容器介電膜DL1及第一上部導電膜CL1_U可彼此連接。
第一下部導電膜CL1_B及第一上部導電膜CL1_U可包含但不限於例如摻雜半導體材料、導電金屬氮化物（例如，氮化鈦、氮化鉭、氮化鈮及/或氮化鎢）、金屬（例如，釕、銥、鈦、鈮、鎢、鈷、鉬及/或鉭），及/或導電金屬氧化物（例如，氧化銥及/或氧化鈮）。作為實例，第一下部導電膜CL1_B可包含導電金屬氮化物、金屬及/或導電金屬氧化物中的至少一者。導電金屬氮化物、金屬以及導電金屬氧化物可包含於金屬導電膜中。
第一電容器介電膜DL1可包含例如高介電常數材料（例如氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅及/或其組合）。在根據一些實例實施例的半導體裝置中，第一電容器介電膜DL1可包含其中依序堆疊氧化鋯、氧化鋁以及氧化鋯的堆疊膜結構。在根據一些實施例的半導體裝置中，第一電容器介電膜DL1可包含鉿（Hf）。
圖5為用於解釋根據一些實施例的半導體裝置的圖式。圖6及圖7為圖5的部分P及部分Q的放大視圖。為方便解釋起見，將主要解釋與使用圖1至圖4解釋的內容的差異。
參考圖5至圖7，在根據一些實施例的半導體裝置中，每一第一矽化物圖案MSC1在第二方向D2上的寬度t21及寬度t22可隨著其離開基底SUB而增大且接著減小。
第一_1矽化物圖案MSC1_1在第二方向D2上的寬度t21可隨著其離開位於第一_1矽化物圖案MSC1_1下方的第一模製絕緣層的頂面ILD1_US而增大且接著減小。
第一_2矽化物圖案MSC1_2在第二方向D2上的寬度t22可隨著其離開位於第一_2矽化物圖案MSC1_2下方的第一模製絕緣層的頂面ILD1_US而增大且接著減小。
在第一_1矽化物圖案MSC1_1及第一_2矽化物圖案MSC1_2的對應點處，第一_1矽化物圖案MSC1_1在第二方向D2上的寬度t21可與第一_2矽化物圖案MSC1_2在第二方向D2上的寬度t22相同。
圖8為用於解釋根據一些實施例的半導體裝置的圖式。圖9至圖11為圖8的部分R的放大示意圖。為方便解釋起見，將主要解釋與使用圖1至圖4解釋的內容的差異。
參考圖8至圖11，第一側延伸孔LEH1的頂面上的第一下部導電膜CL1_B的厚度t11可比第一側延伸孔LEH1的側壁上的第一下部導電膜CL1_B的厚度t12厚。
在圖8及圖9中，第一下部導電膜CL1_B可包含第一_1下部導電膜CL1_B1及第一_2下部導電膜CL1_B2。
第一_1下部導電膜CL1_B1及第一_2下部導電膜CL1_B2可依序置放於第一模製絕緣層ILD1上。第一_1下部導電膜CL1_B1可置放於第一_2下部導電膜CL1_B2與第一模製絕緣層ILD1之間。第一_1下部導電膜CL1_B1可包含第一矽化物圖案MSC1的金屬矽化物中所含的金屬。在製造製程中，第一_1下部導電膜CL1_B1可為在用於形成第一矽化物圖案MSC1的矽化製程之後保留的導電膜。
在圖9中，第一_1下部導電膜CL1_B1可沿第一模製絕緣層的頂面ILD1_US延伸。然而，第一_1下部導電膜CL1_B1不沿第一矽化物圖案的第二側壁MSC1_S2延伸。舉例而言，第一_1下部導電膜CL1_B1可接觸第一矽化物圖案的第二側壁MSC1_S2，但可與第一模製絕緣層的頂面ILD1_US維持一定高度。
在圖10中，第一_1下部導電膜CL1_B1可沿第一矽化物圖案的第二側壁MSC1_S2延伸。此時，第一模製絕緣層的頂面ILD1_US上的第一_1下部導電膜CL1_B1的厚度可比第一矽化物圖案的第二側壁MSC1_S2上的第一_1下部導電膜CL1_B1的厚度厚。
在圖11中，第一下部導電膜CL1_B可更包含置放於第一_1下部導電膜CL1_B1與第一_2下部導電膜CL1_B2之間的第一_3下部導電膜CL1_B3。第一_3下部導電膜CL1_B3可沿第一_2下部導電膜CL1_B2的輪廓置放。第一_3下部導電膜CL1_B3可包含例如藉由氮化第一_1下部導電膜CL1_B1中所含的金屬而獲得的金屬氮化物。儘管第一_1下部導電膜CL1_B1示出為沿第一矽化物圖案的第二側壁MSC1_S2延伸，但此僅為了便於解釋，且實施例不限於此。舉例而言，不同於圖11中所繪示，第一_1下部導電膜CL1_B1可如在圖9中與第一模製絕緣層的頂面ILD1_US維持一定高度。
圖12為用於解釋根據一些實施例的半導體裝置的圖式。為方便解釋起見，將主要解釋與使用圖1至圖4解釋的內容的差異。
參考圖12，根據一些實施例的半導體裝置可包含完全填充第一側延伸孔LEH1的多個第一導電膜CL1。
每一第一導電膜CL1可置放於在第三方向D3上彼此鄰近的第一模製絕緣層ILD1之間。每一第一導電膜CL1可完全填充由在第三方向D3上彼此鄰近的第一模製絕緣層ILD1界定的第一側延伸孔LEH1。
每一第一導電膜CL1可接觸安置於第一模製絕緣層ILD1之間的第一矽化物圖案MSC1。
置放於第一側延伸孔LEH1中的第一導電膜CL1可為佈線結構WRS。佈線結構WRS可取代第一資訊儲存元件（圖1的DS1）。每一第一側延伸孔LEH1中的佈線結構WRS可由置放於第一側延伸孔LEH1外部的第一導電膜CL1的一部分連接，但不限於此。
第一導電膜CL1可包含但不限於例如摻雜半導體材料、導電金屬氮化物、金屬、導電金屬氧化物及/或類似物。
圖13為用於解釋根據一些實施例的半導體裝置的圖式。為方便解釋起見，將主要解釋與使用圖12解釋的內容的差異。
參考圖13，在根據一些實施例的半導體裝置中，第一導電膜CL1可包含第一障壁導電膜CL1_BM及在第一障壁導電膜CL1_BM上的第一填充傳導膜CL1_FL。
第一障壁導電膜CL1_BM可接觸第一半導體圖案SP1。第一障壁導電膜CL1_BM可沿第一側延伸孔LEH1的輪廓延伸。第一障壁導電膜CL1_BM沿第一模製絕緣層的頂面ILD1_US、第一矽化物圖案的第二側壁MSC1_S2以及第一模製絕緣層的底面ILD1_BS延伸。
第一導電膜CL1可包含由第一障壁導電膜CL1_BM界定的填充凹槽FILL_R。第一填充導電膜CL1_FL可填充填充凹槽FILL_R。
作為實例，第一側延伸孔LEH1的頂面上的第一障壁導電膜CL1_BM的厚度t13可與第一側延伸孔LEH1的側壁上的第一障壁導電膜CL1_BM的厚度t14相同。
作為另一實例，第一側延伸孔LEH1的頂面上的第一障壁導電膜CL1_BM的厚度t13可比第一側延伸孔LEH1的側壁上的第一障壁導電膜CL1_BM的厚度t14厚。在此情況下，第一障壁導電膜CL1_BM可具有類似於使用圖9至圖11所解釋的結構及/或組成物的結構及/或組成物。
圖14為繪示根據一些實施例的三維半導體裝置的單元陣列的示意性電路圖。
參考圖14，根據一些實施例的三維半導體裝置的單元陣列CA可包含多個子單元陣列SCA。子單元陣列SCA可沿第二方向D2配置。
每一子單元陣列SCA可包含多個位元線BL、多個字元線WL以及多個記憶體單元電晶體MCT。一個記憶體單元電晶體MCT可置放於一個字元線WL與一個位元線BL之間。
位元線BL可為在垂直於基底的方向（例如，第三方向D3）上延伸的導電圖案（例如，金屬導電線）。一個子陣列SCA中的位元線BL可置放於第一方向D1上。彼此鄰近的位元線BL可在第一方向D1上彼此間隔開。
字元線WL可為在第三方向D3上堆疊於基底上的導電圖案（例如，金屬導電線）。每一字元線WL可在第一方向D1上延伸。彼此鄰近的字元線BL可在第三方向D3上彼此間隔開。
記憶體單元電晶體MCT的閘極可連接至字元線WL，且記憶體單元電晶體MCT的第一源極/汲極可連接至位元線BL。記憶體單元電晶體MCT的第二源極/汲極可連接至第二資訊儲存元件DS2。舉例而言，第二資訊儲存元件DS2可為電容器。記憶體單元電晶體MCT的第二源極/汲極可連接至電容器的下部電極。
圖15至圖18分別為繪示根據一些實施例的三維半導體裝置的透視圖。
參考圖14及圖15，使用圖14解釋的多個子單元陣列SCA中的一者可設置於基底SUB上。
舉例而言，包含第一層L1、第二層L2以及第三層L3的堆疊結構SS可設置於基底SUB上。堆疊結構SS的第一層L1、第二層L2以及第三層L3可在豎直方向（例如，第三方向D3）上彼此間隔開。第一層L1、第二層L2以及第三層L3中的每一者可包含多個第二半導體圖案SP2、多個第二資訊儲存元件DS2以及閘電極GE。
第二半導體圖案SP2可具有在第二方向D2上延伸的線形狀或桿形狀。第二半導體圖案SP2可包含半導體材料，諸如矽、鍺或矽鍺。作為實例，第二半導體圖案SP2可包含多晶矽、多晶矽鍺、單晶矽及/或單晶矽鍺中的一者。
每一第二半導體圖案SP2可包含通道區CH、第一雜質區SD1以及第二雜質區SD2。通道區CH可插入於第一雜質區SD1與第二雜質區SD2之間。通道區CH可對應於使用圖14解釋的記憶體單元電晶體MCT的通道。第一雜質區SD1與第二雜質區SD2可分別對應於使用圖14解釋的記憶體單元電晶體MCT的第一源極/汲極及第二源極/汲極。
第一雜質區SD1及第二雜質區SD2可為第二半導體圖案SP2摻雜有雜質的區。因此，第一雜質區SD1及第二雜質區SD2可具有n型或p型導電類型。第一雜質區SD1可鄰近於第二半導體圖案SP2的第一末端形成，且第二雜質區SD2可鄰近於第二半導體圖案SP2的第二末端形成。第二末端可在第二方向D2上面向第一末端。
第二資訊儲存元件DS2可連接至第二半導體圖案SP2的第二末端。第二資訊儲存元件DS2可連接至第二半導體圖案SP2的第二雜質區SD2。第二資訊儲存元件DS2可為可儲存資料的記憶體元件。每一第二資訊儲存元件DS2可為使用電容器的記憶體元件、使用磁性穿隧接面圖案的記憶體元件或使用包含相變材料的可變電阻器的記憶體元件。作為實例，每一第二資訊儲存元件DS2可為電容器。
閘電極GE可具有在第一方向D1上延伸的線形狀或桿形狀。閘電極GE可沿第三方向D3彼此間隔開。每一閘電極GE可在單個層內部跨第二半導體圖案SP2在第一方向D1上延伸。舉例而言，閘電極GE可為水平的及/或等效於使用圖14解釋的字元線WL。
閘電極GE可包含導電材料。作為實例，閘電極GE可包含但不限於以下各者中的至少一者：摻雜半導體材料（摻雜矽、摻雜鍺等）、導電金屬氮化物（氮化鈦、氮化鉭等）、金屬（鎢、鈦、鉭等）以及金屬半導體化合物（矽化鎢、矽化鈷、矽化鈦等）。
在豎直方向（例如，第三方向D3）上延伸的多個位元線BL可設置於基底SUB上。每一位元線BL可具有在豎直方向（例如，第三方向D3）上延伸的線形狀及/或柱形狀。位元線BL可沿第一方向D1配置。每一位元線BL可電連接至豎直堆疊的第二半導體圖案SP2的第一雜質區SD1。
位元線BL可包含導電材料，且可包含但不限於例如摻雜半導體材料、導電金屬氮化物、金屬以及金屬半導體化合物中的至少一者。位元線BL可為使用圖14解釋的豎直位元線BL。
將代表性地詳細解釋第一層L1、第二層L2以及第三層L3當中的第一層L1。第一層L1的第二半導體圖案SP2可在第一方向D1上配置。第一層L1的第二半導體圖案SP2可位於彼此相同的水平處。第一層L1的閘電極GE可跨第一層L1的第二半導體圖案SP2在第一方向D1上延伸。舉例而言，第一層L1的閘電極GE可設置於第二半導體圖案SP2的頂面上。
儘管未繪示，但閘極絕緣膜可插入於閘電極GE與通道區CH之間。閘極絕緣膜可包含高介電常數絕緣膜、氧化矽膜、氮化矽膜及/或氮氧化矽膜中的至少一者。作為實例，高介電常數絕緣膜可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭及/或鈮酸鉛鋅中的至少一者。
每一位元線BL可連接至第一層L1的第二半導體圖案SP2的第一末端。作為實例，位元線BL可直接連接至第一雜質區SD1。作為另一實例，位元線BL可經由金屬矽化物電連接至第一雜質區SD1。第二層L2及第三層L3的特定解釋可與上文提及的第一層L1的特定解釋實質上相同。
儘管未繪示，但堆疊結構SS中的空白空間可填充有絕緣材料。舉例而言，絕緣材料可包含氧化矽膜、氮化矽膜以及氮氧化矽膜中的至少一者。電連接至子單元陣列SCA的佈線層可置放於堆疊結構SS上。
儘管未繪示，但操作子單元陣列SCA的周邊電路可形成於基底SUB上。周邊電路及子單元陣列可使用前述佈線層來連接。
下文中，在圖16至圖18中所繪示的實施例中，將省略對與先前參考圖14及圖15解釋的技術特徵重疊的技術特徵的詳細解釋，且將詳細解釋差異。
參考圖14及圖16，閘電極GE可包含第二半導體圖案SP2的頂面上的第一閘電極GE1及第二半導體圖案SP2的底面上的第二閘電極GE2。
舉例而言，在根據一些實施例的半導體裝置中，記憶體單元電晶體可為雙閘極電晶體，其中閘電極GE設置於通道區CH的兩側上。
參考圖14及圖17，閘電極GE可包圍第二半導體圖案SP2的通道區CH。閘電極GE可設置於通道區CH的頂面、底面以及至少兩個側壁上。
舉例而言，在根據一些實施例的半導體裝置中，記憶體單元電晶體可為其中閘電極GE包圍通道區CH的環繞式閘極電晶體。
在一些實例實施例中，閘電極GE可包含圖16中解釋的第一閘電極GE1及第二閘電極GE2，以及連接第一閘電極GE1及第二閘電極GE2的連接閘電極。連接閘電極可置放於第二半導體圖案SP2之間，所述第二半導體圖案SP2置放成在第一方向D1上在相同水平處間隔開。
參考圖14及圖18，自平面視角來看，第二半導體圖案SP2可具有閉環形狀。舉例而言，第二半導體圖案SP2可具有環狀形狀，或第二半導體圖案SP2亦可具有環形形狀，所述環形形狀具有有倒角外部周邊表面的矩形形狀。
另外，閘電極GE可包含第二半導體圖案SP2的頂面上的第一閘電極GE1及/或第二半導體圖案SP2的底面上的第二閘電極GE2。儘管未繪示，但閘電極GE亦可包含位於置放成在第一方向D1上在相同水平處間隔開的第二半導體圖案SP2之間的連接閘電極，所述連接閘電極連接第一閘電極GE1及第二閘電極GE2。
圖19為繪示根據一些實施例的三維半導體裝置的單元陣列的示意性電路圖。為方便解釋起見，將主要解釋與使用圖14解釋的內容的差異。
位元線BL可為在第三方向D3上堆疊於基底上的導電圖案（例如，金屬導電線）。每一位元線BL可在第一方向D1上延伸。彼此鄰近的位元線BL可在第三方向D3上彼此間隔開。
字元線WL可包含在垂直於基底的方向（例如第三方向D3）上延伸的導電圖案（例如金屬導線）。一個子陣列SCA內的字元線WL可在第一方向D1上配置。彼此鄰近的字元線WL可在第一方向D1上彼此間隔開。
圖20及圖21分別為繪示根據一些實施例的三維半導體裝置的透視圖。圖20及圖21可對應於使用圖19解釋的電路圖。為方便解釋起見，將主要解釋與使用圖14及圖15解釋的內容的差異。
參考圖19及圖20，閘電極GE可具有在第三方向D3上延伸的線及/或桿形狀。閘電極GE可沿第一方向D1彼此間隔開。每一閘電極GE可在第三方向D3上跨在第三方向D3上堆疊的第二半導體圖案SP2延伸。閘電極GE可置放於第二半導體圖案SP2的側壁上。舉例而言，側壁可連接第二半導體圖案SP2的頂面與底面。
在第一方向D1上延伸的多個位元線BL可設置於基底SUB上。每一位元線BL可具有在第一方向D1上延伸的線形狀及/或柱形狀。位元線BL可沿第三方向D3彼此間隔開。每一位元線BL可在對應高度處電連接至第二半導體圖案SP2的第一雜質區SD1。
參考圖19及圖21，閘電極GE可包含置放於第二半導體圖案SP2的兩個側壁上的第一閘電極GE1及第二閘電極GE2。
舉例而言，第二半導體圖案SP2的兩個側壁可連接第二半導體圖案SP2的頂面與底面。
圖22及圖23分別為繪示根據一些實施例的三維半導體裝置的透視圖。為方便解釋起見，將主要解釋與使用圖16解釋的內容的差異。
為了參考，儘管使用圖16繪示圖22及圖23中的每一者，但實施例不限於此。圖22及圖23的子單元陣列SCA的結構當然可具有上文例如在圖15、圖17、圖18、圖20以及圖21中所解釋的結構，
參考圖22，周邊電路區PER可設置於基底SUB上。
周邊電路區PER可包含用於操作根據一些實施例的三維半導體裝置的電路。舉例而言，周邊電路區PER可包含設置於基底SUB上的周邊電晶體（未示出）。
可將上文所解釋的子電路陣列SCA置放於周邊電路區PER上。舉例而言，包含第一層L1、第二層L2以及第三層L3的堆疊結構SS可置放於周邊電路區PER上。
電連接至子陣列SCA的佈線層可例如經由穿透接觸件電連接至周邊電路區PER。
參考圖23，子陣列SCA可設置於基底SUB上。周邊電路區PER可置放於子單元陣列SCA上。
如上文所提及，周邊電路區PER可包含用於操作子單元陣列SCA的電路。
作為實例，周邊電路區PER可經由例如穿透接觸件電連接至子單元陣列SCA。
作為另一實例，周邊電路區PER可包含電連接至用於操作子電路陣列SCA的電路的周邊電路佈線層。電連接至子陣列SCA的佈線層可置放成面向周邊電路區PER的周邊電路佈線層。電連接至子陣列SCA的佈線層可使用例如晶圓接合方法電連接至周邊電路區PER的周邊電路佈線層。
圖24為用於解釋根據一些實施例的半導體裝置的圖式。為了參考，圖24為圖16或圖17中的在第三方向D3上堆疊的第二半導體圖案SP2的部分沿第二方向D2截取的實例橫截面圖。儘管使用圖16或圖17繪示圖24，但實施例不限於此。圖24的第二半導體圖案SP2的結構當然可具有上文例如在圖15、圖18、圖20以及圖21中所解釋的結構。
為了參考，將簡要地解釋可與圖24的解釋中的使用圖1至圖4解釋的內容重複的內容。
參考圖24，根據一些實施例的半導體裝置可包含：多個第二半導體圖案SP2、多個第二模製絕緣層ILD2、多個閘電極GE、多個第二_1矽化物圖案MSC21、多個第二_2矽化物圖案MSC22、多個第二資訊儲存元件DS2，以及位元線BL。
多個第二模製絕緣層ILD2可置放於基底SUB上。每一第二模製絕緣層ILD2可在第三方向D3上彼此間隔開。每一第二模製絕緣層ILD2可包含在第三方向D3上彼此相對的頂面ILD2_US及底面ILD2_BS。
由於多個第二模製絕緣層ILD2的解釋可與使用圖1至圖4解釋的多個第一模製絕緣層ILD1的解釋實質上相同，因此下文將不提供其解釋。
多個第二半導體圖案SP2可置放於在第三方向D3上彼此鄰近的第二模製絕緣層ILD2之間。每一第二半導體圖案SP2可在第三方向D3上彼此間隔開。
每一第二半導體圖案SP2可在第二方向D2上延伸。每一第二半導體圖案SP2可與在第三方向D3上面向彼此的第二模製絕緣層的頂面ILD2_US的一部分及第二模製絕緣層的底面ILD2_BS的一部分重疊。每一第二半導體圖案SP2可包含在第三方向D3上彼此相對的頂面SP2_US以及底面SP2_BS。
多個閘電極GE可置放於在第三方向D3上彼此鄰近的第二模製絕緣層ILD2之間。每一閘電極GE可置放於每一第二半導體圖案SP2上。在一些實施例中，每一閘電極GE可在第一方向D1上延伸。
閘電極GE可包含置放於第二半導體圖案SP2的頂面SP2_US上的第一閘電極GE1及置放於第二半導體圖案SP2的底面SP2_BS上的第二閘電極GE2。第一閘電極GE1可為上部閘電極，且第二閘電極GE2可為下部閘電極。每一第二半導體圖案SP2可置放於第一閘電極GE1與第二閘電極GE2之間。
閘極絕緣膜GI可置放於第一閘電極GE1與第二半導體圖案SP2之間以及第一閘電極GE1與第二模製絕緣層ILD2之間。閘極絕緣膜GI可置放於第二閘電極GE2與第二半導體圖案SP2之間以及第二閘電極GE2與第二模製絕緣層ILD2之間。儘管閘極絕緣膜GI繪示為置放於在第三方向D3上延伸的第一閘電極GE1的側壁及第二閘電極GE2的側壁上，但實施例不限於此。
閘極絕緣膜GI可包含例如高介電常數絕緣膜、氧化矽膜、氮化矽膜及/或氮氧化矽膜中的至少一者。
多個第二_1矽化物圖案MSC21及多個第二_2矽化物圖案MSC22可置放於鄰近的第二模製絕緣層ILD2之間。每一第二_1矽化物圖案MSC21接觸第二半導體圖案SP2的第一末端。每一第二_2矽化物圖案MSC22接觸第二半導體圖案SP2的第二末端。第二半導體圖案SP2的第一末端及第二半導體圖案SP2的第二末端可在第二方向D2上彼此相對。
第二_2矽化物圖案MSC22可形成於例如僅第二半導體圖案SP2上。在一些實例實施例中，每一第二_1矽化物圖案MSC21可僅形成於第二半導體圖案SP2上。作為另一實例，不同於所繪示情況，每一第二_1矽化物圖案MSC21的一部分可沿第二模製絕緣層的頂面ILD2_US及第二模製絕緣層的底面ILD2_BS延伸。
每一第二_2矽化物圖案MSC22可包含在第三方向D3上延伸的第一側壁MSC22_S1及第二側壁MSC22_S2。每一第二_2矽化物圖案MSC22可對應於使用圖1至圖4解釋的第一矽化物圖案MSC1。舉例而言，每一第二_2矽化物圖案MSC22的形狀及第二方向D2上的寬度的解釋可與使用圖1至圖4解釋的第一矽化物圖案MSC1的解釋實質上相同。簡言之，在彼此對應的點處，置放於不同高度處（例如，距基底SUB）的第二_2矽化物圖案MSC22的寬度（例如，在第二方向D2上）可相同。另外，在一些實例實施例中，每一第一矽化物圖案MSC1在第二方向D2上的寬度可為恆定的。
不同於所繪示的情形，第二_2矽化物圖案MSC22的形狀當然可類似於使用圖5至圖7解釋的第一矽化物圖案MSC1的形狀。在此情況下，每一第二_2矽化物圖案MSC22的形狀及第二方向D2上的寬度的解釋可與使用圖5至圖7解釋的第一矽化物圖案MSC1的描述實質上相同。簡言之，每一第二_2矽化物圖案MSC22在第二方向D2上的寬度（例如，在第二方向D2上）可增大且接著減小。
第二_1矽化物圖案MSC21的形狀可類似於第二_2矽化物圖案MSC22的形狀。
舉例而言，不同於所繪示情況，第二_1矽化物圖案MSC21的形狀當然可類似於使用參考圖5至圖7的第一矽化物圖案MSC1的形狀。
第二_1矽化物圖案MSC21及第二_2矽化物圖案MSC22可包含金屬的矽化材料（例如，金屬矽化合物）及/或金屬氮化物的矽化材料（金屬氮化矽化合物）。第二_1矽化物圖案MSC21及第二_2矽化物圖案MSC22可各自包含但不限於例如鈦（Ti）、鈮（Nb）、鉬（Mo）、鎢（W）及/或鈷（Co）的至少一種矽化材料。
第一間隔件圖案SPC1及第二間隔件圖案SPC2可置放於第二半導體圖案SP2與第二模製絕緣層ILD2之間。第一間隔件圖案SPC1可置放於第二半導體圖案的頂面SP2_US及第二半導體圖案的底面SP2_BS上。第二間隔件圖案SPC2可置放於第二半導體圖案的頂面SP2_US及第二半導體圖案的底面SP2_BS上。
第一間隔件圖案SPC1可在空間上分離閘電極GE與位元線BL。第二間隔件圖案SPC2可在空間上分離閘電極GE與第二資訊儲存元件DS2。在一些實施例中，第一間隔件圖案SPC1可電隔離閘電極GE與位元線BL。在一些實施例中，第二間隔件圖案SPC2可電隔離閘電極GE與第二資訊儲存元件DS2。
第一間隔件圖案SPC1及第二間隔件圖案SPC2可分別包含例如氧化矽膜、氮化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜以及含碳氮氧化矽膜中的至少一者。
位元線BL可連接至在第三方向D3上彼此間隔開的多個第二半導體圖案SP2。位元線BL可與第二_1矽化物圖案MSC21接觸，所述第二_1矽化物圖案與各別第二半導體圖案SP2接觸。
在根據一些實施例的半導體裝置中，位元線BL具有在第三方向D3上延伸的豎直部分BLv及在第二方向D2上自豎直部分BLv突出的突出部分BLh。第二_1矽化物圖案MSC21可接觸位元線的突出部分BLh。
分離絕緣結構ISS可置放於基底SUB上。分離絕緣結構ISS可在空間上及/或電分離在第二方向D2上彼此鄰近的位元線BL。分離絕緣結構ISS可包含例如絕緣材料。
多個第二側延伸孔LEH2可界定於在第三方向D3上彼此鄰近的第二模製絕緣層ILD2之間。每一第二側延伸孔LEH2可在第二方向D2上延伸。第二側延伸孔LEH2可自第二_2矽化物圖案MSC22延伸至第二模製絕緣層ILD2的遠端。
每一第二側延伸孔LEH2可由鄰近第二模製絕緣層ILD2以及第二模製絕緣層ILD2之間的第二_2矽化物圖案MSC22及第二間隔件圖案SPC2界定。
第二側延伸孔LEH2的頂面及第二側延伸孔的底面LEH2可由在第三方向D3上彼此鄰近的第二模製絕緣層ILD2界定。舉例而言，第二側延伸孔LEH2的頂面可由第二模製絕緣層的底面ILD2_BS界定，且第二側延伸孔LEH2的底面可由第二模製絕緣層的頂面ILD2_US界定。第二側延伸孔LEH2的側壁可由第二_2矽化物圖案的第二側壁MSC22_S2及第二間隔件圖案SPC2界定。
第二側延伸孔LEH2的解釋可類似於使用圖1至圖13解釋的第一側延伸孔LEH1的解釋。
多個第二資訊儲存元件DS2可置放於每一第二側延伸孔LEH2中。每一第二資訊儲存元件DS2可連接至第二_2矽化物圖案MSC22。每一第二資訊儲存元件DS2可為電容器。
多個第二資訊儲存元件DS2可包含第二電容器介電膜DL2、第二上部導電膜CL2_U以及多個第二下部導電膜CL2_B。舉例而言，每一第二資訊儲存元件DS2可在每一第二側延伸孔LEH2中包含第二下部導電膜CL2_B、第二電容器介電膜DL2以及第二上部導電膜CL2_U。
每一第二下部導電膜CL2_B可置放於在第三方向D3上彼此鄰近的第二模製絕緣層ILD2之間。第二下部導電膜CL2_B可連接至第二_2矽化物圖案MSC22。第二下部導電膜CL2_B可接觸第二_2矽化物圖案MSC22。
第二下部導電膜CL2_B可置放於第二側延伸孔LEH2中。第二下部導電膜CL2_B可沿第一側延伸孔LEH1的頂面、第二間隔件圖案SPC2、第二_2矽化物圖案的第二側壁MSC22_S2以及第一側延伸孔LEH1的底面延伸。第二下部導電膜CL2_B可沿第二側延伸孔LEH2的輪廓延伸。
第二電容器介電膜DL2可置放於第二下部導電膜CL2_B上。第二上部導電膜CL2_U可置放於第二電容器介電膜DL2上。第二電容器介電膜DL2及第二上部導電膜CL2_U可依序置放於第二下部導電膜CL2_B上。
由於多個第二資訊儲存元件DS2可與使用圖1至圖4解釋的多個第一資訊儲存元件DS1的解釋實質上相同，所以將不提供其進一步解釋。
在一些實例實施例中，第二側延伸孔LEH2的頂面上的第二下部導電膜CL2_B的厚度t31可與第二_2矽化物圖案的第二側壁MSC22_S2上的第二下部導電膜CL2_B的厚度t32相同。
作為另一實例，第二側延伸孔LEH2的頂面上的第二下部導電膜CL2_B的厚度t31可比第二_2矽化物圖案的第二側壁MSC22_S2上的第二下部導電膜CL2_B的厚度t32厚。在此情況下，第二間隔件圖案SPC2上的第二下部導電膜CL2_B的厚度比第二_2矽化物圖案的第二側壁MSC22_S2上的第二下部導電膜CL2_B的厚度t32厚。在此情況下，第二下部導電膜CL2_B可具有與使用圖9至圖11解釋的第一下部導電膜CL1_B的結構類似的結構。
圖25為用於解釋根據一些實施例的半導體裝置的圖式。為方便解釋起見，將主要解釋與使用圖24解釋的內容的差異。
參考圖25，在根據一些實施例的半導體裝置中，位元線BL不包含插入於在第三方向D3上彼此鄰近的第二模製絕緣層ILD2之間的部分。
舉例而言，在一些實施例中，位元線BL包含圖24的豎直部分，但不包含突出部分BLh。
圖26為用於解釋根據一些實施例的半導體裝置的圖式。為方便解釋起見，將主要解釋與使用圖24解釋的內容的差異。
為了參考，圖26為圖18中的在第三方向D3上堆疊的第二半導體圖案SP2的部分沿第二方向D2截取的簡化實例橫截面圖。
參考圖26，根據一些實施例的半導體裝置可包含穿透第二半導體圖案SP2的豎直絕緣圖案VIP。儘管第二半導體圖案SP2如在與豎直絕緣圖案VIP相同的橫截面平面中所示出，但此是為了易於參考，且實施例不限於此。舉例而言，在包含豎直絕緣圖案VIP的圖18的子單元陣列SCA的橫截面中，第二半導體圖案SP2可為可見及/或可為不可見的。
每一第二半導體圖案SP2可沿豎直絕緣圖案VIP的周邊置放。
圖27為用於解釋根據一些實施例的半導體裝置的圖式。為方便解釋起見，將主要解釋與使用圖24解釋的內容的差異。
為了參考，圖27為圖20或圖21中的在第三方向D3上堆疊的第二半導體圖案SP2的一部分沿第二方向D2截取的實例橫截面圖。
參考圖20、圖21以及圖27，在根據一些實施例的半導體裝置中，多個閘電極GE不置放於在第三方向D3上彼此鄰近的第二模製絕緣層ILD2之間。
每一第二側延伸孔LEH2的側壁可由第二_2矽化物圖案的第二側壁MSC22_S2界定。
在第三方向D3上彼此間隔開的每一第二半導體圖案SP2連接至彼此不同的位元線BL。每一位元線BL可在第一方向D1上延伸。
圖28至圖29及圖32至圖33為用於解釋根據一些實施例的用於製造半導體裝置的方法的中間階段圖。圖30及圖31為用於解釋根據一些實施例的用於製造半導體裝置的方法的流程圖。
參考圖28，模製結構可形成於基底SUB上。模製結構包含在第三方向D3上交替堆疊的第一模製絕緣層ILD1及第一半導體圖案SP1。
模製結構包含第一半導體圖案SP1，及由相鄰第一模製絕緣層ILD1及第一半導體圖案SP1的側壁界定的多個前側延伸孔P_LEH1。
前側延伸孔P_LEH1例如在第二方向D2上延伸。
參考圖29至圖31，可沿每一前側延伸孔P_LEH1的輪廓形成晶種金屬膜MET_SE。舉例而言，可藉由將金屬前驅體供應至模製結構來形成前晶種金屬膜（未示出）。
可使用具有第IVA族元素及/或第IVB族元素作為中心原子的還原劑形成晶種金屬膜MET_SE。舉例而言，還原劑可具有第IVA元素或第IVB族元素作為中心原子。在一些實施例中，中心原子可為鍺（Ge）、錫（Sn）、鉛（Pb）、鈦（Ti）、鋯（Zr）、鉿（Hf）及/或銥（Rf）中的至少一者。在一些實施例中，還原劑可包含鈦（Ti）、鈮（Nb）、鉬（Mo）、鎢（W）及/或鈷（Co）中的至少一者。
作為實例，可使用原子層沈積（atomic layer deposition；ALD）及/或化學氣相沈積（chemical vapor deposition；CVD）方法來形成晶種金屬膜MET_SE。
舉例而言，參考圖30，可提供金屬前驅體，其包含晶種金屬膜MET_SE中所包含的金屬及接合至金屬的反應器。金屬前驅體可沿前側延伸孔P_LEH1的輪廓被吸附。舉例而言，金屬前驅體可吸附於暴露的第一半導體圖案SP1的表面及暴露的第一模製絕緣層ILD1的表面上。
隨後，可經由吹掃製程移除未吸附於第一半導體圖案SP1的表面及第一模製絕緣層ILD1的表面上的金屬前驅體。舉例而言，可引入非反應氣體以吹掃未吸附的金屬前驅體。
隨後，可提供具有第IVA族或第IVB族元素作為中心原子的還原劑。金屬前驅體的金屬及接合至金屬的反應器可經由還原劑與金屬前驅體之間的反應分離。因此，包含於金屬前驅體中的金屬可吸附於暴露的第一半導體圖案SP1的表面及暴露的第一模製絕緣層ILD1的表面上。
隨後，可經由吹掃方法移除經由還原劑與金屬前驅體之間的反應產生的副產物。
上文提及的金屬吸附製程可重複M次以形成晶種金屬膜MET_SE。此處，M可為大於2的自然數。
隨後，可提供氮源以防止晶種金屬膜MET_SE氧化。歸因於晶種金屬膜MET_SE與所提供氮源之間的反應，可在晶種金屬膜MET_SE的表面上形成金屬氮化物膜。舉例而言，氮源可用於晶種金屬膜MET_SE的表面氮化處理。
隨後，可經由吹掃製程移除不用於表面氮化處理中的氮源的其餘部分。
可執行上文所解釋的表面氮化製程N次。此處，N可為大於或等於1的自然數。
然而，實施例不限於此，且不同於上文所提及，在一些實施例中，可省略表面氮化製程。
在另一實施例中，如圖31中所描繪，可同時提供包含晶種金屬膜MET_SE中所包含的金屬及還原劑的金屬前驅體。可經由還原劑與金屬前驅體之間的反應在暴露的第一半導體圖案SP1的表面及暴露的第一模製絕緣層ILD1的表面上形成晶種金屬膜MET_SE。
隨後，可經由吹掃製程移除反應中不涉及的金屬前驅體、還原劑以及反應副產物。
隨後，可提供氮源以防止晶種金屬膜MET_SE氧化。
隨後，可經由吹掃製程移除不用於表面氮化處理中的氮源。
作為實例，可重複前述製程。作為另一實例前述製程可在一定時間終止。
不同於上文提及，金屬前驅體的金屬可使用電漿與金屬前驅體的反應器分離。然而，當交替堆疊的第一模製絕緣層ILD1及第一半導體圖案SP1在基底SUB上形成為高時，電漿濃度可隨著其離開基底SUB而急劇改變。舉例而言，電漿濃度可朝向基底SUB急劇降低。在此類情況下，藉由電漿分解的金屬前驅體的量隨著接近基底SUB而減小。在一些實施例中，由電漿分解的金屬前驅體的量可與晶種金屬膜MET_SE的厚度成比例。舉例而言，在遠離基底SUB的點處的晶種金屬膜MET_SE的厚度可為在更接近基底SUB的點處的第一半導體圖案SP1上的晶種金屬膜MET_SE的厚度的兩倍厚。在一些實施例中，第一半導體圖案SP1上的晶種金屬膜MET_SE可能未形成於接近基底SUB的點處。歸因於晶種金屬膜MET_SE的此厚度偏差，形成於第一半導體圖案SP1上的矽化物圖案在第二方向D2上的寬度偏差亦加深。此將影響半導體裝置的效能及可靠性。
參考圖32，經由晶種金屬膜MET_SE及第一半導體圖案SP1的矽化製程在第三方向D3上彼此鄰近的第一模製絕緣層ILD1之間形成多個第一矽化物圖案MSC1。舉例而言，多個第一矽化物圖案MSC1可藉由晶種金屬膜MET_SE與第一半導體圖案SP1之間的反應形成。在一些實例中，矽化製程可包含加熱晶種金屬膜MET_SE及第一半導體圖案SP1。舉例而言，對晶種金屬膜MET_SE及第一半導體圖案SP1退火可促進晶種金屬膜MET_SE與第一半導體圖案SP1之間的原子在晶種金屬膜MET_SE與第一半導體圖案SP1之間的界面處的擴散。
因此，第一矽化物圖案MSC1接觸第一半導體圖案SP1。由於第一矽化物圖案MSC1僅形成於第一半導體圖案SP1上，因此晶種金屬膜MET_SE保持在第一模製絕緣層的頂面ILD1_US及第一模製絕緣層的底面ILD1_BS上。
第一矽化物圖案MSC1包含第一側壁MSC1_S1及第二側壁MSC1_S2，所述側壁為彎曲表面。藉由形成第一矽化物圖案MSC1，可界定第一側延伸孔LEH1。
不同於所繪示情況，在一些實施例中，晶種金屬膜MET_SE可沿第一矽化物圖案的第二側壁MSC1_S2保留。
參考圖33，可移除在矽化製程之後剩餘的晶種金屬膜MET_SE。然而，實施例不限於此。
舉例而言，不同於所繪示情況，可不移除在矽化製程之後剩餘的晶種金屬膜MET_SE的至少一部分。晶種金屬膜MET_SE的未經移除部分可包含於使用圖1至圖13解釋的第一下部金屬膜CL1_B、第一導電膜CL1以及第一障壁導電膜CL1_BM中。
隨後，第一下部金屬膜CL1_B、第一導電膜CL1以及第一障壁導電膜CL1_BM中的一者可形成於第一側延伸孔LEH1中。第一下部金屬膜CL1_B、第一導電膜CL1以及第一障壁導電膜CL1_BM中的一者可連接至第一矽化物圖案MSC1。
圖34為用於解釋根據一些實施例的用於製造半導體裝置的方法的中間階段圖。
參考圖34，可將在第二方向D2上間隔開的多個第三模製絕緣層ILD3置放於基底SUB上。每一第三模製絕緣層ILD3可沿第三方向D3延伸。
第三模製絕緣層ILD3包含絕緣材料。
第三半導體圖案SP3可置放於相鄰第三模製絕緣層ILD3之間。第三半導體圖案SP3可包含例如矽及/或矽鍺。
在一些實施例中，不同於所繪示情況，基底SUB的頂面的一部分可暴露於相鄰第三模製絕緣層ILD3之間。所暴露基底SUB的頂面可包含矽及/或矽鍺。
隨後，晶種金屬膜（圖29的MET_SE）可經由使用圖30及圖31解釋的方法形成。隨後，可繼續進行矽化製程。
綜上所述，所屬領域中具通常知識者將瞭解，在實質上不背離本揭露的原理的情況下，可對實例實施例進行許多變化及修改。因此，所揭露的本揭露內容的實例實施例僅用於一般及描述性意義，且並非出於限制性目的。
BL:位元線 BLh:突出部分 BLv:豎直部分 CA:單元陣列 CH:通道區 CL1:第一導電膜 CL1_B:第一下部導電膜/第一下部金屬膜 CL1_B1:第一_1下部導電膜 CL1_B2:第一_2下部導電膜 CL1_B3:第一_3下部導電膜 CL1_BM:第一障壁導電膜 CL1_FL:第一填充傳導膜 CL1_U:第一上部導電膜 CL2_B:第二下部導電膜 CL2_U:第二上部導電膜 D1:第一方向 D2:第二方向 D3:第三方向 DL1:第一電容器介電膜 DL2:第二電容器介電膜 DS1:第一資訊儲存元件 DS2:第二資訊儲存元件 FILL_R:填充凹槽 GE:閘電極 GE1:第一閘電極 GE2:第二閘電極 GI:閘極絕緣膜 H1、H11:高度 ILD1:第一模製絕緣層 ILD1_1:第一_1模製絕緣層 ILD1_2:第一_2模製絕緣層 ILD1_BS、ILD2_BS、SP2_BS:底面 ILD1_US、ILD2_US、SP2_US:頂面 ILD2:第二模製絕緣層 ILD3:第三模製絕緣層 ISS:分離絕緣結構 L1:第一層 L2:第二層 L3:第三層 LEH1:第一側延伸孔 LEH2:第二側延伸孔 MCT:記憶體單元電晶體 MET_SE:晶種金屬膜 MSC1:第一矽化物圖案 MSC1_1:第一_1矽化物圖案 MSC1_2:第一_2矽化物圖案 MSC1_S1、MSC22_S1:第一側壁 MSC1_S2、MSC22_S2:第二側壁 MSC21:第二_1矽化物圖案 MSC22:第二_2矽化物圖案 P、Q:部分 P_LEH1:前側延伸孔 PER:周邊電路區 SCA:子單元陣列 SD1:第一雜質區 SD2:第二雜質區 SP1:第一半導體圖案 SP2:第二半導體圖案 SP3:第三半導體圖案 SPC1:第一間隔件圖案 SPC2:第二間隔件圖案 SS:堆疊結構 SUB:基底 t11、t12、t13、t14、t31、t32:厚度 t21、t22、W1:寬度 VIP:豎直絕緣圖案 WL:字元線 WRS:佈線結構
所述實例實施例及其他實例實施例藉由參考隨附圖式詳細地描述其實例實施例將變得更顯而易見，在所述隨附圖式中： 圖1為用於解釋根據一些實施例的半導體裝置的圖式。 圖2為用於解釋除圖1中的第一資訊儲存元件DS1以外的半導體裝置的圖式。 圖3及圖4為圖1的部分P及部分Q的放大視圖。 圖5為用於解釋根據一些實施例的半導體裝置的圖式。 圖6及圖7為圖5的部分P及部分Q的放大視圖。 圖8為用於解釋根據一些實施例的半導體裝置的圖式。 圖9至圖11為圖8的部分R的放大示意圖。 圖12為用於解釋根據一些實施例的半導體裝置的圖式。 圖13為用於解釋根據一些實施例的半導體裝置的圖式。 圖14為繪示根據一些實施例的三維半導體裝置的單元陣列的示意性電路圖。 圖15至圖18分別為繪示根據一些實施例的三維半導體裝置的透視圖。 圖19為繪示根據一些實施例的三維半導體裝置的單元陣列的示意性電路圖。 圖20及圖21分別為繪示根據一些實施例的三維半導體裝置的透視圖。 圖22及圖23分別為繪示根據一些實施例的三維半導體裝置的透視圖。 圖24為用於解釋根據一些實施例的半導體裝置的圖式。 圖25為用於解釋根據一些實施例的半導體裝置的圖式。 圖26為用於解釋根據一些實施例的半導體裝置的圖式。 圖27為用於解釋根據一些實施例的半導體裝置的圖式。 圖28至圖29及圖32至圖33為用於解釋根據一些實施例的用於製造半導體裝置的方法的中間階段圖。 圖30及圖31為用於解釋根據一些實施例的用於製造半導體裝置的方法的流程圖。 圖34為用於解釋根據一些實施例的用於製造半導體裝置的方法的中間階段圖。
D1:第一方向
D2:第二方向
D3:第三方向
H1:高度
ILD1:第一模製絕緣層
ILD1_1:第一_1模製絕緣層
ILD1_2:第一_2模製絕緣層
ILD1_BS:底面
ILD1_US:頂面
LEH1:第一側延伸孔
MSC1:第一矽化物圖案
MSC1_S1:第一側壁
MSC1_S2:第二側壁
SP1:第一半導體圖案
SUB:基底
W1:寬度

Claims (20)

  1. 一種半導體裝置，包括：多個半導體圖案，置放於基底上且在第一方向上間隔開，其中所述第一方向為所述基底的厚度方向；多個模製絕緣層，位於所述多個半導體圖案之間；多個矽化物圖案，接觸所述多個半導體圖案；以及多個第一金屬導電膜，位於所述多個模製絕緣層之間且接觸所述多個矽化物圖案，其中所述矽化物圖案中的每一者包含面向所述多個半導體圖案中的半導體圖案的第一側壁及面向所述多個第一金屬導電膜中的第一金屬導電膜的第二側壁，所述矽化物圖案的所述第一側壁及所述矽化物圖案的所述第二側壁在所述第一方向上延伸，以及所述矽化物圖案的所述第一側壁及所述矽化物圖案的所述第二側壁為彎曲表面。
  2. 如請求項1所述的半導體裝置，其中所述彎曲表面中的每一者朝向所述多個半導體圖案中的所述半導體圖案凸出。
  3. 如請求項1所述的半導體裝置，其中所述矽化物圖案中的每一者在第二方向上的寬度為恆定的，以及所述第二方向垂直於所述第一方向。
  4. 如請求項1所述的半導體裝置，其中所述矽化物圖案中的每一者在第二方向上的寬度增大且接著減小，以及 所述第二方向垂直於所述第一方向。
  5. 如請求項1所述的半導體裝置，其中所述模製絕緣層中的每一者包含在所述第一方向上彼此相對的頂面及底面，以及所述矽化物圖案中的每一者不沿所述模製絕緣層的所述頂面及所述模製絕緣層的所述底面延伸。
  6. 如請求項1所述的半導體裝置，更包括：電容器介電膜，位於所述第一金屬導電膜上；以及第二金屬導電膜，位於所述電容器介電膜上。
  7. 如請求項6所述的半導體裝置，更包括：閘電極，位於所述半導體圖案中的每一者上。
  8. 如請求項7所述的半導體裝置，其中所述閘電極包含第一子閘電極及第二子閘電極，以及所述多個半導體圖案中的所述半導體圖案位於所述第一子閘電極與所述第二子閘電極之間。
  9. 如請求項1所述的半導體裝置，其中所述第一金屬導電膜中的每一者完全填充所述多個模製絕緣層中的相鄰模製絕緣層之間的空間。
  10. 如請求項9所述的半導體裝置，其中所述模製絕緣層中的每一者包含在所述第一方向上彼此相對的頂面及底面，以及所述第一金屬導電膜中的每一者包含：障壁導電膜，沿所述模製絕緣層的頂面、所述矽化物圖案的所述第二側壁以及所述模製絕緣層的底面延伸；以及填充導電膜，填充由所述障壁導電膜界 定的填充凹槽。
  11. 一種半導體裝置，包括：多個半導體圖案，置放於基底上且在第一方向上間隔開，其中所述第一方向為所述基底的厚度方向；多個模製絕緣層，位於所述多個半導體圖案之間；多個矽化物圖案，接觸所述多個半導體圖案；多個側延伸孔，由所述多個矽化物圖案及所述多個模製絕緣層中的在所述第一方向上彼此鄰近的相鄰模製絕緣層界定，所述多個側延伸孔在垂直於所述第一方向的第二方向上延伸；以及多個第一金屬導電膜，位於所述多個側延伸孔中，所述多個第一金屬導電膜連接至所述多個矽化物圖案，其中所述矽化物圖案中的每一者包含面向所述多個半導體圖案中的半導體圖案的第一側壁及面向所述多個第一金屬導電膜中的第一金屬導電膜的第二側壁，所述側延伸孔中的每一者包含由所述相鄰模製絕緣層界定的頂面及底面以及由所述矽化物圖案的所述第二側壁界定的側壁，在所述延伸孔中的每一者中，所述側延伸孔在所述第二方向上的寬度與所述側延伸孔在所述第一方向上的高度的比率為5或更大，以及所述矽化物圖案中的每一者在所述第二方向上的寬度在對應高度處相同。
  12. 如請求項11所述的半導體裝置，其中所述矽化物圖案中的每一者在所述第二方向上的所述寬度為恆定的。
  13. 如請求項11所述的半導體裝置，其中所述矽化物圖 案中的每一者在所述第二方向上的所述寬度基於與所述側延伸孔的所述底面的距離而增大且接著減小。
  14. 如請求項11所述的半導體裝置，更包括：電容器介電膜，位於所述第一金屬導電膜上；以及第二金屬導電膜，位於所述電容器介電膜上，其中所述多個第一金屬導電膜沿所述多個側延伸孔的所述頂面、所述底面以及所述側壁延伸。
  15. 如請求項11所述的半導體裝置，其中所述多個第一金屬導電膜完全填充所述多個側延伸孔。
  16. 一種半導體裝置，包括：多個模製絕緣層，置放於基底上且在第一方向上間隔開，其中所述第一方向為所述基底的厚度方向；多個半導體圖案，位於所述多個模製絕緣層之間；多個閘電極，位於所述多個半導體圖案上，所述多個閘電極在垂直於所述第一方向的第二方向上延伸；位元線，在所述第一方向上延伸且連接至所述多個半導體圖案；多個矽化物圖案，接觸所述多個半導體圖案；多個側延伸孔，由所述多個矽化物圖案以及所述多個模製絕緣層中的相鄰模製絕緣層界定，所述多個側延伸孔在垂直於所述第一方向及所述第二方向的第三方向上延伸；以及多個電容器，在所述多個側延伸孔中且連接至所述多個矽化物圖案，其中每一側延伸孔包含由所述相鄰模製絕緣層界定的頂面及 底面以及由所述矽化物圖案中的矽化物圖案界定的側壁，所述矽化物圖案中的每一者不沿所述側延伸孔的所述頂面及所述側延伸孔的所述底面延伸，以及所述矽化物圖案中的每一者在所述第三方向上的寬度在對應高度的點處相同。
  17. 如請求項16所述的半導體裝置，其中所述矽化物圖案中的每一者包含面向所述半導體圖案的第一側壁及面向所述電容器的第二側壁，以及所述矽化物圖案的所述第一側壁及所述矽化物圖案的所述第二側壁中的每一者為朝向所述半導體圖案凸出的彎曲表面。
  18. 如請求項16所述的半導體裝置，其中所述閘電極中的每一者包含所述半導體圖案的頂面上的上部閘電極及所述半導體圖案的底面上的下部閘電極。
  19. 如請求項16所述的半導體裝置，其中所述電容器中的每一者包含沿所述側延伸孔的輪廓延伸的下部電極、在所述下部電極上的電容器介電膜以及在所述電容器介電膜上的上部電極，以及所述側延伸孔的所述頂面上的所述下部電極的厚度與所述側延伸孔的所述側壁上的所述下部電極的厚度相同。
  20. 如請求項16所述的半導體裝置，其中所述電容器中的每一者包含沿所述側延伸孔的輪廓延伸的下部電極、在所述下部電極上的電容器介電膜以及在所述電容器介電膜上的上部電極，以及所述側延伸孔的所述頂面上的所述下部電極的厚度比所述側 延伸孔的所述側壁上的所述下部電極的厚度厚。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130075683A1 (en) * 2011-01-28 2013-03-28 Priva Tran Integrated nonvolatile resistive memory elements
US20150053908A1 (en) * 2012-03-09 2015-02-26 Privatran Memristive device and method of manufacture
US20160005863A1 (en) * 2014-07-01 2016-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
TW201712863A (zh) * 2015-09-16 2017-04-01 三星電子股份有限公司 具有第一及第二閘極電極的半導體元件
US20180145142A1 (en) * 2013-12-13 2018-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating non-volatile memory device with high precision of floating gate forming
TW201913823A (zh) * 2017-08-31 2019-04-01 台灣積體電路製造股份有限公司 鰭型場效電晶體裝置及其形成方法
TW201919153A (zh) * 2017-11-08 2019-05-16 華邦電子股份有限公司 記憶體裝置及其製造方法
TW202010054A (zh) * 2018-08-16 2020-03-01 大陸商長江存儲科技有限責任公司 三維記憶體元件及其形成方法
TW202029349A (zh) * 2018-09-28 2020-08-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
TW202032665A (zh) * 2018-09-28 2020-09-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6524952B1 (en) 1999-06-25 2003-02-25 Applied Materials, Inc. Method of forming a titanium silicide layer on a substrate
KR100665852B1 (ko) 2005-08-03 2007-01-09 삼성전자주식회사 반도체 소자의 제조방법
JP2009164485A (ja) * 2008-01-09 2009-07-23 Toshiba Corp 不揮発性半導体記憶装置
US7928577B2 (en) 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
KR101495799B1 (ko) * 2009-02-16 2015-03-03 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101164955B1 (ko) 2009-09-30 2012-07-12 에스케이하이닉스 주식회사 단일 측벽 콘택을 갖는 반도체장치 및 제조 방법
US8871617B2 (en) 2011-04-22 2014-10-28 Asm Ip Holding B.V. Deposition and reduction of mixed metal oxide thin films
KR20130113212A (ko) 2012-04-05 2013-10-15 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US10192753B2 (en) * 2014-09-15 2019-01-29 Toshiba Memory Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
US9981286B2 (en) 2016-03-08 2018-05-29 Asm Ip Holding B.V. Selective formation of metal silicides
CN110520989B (zh) 2017-05-08 2023-09-29 美光科技公司 存储器阵列
KR102600110B1 (ko) 2017-09-29 2023-11-10 삼성전자주식회사 반도체 메모리 소자
KR102581384B1 (ko) 2017-12-28 2023-09-22 삼성전자주식회사 반도체 메모리 소자

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130075683A1 (en) * 2011-01-28 2013-03-28 Priva Tran Integrated nonvolatile resistive memory elements
US20150053908A1 (en) * 2012-03-09 2015-02-26 Privatran Memristive device and method of manufacture
US20180145142A1 (en) * 2013-12-13 2018-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating non-volatile memory device with high precision of floating gate forming
US20160005863A1 (en) * 2014-07-01 2016-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
TW201712863A (zh) * 2015-09-16 2017-04-01 三星電子股份有限公司 具有第一及第二閘極電極的半導體元件
TW201913823A (zh) * 2017-08-31 2019-04-01 台灣積體電路製造股份有限公司 鰭型場效電晶體裝置及其形成方法
TW201919153A (zh) * 2017-11-08 2019-05-16 華邦電子股份有限公司 記憶體裝置及其製造方法
TW202010054A (zh) * 2018-08-16 2020-03-01 大陸商長江存儲科技有限責任公司 三維記憶體元件及其形成方法
TW202029349A (zh) * 2018-09-28 2020-08-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
TW202032665A (zh) * 2018-09-28 2020-09-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

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