TW201913823A - 鰭型場效電晶體裝置及其形成方法 - Google Patents

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Abstract

一種用於形成半導體裝置的方法，包括：在基板上方形成鰭狀物；在鰭狀物附近形成隔離區域；在鰭狀物上方形成虛設閘極結構；以第一蝕刻製程凹蝕鄰近於虛設閘極結構的鰭狀物，以形成第一凹陷；以第二蝕刻製程來重新塑形第一凹陷以形成重新塑形的第一凹陷，其中第二蝕刻製程蝕刻鄰近於第一凹陷的頂部的鰭狀物的上半部比第二蝕刻製程蝕刻鄰近於第一凹陷的底部的鰭狀物的下半部更多蝕刻量，且在重新塑形的第一凹陷中磊晶成長源極/汲極區域。重新塑形第一凹陷的步驟包括執行氧化蝕刻製程，其中氧化蝕刻製程在第一凹陷內形成多孔材料層。

Description

鰭型場效電晶體裝置及其形成方法
本發明實施例涉及積體電路製造技術領域，特別是涉及鰭型場效電晶體裝置及其形成方法。
半導體裝置(Semiconductor devices)可用於例如是個人電腦、手機、數位相機和其他電子設備等各種電子應用之中。半導體裝置的製造通常透過在半導體基板上依序沉積絕緣或介電層、導電層和半導體材料層，以及使用光學微影將各種材料層圖案化以在其上形成電路組件和元件。
半導體產業繼續透過持續微縮最小特徵尺寸來改善各種電子零件（例如晶體管、二極體、電阻器、電容器等）的積體密度，以允許更多零件被集成到特定區域之中。然而，隨著最小特徵尺寸不斷地縮小，也需要解決其他出現的問題。
本發明實施例提供一種形成鰭型場效電晶體裝置之方法，包括形成一鰭狀物於一基板上；形成一隔離區域相鄰於該鰭狀物；形成一虛設閘極結構於該鰭狀物上；以第一蝕刻製程凹蝕鄰近於該虛設閘極結構的該鰭狀物以形成一第一凹陷；以第二蝕刻製程重新塑形該第一凹陷以形成一重新塑形的第一凹陷，其中該第二蝕刻製程凹蝕鄰近於該第一凹陷的頂部的該鰭狀物的上半部比第二蝕刻製程蝕刻鄰近於該第一凹陷的底部的該鰭狀物的下半部來得多；以及磊晶成長一源極/汲極區域於該重新塑形的該第一凹陷中。
本發明實施例提供另一種形成鰭型場效電晶體裝置之方法，包括圖案化一基板以形成一條狀物，該條狀物包括一第一半導體材料；沿該條狀物的側壁形成一隔離區域，該條狀物的上半部延伸至該隔離區域的頂表面上方；沿著該條狀物的上半部的側壁和頂表面形成一虛設閘極結構；在該條狀物的上半部的暴露部分上執行一第一蝕刻製程以形成一第一凹陷，該條狀物的暴露部分透過該虛設閘極結構而暴露；形成一多孔材料，該多孔材料覆蓋該第一凹陷的側壁的該第一半導體材料的部分；蝕刻該第一凹陷的側壁的該第一半導體材料，其中被較多的該多孔材料覆蓋的該第一凹陷的側壁附近的該第一半導體材料的第一部分比被較少的該多孔材料覆蓋的該第一凹陷的側壁附近的該第一半導體材料的第二部分被蝕刻得更多，藉此重新塑形該第一凹陷，以形成一重新塑形的第一凹陷；以及在該重新塑形的第一凹陷中磊晶成長一源極/汲極區域。
本發明實施例提供一種鰭型場效電晶體裝置，包括：一鰭狀物，位於一基板上方，該鰭狀物的頂表面比該鰭狀物的頂表面下方更窄，該鰭狀物的頂部具有一第一側壁斜坡，該鰭狀物的底部具有一第二側壁斜坡，且該鰭狀物具有在該第一側壁斜坡和該第二側壁斜坡之間的一第三側壁斜坡，該第三側壁斜坡的斜度大於該第一側壁斜坡且大於該第二側壁斜坡的斜度；一隔離區域，與該鰭狀物相鄰；一閘極結構，沿著該鰭狀物的側壁且位於該鰭狀物的上表面上；一閘極隔離物，與該閘極結構橫向相鄰；以及一磊晶區域，與該鰭狀物相鄰，其中與該鰭狀物的頂表面相鄰的該磊晶區域的第一部分比該鰭狀物的頂表面下方的該磊晶區域的第二部分在該閘極間隔物下方突出更大的橫向距離。
以下揭露依據本發明之各種實施例或範例，俾供實施本發明各標的之各技術特徵。為簡明扼要闡述本發明實施例，以下將以明確特定範例描述各元件及其配置。惟，此些說明理應為單純示範，並非用以限制本發明。舉例來說，以下描述在一第二技術特徵上形成一第一技術特徵，可理解其包括此等第一、第二技術特徵為直接接觸的實施例及此等第一、第二技術特徵之間尚有其他技術特徵形成，以致第一、第二技術特徵並非直接接觸的實施例。除此之外，為使本說明書內容簡單明瞭，在此亦可於不同範例中重複使用圖式元件符號及/或字元，然並非用以限定此些實施例及/或配置。
其次，空間對應關係的詞語，諸如「向其之下」、「在下方」、「較低」、「以上」、「較高」及其類，可隨意用於此以描述圖式中一元件或技術特徵之於其他元件或技術特徵之空間關係。空間對應關係的詞語包括元件在使用或操作過程中的各種方向及圖式中描述的方向，除此之外，與其相關的裝置可旋轉，如旋轉90度或轉向其他方向，而可對應地解釋此些空間對應關係的詞語。
以下將以具體的上下文來描述實施例，即鰭型場效電晶體（FinFET）裝置及其形成方法。本文討論的各種實施例允許控制FinFET裝置的通道區域的形狀，使得通道區域的頂部尺寸減小比通道區域的中間尺寸減小或通道區域的高度增加得更多。透過這種方式控制FinFET裝置的通道區域的形狀可以改善FinFET裝置的性能。本文呈現的各種實施例是在使用後閘極製程（gate-last process）形成的FinFET裝置的背景下討論的。在其他實施例中，可以使用先閘極製程（gate-first process）。一些實施例考慮了用於諸如平面FET的平面裝置中的方面。一些實施例可以用於諸如環形振盪器的裝置中，或者可以用在其他類型的裝置中。一些實施例亦可以用於FET之外的半導體裝置中。
圖1顯示了三維視圖中的鰭型場效應電晶體（FinFET）30之示意圖。FinFET30包括形成於基板32上的鰭狀物36。基板32包括隔離區域34，且鰭狀物36在相鄰隔離區域34之間和之上突出。一閘極介電層38係沿著鰭狀物36的側壁且在鰭狀物36的頂表面上方，並且閘極電極40位於閘極介電層38之上。源極/汲極區域42和44相對於閘極介電層38和閘極電極40設置在鰭片36的相對兩側中。圖1進一步顯示了在隨後的圖中使用的參考橫截面。橫截面A-A橫跨FinFET30的通道區域、閘極介電層38和閘極電極40。橫截面C-C位於與橫截面A-A平行的平面內，並橫跨通道區域外的鰭片36。橫截面B-B垂直於橫截面A-A並且沿著鰭片36的縱向軸線並且在例如源極/汲極區域42和44之間的電流流動的方向上。為了清楚起見，隨後的附圖顯示這些參考橫截圖的部分。
圖2A至圖17C是根據一些實施例之鰭型場效電晶體裝置之製造中的一個中間階段之剖面示意圖。在圖2A至圖9A-C和圖11A-C至圖17A-C中，除了每個FinFET的多個FinFET和多個鰭片，以“A”標示結尾的圖顯示了沿著圖1中所示的參考橫截面A-A。以“B”指示結尾的圖顯示了沿著圖1中所示的參考橫截面B-B。以“C”指示結尾的圖顯示了沿著圖1中所示的橫截面C-C。圖10A-F全部顯示了沿著圖1所示的參考橫截面B-B。
圖2A顯示了基板50。基板50可以是半導體基板，諸如基體型半導體、絕緣層上覆半導體（SOI）基板或等，其可以被摻雜（例如，p型或n型摻雜物）或未摻雜。基板50可以是晶圓，例如矽晶圓。通常來說，SOI基板包括在絕緣層上形成的一半導體材料層。絕緣層可以是例如埋入式氧化（BOX）層、氧化矽層等。絕緣層設置在基板上，通常為矽基板或玻璃基板。其他基板，例如多層或梯度基板也可以使用。在一些實施例中，基板50的半導體材料可以包括矽、鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦的化合物半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半導體；或其組合。
基板50可以進一步包括積體電路裝置（未示出）。如本領域的普通技術人員所理解的，可以在基板50中和/或上形成多種積體電路裝置，例如電晶體、二極體、電容器、電阻器等或其組合，以產生對所得到的FinFETs的設計的結構及功能要求。積體電路裝置可以使用任何合適的方法形成。
在一些實施例中，基板50可以包括第一區域100A和第二區域100B。第一區域100A可以用於形成n型裝置，諸如NMOS電晶體，例如n型FinFET。第二區域100B可以用於形成p型裝置，諸如PMOS電晶體，例如p型FinFET。因此，第一區域100A也可以被稱為NMOS區域100A，第二區域100B也可以被稱為PMOS區域100B。在一些實施例中，第一區域100A可以與第二區域100B物理上地分離。第一區域100A可以透過許多特徵與第二區域100B分離。
圖2A進一步示出了在基板50上方形成光罩53。在一些實施例中，光罩53可以用於隨後的蝕刻步驟中以圖案化基板50（參見圖3A）。如圖2A所示，光罩53可以包括第一光罩層53A和第二光罩層53B。第一光罩層53A可以是硬式光罩層，可以包括氮化矽、氮氧化矽、碳化矽、碳氮化矽、其組合等，並且可以使用任何合適的製程形成，例如原子層沉積（ALD ）、物理氣相沉積（PVD）、化學氣相沉積（CVD），其組合等。第一光罩層53A也可以包括多個層次，並且這些多個層次可以是不同的材料。例如，第一光罩層53A可以在氧化矽層上包括氮化矽層，但是也可以使用其他材料和材料的組合。第二光罩層53B可以包括光阻材料，並且在一些實施例中，第二光罩層53B在以上討論的後續蝕刻步驟中可以用來圖案化第一光罩層53A。第二光罩層53B可以透過使用旋轉塗佈技術來形成並且可以使用可接受的光微影技術來圖案化。在一些實施例中，光罩53可以包括三層或更多光罩層。
圖3A顯示了基板50中的半導體條52的形成。首先，光罩層53A、53B可以被圖案化，其中光罩層53A、53B中的開口暴露基板50的區域55，此區域55將形成淺溝槽隔離（STI）區域54。接下來，可執行蝕刻製程，其中蝕刻製程透過過光罩53中的開口在基板50中產生溝槽55。圖案化掩模53下方的基板50的剩餘部分形成複數個半導體條52。蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻（RIE）、中性束蝕刻（NBE）等或其組合。蝕刻過程可以是非等向性的。在一些實施例中，半導體條52可以具有約200nm與約400nm之間的高度H1 ，並且可以具有約10nm與約40nm之間的寬度W1 。
半導體條52可以透過任何合適的方法來圖案化。例如，可以使用一種或多種光微影製程（包括雙圖案化或多圖案化製程）來圖案化半導體條52。通常，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，允許產生例如具有比使用單一、直接光微影製程另外得到的間距小的間距的圖案。例如，在一個實施例中，在基板50上方形成犧牲層並使用光微影製程來圖案化。使用自對準製程可沿著圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為光罩來圖案化半導體條52。
圖4A顯示了在相鄰半導體條52之間的溝槽55（參見圖3A）中形成絕緣材料以形成隔離區域54。絕緣材料可以是諸如氧化矽的氧化物、諸如氮化矽的氮化物等或其組合，並且可以透過高密度電漿化學氣相沉積（HDP-CVD），可流動CVD（FCVD）（例如，遠端電漿系統中的基於CVD的材料沉積和後固化以使其轉化為另一種材料，例如氧化物）等或其組合。也可以使用由任何可接受的製程形成其他絕緣材料。
此外，在一些實施例中，隔離區域54可以包括在溝槽55填充隔離區域54的絕緣材料之前於溝槽55的側壁和底表面上（參見圖3A）形成的共形襯層（conformal liner）（未示出）。在一些實施例中，襯層可以包括半導體（例如，矽）氮化物、半導體（例如，矽）氧化物、熱半導體（例如，矽）氧化物、半導體（例如，矽）氮氧化物、聚合物介電層、其組合等。襯層的形成可以包括任何合適的方法，諸如ALD、CVD、HDP-CVD、PVD、其組合等。在這樣的實施例中，在隔離區域54的後續退火期間，襯層可防止（或至少減少）半導體材料從半導體條52（例如，Si和/或Ge）擴散到周圍的隔離區域54中。例如，在沉積隔離區域54的絕緣材料之後，可以對隔離區域54的絕緣材料執行退火製程。
進一步參照圖4A，諸如化學機械研磨（CMP）的平坦化製程可以去除隔離區域54的任何過量的絕緣材料，使得隔離區域54的頂表面和半導體條52的頂表面是共平面的。在一些實施例中，CMP還可以移除光罩53。在其他實施例中，可以使用不同於CMP的濕蝕刻製程將光罩53移除。
圖5A顯示了隔離區域54的凹蝕以形成鰭狀物56。隔離區域54是凹陷的，使得第一區域100A中和第二區域100B中的鰭狀物56從相鄰的隔離區域54之間突出。在一些實施例中 半導體條52可被認為是鰭狀物56的一部分。此外，隔離區域54的頂表面可具有如圖所示的平坦表面、凸表面、凹表面（例如凹陷）或其組合。隔離區域54的頂表面可以透過適當的製程形成平坦的、凸起的和/或凹陷的。隔離區域54可使用可接受的蝕刻製程而凹陷，例如對隔離區域54的材料具有選擇性的製程。例如，使用CERTAS®蝕刻、應用材料SICONI或R2工具移除STI氧化物，或使用稀氫氟酸（dHF）。
本領域的普通技術人員將容易地理解，關於圖2A至圖5A描述的過程僅僅是如何形成鰭狀物56的一個例子。在其他實施例中，可以在基板50的頂表面上形成介電層;可以透過介電層蝕刻溝槽;同質磊晶結構可以在溝槽中磊晶成長;並且介電層可以被凹蝕，使得同質磊晶結構從介電層突出以形成鰭狀物。在其他實施例中，異質磊晶結構可以用於鰭狀物。
例如，圖4A中的半導體條52可以被凹蝕，並且與半導體條52不同的材料可以在其位置上磊晶成長。在更進一步的實施例中，可以在基板50的頂表面上方形成介電層;可以透過介電層蝕刻溝槽;異質磊晶結構可以使用不同於基板50的材料在溝槽中磊晶成長;且介電層可以被凹蝕，使得異質磊晶結構從介電層突出以形成鰭狀物56。在同質磊晶或異質磊晶結構磊晶成長的一些實施例中，成長材料可在成長期間原位（in situ）摻雜。在其他實施例中，同質磊晶或異質磊晶結構可以在同質磊晶或異質磊晶結構磊晶成長之後使用例如離子佈植來摻雜。另外，在不同於PMOS區域100B中的材料的NMOS區域100A中磊晶成長材料可能是有利的。在各種實施例中，鰭狀物56可以包括矽鍺（Six Ge1 -x ，其中x可以在大約0和1之間）、碳化矽、純或大致上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等。例如，用於形成III-V族化合物半導體的可用材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在圖6A和圖6B中，一虛設（dummy）介電層58形成在鰭狀物56上。虛設介電層58可以是例如氧化矽、氮化矽、其組合等，並且可以依據可接受的技術被沉積（使用例如CVD、PVD、其組合等）或熱成長（例如，使用熱氧化等）。在虛設介電層58上方形成虛設閘極層60，並且在虛設閘極層60上方形成光罩62。在一些實施例中，虛設閘極層60可以沉積在虛設介電層58上方，然後使用，例如CMP製程進行平坦化。光罩62可以沉積在虛設閘極層60上方。虛設閘極層60可以由例如多晶矽製成，但是也可以使用具有相對於隔離區域54的材料的高蝕刻選擇性的其他材料。光罩62可以包括例如氮化矽、氮氧化矽、碳化矽、碳氮化矽等或其組合的一個或複數層。
進一步參考圖6A和圖6B，在所示實施例中，在第一區域100A和第二區域100B上形成單一虛設介電層58、單一虛設閘極層60和單一光罩62。在其他實施例中，可以在第一區域100A和第二區域100B中形成多個分離的虛設介電層、多個分離的虛設閘極層和多個分離的光罩。在一些實施例中，虛設介電層58可以具有約0.8nm與約2.0nm之間的厚度，並且虛設閘極層60可以具有約50nm與約100nm之間的厚度。
在圖7A、圖7B和圖7C中，可使用可接受的光微影和蝕刻技術來圖案化光罩62（參見圖6A和圖6B）以在第一區域100A和第二區域100B中形成光罩72。光罩72可以是硬式光罩，並且光罩72的圖案在第一區域100A和第二區域100B可不同。透過可接受的蝕刻技術將光罩72的圖案轉移到虛設閘極層60，以在第一區域100A和第二區域100B中形成虛設閘極堆疊（dummy gate stacks）70。虛設閘極堆疊70包括虛設閘極層60和光罩72。在一些實施例中，虛設閘極層60和光罩72在第一區域100A和第二區域100B中以分離的製程形成，並且可以在第一區域100A和第二區域100B中以不同的材料形成。可選地，光罩72的圖案可以類似地被轉移到虛設介電層58。虛設閘極堆疊70的圖案覆蓋鰭狀物56的相應通道區，同時暴露鰭狀物56的源極/汲極區域。虛設閘極堆疊70還可以具有大致上垂直於各個鰭狀物56的縱向方向的長度方向。虛設閘極堆疊70的尺寸或虛設閘極堆疊70之間的間距可以取決於形成虛設閘極的晶粒的一區域。在一些實施例中，當位於晶粒的輸入/輸出區域（例如，輸入/輸出電路設置的位置處）中時，虛設閘極堆疊70可以具有比位於晶粒的邏輯區域（例如，邏輯電路設置的位置處）中時更大的尺寸或更大的間距。在一些實施例中，虛設閘極堆疊70可以具有約15nm與約40nm之間的寬度。
進一步參照圖7A、圖7B和圖7C，可以在鰭狀物56、半導體條52和/或基板50中形成合適的複數個井（圖中未示）。例如，一P型井可以形成在第一區域100A，一N型井可以形成在第二區域100B中。對於不同區域100A和100B的不同佈植步驟可以使用光阻或其他光罩（圖中未示）來實現。例如，在第一區域100A和第二區域100B中的鰭狀物56和隔離區域54上形成光阻。光阻被圖案化以暴露基板50的第二區域100B，例如PMOS區域，同時保護第一區域100A，例如NMOS區域。光阻可以透過使用旋轉塗佈技術來形成並且可以使用可接受的光微影技術來圖案化。一旦光阻被圖案化，n型掺質被佈植到第二區域100B中，並且光阻可以作為光罩，以大致上防止n型掺質被佈植到第一區域100A中。n型掺質可以是磷、砷等，且可以在第二區域100B中以等於或小於1018 cm-3 的濃度佈植，例如約1017c m-3 至約1018 cm-3 的範圍。在佈植製程之後，使用例如可接受的灰化製程（ashing process）然後進行濕式清洗製程來去除光阻。
在佈植第二區域100B之後，在第一區域100A和第二區域100B中的鰭狀物56和隔離區域54上方形成第二光阻（圖中未示）。第二光阻被圖案化以暴露基板50的第一區域100A，同時保護第二區域100B。第二光阻可以透過使用旋轉塗佈技術來形成並且可以使用可接受的光微影技術來圖案化。一旦第二光阻被圖案化，p型掺質被佈植到第一區域100A中，並且第二光阻可以作為光罩以大致上防止p型掺質被佈植到第二區域100B中。p型掺質可以是硼、BF2 等，並且可以等於或小於1018 cm-3 的濃度佈植到第一區域100A中，例如約1017 cm-3 至約1018 cm-3 的範圍。在佈植製程之後，使用例如可接受的灰化製程隨後進行濕法清洗製程來去除第二光阻。
在第一區域100A和第二區域100B中佈植適當的掺質之後，可以執行退火以活化被植入的p型和n型掺質。佈植製程可以在第一區域100A中形成P型井，在第二區域100B中形成N型井。在磊晶成長鰭狀物的一些實施例中，鰭狀物56的成長材料可以在成長過程中原位摻雜。
在圖8A、8B和8C中，在虛設閘極堆疊70（參見圖8A和8B）和/或在鰭狀物56上方的虛設介電層58（參見圖8C）的暴露表面上形成閘極間隔層80。可以使用形成閘極間隔層80的任何合適方法。在一些實施例中，可以使用沉積（例如CVD、ALD等）形成閘極間隔層80。在一些實施例中，閘極間隔層80可以包括一個或多個例如氮化矽（SiN）、氮氧化矽、碳氮化矽、碳氮氧化矽（SiOCN）及其組合等。
進一步參照圖8A、圖8B和圖8C，淡摻雜源極/汲極（LDD）區域75和79可以分別在基板50中的第一區域100A和第二區域100B中形成。類似於上面參照圖7A、圖7B和圖7C討論的佈植製程，例如光阻的一光罩（圖中未示）可以形成在第一區域100A（例如，NMOS區域）之上，同時暴露第二區域100B，例如PMOS區域，並且p型摻雜可以被佈植到第二區域100B中的暴露的鰭狀物56中，以生成LDD區域79。在LDD區域79的佈植期間，虛設閘極堆疊70可以作為防止（或至少減少）摻雜佈植到暴露的鰭狀物56的通道區域中。因此，LDD區域79可以大致上形成在暴露的鰭狀物56的源極/汲極區域中。然後可以去除光罩。隨後，可以在暴露第一區域100A的同時在第二區域100B上方形成諸如光阻的第二光罩（圖中未示），並且可以將n型摻雜佈植到第一區域100A中的暴露的鰭狀物56中，以生成LDD區域75。在LDD區域75的佈植期間，虛設閘極堆疊70可以作為光罩以防止（或至少減少）摻雜佈植到暴露的鰭狀物56的通道區域中。因此，LDD區域 75可大致上形成在暴露的鰭狀物56的源極/汲極區域中。然後可移除第二光罩。n型摻雜可以是之前討論的任何n型摻雜，並且p型摻雜可以是前面討論的任何p型摻雜。每個LDD區域75、79可以具有大約1015 cm-3 到大約1016 cm-3 的雜質濃度。可執行退火製程以活化佈植的摻雜。
參照圖9A、圖9B和圖9C，在閘極間隔層80的部分上執行蝕刻製程。蝕刻製程可以是非等向性的。在執行蝕刻製程之後，可以去除LDD區域75之上和隔離區域54之上的間隔層的側向部分，以暴露虛設閘極堆疊70的鰭狀物56和光罩72的頂表面。沿著虛設閘極堆疊70的側壁的閘極間隔層80的部分可以保留以形成閘極間隔物122，並且沿著鰭狀物56的側壁可以保留以形成鰭狀間隔物130。在其他實施例中，閘極間隔層80也可以從鰭狀物56的側壁去除。在一些實施例中，第二區域100B中的閘極間隔層80亦被圖案化為沿虛設閘極堆疊70和鰭狀物56的側壁形成閘極間隔物122和鰭狀間隔物130。在一些實施例中，閘極間隔物122和鰭狀間隔物130同時形成於第一區域100A和第二區域100B中，在其他實施例中，閘極間隔物122和鰭狀間隔物130以不同的製程形成於第一區域100A和第二區域100B中。
圖10A至圖12C顯示了第一區域100A和第二區域100B中的磊晶源極/汲極區域82和84的形成。在一些實施例中，第一區域100A中的磊晶源極/汲極區域82（參見圖12B和圖12C）可以在磊晶源極/汲極區域84（參見圖12B和12C）形成於第二區域100B中之前形成。在其他實施例中，第二區域100B中的磊晶源極/汲極區域84可以在磊晶源極/汲極區域82形成於第一區域100A中之前形成。
圖10A到12C顯示相鄰鰭狀物56之間的第一區域100A中的磊晶源極/汲極區域82的形成。圖10A至圖10F顯示沿著圖1中顯示的參考橫截面B-B。在形成第一區域100A（例如，NMOS區域）中的磊晶源極/汲極區域82期間，第二區域100B（例如，PMOS區域）可以被遮蔽（圖未示出）。首先參考圖10A，在鰭狀物56上執行圖案化製程以在鰭狀物56的源極/汲極區域中形成凹陷126。第一圖案化製程可依一種方式執行，即凹陷126形成在相鄰的虛設閘極堆疊70之間（在鰭狀物56的內部區域中），或者如後面圖11B中的橫截面顯示形成在隔離區域54和相鄰的虛設閘極堆疊70之間（在鰭狀物56的端部區域中）。在一些實施例中，圖案化製程可以包括適當的非等向性乾式蝕刻製程，同時使用虛設閘極堆疊70、閘極間隔物122、鰭狀間隔物130和/或隔離區域54作為組合光罩。合適的非等向性乾式蝕刻製程可以包括反應性離子蝕刻（RIE）、中性束蝕刻（NBE）等或其組合。在第一圖案化製程中使用RIE的一些實施例中，可以選擇例如製程氣體混合物、電壓偏壓和RF功率之類的製程參數，使得主要使用例如離子轟擊（bombardment）的物理蝕刻來執行蝕刻，而不是使用例如透過過化學反應的自由基（radical）蝕刻的化學蝕刻。在一些實施例中，可以增加電壓偏壓以增加在離子轟擊過程中使用的離子的能量，藉此增加物理蝕刻的速率。由於物理蝕刻本質上是非等向性的，化學性蝕刻本質上是等向性的，所以蝕刻製程在垂直方向上的蝕刻速率大於在橫向上的蝕刻速率。在一些實施例中，非等向性蝕刻製程可以使用包括CH3 F、CH4 、HBr、O2 、Ar、它們的組合等的製程氣體混合物來執行。在一些實施例中，第一圖案化製程形成具有U形底表面135a的凹陷126。凹陷126也可以被稱為U形凹陷126，圖10A顯示了示例性的凹陷126。圖10A還顯示了凹陷126具有從虛設閘極層60的中間部到凹陷126的頂部側向測量的表面鄰近量（surface proximity）SP1 ，以及從虛設閘極層60的中間部到位於凹陷126的深度的一半的凹陷126的邊緣側向測量的尖端鄰近量（tip proximity）TP1 。在一些實施例中，凹陷126具有從鰭狀物56的頂表面量測到約40nm與約70nm之間的溝槽深度TD1 ，諸如大約53nm。在一些實施例中，用於形成U形凹陷126的蝕刻製程也可以蝕刻隔離區域，其在稍後圖11C至圖17C中以虛線顯示。
圖10B顯示了在圖10A中描述的圖案化製程之後在凹陷126的表面上形成了原生氧化物（native oxide）132之後的凹陷126。對於其中基板50（以及半導體條52和鰭狀物56）是矽的實施例，原生氧化物可以是例如氧化矽。在一些情況下，原生氧化物132可以具有在約介於0.6nm與約1.8nm之間的厚度，例如約1.5nm。在一些情況下，一旦從執行圖案化製程的腔室（例如，真空）中移除基板50，則形成原生氧化物132。
在一些實施例中，使用表面改質（surface modification）製程移除原生氧化物132，在一些實施例中，表面改質製程可以是乾式蝕刻，例如RIE製程。表面改質製程可以使用NF3 和NH3 的組合作為製程氣體。其他氣體可另外用於表面改質製程，例如He或Ar。在表面改質製程中，NF3 和NH3 氣體與氧化矽132反應形成水和固體氟矽酸銨（AFS）、（NH4 ）2 SiFx 。反應可以表示為： SiO2 + NF3 + NH3 → (NH4 )2 SiFx + H2 O
如圖10C所示，氟矽酸銨（AFS）134是固相副產物，其在表面改質製程中形成時可覆蓋凹陷126的表面。在一些情況下，AFS 134也可以存在於閘極間隔物122上，如圖10C所示。AFS 134的厚度和範圍可以透過控制表面改質製程的製程條件（例如能量、溫度、壓力、過程氣體的量或流量或其它條件）來控制。在一些情況下，形成的AFS 134的厚度約為原生氧化物132的初始厚度的4-8倍之間。在一些情況下，在凹陷126上形成的AFS 134材料的厚度約4nm與約8nm，但在其他情況下，AFS 134可能具有不同的厚度。
在一些情況下，AFS 134可以形成為多孔材料。這種孔隙允許AFS 134在表面改質製程中吸收製程氣體、自由基、反應副產物、蝕刻劑和其他材料。AFS 134可吸收的材料在圖10C中集中顯示為初始蝕刻劑136。初始蝕刻劑136可以被各處的AFS 134吸收。初始蝕刻劑136可以例如包括NH3 、NF3 、H2 O、諸如HF*或F*的自由基或其它物質。初始蝕刻劑136的量、濃度或類型可以透過控制表面改質製程的特性來控制。示例的特性包括製程氣體流量、壓力、製程氣體的比例或其他特性。如下面所討論的，吸收的初始蝕刻劑136可以額外蝕刻凹陷126。
圖10D顯示在執行初始抽真空階段以移除AFS 134的一部分之後的凹陷126。在初始抽真空( initial pumping)階段期間，AFS 134的一部分從凹陷126抽取。然而，由於對凹陷126的底表面135a附近的流體抽真空期間，凹陷126的形狀和深度大於凹蝕的垂直側壁附近的流體，例如在凹陷126的頂表面135b附近。因此，底表面135a附近的AFS 134比凹蝕的頂表面135b附近的AFS 134更有效地抽取出凹陷126。由於抽真空效率的差異，初始抽真空階段可以移除相較於存在於凹陷126的頂表面135b附近的AFS 134更多的凹陷126的底表面135a附近存在的AFS 134。在一些情況下，初始 抽真空階段幾乎移除了存在於底表面135a附近的所有AFS 134。在一些實施例中，保留在頂表面135b附近的AFS 134可以具有約4nm和約8nm之間的厚度，但在其他情況下，頂表面135b附近的AFS 134可以具有另一厚度。在一些實施例中，保留在底表面135a附近的AFS 134可以具有小於約0.1nm的厚度，但在其他情況下，底表面135a附近的AFS 134可以具有另一厚度。在一些情況下，在初始抽真空階段期間，在底表面135a附近移除的一些AFS 134在頂表面135b附近再沉積（redeposit）。結果，頂表面135b附近的AFS 134可以比底表面135a附近的AFS 134更厚。
在一些實施例中，可以透過控制初始抽真空階段的條件來控制初始抽真空階段之後剩餘的AFS 134的數量及分佈。可以控制的初始抽真空階段條件例如包括壓力、持續時間和溫度。在一些實施例中，初始抽真空階段期間的製程壓力可約100毫托（mTorr）與約700毫托之間。在一些實施例中，初始抽真空階段期間的溫度可以高於約75℃，例如約90℃。
如上面關於圖10C所描述的，來自表面改質製程的一些初始蝕刻劑136在AFS 134內被吸收。吸收在AFS 134內的一些初始蝕刻劑136可與也在AFS 134內被吸收的副產物反應，以進一步蝕刻凹陷126的側面。圖10E顯示了AFS 134包含由吸收的初始蝕刻劑136形成的二次蝕刻劑138，然而二次蝕刻劑138可以在表面改質製程期間或之後的任何時刻由吸收的初始蝕刻劑136形成。透過AFS 134擴散到凹陷126的表面的二次蝕刻劑138能夠額外地蝕刻表面材料。例如，二次蝕刻劑138可以另外蝕刻存在於凹陷126的表面處的基板50、半導體條52或鰭狀物56的材料。由於剩餘的AFS 134的最厚區域靠近凹陷126的頂表面135b，二次蝕刻劑138的量在頂面135b附近最大。因此，凹陷126的頂表面135b附近的表面材料比凹陷126的底表面135a附近的表面材料被二次蝕刻劑138蝕刻更多。在一些情況下，例如如果在這些表面上不存在AFS 134，或者如果AFS 134在這些表面上較薄，則凹陷126的一些表面可以不被二次蝕刻劑138額外蝕刻。額外的蝕刻可以是等向性的或非等向性的，這取決於存在的特定二次蝕刻劑138。額外的蝕刻可以在與表面改質製程或初始抽真空階段相同的腔室中進行。
圖10F顯示在二次蝕刻劑138額外蝕刻表面材料的部分之後以及在AFS 134已被移除之後的凹陷126'。在隨後的製程步驟中移除AFS 134，這將在下面更詳細地描述。如圖10F所示，凹陷126'的頂表面135b比凹陷126'的底表面135a蝕刻得更多。特別地，參照圖10A和圖10F，表面鄰近量從SP1 降低到SP2 ，多於尖端鄰近量從TP1 降低到TP2 ，並且多於溝槽深度從TD1 增加到TD2 。
在一些實施例中，由於二次蝕刻劑138引起的額外蝕刻減少了約0.5nm和約1.5nm之間的表面鄰近量，例如約1.3nm。在一些實施例中，額外蝕刻減小了少於約1nm了尖端鄰近量。在一些實施例中，額外蝕刻增加了少於約0.1nm的溝槽深度。在一些情況下，額外蝕刻可以增加凹陷126'的頂部的直徑，而額外蝕刻增加凹陷126'的頂部下方的凹陷126'的部分的側向直徑。
在一些實施例中，如前所述，可以通過控制表面改質製程特性或初始抽真空階段特性來控制額外蝕刻的數量及分佈。在一些情況下，如圖10F所示，額外蝕刻可以使凹陷126'呈喇叭形的或“喇叭”形狀，然而在其它情況下，凹陷126'的側面的部分可以是筆直的。
在一些情況下，使用如本文所述的額外蝕刻可以減少存在於凹陷126'的表面上的製程殘餘物或不需要的雜質（例如C、O、N、Cl、F或其他物質）的量。例如，在某些情況下，額外蝕刻可以將C雜質的濃度降低約28％，O雜質的濃度降低約95％，N雜質的濃度降低約63％，Cl雜質的濃度降低約 53％，或F雜質濃度降低約33％。在其他情況下，與這些說明性示例相比，額外蝕刻可以減少不同量的雜質。
透過對凹陷126'塑形，圖10A-10F中描述的凹陷126'的額外蝕刻也對鰭狀物56塑形。因此額外蝕刻可以對鰭狀物56塑形，使得每個鰭狀物56的頂部在每個鰭狀物之間具有較小的寬度，如上述鄰近量的減小所指出的。
額外蝕刻可以減少靠近閘極堆疊的區域（即，靠近鰭狀物56的頂部）中的鰭狀物56的部分的寬度，使得額外蝕刻減少了離閘極堆疊更遠的區域中（即，在鰭片56的底部附近）的鰭狀物56的部分的寬度。以這種方式，額外蝕刻可增加鰭狀物56的側壁的傾斜度（tapering），或者增加鰭狀物56的側壁的斜率，特別是在鰭狀物56的頂部附近。
一種或多種二次蝕刻劑138可由AFS 134內吸收的初始蝕刻劑136形成。例如，NH3 可與也存在於AFS 134中的H2 O反應以形成氫氧化銨（NH4 OH），其是矽的蝕刻劑：NH3 + H2 O → NH4 OH。
作為另一個例子，存在於AFS 134中的HF*和F*自由基也可以根據以下反應攻擊矽：HF* + F* + Si → SiFx + SiH*。
在一些情況下，吸收到AFS 134中的一些自由基可以是電中性的。這些示例性二次蝕刻劑可以蝕刻在形成於矽基板中的凹蝕的表面。在一些實施例中，可以形成蝕刻矽的其他類型的二次蝕刻劑。在一些實施例中，可以形成蝕刻除了矽之外的其他類型的基板的二次蝕刻劑。在一些實施例中，如先前所述，可以透過控制表面改質製程特性或初始抽真空階段特性來控制二次蝕刻劑的不同類型、數量、相對比例或其他特性。在一些實施例中，除了表面改質製程氣體之外的其它氣體可以被導入到表面改質製程腔室中以在AFS 134內形成蝕刻劑。在一些情況下，額外的蝕刻是自限制的（self-limited）。例如，如果所吸收的初始蝕刻劑136或反應性副產物未被補充到AFS 134內，則在二次蝕刻劑138耗盡之後額外蝕刻停止。這種方式可透過控制初始蝕刻劑136在AFS 134中的吸收來控制額外蝕刻的量。例如，可以控制曝光的持續時間、壓力、流量或製程氣體的比例，然而控制其他特性也可控制所吸收的初始蝕刻劑136或產生的二次蝕刻劑138的量。
在由二次蝕刻劑138所引起的額外蝕刻之後，可執行第二抽真空階段以移除AFS 134和AFS內的任何其他材料，例如吸收的初始蝕刻劑136、二次蝕刻劑138、蝕刻劑副產物等等。在一些實施例中，第二抽真空階段期間的製程壓力可小於約1毫托（mTorr）。在一些實施例中，第二抽真空階段的持續時間可約10秒至約30秒之間。在一些實施例中，第二抽真空階段期間的溫度可大於約75℃，例如約90℃，以促進AFS 134的昇華並且改善抽真空效率。在一些實施例中，可執行第二抽真空階段以停止由二次蝕刻劑138引起的額外蝕刻，或者可在由自限制效應而停止額外蝕刻之後執行第二抽真空階段。在一些實施例中，可以在初始抽真空階段之後的某個預定持續時間執行第二抽真空階段，以控制額外蝕刻的量。
圖11A、圖11B和圖11C顯出了第一區域100A中的磊晶源極/汲極區域82的形成。在一些實施例中，使用金屬有機CVD（MOCVD）、分子束磊晶（MBE）、液相磊晶（LPE）、氣相磊晶（VPE）、選擇性磊晶成長（SEG）、其組合等在凹陷126中磊晶成長磊晶源極/汲極區域82。磊晶源極/汲極區域82可以包括任何可接受的材料，例如適合於n型FinFET的任何材料。例如，如果鰭狀物56是矽，則磊晶源極/汲極區域82可以包括矽、SiC、SiCP、SiP等。磊晶源極/汲極區域82可以具有從鰭狀物56的相應表面凸起的表面並且可以具有刻面（facets）。磊晶源極/汲極區域82形成在鰭狀物56中，使得每個虛設閘極堆疊70被設置在磊晶源極/汲極區域82的各自相鄰對之間。在一些實施例中，第一區域100A中的磊晶源極/汲極區域82可以用摻雜佈植，類似之前討論的用於形成LDD區域75的製程，之後執行退火製程（參見圖8A、圖8B和圖8C）。磊晶源極/汲極區域82可具有約1019 cm-3 至約1021 cm-3 的範圍內的摻雜濃度。第一區域100A中的源極/汲極區（例如NMOS區域）的n型摻雜可以是前面討論的任何n型摻雜。在其他實施例中，外延源極/漏極區82的材料可在成長期間原位摻雜。在所示實施例中，磊晶源極/汲極區域82中的每一個與其他磊晶源極/汲極區域82物理分離。在其他實施例中，可合併兩個或更多個相鄰的磊晶源極/汲極區域82。在圖17A、圖17B和17C中描繪了這樣的實施例，使兩個相鄰的磊晶源極/汲極區域82合併以形成公共的磊晶源極/汲極區域。在一些實施例中，可合併兩個以上的相鄰磊晶源極/汲極區域82。
參照圖12A、圖12B和圖12C，在第一區域100A中形成磊晶源極/汲極區域82之後，在第二區域100B中形成磊晶源極/汲極區域84。在一些實施例中，為了簡潔，使用與圖10A至圖11C描述的磊晶源極/汲極區域82類似的方法在第二區域100B中形成磊晶源極/汲極區域84。在一些實施例中，在第二區域100B（例如，PMOS區域）中形成磊晶源極/汲極區域84的過程中，第一區域100A（例如，NMOS區域）可被遮蔽（圖未示出）。隨後，蝕刻第二區域100B中的鰭狀物56的源極/汲極區域，以形成類似於凹陷126（參見圖10A-10F）的下凹陷（在圖12B和12C中顯示為填充有磊晶源極/汲極區域84）。如上參考圖10A-10F所述，第二區域100B中的凹陷可以使用與第一區域中的凹陷126類似的方法形成，為了簡潔起見，在此不再重複描述。
接下來，使用MOCVD、MBE、LPE、VPE、SEG、其組合等在凹陷中磊晶成長第二區域100B中的磊晶源極/汲極區域84。磊晶源極/汲極區域84可以包括任何可接受的材料，例如適用於p型FinFET的任何材料。例如，如果鰭狀物56是矽，則磊晶源極/汲極區域84可以包括SiGe、SiGeB、Ge、GeSn等。磊晶源極/汲極區域84可以具有從鰭狀物56的相應表面凸起的表面且可具有刻面。在第二區域100B中，在鰭狀物56中形成磊晶源極/汲極區域84，使得每個虛設閘極堆疊70被設置在磊晶源極/汲極區域84的各自相鄰對之間。在一些實施例中，磊晶源極/汲極區域84可以延伸經過鰭狀物56並進入半導體條52。
第二區域100B中的磊晶源極/汲極區域84的材料可以用摻雜進行佈植，類似於之前討論的用於形成LDD區域79的製程，之後執行退火製程（參見圖8A、圖8B和圖8C）。磊晶源極/汲極區域84可以具有約1019 cm-3 至約1021 cm-3 的範圍內的摻雜濃度。用於第二區域100B中的磊晶源極/汲極區域84（例如PMOS區域）的p型摻雜可以是之前討論的任何p型摻雜。在其它實施例中，磊晶源極/汲極區域84可在成長期間原位摻雜。形成在凹陷126的頂表面135b附近的磊晶源極/汲極區域82和84的部分可以具有彎曲的側壁或大致上筆直的側壁。在凹陷126的頂表面135b附近形成的磊晶源極/汲極區域82和84的部分可物理接觸虛設介電層58的下側。在所說明的實施例中，磊晶源極/汲極區域84中的每一個與其他磊晶源極/汲極區域84物理分離。在其它實施例中，可合併兩個或兩個以上相磊晶源極/汲極區域84。在圖17A、17B和17C中描繪了這樣的實施例，使兩個相鄰的磊晶源極/汲極區域84合併以形成公共的源極/汲極區域。在一些實施例中，可合併兩個以上相鄰的磊晶源極/汲極區域84。
利用對凹陷的額外蝕刻來重新塑形鰭狀物可使靠近鰭狀物的頂部的鰭狀物的寬度減少多於鰭狀物的其餘部分的寬度減小，從而使鰭狀物成錐形、梯形或喇叭形狀。在某些情況下，以這種方式重新塑形鰭狀物可以提高裝置的性能。例如，已經觀察到如本文所述的具有較窄頂部的鰭狀物可以增加裝置操作期間鰭狀物內的電流密度，這可以改善裝置的ION 特性。在一些情況下，如本文所述的對鰭狀物進行重新塑形可以將FinFET裝置的DC增益提高1％以上。還觀察到，具有如本文所述的形狀的鰭狀物也可以減小裝置的漏電流IOFF 的量。
進一步參考圖12A、圖12B和圖12C，在虛設閘極堆疊70上以及磊晶源極/汲極區域82和84上方沉積蝕刻停止層87和層間介電層（ILD）88。在一個實施例中，ILD 88是由可流動的CVD形成的可流動的薄膜。在一些實施例中，ILD 88由例如磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、硼摻雜磷矽酸鹽玻璃（BPSG）、未摻雜矽酸鹽玻璃（USG）等的介電材料形成，且可以透過任何合適的方法沉積，例如CVD、PECVD、其組合等。在一些實施例中，形成圖案化ILD 88以用於隨後形成的接觸點（contact）的開口時，蝕刻停止層87被作為停止層。因此，選擇蝕刻停止層87的材料時，可選擇使蝕刻停止層87的材料具有比ILD88的材料蝕刻速率更低的材料。
參照圖13A、圖13B和圖13C，可執行例如CMP的平面化製程，使ILD 88的頂表面與虛設閘極堆疊70的頂表面齊平。在平坦化製程之後，虛設閘極堆疊70的頂表面透過ILD 88暴露。在一些實施例中，CMP還可以移除虛設閘極堆疊70上的光罩72或其部分。
參考圖14A、圖14B和圖14C，在蝕刻步驟中，移除光罩72和虛設閘極堆疊70的剩餘部分，從而形成凹陷90。每個凹陷90暴露相應的鰭狀物56的通道區域。每個通道區域位於第一區域100A中的相鄰的磊晶源極/汲極區域82對之間或者位於第二區域100B中的相鄰的磊晶源極/汲極區域84對之間。在移除期間，當虛設閘極堆疊70被蝕刻時，虛設介電層58可以作為蝕刻停止層。然後虛設介電層58可在移除虛設閘極堆疊70之後被移除。
參照圖15A、圖15B和圖15C，形成閘極介電層92和96以及閘極電極94和98，以分別替換第一區域100A和第二區域100B中的閘極。閘極介電層92和96共形地（conformally）沉積在凹陷90中，例如在鰭狀物56的頂表面和側壁上、分別在閘極間隔物122和鰭狀間隔物130的側壁上以及在ILD 88的頂表面上。在一些實施例中，閘極介電層92和96包括氧化矽、氮化矽或包含它們的多層。在其他實施例中，閘極介電層92和96包括高k介電材料，並且在這些實施例中，閘極介電層92和96的k值可大於約7.0，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的金屬氧化物或矽酸鹽。閘極介電層92和96的形成方法可以包括分子束沉積（MBD）、ALD、PECVD、其組合等。
接下來，分別在閘極介電層92和96上方沉積閘極電極94和98，並填充凹陷90的剩餘部分。閘極電極94和98可以由含金屬材料製成，例如TiN、TaN、TaC、Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu或其組合或包含它們的多層。在填充閘極電極94和98之後，可執行例如CMP的平坦化製程以移除位於ILD 88的頂表面上方的閘極介電層92和96以及閘極電極94和98的多餘部分。閘極電極94和98的材料以及閘極介電層92和96的剩餘部分因此形成所得的FinFET的替代閘極。
在一些實施例中，閘極介電層92和96的形成可以同時發生，使得閘極介電層92和96由相同的材料製成，且閘極電極94和98的形成可以同時發生，使得閘極電極94和98由相同的材料製成。然而，在其他實施例中，閘極介電層92和96可以透過不同的製程形成，使得閘極介電層92和96可以由不同的材料製成，且閘極電極94和98可以透過不同的製程形成， 使得閘極電極94和98可以由不同的材料製成。當使用不同的製程時，可以使用各種遮蔽步驟來遮蔽和暴露適當的區域。
參照圖16A、圖16B和圖16C，在ILD 88上方沉積ILD 102，透過ILD 102和ILD 88形成接觸點104和106，並且透過ILD 102形成接觸點108和110。在一個實施例中，為了簡潔起見，使用與以上圖12A、圖12B和圖12C描述的ILD 88相似的材料和方法來形成ILD 102，在此不再重複描述。在一些實施例中，ILD 102和ILD 88由相同的材料形成。在其他實施例中，ILD 102和ILD 88由不同的材料形成。
透過ILD 88和102以及蝕刻停止層87形成接觸點104和106的開口。透過ILD 102和蝕刻停止層87形成接觸點108和110的開口。這些開口可全部在相同的製程中或在分開的製程中同時形成。可使用可接受的光微影和蝕刻技術來形成開口。例如擴散阻障層、粘著層等的襯層和導電材料形成在開口中。襯層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鋁、鎳等。可執行例如CMP的平坦化製程，以從ILD 102的頂表面移除多餘的材料。剩餘的襯層和導電材料在開口中形成接觸點104、106、108和110。可執行退火製程以分別在磊晶源極/汲極區域82和84與接觸點104和105之間的界面處形成矽化物（圖未示出）。接觸點104物理和電性耦接磊晶源極/汲極區域82，接觸點106物理和電性耦接磊晶源極/汲極區域84，接觸點108物理和電性耦接閘極電極94，接觸點110物理和電性耦接閘極電極98。儘管圖16B中顯示接觸點104和106與接觸點108和110在相同的橫截面，但是這種描述是為了說明的目的，且在一些實施例中，接觸點104和106設置在與接觸點108和110不同的橫截面中。
圖17A、圖17B和圖17C顯示了與圖16A、圖16B和圖16C中所示的FinFET裝置類似的FinFET裝置的截面圖，其中相同的元件以相同的參考標號標記。在一些實施例中，圖17A、17B和17C的FinFET裝置可使用上面參照圖1-16C描述的圖16A，16B和16C的類似材料和方法以及FinFET裝置形成，為了簡潔起見，在此不重複描述。在所示的實施例中，可合併兩個相鄰的磊晶源極/汲極區域82和兩個相鄰磊晶源極/汲極區域84以形成相應的共同源極/汲極區域。在其他實施例中，可合併兩個以上的相鄰磊晶源極/汲極區域82和兩個以上的相鄰磊晶源極/汲極區域84。
圖18顯示根據一些實施例的形成FinFET裝置的方法的步驟流程圖。方法2000從步驟2001開始，在該步驟中，圖案化基板（例如圖2A中顯示的基板50）以形成如上參照圖2A和3A所述的條狀物（例如圖3A中顯示的半導體條52）。在步驟2003中，如上參照圖4A和5A所述，在相鄰的條狀物之間形成隔離區域（例如圖5A中顯示的隔離區域54）。在步驟2005中，如上參照圖6A、6B和圖7A-7C所述，在條狀物上方形成虛設閘極堆疊（例如圖7A和圖7B中顯示的虛設閘極堆疊70）。在步驟2007中，對條狀物執行第一蝕刻製程，以如上參照圖8A-11A所述在條狀物中形成凹陷（例如如圖10A-10F中顯示的凹陷126）。在步驟2009中，對條狀物執行第二蝕刻製程，以如上參照圖10C-10F所述在條狀物中形成重新塑形的凹陷（例如圖10F中顯示的凹陷126）。在步驟2011中，如上參照圖11A-11C所述，在重新塑形的凹陷中磊晶成長源極/汲極區域（例如圖12B和圖12C中顯示的類經源極/汲極區域82）。在一些實施例中，步驟2007、2009和2011為在形成n型裝置的基板的第一區域中的條狀物上執行。在這樣的實施例中，可以重複步驟2007、2009和2011以對如上參照圖12A-12C所述的形成有p型裝置的基板的第二區域中的條狀物執行。在步驟2013中，如上參照附圖13A-15C所述，在條狀物上方形成替代閘極堆疊（例如圖15A和圖15B所顯示的閘極介電層92/閘極電極94和閘極介電層96/閘極電極98）。
這裡討論的各種實施例可改善FinFET的性能。例如，上面參照圖10A-10F描述的額外蝕刻可以在閘極堆疊層之下塑形通道區，使得通道區的頂部具有較小的橫向尺寸（即減小表面鄰近度）。透過減小通道區域頂部的尺寸，流過通道的電流被限制在閘極堆疊層下方的較小體積，這樣可以增加操作期間的電流密度並提高裝置效率。例如，如上所述對通道區進行塑形可以增加ION 並減小IOFF 。在一些情況下，如本文所述的減小表面鄰近度可使磊晶成長在凹陷中的應變源極/汲極於通道區域的頂部附近產生更大的應變，且通道區域的頂部附近的遷移率可因應變而增加。在一些情況下，增加通道區域旁邊的凹陷的深度（即，增加溝槽深度）可以減小對FinFET的短通道效應的控制，且增加凹陷的中間附近的蝕刻的直徑（即減小尖端鄰近度）會由於汲極引起的阻擋漏電流（drain-induced barrier leakage, DIBL）而增加衰退（degradation）。如本文所述的凹陷的額外蝕刻可以減少表面鄰近度，而幾乎不增加或者不增加尖端鄰近度，且幾乎不增加或者不增加溝槽深度。在一些情況下，本文描述的實施例可以減少殘留在蝕刻表面上的殘餘物（例如C、O、N、Cl、F或其它物質）的量。
根據一個實施例，一種方法包括在基板上方形成鰭狀物；形成與鰭狀物相鄰的隔離區域；在鰭狀物上方形成虛設閘極結構；使用第一蝕刻製程凹蝕相鄰於虛設閘極結構的鰭狀物以形成第一凹陷；使用第二蝕刻製程重新塑形第一凹陷以形成重新塑形的第一凹陷，其中第二蝕刻製程蝕刻鄰近於凹陷的頂部的鰭狀物的上半部比第二蝕刻製程蝕刻鄰近於凹陷的底部的鰭狀物的下半部更多；且在重新塑形的第一凹陷中磊晶成長源極/汲極區域。重新塑形第一凹陷包括執行氧化蝕刻製程，其中氧化蝕刻製程在凹陷內形成多孔材料層。多孔材料層包括氟矽酸銨（AFS）。氧化蝕刻製程包括電漿蝕刻。重新塑形第一凹陷包括移除多孔材料層的部分，當移除多孔材料層的部分時，移除鄰近於凹陷的底部的多孔材料層的量大於移除鄰近於凹陷的頂部的多孔材料層的量。第二蝕刻製程在與氧化蝕刻製程相同的腔室中執行。重新塑形的第一凹陷在其頂部為最寬。第二蝕刻製程包括使用自由基的蝕刻。在重新塑形的第一凹陷中磊晶成長源極/汲極區包括在重新塑形的第一凹陷中磊晶成長第一半導體材料，第一半導體材料不同於鰭狀物的第二半導體材料。
根據另一實施例，一種方法包括：圖案化基板以形成一條狀物，條狀物包括第一半導體材料；沿條狀物的側壁形成一隔離區域，條狀物的上半部延伸至隔離區域的頂表面上方；沿著條狀物的上半部的側壁和頂表面形成虛設閘極結構，在條狀物的上半部的暴露部分上執行第一蝕刻製程以形成第一凹陷，條狀物的暴露部分透過虛設閘極結構而暴露；形成多孔材料，多孔材料覆蓋所述第一凹陷的側壁的所述第一半導體材料的部分；蝕刻第一凹陷的側壁的第一半導體材料，其中被較多多孔材料覆蓋的第一凹陷的側壁附近的第一半導體材料的第一部分比被較少的多孔材料覆蓋的第一凹陷的側壁附近的第一半導體材料的第二部分被蝕刻得更多，藉此重新塑形第一凹陷，且在重新塑形的第一凹陷中磊晶成長源極/汲極區域。第一凹陷的側壁附近的第一半導體材料的第一部分比第一凹陷的側壁附近的第一半導體材料的第二部分更靠近第一凹陷的頂部。多孔材料包括氟矽酸銨（AFS）。所述方法包括移除多孔材料。蝕刻第一凹陷的側壁附近的第一半導體材料包括使用自由基化學蝕刻第一半導體材料。蝕刻第一凹陷的側壁附近的第一半導體材料包括使用氫氧化銨（NH4 OH）化學蝕刻第一半導體材料。所述方法包括使用不同於第一蝕刻製程的氧化蝕刻製程從第一凹陷的側壁移除氧化物。
根據另一個實施例，一種裝置包括在基板上方的鰭狀物，其中鰭狀物的頂表面比鰭狀物的頂表面下方更窄，其中鰭狀物的頂部具有第一側壁斜坡，鰭狀物的底部具有第二側壁斜坡，且鰭狀物具有在第一側壁斜坡和第二側壁斜坡之間的第三側壁斜坡，第三側壁斜坡的斜度大於第一側壁斜坡且大於第二側壁斜坡的斜度；與鰭狀物相鄰的隔離區域；沿著鰭狀物的側壁且在鰭狀物的上表面上的閘極結構；與閘極結構橫向相鄰的閘極隔離物；以及與鰭狀物相鄰的磊晶區域，其中與鰭狀物的頂表面相鄰的磊晶區域的第一部分比鰭狀物的頂表面下方的磊晶區域的第二部分在閘極間隔物下方突出更大的橫向距離。磊晶區域的第一部分具有筆直的側壁。磊晶區域在鰭狀物的頂表面處比在鰭狀物的頂表面之下更寬。鰭狀物包括第一半導體材料，且磊晶區域包括第二半導體材料，第二半導體材料不同於第一半導體材料。
前述實施例中描述之諸特徵可使發明所屬領域中具有通常知識者便於理解本說明書之實施態樣，並可利用本說明書為實現相同目的及/或達成相同功效，設計或改進其他製造程序或裝置結構。發明所屬領域中具有通常知識者亦應理解此些均等手法並非脫逸於本說明書所含要旨與範圍之外，且其可在本說明書所含要旨與範圍之內進行變更、置換及改造。
30‧‧‧鰭型場效應電晶體（FinFET）
32‧‧‧基板
34‧‧‧隔離區域
36‧‧‧鰭狀物
38‧‧‧閘極介電層
40‧‧‧閘極電極
42‧‧‧源極/汲極區域
44‧‧‧源極/汲極區域
50‧‧‧基板
52‧‧‧半導體條
53‧‧‧光罩
53A‧‧‧第一光罩層
53B‧‧‧第二光罩層
54‧‧‧淺溝槽隔離（STI）區域
56‧‧‧鰭狀物
58‧‧‧虛設介電層
60‧‧‧虛設閘極層
62‧‧‧光罩
70‧‧‧虛設閘極堆疊
72‧‧‧光罩
75‧‧‧淡摻雜源極/汲極（LDD）區域
79‧‧‧淡摻雜源極/汲極（LDD）區域
80‧‧‧閘極間隔層
82‧‧‧磊晶源極/汲極區域
84‧‧‧磊晶源極/汲極區域
87‧‧‧積蝕刻停止層
88‧‧‧層間介電層（ILD）
92‧‧‧閘極介電層
94‧‧‧閘極電極
96‧‧‧閘極介電層
98‧‧‧閘極電極
100A‧‧‧第一區域
100B‧‧‧第二區域
104‧‧‧接觸點
106‧‧‧接觸點
108‧‧‧接觸點
110‧‧‧接觸點
122‧‧‧閘極間隔物
126、126'‧‧‧126
130‧‧‧鰭狀間隔物
132‧‧‧原生氧化物
134‧‧‧氟矽酸銨（AFS）
135a‧‧‧底表面
135b‧‧‧頂表面
136‧‧‧初始蝕刻劑
SP1、SP2‧‧‧表面鄰近量（surface proximity）
TP1、TP2‧‧‧尖端鄰近量（tip proximity）
TD1、TD2‧‧‧溝槽深度
A-A、B-B、C-C‧‧‧參考橫截面
S2001~S2013‧‧‧形成鰭型場效電晶體裝置的方法流程步驟
本發明實施例之各實施態樣可藉一併參照下列實施方式段落內容及各圖式理解。請注意，為了便於說明或符合業界實務，圖中顯示的特徵可能並非以精確比例繪示，或其尺寸可能並非精準，可以是隨意的增加或減少以方便討論。本發明實施例所附圖式說明如下： [圖1]顯示根據本發明某些實施例之鰭型場效電晶體裝置之示意圖； [圖2A]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的一中間階段之剖面示意圖； [圖3A]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的一中間階段之剖面示意圖； [圖4A]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的一中間階段之剖面示意圖； [圖5A]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的一中間階段之剖面示意圖； [圖6A~6B]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖7A~7C]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖8A~8C]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖9A~9C]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖10A~10F]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖11A~11C]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖12A~12C]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖13A~13C]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖14A~14C]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖15A~15C]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖16A~16C]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖17A~17C]顯示根據本發明某些實施例之鰭型場效電晶體裝置之製造中的中間階段之剖面示意圖； [圖18]顯示根據本發明某些實施例之鰭型場效電晶體裝置之形成方法之步驟流程圖。

Claims (10)

  1. 一種形成鰭型場效電晶體裝置之方法，包括： 形成一鰭狀物於一基板上； 形成一隔離區域相鄰於該鰭狀物； 形成一虛設閘極結構於該鰭狀物上； 以第一蝕刻製程凹蝕鄰近於該虛設閘極結構的該鰭狀物，以形成一第一凹陷； 以第二蝕刻製程重新塑形該第一凹陷，以形成一重新塑形的第一凹陷，其中該第二蝕刻製程凹蝕鄰近於該第一凹陷的頂部的該鰭狀物的上半部比第二蝕刻製程蝕刻鄰近於該第一凹陷的底部的該鰭狀物的下半部來得多；以及 磊晶成長一源極/汲極區域於該重新塑形的第一凹陷中。
  2. 如申請專利範圍第1項所述的方法，其中該第一蝕刻製程包括：執行氧化蝕刻製程，該氧化蝕刻製程在該第一凹陷內形成一多孔材料層。
  3. 如申請專利範圍第2項所述的方法，其中重新塑形該第一凹陷的步驟包括移除該多孔材料層的部分，當移除該多孔材料層的部分時，移除鄰近於該第一凹陷的底部的該多孔材料層的量大於移除鄰近於該第一凹陷的頂部的該多孔材料層的量。
  4. 如申請專利範圍第1項所述的方法，其中在該重新塑形的第一凹陷中磊晶成長該源極/汲極區域的步驟包括在該重新塑形的第一凹陷中磊晶成長一第一半導體材料，該第一半導體材料不同於該鰭狀物的一第二半導體材料。
  5. 一種形成鰭型場效電晶體裝置之方法，包括： 圖案化一基板以形成一條狀物，該條狀物包括一第一半導體材料； 沿該條狀物的側壁形成一隔離區域，該條狀物的上半部延伸至該隔離區域的頂表面上方； 沿著該條狀物的上半部的側壁和頂表面形成一虛設閘極結構； 在該條狀物的上半部的暴露部分上執行一第一蝕刻製程以形成一第一凹陷，該條狀物的暴露部分透過該虛設閘極結構而暴露； 形成一多孔材料，該多孔材料覆蓋該第一凹陷的側壁的該第一半導體材料的部分； 蝕刻該第一凹陷的側壁的該第一半導體材料，其中被較多的該多孔材料覆蓋的該第一凹陷的側壁附近的該第一半導體材料的第一部分比被較少的該多孔材料覆蓋的該第一凹陷的側壁附近的該第一半導體材料的第二部分被蝕刻得更多，藉此重新塑形該第一凹陷，以形成一重新塑形的第一凹陷；以及 在該重新塑形的第一凹陷中磊晶成長一源極/汲極區域。
  6. 如申請專利範圍第5項所述的方法，其中該第一凹陷的側壁附近的該第一半導體材料的第一部分比該第一凹陷的側壁附近的該第一半導體材料的第二部分更靠近該第一凹陷的頂部。
  7. 如申請專利範圍第5項所述的方法，還包括移除該多孔材料。
  8. 一種鰭型場效電晶體裝置，包括： 一鰭狀物，位於一基板上方，該鰭狀物的頂表面比該鰭狀物的頂表面下方更窄，該鰭狀物的頂部具有一第一側壁斜坡，該鰭狀物的底部具有一第二側壁斜坡，且該鰭狀物具有在該第一側壁斜坡和該第二側壁斜坡之間的一第三側壁斜坡，該第三側壁斜坡的斜度大於該第一側壁斜坡且大於該第二側壁斜坡的斜度； 一隔離區域，與該鰭狀物相鄰； 一閘極結構，沿著該鰭狀物的側壁且位於該鰭狀物的上表面上； 一閘極隔離物，與該閘極結構橫向相鄰；以及 一磊晶區域，與該鰭狀物相鄰，其中與該鰭狀物的頂表面相鄰的該磊晶區域的第一部分比該鰭狀物的頂表面下方的該磊晶區域的第二部分在該閘極間隔物下方突出更大的橫向距離。
  9. 如申請專利範圍第8項所述的裝置，其中該磊晶區域在該鰭狀物的頂表面處比在該鰭狀物的頂表面之下更寬。
  10. 如申請專利範圍第8項所述的裝置，其中該鰭狀物包括一第一半導體材料，且該磊晶區域包括一第二半導體材料，該第二半導體材料不同於該第一半導體材料。
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