KR20050068583A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 형성된 게이트 라인의 측벽에 절연막 스페이서를 목표 두께보다 두껍게 형성한 후, 습식 식각 공정으로 절연막 스페이서의 두께를 조절하여 게이트 라인 사이 공간의 종횡비를 낮추면서 접합 영역의 노출 폭을 조절함으로써, 게이트 라인 사이의 공간에서 절연막의 매립 특성을 향상시키고 접합 영역 개방 폭을 자유롭게 조절하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 절연막의 매립 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도를 높이기 위하여 디자인 룰이 감소됨에 따라, 게이트 채널 길이(Gate channel length)가 감소하고 게이트 간격(Gate Pitch)도 감소한다. 게이트 간격이 좁아지면 게이트 사이 공간의 종횡비(Aspect ratio)가 증가하게 된다.
이렇게, 게이트 사이 공간의 종횡비가 높아지면, 층간 절연막을 형성하기 위한 절연막 증착 시 게이트 사이로의 매립특성이 저하되는 문제점이 발생된다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 제조 방법은 반도체 기판 상에 형성된 게이트 라인의 측벽에 절연막 스페이서를 목표 두께보다 두껍게 형성한 후, 습식 식각 공정으로 절연막 스페이서의 두께를 조절하여 게이트 라인 사이 공간의 종횡비를 낮추면서 접합 영역의 노출 폭을 조절함으로써, 게이트 라인 사이의 공간에서 절연막의 매립 특성을 향상시키고 접합 영역 개방 폭을 자유롭게 조절하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 소정의 패턴 측벽에 절연막 스페이서를 목표 두께보다 두껍게 형성하는 단계, 및 식각 공정으로 절연막 스페이서를 식각하여 패턴 간격을 조절하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 게이트 라인과 게이트 라인 주변에 접합 영역이 형성된 반도체 기판이 제공되는 단계와, 게이트 라인 측벽에 목표 두께보다 두껍게 절연막 스페이서를 형성하는 단계와, 절연막 스페이서를 식각하여 접합 영역이 노출되는 폭을 증가시키는 단계, 및 게이트 라인을 포함한 전체 구조 상에 층간 절연막을 형성하는 단계를 포함한다.
상기에서, 절연막 스페이서는 실리콘 산화막으로 형성된다.
식각 공정은 습식 식각 공정으로 진행되는 것이 바람직하며, 습식 시각 공정 시 희석된 불산 용액이나 BOE가 사용될 수 있다.
식각 공정의 진행 시간은 절연막 스페이서의 식각률을 고려하여 절연막 스페이서의 두께가 목표 두께가 되도록 조절되는 것이 바람직하며, 식각 공정은 절연막 스페이서가 제 기능을 발휘하면서 접합 영역의 노출되는 폭이 최대가 될 수 있도록 절연막 스페이서를 식각한다. 이때, 식각 공정은 접합 영역의 노출되는 폭이 10nm 내지 1000nm 정도 증가하도록 절연막 스페이서를 식각할 수 있다.
층간 절연막을 형성하기 전에, 게이트 라인을 포함한 전체 구조 상에 볼더리스 콘택을 형성하기 위한 질화막을 형성하는 단계를 더 포함할 수 있다.
층간 절연막은 BPSG로 형성하는 것이 바람직하며, BPSG에 포함된 보론과 인의 비율(wt%)을 4.5wt%와 4.0wt% 이하로 하는 것이 일반적이다.
층간 절연막을 형성한 후에, 층간 절연막의 유동성을 증가시키기 위하여 급속 열처리를 실시하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다. 도 2는 절연막 스페이서를 식각하지 않은 상태의 단면 셈사진이다. 도 3은 절연막 스페이서를 소정의 두께만큼 식각한 상태의 단면 셈사진이다. 도 4a 및 도 4b는 절연막 스페이서의 식각 여부에 따른 층간 절연막의 매립 특성을 비교하기 위한 단면 셈 사진들이다.
도 1a 및 도 2를 참조하면, 반도체 기판(101) 상에 소정의 패턴으로 게이트 라인(102)을 형성한다. 게이트 라인(102)은 게이트 산화막(102a), 폴리실리콘층(102b), 실리사이드층(102c) 및 하드 마스크(102d)가 적층된 구조로 형성할 수 있다.
이어서, 반도체 기판(101)의 소정 영역에 접합 영역(103)을 형성한다. 접합 영역(103)은 이온주입 공정으로 형성할 수 있으며, 트랜지스터나 메모리 셀의 소오스/드레인 역할을 한다.
이후, 게이트 라인(102)의 측벽에 절연막 스페이서(104)를 형성한다. 이때, 절연막 스페이서(104)는 실리콘 산화막으로 형성하며, 후속 공정에서 식각될 것을 고려하여 목표 두께보다 두껍게 형성한다.
이렇게, 게이트 라인(102)의 폭(GW)은 일정하지만 절연막 스페이서(104)의 두께(SW)가 두껍기 때문에 접합 영역(103)이 노출되는 폭(JW)은 상대적으로 좁아진다.
도 1b 및 도 3을 참조하면, 식각 공정으로 절연막 스페이서(104)의 두께(SW)가 목표 두께가 되도록 식각 공정으로 절연막 스페이서(104)를 소정 두께만큼 식각한다.
식각 공정은 습식 식각 공정으로 실시하는 것이 바람직하며, 식각 용액으로 희석된 불산(Diluted HF) 용액을 사용하는 것이 바람직하다. 이때, 희석된 불산 용액은 불산 용액과 DI 워터를 혼합하여 10배 내지 100배 정도 묽게 희석된 용액을 사용한다. 한편, 식각 용액으로 BOE(Buffered Oxide Etchant)를 사용할 수도 있다. 한편, 절연막 스페이서(104)의 식각률을 고려하여 절연막 스페이서(104)의 두께(SW)가 목표 두께가 되도록 식각 공정 시간을 조절하는 것이 바람직하다. 예를 들면, 게이트 라인(102)의 폭(GW)은 일정하기 때문에 절연막 스페이서(104)의 두께(SW)가 감소하면 접합 영역(103)의 노출되는 폭(JW)은 증가하게 된다. 따라서, 절연막 스페이서(104)가 제 기능을 발휘하면서 접합 영역(103)의 노출되는 폭(JW)이 최대가 될 수 있도록 절연막 스페이서(104)의 목표 두께를 설정하고, 이에 따라 절연막 스페이서(104)의 두께(SW)가 목표 두께가 되도록 식각 공정 시간을 조절한다. 이때, 접합 영역(103)의 노출되는 폭(JW)이 10nm 내지 1000nm 정도 증가하도록 절연막 스페이서(104)의 식각량을 조절할 수 있다.
이로써, 게이트 라인(102) 사이 공간의 종횡비가 감소하게 된다.
도 1c를 참조하면, 볼더리스 콘택(Borderless contact)을 형성하기 위하여 게이트 라인(102)을 포함한 전체 구조 상에 질화막(105)을 형성한다.
도 1d를 참조하면, 전체 구조 상에 층간 절연막(106)을 형성한다. 층간 절연막(106)은 게이트 라인(102) 사이 공간의 종횡비가 감소된 상태에서 형성되기 때문에, 게이트 라인(102)의 사이에서 보이드가 발생되는 것을 방지할 수 있다.
상기에서, 층간 절연막(106)은 고밀도 플라즈마 산화물(High Density Plasma Oxide)이나 BPSG로 형성할 수 있으며, 유동성이 좋은 BPSG로 형성하는 것이 바람직하다. 이때, BPSG는 보론(B)과 인(P)의 비율(wt%)을 4.5wt%와 4.0wt% 이하로 조절하는 것이 바람직하다. 이는, 보론의 비율이 너무 증가하면 증착 시 파티클(Paticle)이나 결함(Defect) 증가를 유발하며, 인의 비율이 증가하면 콘택 형성 후 전도물질 매립 시 침식(Corrosion) 가능성이 있기 때문이다.
층간 절연막(106)을 형성한 후에는, 유동성을 증가시키고 매립특성을 보다 더 향상시키기 위하여 급속 열처리 공정을 실시할 수 있다.
이로써, 게이트 라인(102)의 사이에 보이드가 발생되는 것을 방지하면서 층간 절연막(106)을 형성할 수 있다.
도 4a 및 도 4b는 절연막 스페이서의 식각 여부에 따른 층간 절연막의 매립 특성을 비교하기 위한 단면 셈 사진들이다.
도 4a를 참조하면, 절연막 스페이서(104)를 식각하지 않아 게이트 라인(102) 사이의 공간을 충분히 확보하지 못한 상태에서 층간 절연막(106)을 형성하는 경우에는, 게이트 라인(102) 사이의 공간에 보이드(106a)가 발생되는 것을 알 수 있다.
도 4b를 참조하면, 본 발명에서와 같이 절연막 스페이서(104)를 소정의 두께만큼 식각하여 게이트 라인(102) 사이의 공간을 넓힌 상태에서 층간 절연막(106)을 형성하는 경우에는, 게이트 라인(102) 사이의 공간에 절연 물질이 양호하게 매립되어 보이드가 발생되지 않는 것을 알 수 있다.
상술한 바와 같이, 본 발명은 반도체 기판 상에 형성된 게이트 라인의 측벽에 절연막 스페이서를 목표 두께보다 두껍게 형성한 후, 습식 식각 공정으로 절연막 스페이서의 두께를 조절하여 게이트 라인 사이 공간의 종횡비를 낮추면서 접합 영역의 노출 폭을 조절함으로써, 게이트 라인 사이의 공간에서 절연막의 매립 특성을 향상시키고 접합 영역 개방 폭을 자유롭게 조절하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2는 절연막 스페이서를 식각하지 않은 상태의 단면 셈사진이다.
도 3은 절연막 스페이서를 소정의 두께만큼 식각한 상태의 단면 셈사진이다.
도 4a 및 도 4b는 절연막 스페이서의 식각 여부에 따른 층간 절연막의 매립 특성을 비교하기 위한 단면 셈 사진들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 게이트 라인
102a : 게이트 산화막 102b : 폴리실리콘층
102c : 실리사이드층 102d : 하드 마스크
103 : 접합 영역 104 : 절연막 스페이서
105 : 질화막 106 : 층간 절연막
106a : 보이드
Claims (12)
- 소정의 패턴 측벽에 절연막 스페이서를 목표 두께보다 두껍게 형성하는 단계;식각 공정으로 상기 절연막 스페이서를 식각하여 상기 패턴 간격을 조절하는 단계를 포함하는 반도체 소자의 제조 방법.
- 게이트 라인과 상기 게이트 라인 주변에 접합 영역이 형성된 반도체 기판이 제공되는 단계;상기 게이트 라인 측벽에 목표 두께보다 두껍게 절연막 스페이서를 형성하는 단계;상기 절연막 스페이서를 식각하여 상기 접합 영역이 노출되는 폭을 증가시키는 단계; 및상기 게이트 라인을 포함한 전체 구조 상에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 절연막 스페이서가 실리콘 산화막으로 형성되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 식각 공정이 습식 식각 공정으로 진행되는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 습식 식각 공정 시 희석된 불산 용액이나 BOE가 사용되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 식각 공정의 진행 시간은 상기 절연막 스페이서의 식각률을 고려하여 상기 절연막 스페이서의 두께가 목표 두께가 되도록 조절되는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 식각 공정은 상기 절연막 스페이서가 제 기능을 발휘하면서 상기 접합 영역의 노출되는 폭이 최대가 될 수 있도록 상기 절연막 스페이서를 식각하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 7 항에 있어서,상기 식각 공정은 상기 접합 영역의 노출되는 폭이 10nm 내지 1000nm 정도 증가하도록 상기 절연막 스페이서를 식각하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 층간 절연막을 형성하기 전에,상기 게이트 라인을 포함한 전체 구조 상에 볼더리스 콘택을 형성하기 위한 질화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 층간 절연막이 BPSG로 형성되는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 BPSG에 포함된 보론과 인의 비율이 4.5wt%와 4.0wt% 이하인 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 층간 절연막을 형성한 후에,상기 층간 절연막의 유동성을 증가시키기 위하여 급속 열처리를 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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| TW227628B (ko) * | 1992-12-10 | 1994-08-01 | Samsung Electronics Co Ltd | |
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| JP2000188378A (ja) * | 1998-12-21 | 2000-07-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6350665B1 (en) * | 2000-04-28 | 2002-02-26 | Cypress Semiconductor Corporation | Semiconductor structure and method of making contacts and source and/or drain junctions in a semiconductor device |
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