CN112271254A - 相变存储器及相变存储器的制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 98
- 238000000034 method Methods 0.000 claims abstract description 31
- 230000000149 penetrating effect Effects 0.000 claims abstract description 13
- 238000003860 storage Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 20
- 238000003491 array Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 description 40
- 239000000470 constituent Substances 0.000 description 21
- 239000002131 composite material Substances 0.000 description 13
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000009413 insulation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- -1 for example Chemical class 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000007779 soft material Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
Landscapes
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Abstract
本公开实施例公开了一种相变存储器及其制作方法，方法包括：在第一导电层表面形成依次层叠设置的第一电极层、选通层、第二电极层、相变存储层、第三电极层、停止层和第一掩膜层；其中，停止层硬度大于第三电极层硬度；在第一掩膜层中形成第一预设图案，以显露停止层的部分区域；基于第一预设图案，形成贯穿停止层、第三电极层、相变存储层、第二电极层、选通层、第一电极层和第一导电层的第一隔离结构；形成第一隔离结构后，去除第一掩膜层和停止层，以基于停止层的形貌形成第一凹槽；形成覆盖第一隔离结构和第一凹槽的第二导电层；其中，第二导电线与第一导电层垂直，且第二导电层具有朝第三电极层突出的第一凸起；第一凸起与第三电极层接触。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种相变存储器及相变存储器的制作方法。
背景技术
相变存储器的基本原理是利用电脉冲信号作用于器件存储单元上，使相变材料在非晶态和晶态之间发生可逆相变，通过分辨非晶态时的高阻与晶态时的低阻，可以实现信息的写入、擦除和读取操作。作为一种新兴的非易失性存储器件，相变存储器在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性。因此，如何提高相变存储器的制作良率，成为亟待解决的问题。
发明内容
有鉴于此，本公开实施例提供一种相变存储器及相变存储器的制作方法。
根据本公开实施例的第一方面，提供一种相变存储器的制作方法，包括：
在第一导电层表面形成由下至上依次层叠设置的第一电极层、选通层、第二电极层、相变存储层、第三电极层、停止层和第一掩膜层；其中，所述停止层的硬度大于所述第三电极层的硬度；
在所述第一掩膜层中形成第一预设图案，以显露所述停止层的部分区域；
基于所述第一预设图案，形成贯穿所述停止层、所述第三电极层、所述相变存储层、所述第二电极层、所述选通层、所述第一电极层和所述第一导电层的第一隔离结构；
形成所述第一隔离结构后，去除所述第一掩膜层和所述停止层，以基于所述停止层的形貌形成第一凹槽；其中，所述第三电极层通过所述第一凹槽显露；
形成覆盖所述第一隔离结构和所述第一凹槽的第二导电层；其中，所述第二导电层与所述第一导电层垂直，且所述第二导电线具有朝所述第三电极层突出的第一凸起；所述第一凸起与所述第三电极层接触。
在一些实施例中，所述第一隔离结构沿第一方向延伸，所述方法还包括：
形成覆盖所述第二导电层的第二掩膜层；
在所述第二掩膜层中形成第二预设图案，以显露所述第二导电层的部分区域；
基于所述第二预设图案，形成贯穿所述第二导电层、所述第三电极层、所述相变存储层、所述第二电极层、所述选通层和所述第一电极层的第二隔离结构；
其中，所述第二隔离结构沿垂直于所述第一方向的第二方向延伸，所述第二隔离结构与所述第一隔离结构垂直相交。
在一些实施例中，所述方法还包括：
在形成所述第二隔离结构后，所述第二导电层形成为第二导电线；
去除所述第二掩膜层，显露所述第二导电线；
在所述第二导电线表面形成由下至上依次层叠设置的第二个第一电极层、第二个选通层、第二个第二电极层、第二个相变存储层、第二个第三电极层、第二个停止层和第三掩膜层；
在所述第三掩膜层中形成所述第一预设图案，以显露所述第二个停止层的部分区域；
基于所述第三掩膜层中的所述第一预设图案，形成贯穿所述第二个停止层、所述第二个第三电极层、所述第二个相变存储层、所述第二个第二电极层、所述第二个选通层和所述第二个第一电极层的第二个第一隔离结构；
形成所述第二个第一隔离结构后，去除所述第三掩膜层和所述第二个停止层，以基于所述第二个停止层的形貌形成第二凹槽；其中，所述第二个第三电极层通过所述第二凹槽显露；
形成覆盖第二个所述第一隔离结构和所述第二凹槽的第二个第一导电层；其中，所述第二个第一导电层具有朝第二个第三电极层突出的第二凸起，所述第二凸起与所述第二个第三电极层接触。
在一些实施例中，所述第二个第一隔离结构沿所述第一方向延伸，所述方法还包括：
形成覆盖所述第二个第一导电层的第四掩膜层；
在所述第四掩膜层中形成所述第二预设图案，以显露所述第二个第一导电层的部分区域；
形成贯穿所述第二个第一导电层、所述第二个第三电极层、所述第二个相变存储层、所述第二个第二电极层、所述第二个选通层和所述第二个第一电极层的第二个第二隔离结构；其中，所述第二个第二隔离结构沿所述第二方向延伸，所述第二个第二隔离结构与所述第二个第一隔离结构垂直相交。
根据本公开实施例的第二方面，提供一种相变存储器，应用如本公开实施例第一方面任一项所述方法制作而成，所述相变存储器包括：
由下至上依次层叠设置的第一导电线、相变存储阵列以及第二导电线；其中，所述第一导电线和所述第二导电线平行于同一平面且彼此垂直；
所述相变存储阵列包括：多个并列设置的相变存储单元；所述相变存储单元包括：由下至上依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；其中，所述相变存储单元垂直于所述第一导电线及所述第二导电线；
所述第二导电线的下表面包括：朝所述第三电极层突出的第一凸起；其中，所述第一凸起与所述第三电极层接触。
在一些实施例中，所述相变存储器还包括：
沿第一方向延伸的第一隔离结构，用于电隔离所述相变存储阵列中沿第二方向并列设置的相邻两个所述相变存储单元；其中，所述第二方向垂直于所述第一方向。
在一些实施例中，所述相变存储器还包括：
沿所述第二方向延伸的多个第二隔离结构，用于电隔离所述相变存储阵列中沿所述第一方向并列设置的相邻两个所述相变存储单元；其中，所述第二隔离结构与所述第一隔离结构垂直相交。
在一些实施例中，所述相变存储器包括：沿垂直于衬底的方向层叠设置的至少两个所述相变存储阵列；其中，相邻的两个所述相变存储阵列共用所述第一导电线或所述第二导电线。
在一些实施例中，当所述相邻的两个所述相变存储阵列共用所述第一导电线时，位于共用的所述第一导电线下方的相变存储阵列包括：第二个第三电极层；
与所述第二个第三电极层接触的所述第一导电线包括：向所述第二个第三电极层突出的第二凸起；其中，所述第二凸起与所述第二个第三电极层接触。
在一些实施例中，沿平行于所述第一导电线的延伸方向，所述相变存储层具有第一宽度，所述第二电极层具有第二宽度；其中，所述第二宽度大于所述第一宽度；
和/或，
沿平行于所述第二导电线的延伸方向，所述相变存储层具有第三宽度，所述第二电极层具有第四宽度；其中，所述第四宽度大于所述第三宽度。
本公开实施例通过在第三电极层和第一掩膜层之间设置停止层，由于停止层的硬度大于第三电极层的硬度，因此，在去除第一掩膜层的过程中，停止层可以起到保护第三电极层的作用，进而不会对第三电极层的质量产生影响，有利于保证形成的相变存储器的质量较好，提高相变存储器的良率。
此外，本公开实施例通过形成上述第一凸起，减小了第二导电线和第三电极层之间的接触电阻，有利于提高相变存储器的电学性能。
附图说明
图1a至图1c是一种相变存储器的制作工艺示意图；
图2是根据一示例性实施例示出的一种相变存储器的制作方法流程图；
图3a至图3k是根据一示例性实施例示出的一种相变存储器的制作方法示意图；
图4a和图4b是根据一示例性实施例示出的一种相变存储器的制作方法示意图；
图5是根据一示例性实施例示出的一种相变存储器的示意图；
图6是根据一示例性实施例示出的另一种相变存储器的示意图；
图7是根据一示例性实施例示出的又一种相变存储器的示意图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“A与B相连”包含A、B两者相互接触地A与B相连的情形，或者A、B两者之间还间插有其他部件而A非接触地与B相连的情形。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
需要说明的是，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
图1a至图1c是一种相变存储器(Phase Change Memory，PCM)的制作工艺示意图。结合图1a至图1c所示，该制作工艺包括以下步骤：
步骤一：如图1a所示，在衬底2001表面形成依次层叠设置的第一导电层2100、电极层2210、选通层2220、电极层2230、相变存储层2240、电极层2250和刻蚀掩膜层(hard mask)2300；
步骤二：如图1b所示，形成贯穿刻蚀掩膜层2300、电极层2250、相变存储层2240、电极层2230、选通层2220、电极层2210和第一导电层2100的绝缘隔离结构2400。隔离结构2400包括阻挡层2410和填充层2420，阻挡层2410的组成材料可包括绝缘的氮化物，填充层2420的组成材料可包括氧化物。
在形成隔离结构2400的过程中，阻挡层2410的组成材料和填充层2420的组成材料会覆盖刻蚀掩膜层2300的上表面。
步骤三：结合图1b和图1c所示，通过化学机械研磨(Chemical MechanicalPolish，CMP)工艺对图1b示出的结构进行平坦化处理，以去除覆盖在刻蚀掩膜层2300上表面的阻挡层2410的组成材料和填充层2420的组成材料、以及刻蚀掩膜层2300，直至显露电极层2250。
需要指出的是，通常电极层2250的组成材料的硬度较小、质地较软，因此，在对刻蚀掩膜层2300进行化学机械研磨的过程中，会对电极层2250造成刮痕(scratch)或向电极层2250中引入颗粒(particles)等缺陷，破坏电极层2250的质量，进而降低相变存储器的良率。
图2是根据一示例性实施例示出的一种相变存储器的制作方法，图3a至图3e是根据一示例性实施例示出的一种相变存储器的制作工艺示意图。结合图2、图3a至图3e所示，所述方法包括以下步骤：
S110：参照图3a所示，在第一导电层1100表面形成由下至上依次层叠设置的第一电极层1210、选通层1220、第二电极层1230、相变存储层1240、第三电极层1250、停止层1300和第一掩膜层1400；其中，停止层1300的硬度大于第三电极层1250的硬度；
S120：在第一掩膜层1400中形成第一预设图案(未示出)，以显露停止层1300的部分区域；
S130：参照图3b至图3d所示，基于第一预设图案，形成贯穿停止层1300、第三电极层1250、相变存储层1240、第二电极层1230、选通层1220、第一电极层1210和第一导电层1100的第一隔离结构1010；
S140：结合图3e和图3f所示，形成第一隔离结构1010后，去除第一掩膜层1400和停止层1300，以基于停止层1300的形貌形成第一凹槽1026；其中，第三电极层1250通过第一凹槽1026显露；
S150：参照图3g所示，形成覆盖第一隔离结构和第一凹槽1026的第二导电层1500；其中，第二导电层1500与第一导电线1100垂直，且第二导电线1500具有朝第三电极层1250突出的第一凸起1510；第一凸起1510与第三电极层1250接触。示例性地，结合图3b至图3d所示，S120和S130中，可对第一掩膜层1400、停止层1300、第三电极层1250、相变存储层1240、第二电极层1230、选通层1220、第一电极层1210和第一导电层1100进行双重图案化处理，形成沟槽，然后利用电介质材料填充该沟槽形成第一隔离结构。
具体地，参照图3b，形成沿平行于z轴方向贯穿第一掩膜层1400、停止层1300、第三电极层1250和相变存储层1240的多个第一沟槽1011；其中，第一沟槽1011的底部显露第二电极层1230。多个第一沟槽1011沿平行于x轴的方向并列排布，每个第一沟槽1011沿平行于y轴的方向延伸。
参照图3c所示，基于第一沟槽1011的形貌，通过化学气相沉积(CVD)形成覆盖第一沟槽1011的第一绝缘层1012，并形成覆盖第一绝缘层1012的第二绝缘层1013；平坦化处理图3c示出的结构，以去除覆盖第一掩膜层1400顶部的第二绝缘层1013的组成材料。
可以理解的是，在向第一沟槽1011中沉积第一绝缘层的组成材料的同时，部分第一绝缘层的组成材料会沉积在第一掩膜层1400顶部，进而覆盖第一掩膜层1400。类似地，在形成第二绝缘层1013时，第二绝缘层1013的部分组成材料也会沉积在第一掩膜层1400的顶部。因此，需要通过平坦化处理图3c示出的结构，以去除覆盖第一掩膜层1400顶部的第二绝缘层1013的组成材料。
在去除覆盖第一掩膜层1400顶部的第二绝缘层1013的组成材料后，会显露出覆盖在第一掩膜层1400顶部的第一绝缘层1012的组成材料。因此，也可通过平坦化工艺覆盖在第一掩膜层1400顶部的第一绝缘层1012的组成材料，直至显露第一掩膜层1400。
第一绝缘层1012的组成材料可包括氮化物，例如氮化物。第二绝缘层1013的组成材料可包括氧化物，例如氧化硅等。第一绝缘层1012和第二绝缘层1013用于对覆盖的第三电极层1250和相变存储层1240进行封装。
参照图3d所示，沿平行于z轴方向，基于形成第一绝缘层1012和第二绝缘层1013后的第一沟槽1011的开口，形成贯穿覆盖第一沟槽1011底部的第一绝缘层1012和第二绝缘层1013、以及位于第一沟槽1011底部的第二电极层1230、选通层1220和第一电极层1210的第二沟槽；形成覆盖第二绝缘层1013、第二沟槽侧壁以及第二沟槽底部的第三绝缘层1014；使用第一填充材料填充形成有第三绝缘层1014的第一沟槽和第二沟槽，形成第一隔热结构1015。
示例性地，第三绝缘层1014的组成材料可包括氮化物，例如氮化硅。第一隔热结构1015的组成材料可包括氧化物，例如氧化硅等。即第一填充材料可包括氧化物。
可通过原子层气相沉积(ALD)、旋涂绝缘介质(SOD)或者化学气相沉积的方式填充形成有第三绝缘层1014的第一沟槽和第二沟槽，以形成隔热结构1015。
第一填充材料的热导率较低，即第一隔热结构1015的热导率较低，如此，能够减少相邻存储单元之间的热量传递，进而减少由于热量传递导致的串扰，保证相变存储器的可靠性较好。
可以理解的是，第二沟槽的顶部与第一沟槽1011的底部连通。
覆盖第二沟槽侧壁的第三绝缘层1014、以及第一隔热结构1015，用于在x方向上电隔离相邻相变存储单元中的停止层1300、第三电极层1250、相变存储层1240、第二电极层1230、选通层1220、第一电极层1210以及第一导电线1100。
可以理解的是，形成的第一隔离结构将第一导电层分割为第一导电线，因此，本公开中采用相同的附图标记表示第一导电层和第一导电线。
需要指出的是，第一隔离结构包括：第一绝缘层1012、第二绝缘层1013、第三绝缘层1014和第一隔热结构1015。
通常，相变存储器包括多个第一隔离结构。每个第一隔离结构沿平行于y轴方向延伸，且在平行于x轴方向，第一隔离结构与相变存储器的存储单元并列交替设置。
S140中，可通过化学机械研磨的方式进行平坦化处理，以去除第一掩膜层1400，显露停止层1300。
可以理解的是，参照图3d所示，在形成第三绝缘层1014的过程中，部分第三绝缘层1014的组成材料会覆盖在第一掩膜层1400上方。并且，在使用填充材料填充形成有第三绝缘层1014的第一沟槽和第二沟槽时，部分填充材料会覆盖第一掩膜层1400上方。因此，在上述平坦化处理过程中，会去除覆盖在第一掩膜层1400上方的第三绝缘层1014的组成材料以及第一隔热结构1015的组成材料。
停止层的组成材料包括但不限于：氮化硅或者氮氧化硅等。需要强调的是，停止层是可以被去除的。示例性地，S140中，可通过湿法刻蚀或干法刻蚀去除停止层1300。
例如，可通过对停止层1300具有高选择比的刻蚀剂去除停止层1300。需要指出的是，该刻蚀剂对第三电极层1250、第一绝缘层1012以及第二绝缘层1013的选择比较低，所以，在利用该刻蚀剂去除停止层1300时，可认为该刻蚀剂不会对第三电极层1250、第一绝缘层1012以及第二绝缘层1013的质量产生不良影响。
S150中，可通过物理气相沉积的方式，向第一隔离结构表面和第一凹槽中沉积导电材料，形成第二导电线。需要指出的是，第一凸起与第二导电线覆盖第一隔离结构的部分是一体结构。第二导电线1500通过第一凸起1510和第三电极层1250电连接。
需要强调的是，参照图3g所示，第二导电线1500与第三电极层1250直接接触，即第二导电线1500与第三电极层1250之间不存在停止层1300。
本公开实施例通过在第三电极层1250和第一掩膜层1400之间设置停止层1300，由于停止层1300的硬度大于第三电极层1250的硬度，因此，在去除第一掩膜层1400的过程中，停止层1300可以起到保护第三电极层1250的作用，进而不会对第三电极层1250的质量产生影响，有利于保证形成的相变存储器的质量较好，提高相变存储器的良率。
此外，本公开实施例通过形成第一凸起1510，减小了第二导电线和第三电极层之间的接触电阻，有利于提高相变存储器的电学性能。
在一些实施例中，第一隔离结构沿第一方向延伸，所述方法还包括：
参照图3g所示，形成覆盖第二导电层1500的第二掩膜层1410；
在第二掩膜层中形成第二预设图案，以显露第二导电层1500的部分区域；
结合图3g至图3k所示，基于第二预设图案，形成贯穿第二导电层1500、第三电极层1250、相变存储层1240、第二电极层1230、选通层1220和第一电极层1210的第二隔离结构；
其中，第二隔离结构沿垂直于第一方向的第二方向延伸，第二隔离结构与第一隔离结构垂直相交。
第一方向可为平行于y轴方向，第二方向可为平行于x轴方向。第一方向垂直于zox平面。
第二掩膜层1410的组成材料与第一掩膜层1400的组成材料可相同。例如，第二掩膜层1410的组成材料可包括氮化硅等。
图3h示出了在图3g中的AA’位置在yoz平面的截面图。可以理解的是，yoz平面平行于y轴和z轴，且垂直于x轴。
参照图3i所示，形成沿平行于z轴方向贯穿第二掩膜层1410、第二导电层1500、停止层1300、第三电极层1250和相变存储层1240的多个第三沟槽1017；其中，第三沟槽1017的底部显露第二电极层1230。多个第三沟槽1017沿平行于y轴的方向并列排布，每个第三沟槽1017沿平行于x轴的方向延伸。
参照图3j所示，形成覆盖第三沟槽1017的第四绝缘层1022，并形成覆盖第四绝缘层1022的第五绝缘层1023；沿平行于z轴方向，基于形成第四绝缘层1022和第五绝缘层1023的第三沟槽1017的开口，形成贯穿覆盖第三沟槽1012底部的第五绝缘层1023和第四绝缘层1022、以及位于第三沟槽1017底部的第二电极层1230、选通层1220和第一电极层1210，形成第四沟槽；其中，第四沟槽的顶部与第三沟槽1017的底部连通，第四沟槽的底部显露第一导电线1100；形成覆盖第五绝缘层1023、第四沟槽侧壁以及第四沟槽底部的第六绝缘层1024；使用第二填充材料填充形成有第六绝缘层1024的第三沟槽1017和第四沟槽，形成第二隔热结构1025。
覆盖第四沟槽侧壁的第六绝缘层1024、以及第二隔热结构1025，用于在y方向上电隔离相邻存储单元中的第二电极层1230、选通层1220以及第一电极层1210。
第四绝缘层1022的组成材料可包括氮化物，例如氮化物。第五绝缘层1023的组成材料可包括氧化物，例如氧化硅等。第四绝缘层1022和第五绝缘层1023用于对覆盖的第二导电线1500、第三电极层1250和相变存储层1240的侧壁进行封装。
第六绝缘层1024的组成材料可包括氮化物，例如氮化物。
第二隔热结构1025的形成方式可与第一隔热结构1015的形成方式相同。进一步地，第二隔热结构1025的组成材料可与第一隔热结构1015的组成材料相同，例如第二隔热结构1025的组成材料可包括氧化硅等。即第二填充材料可包括氧化硅等。
可以理解的是，第二填充材料的热导率较低，即第二隔热结构1025的热导率较低，如此，能够减少相邻存储单元之间的热量传递，进而减少由于热量传递导致的串扰，保证相变存储器的可靠性较好。
需要指出的是，第二隔离结构包括：第四绝缘层1022、第五绝缘层1023、第六绝缘层1024和第二隔热结构1025。第二隔离结构沿平行于x轴方向延伸，并且，在平行于y轴的方向上，第二隔离结构与存储单元并列交替设置。
形成的第二隔离结构将第二导电层分割为第二导电线，因此，本公开中采用相同的附图标记表示第二导电层和第二导电线。
可以理解的是，彼此垂直的第一隔离结构和第二隔离结构，用于电隔离相邻的存储单元。
参照图3k所示，对图3j所示的结构进行平坦化处理，以去除覆盖在第二导电线1500顶部的第二隔热结构1025的组成材料、第六绝缘层1024的组成材料以及第二掩膜层1410，以显露第二导电线1500，使得第二隔离结构的顶部与第二导电线的顶部平齐。
在一些实施例中，参照图4a和图4b所示，相变存储器包括沿垂直于衬底1001方向层叠设置的至少两个相变存储阵列，每个相变存储阵列包括沿平行于衬底方向并列排布的多个存储单元，所述方法还包括：
在相对靠近衬底1001的相变存储阵列中形成第二隔离结构后，第二导电层形成为第二导电线；
去除第二掩膜层，显露第二导电线1500；
在第二导电线1500表面形成由下至上依次层叠设置的第二个第一电极层1210b、第二个选通层1220b、第二个第二电极层1230b、第二个相变存储层1240b、第二个第三电极层1250b、第二个停止层1300b和第三掩膜层；
在第三掩膜层中形成第一预设图案，以显露第二个停止层1300b的部分区域；
基于第三掩膜层中的第一预设图案，形成贯穿第二个停止层1300b、第二个第三电极层1250b、第二个相变存储层1240b、第二个第二电极层1230b、第二个选通层1220b和第二个第一电极层1210b的第二个第一隔离结构；
形成第二个第一隔离结构后，去除第三掩膜层和第二个停止层1300b，以基于第二个停止层1300b的形貌形成第二凹槽；其中，第二个第三电极层通过第二凹槽显露；
形成覆盖第二个第一隔离结构和第二凹槽的第二个第一导电层1100b，如图4b所示；其中，第二个第一导电层1100b具有朝第二个第三电极层1250b突出的第二凸起1110，第二凸起1110与第二个第三电极层1250b接触。
图4b示出了图4a中BB’位置在zoy平面中的截面图。
可以理解的是，第一个存储阵列包括存储单元1200a，第二个存储阵列包括存储单元1200b，第一个存储阵列和第二个存储阵列沿垂直于衬底方向层叠排布，且第一个存储阵列相对靠近衬底1001，第二个存储阵列相对远离衬底1001。
在形成存储单元1200b的过程中，第二导电线1500与上部存储阵列的存储单元1200b直接接触。并且，上部存储阵列的第一导电线1100b位于存储单元1200b的上方，而下部存储阵列的第一导电线1100a位于存储单元1200a的下方。
存储单元1200a和存储单元1200b共用相同的第二导电线1500。
示例性地，存储器1000可包括三维相变存储器。第一导电线1100a和第一导电线1100b可为三维相变存储器的字线(word line)，第二导电线1500可为三维相变存储器的位线(bit line)。或者，第一导电线1100a和第一导电线1100b可为三维相变存储器的位线，第二导电线1500可为三维相变存储器的字线。
在一些实施例中，第二个第一隔离结构沿第一方向延伸，所述方法还包括：
形成覆盖第二个第一导电层的第四掩膜层；
在第四掩膜层中形成所述第二预设图案，以显露第二个第一导电层的部分区域；
参照图4b所示，形成贯穿第二个第一导电层1100b、第二个第三电极层1250b、第二个相变存储层1240b、第二个第二电极层1230b、第二个选通层1220b和第二个第一电极层1210b的第二个第二隔离结构；其中，第二个第二隔离结构沿第二方向延伸，第二个第二隔离结构与第二个第一隔离结构垂直相交。
图5是根据一示例性实施例示出的一种相变存储器1000的示意图相变存储器1000可应用如本公开实施例提供的方法制作而成。参照图5所示，相变存储器1000包括：
由下至上依次层叠设置的第一导电线1100、相变存储阵列以及第二导电线1500；其中，第一导电线1100和第二导电线1500平行于同一平面且彼此垂直；
相变存储阵列包括：多个并列设置的相变存储单元1200；相变存储单元1200包括：由下至上依次层叠设置的第一电极层1210、选通层1220、第二电极层1230、相变存储层1240和第三电极层1250；其中，相变存储单元1200垂直于第一导电线1100及第二导电线1500；
第二导电线1500的下表面包括：朝第三电极层1250突出的第一凸起1510；其中，第一凸起1510与第三电极层1250接触。
第一导电线1100的组成材料包括导电材料。导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)或者多晶硅等。
第一电极层1210、第二电极层1230和第三电极层1250的组成材料可包括：非晶碳，例如α相碳。第一电极层1210、第二电极层1230和第三电极层1250的组成材料相同。第一电极层1210、第二电极层1230和第三电极层1250，用于传导电信号。
需要强调的是，设置第一导电线1100的第一平面和设置第二导电线1500的第二平面平行，且第一平面与第二平面不重叠。相变存储单元1200位于第一平面和第二平面之间，且相变存储单元1200与第一平面和第二平面均垂直。
选通层1220的组成材料可包括：阈值选择开关(Ovonic threshold switching，OTS)材料，例如ZnaTeb、GeaTeb、NbaOb或者SiaAsbTec等。
相变存储层1240的组成材料可包括：基于硫属元素化物的合金。例如，GST(Ge-Sb-Te)合金。相变存储层1240的组成材料还可包括任何其他适当的相变材料。
示例性地，第一凸起1510，是通过填充去除停止层1300后形成的第一凹槽1026形成的。需要指出的是，第二导电线1500和第一凸起1510为一体结构。
通过采用本公开实施例提供的方法制作相变存储器1000，由于停止层1300的硬度大于第三电极层1250的硬度，因此，在去除第一掩膜层1400的过程中，停止层1300可以起到保护第三电极层1250的作用，进而不会对第三电极层1250的质量产生影响，有利于保证形成的相变存储器的质量较好，提高相变存储器的良率。
此外，本公开实施例通过形成上述第一凸起，减小了第二导电线和第三电极层之间的接触电阻，有利于提高相变存储器的电学性能。
在一些实施例中，相变存储器1000还包括：
沿第一方向延伸的第一隔离结构，用于电隔离相变存储阵列中沿第二方向并列设置的相邻两个相变存储单元1200；其中，第二方向垂直于第一方向。
在一些实施例中，参照图5所示，相变存储器还包括：
沿第二方向延伸的多个第二隔离结构，用于电隔离所述相变存储阵列中沿第一方向并列设置的相邻两个相变存储单元；其中，第二隔离结构与第一隔离结构垂直相交。
示例性地，衬底1001，用于承载第一导电线1100、相变存储阵列以及第二导电线1500；其中，第一方向和第二方向平行于衬底1001。同一个相变存储阵列中的多个相变存储单元平行于衬底1001并列设置。
衬底表示向其上增加后续材料层的材料。衬底可包括半导体材料，例如硅、锗或者砷化镓等。
第二隔离结构，用于电隔离沿平行于y轴方向上相邻排布的存储单元1200。第二隔离结构，还用于电隔离沿平行于y轴方向相邻排布的第二导电线1500。
需要指出的是，在相变存储层1240发生相变过程中，会产生较大的热量，因此，第二隔离结构还用于对沿平行于y轴方向相邻排布两个存储单元进行热隔离，以减少相邻存储单元1200之间的热串扰。
第二隔离结构与第一隔离结构存在交叉接触位置。第二隔离结构和第一隔离结构包括的组成材料可相同。第二隔离结构和第一隔离结构的组成材料可包括热导率较低的材料。
在一些实施例中，参照图3j所示，沿平行于第一导电线1100的延伸方向，相变存储层1240具有第一宽度，第二电极层1230具有第二宽度；其中，第二宽度大于第一宽度；
和/或，
参照图3g所示，沿平行于第二导电线1500的延伸方向，相变存储层1240具有第三宽度，第二电极层1230具有第四宽度；其中，第四宽度大于第三宽度。
示例性地，第一导电线1100的延伸方向平行于上述第一方向，第二导电线1500的延伸方向平行于上述第二方向。
相变存储层1240的底部与第二电极层1230的顶部接触。可以理解的是，对于每个相变存储单元1200，在平行于衬底表面的方向，相变存储层1240的底部面积小于第二电极层1230的顶部面积。
对于厚度相同的相变存储层1240，相较于相变存储层1240的底部面积大于或等于第二电极层1230的顶部面积，本公开实施例提供的相变存储单元1200减小了相变存储层1240的底部面积，使得相变存储层1240的体积减小，进而减小了使该相变存储层1240发生相变所需的能量，有利于降低相变存储器的功耗。
在一些实施例中，参照图6所示，相变存储器包括：
沿垂直于衬底1001的方向层叠设置的至少两个相变存储阵列；其中，相邻的两个所述相变存储阵列共用第一导电线1100或第二导电线1500。
在平行于衬底表面的方向，每个相变存储阵列包括：沿平行于x轴方向并列排布的多个相变存储单元1200，以及沿平行于y轴方向并列排布的多个相变存储单元1200。
示例性地，当相变存储器1000包括层叠设置的M个相变存储阵列，M为大于2的整数时，第一导电线1100位于第2N个相变存储阵列和第2N+1个相变存储阵列之间，第二导电线1500位于第2N-1个相变存储阵列和第2N个相变存储阵列之间，N为正整数，2N+1小于或等于M。
参照图6所示，相变存储器1000由下至上依次包括：衬底1001、第一个第一导电线1100a、第一个相变存储阵列、第二导电线1500、第二个相变存储阵列以及第二个第一导电线1100b。第一个相变存储阵列包括平行于衬底1001并列设置的多个相变存储单元1200a，第二个相变存储阵列包括平行于衬底1001并列设置的多个相变存储单元1200b。
可以理解的是，相变存储单元1200a和相变存储单元1200b的结构相同。
参照图6所示，相变存储单元1200a和相变存储单元1200b均包括：由下至上依次层叠设置的第一电极层1210、选通层1220、第二电极层1230、相变存储层1240和第三电极层1250。其中，第二导电线1500与第三电极层1250直接接触。
需要指出的是，相变存储单元1200a包括的第一电极层1210a、选通层1220a、第二电极层1230a、相变存储层1240a、第三电极层1250a和导电的停止层1300a，分别对应与相变存储单元1200b包括的第一电极层1210b、选通层1220b、第二电极层1230b、相变存储层1240b、第三电极层1250b和导电的停止层1300b，具有相同结构。
图7示出了图6中BB’位置在zoy平面的截面图。在一些实施例中，参照7所示，当相邻的两个所述相变存储阵列共用第一导电线1100b时，第一导电线设置在相邻的两个相变存储阵列之间时，位于共用的第一导电线1100b下方的相变存储阵列包括：第二个第三电极层1250b；
与第二个第三电极层1250b接触的第一导电线1100b包括：向第二个第三电极层1250b突出的第二凸起1110；其中，第二凸起1110与第二个第三电极层1250b接触。
在本公开所提供的实施例中，应该理解到，所揭露的装置、系统与方法，可以通过其他的方式实现。以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种相变存储器的制作方法，其特征在于，包括：
在第一导电层表面形成由下至上依次层叠设置的第一电极层、选通层、第二电极层、相变存储层、第三电极层、停止层和第一掩膜层；其中，所述停止层的硬度大于所述第三电极层的硬度；
在所述第一掩膜层中形成第一预设图案，以显露所述停止层的部分区域；
基于所述第一预设图案，形成贯穿所述停止层、所述第三电极层、所述相变存储层、所述第二电极层、所述选通层、所述第一电极层和所述第一导电层的第一隔离结构；
形成所述第一隔离结构后，去除所述第一掩膜层和所述停止层，以基于所述停止层的形貌形成第一凹槽；其中，所述第三电极层通过所述第一凹槽显露；
形成覆盖所述第一隔离结构和所述第一凹槽的第二导电层；其中，所述第二导电层与所述第一导电层垂直，且所述第二导电层具有朝所述第三电极层突出的第一凸起；所述第一凸起与所述第三电极层接触。
2.根据权利要求1所述的方法，其特征在于，所述第一隔离结构沿第一方向延伸，所述方法还包括：
形成覆盖所述第二导电层的第二掩膜层；
在所述第二掩膜层中形成第二预设图案，以显露所述第二导电层的部分区域；
基于所述第二预设图案，形成贯穿所述第二导电层、所述第三电极层、所述相变存储层、所述第二电极层、所述选通层和所述第一电极层的第二隔离结构；其中，所述第二隔离结构沿垂直于所述第一方向的第二方向延伸，所述第二隔离结构与所述第一隔离结构垂直相交。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
在形成所述第二隔离结构后，所述第二导电层形成为第二导电线；
去除所述第二掩膜层，显露所述第二导电线；
在所述第二导电线表面形成由下至上依次层叠设置的第二个第一电极层、第二个选通层、第二个第二电极层、第二个相变存储层、第二个第三电极层、第二个停止层和第三掩膜层；
在所述第三掩膜层中形成所述第一预设图案，以显露所述第二个停止层的部分区域；
基于所述第三掩膜层中的所述第一预设图案，形成贯穿所述第二个停止层、所述第二个第三电极层、所述第二个相变存储层、所述第二个第二电极层、所述第二个选通层和所述第二个第一电极层的第二个第一隔离结构；
形成所述第二个第一隔离结构后，去除所述第三掩膜层和所述第二个停止层，以基于所述第二个停止层的形貌形成第二凹槽；其中，所述第二个第三电极层通过所述第二凹槽显露；
形成覆盖第二个所述第一隔离结构和所述第二凹槽的第二个第一导电层；其中，所述第二个第一导电层具有朝第二个第三电极层突出的第二凸起，所述第二凸起与所述第二个第三电极层接触。
4.根据权利要求3所述的方法，其特征在于，所述第二个第一隔离结构沿所述第一方向延伸，所述方法还包括：
形成覆盖所述第二个第一导电层的第四掩膜层；
在所述第四掩膜层中形成所述第二预设图案，以显露所述第二个第一导电层的部分区域；
形成贯穿所述第二个第一导电层、所述第二个第三电极层、所述第二个相变存储层、所述第二个第二电极层、所述第二个选通层和所述第二个第一电极层的第二个第二隔离结构；其中，所述第二个第二隔离结构沿所述第二方向延伸，所述第二个第二隔离结构与所述第二个第一隔离结构垂直相交。
5.一种相变存储器，其特征在于，应用如权利要求1至4任一项所述方法制作而成，所述相变存储器包括：
由下至上依次层叠设置的第一导电线、相变存储阵列以及第二导电线；其中，所述第一导电线和所述第二导电线平行于同一平面且彼此垂直；
所述相变存储阵列包括：多个并列设置的相变存储单元；所述相变存储单元包括：由下至上依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；其中，所述相变存储单元垂直于所述第一导电线及所述第二导电线；
所述第二导电线的下表面包括：朝所述第三电极层突出的第一凸起；其中，所述第一凸起与所述第三电极层接触。
6.根据权利要求5所述的相变存储器，其特征在于，所述相变存储器还包括：
沿第一方向延伸的第一隔离结构，用于电隔离所述相变存储阵列中沿第二方向并列设置的相邻两个所述相变存储单元；其中，所述第二方向垂直于所述第一方向。
7.根据权利要求6所述的相变存储器，其特征在于，所述相变存储器还包括：
沿所述第二方向延伸的多个第二隔离结构，用于电隔离所述相变存储阵列中沿所述第一方向并列设置的相邻两个所述相变存储单元；其中，所述第二隔离结构与所述第一隔离结构垂直相交。
8.根据权利要求7所述的相变存储器，其特征在于，
所述相变存储器包括：沿垂直于衬底的方向层叠设置的至少两个所述相变存储阵列；其中，相邻的两个所述相变存储阵列共用所述第一导电线或所述第二导电线。
9.根据权利要求8所述的相变存储器，其特征在于，当所述相邻的两个所述相变存储阵列共用所述第一导电线时，位于共用的所述第一导电线下方的相变存储阵列包括：第二个第三电极层；
与所述第二个第三电极层接触的所述第一导电线包括：向所述第二个第三电极层突出的第二凸起；其中，所述第二凸起与所述第二个第三电极层接触。
10.根据权利要求5所述的相变存储器，其特征在于，
沿平行于所述第一导电线的延伸方向，所述相变存储层具有第一宽度，所述第二电极层具有第二宽度；其中，所述第二宽度大于所述第一宽度；
和/或，
沿平行于所述第二导电线的延伸方向，所述相变存储层具有第三宽度，所述第二电极层具有第四宽度；其中，所述第四宽度大于所述第三宽度。
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| CN112271254A true CN112271254A (zh) | 2021-01-26 |
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Family
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Country Status (1)
| Country | Link |
|---|---|
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