CN112331610B - 半导体结构的制备方法 - Google Patents

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Abstract

本发明提供了一种半导体结构的制备方法，包括提供衬底，所述衬底包括有源区和隔离沟槽，所述有源区的表面形成有硬掩模层，在所述隔离沟槽处填充绝缘材料层且所述绝缘材料层延伸覆盖所述硬掩模层的表面；对所述绝缘材料层进行化学机械研磨工艺，至暴露部分所述硬掩模层时停止研磨；刻蚀所述绝缘材料层和所述硬掩模层，去除所述硬掩模层的表面残留的绝缘材料层的同时保留部分厚度的所述硬掩膜层。本发明提供的所述半导体结构的制备方法通过实时监控化学机械研磨工艺的研磨终点并将过研磨的时间设置为零来减少研磨量，从而减少因过研磨导致的有源区损伤，提高所述半导体结构的表面均匀性，避免划痕和碟形凹陷。

Description

半导体结构的制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构的制备方法。
背景技术
在半导体制造过程中，隔离沟槽(Shallow Trench Isolation,STI)具有隔离效果好，占用面积小等优点。典型的隔离沟槽(STI)的制备工艺流程依次包括：氧化层沉积工艺、硬掩模层沉积工艺、隔离沟槽刻蚀工艺、隔离沟槽填充工艺、化学机械研磨工艺(ChemicalMechanical Polishing，CMP)、硬掩模层去除工艺以及氧化层去除工艺。
其中，在隔离沟槽的所述化学机械研磨工艺(即STI-CMP工艺)过程中，进行化学机械研磨的目的在于去除隔离沟槽填充工艺中多余的填充物并使所述隔离沟槽的表面平整。为了达到上述目的，完全去除多余的所述填充物，现有技术中通常会设置一定时间的过研磨过程。然而，在隔离沟槽的化学机械研磨工艺中，研磨时间或过研磨时间过长可能出现研磨过量，从而导致严重的有源区损伤(AA damage，即图1所表示的情况)。同时，由于研磨液具有高选择比的特点，使得所述隔离沟槽与硬掩模层具有不同的研磨速率，当化学机械研磨工艺停留在所述硬掩模层时，所述隔离沟槽的表面可能形成划痕(Micro scratch，即图2所表示的情况)和碟形凹陷(dishing)，从而影响晶片内(Within Wafer，WIW)的均匀性。
发明内容
本发明的目的在于提供一种半导体结构的制备方法，通过实时监测化学机械研磨工艺的研磨终点并将过研磨的时间设置为零来减少研磨量，从而减少因过研磨导致的有源区损伤，提高所述半导体结构的表面均匀性，避免划痕和碟形凹陷。
为了达到上述目的，本发明提供了一种半导体结构的制备方法，包括：
提供衬底，所述衬底包括有源区和隔离沟槽，所述有源区的表面形成有硬掩模层，在所述隔离沟槽处填充绝缘材料层且所述绝缘材料层延伸覆盖所述硬掩模层的表面；
对所述绝缘材料层进行化学机械研磨工艺，至暴露部分所述硬掩模层时停止研磨；
刻蚀所述绝缘材料层和所述硬掩模层，去除所述硬掩模层的表面残留的绝缘材料层的同时保留部分厚度的所述硬掩膜层。
可选的，采用EPD实时监测化学机械研磨的情况。
可选的，采用SiCoNi刻蚀工艺刻蚀所述绝缘材料层和所述硬掩模层。
可选的，所述SiCoNi刻蚀工艺的过程包括在反应腔中通入反应气体，进行化学刻蚀和原位退火。
可选的，所述SiCoNi刻蚀工艺采用的反应气体包括NF3和NH3。
可选的，所述反应气体的流量为1-1000sccm。
可选的，所述SiCoNi刻蚀工艺的工艺时间为3-30s。
可选的，所述硬掩模层的材料包括SiN。
可选的，所述绝缘材料层的材料包括SiO2。
可选的，所述有源区和所述硬掩模层之间设置有氧化层。
综上所述，本发明提供一种半导体结构的制备方法，包括提供衬底，所述衬底包括有源区和隔离沟槽，所述有源区的表面形成有硬掩模层，在所述隔离沟槽处填充绝缘材料层且所述绝缘材料层延伸覆盖所述硬掩模层的表面；对所述绝缘材料层进行化学机械研磨工艺，至暴露部分所述硬掩模层时停止研磨；刻蚀所述绝缘材料层和所述硬掩模层，去除所述硬掩模层的表面残留的绝缘材料层的同时保留部分厚度的所述硬掩膜层。本发明提供的所述半导体结构的制备方法通过实时监控化学机械研磨工艺的研磨终点并将过研磨的时间设置为零来减少研磨量，从而减少因过研磨导致的有源区损伤，提高所述半导体结构的表面均匀性，避免划痕和碟形凹陷。
进一步的，本发明提供的所述半导体结构的制备方法采用SiCoNi刻蚀工艺去除所述硬掩模层的表面残留的绝缘材料层，通过控制所述SiCoNi刻蚀工艺的工艺参数调整所述隔离沟槽的高度。
附图说明
图1为现有技术中STI-CMP工艺造成的有源区损伤的电镜图；
图2为现有技术中STI-CMP工艺造成的划痕的电镜图；
图3为本发明一实施例提供的半导体结构的制备方法的流程图；
图4-图6为本发明一实施例提供的半导体结构的制备方法对应的结构示意图；
其中，附图标记如下：
100-衬底；200-硬掩模层；300-隔离沟槽；310-绝缘材料层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3为本发明一实施例提供的一种半导体结构的制备方法，参阅图3可知，本实施例提供的所述半导体结构的制备方法包括：
步骤S01：提供衬底，所述衬底包括有源区和隔离沟槽，所述有源区的表面形成有硬掩模层，在所述隔离沟槽处填充绝缘材料层且所述绝缘材料层延伸覆盖所述硬掩模层的表面；
步骤S02：对所述绝缘材料层进行化学机械研磨工艺，至暴露部分所述硬掩模层时停止研磨；
步骤S03：刻蚀所述绝缘材料层和所述硬掩模层，去除所述硬掩模层的表面残留的绝缘材料层的同时保留部分厚度的所述硬掩膜层。
下面结合图4-图6详细说明本实施例提供的所述半导体结构的制备方法。
首先，参阅图4，执行步骤S01，提供衬底100，所述衬底100包括有源区和隔离沟槽300，所述有源区的表面形成有硬掩模层200，在所述隔离沟槽300处填充绝缘材料层310且所述绝缘材料层310延伸覆盖所述硬掩模层200的表面。本实施例中，所述有源区为所述衬底100中被所述隔离沟槽300分隔开的区域。可选的，所述有源区200和所述硬掩模层200之间还设置有氧化层(图中未示出)。
本实施例中，所述衬底为硅衬底，在本发明的其它实施例中，所述衬底还可以是锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底。所述硬掩模层200的材料为氮化硅(SiN)，在本发明的其他实施例中，所述硬掩模层200的材料还可以为氮氧化硅(SiON)或碳化硅(SiC)等材料，本发明对此不作限制。所述绝缘材料层310的材料为二氧化硅(SiO2)，在本发明的其他实施例中，所述绝缘材料层310的材料可以根据实际需要进行调整，将二氧化硅换成无掺杂硅玻璃、HDP氧化硅或其它材料(例如未掺杂多晶硅、氧化硅、旋涂介电材料及流质氧化硅或其任意组合之一)，本发明对此不作限制。
随后，参阅图5，执行步骤S02，对所述绝缘材料层310进行化学机械研磨工艺，至暴露部分所述硬掩模层200时停止研磨。本实施例中，采用EPD(终点检测方法)实时监测研磨情况，在暴露部分所述硬掩模层200时停止研磨，并将过研磨的时间设置为零,以减少研磨量，从而减少因过研磨导致的所述有源区损伤，提高所述半导体结构的表面均匀性，避免划痕和碟形凹陷。在本发明的其他实施例中，监测研磨情况的方法可以根据实际需要进行调整，本发明对此不作限制。
接着，参阅图6，执行步骤S03，刻蚀所述绝缘材料层310和所述硬掩模层200，去除所述硬掩模层200的表面残留的绝缘材料层310的同时保留部分厚度的所述硬掩膜层200。本实施例中，采用SiCoNi刻蚀工艺刻蚀所述绝缘材料层310和所述硬掩模层200。所述SiCoNi刻蚀工艺(即硅钴镍刻蚀工艺)包括化学刻蚀和原位退火两个主要过程，以去除所述硬掩模层200的表面残留的绝缘材料层310。本实施例中，所述SiCoNi刻蚀工艺采用的反应气体包括NF3和NH3，在本发明的其他实施例中，所述反应气体的组分可以根据实际需要进行调整，本发明对此不作限制。
具体的，所述SiCoNi刻蚀工艺(即硅钴镍刻蚀工艺)的过程包括：
步骤S031：在反应腔内通入反应气体NF3和NH3，所述反应气体NF3和NH3在反应腔中发生化学反应，从而产生刻蚀剂NH4F和NH4F·HF(即NF3+NH3→NH4F+NH4F·HF)；
步骤S032：所述刻蚀剂NH4F和NH4F·HF在所述半导体结构的表面冷凝，优先与所述半导体结构的表面的氧化物发生化学反应，从而实现对所述绝缘材料层310的刻蚀(即NH4F+SiO2→(NH4)2SiF6(solid)+H2O、NH4F·HF+SiO2→(NH4)2SiF6(solid)+H2O)；
步骤S033：对所述半导体结构进行原位退火，使固态的(NH4)2SiF6分解为气态的SiF4、NH3和HF并被去除(即(NH4)2SiF6(solid)→SiF4(g)+NH3(g)+HF(g))。
本实施例中，所述反应气体NF3和NH3的流量为1-1000sccm，所述SiCoNi刻蚀工艺的工艺时间为3-30s，在本发明的其他实施例中，所述反应气体的流量和所述SiCoNi刻蚀工艺的工艺时间等参数可以根据实际需要进行调整，本发明对此不作限制。
此外，所述SiCoNi刻蚀工艺对于二氧化硅(SiO2)和氮化硅(SiN)的刻蚀选择性受到多个个因素的影响，所述因素包括反应温度、反应气体中NF3和NH3的流量、刻蚀时间等。其中，所述反应温度对二氧化硅(SiO2)和氮化硅(SiN)的刻蚀速度均存在影响，但对氮化硅(SiN)的刻蚀速度的影响大于对于二氧化硅(SiO2)的刻蚀速度的影响。当所述反应腔的反应温度高于70℃时，所述刻蚀剂NH4F和NH4F·HF无法在所述半导体结构的表面凝结.导致二氧化硅(SiO2)的刻蚀速度降低到零。为了防止上述情况，可以在所述反应腔中使用35℃的冷却水将所述半导体结构的温度严格控制在70℃以下。然而，当所述半导体结构的温度过低时，退火产生的副产品会重新凝结在所述半导体结构的表面，从而造成污染。当所述半导体结构的温度控制在32℃到38℃之间时，二氧化硅(SiO2)的刻蚀速度非常平稳。当所述半导体结构的温度控制在35℃时，二氧化硅(SiO2)和氮化硅(SiN)的刻蚀选择比可以达到10:1。因此，在进行所述SiCoNi刻蚀工艺的过程中，可以通过控制所述SiCoNi刻蚀工艺的工艺参数(例如反应时间、反应温度等)控制这一过程中对所述硬掩模层200和绝缘层310的刻蚀程度，从而调整所述隔离沟槽300的高度。
综上，本发明提供一种半导体结构的制备方法，包括提供衬底，所述衬底包括有源区和隔离沟槽，所述有源区的表面形成有硬掩模层，在所述隔离沟槽处填充绝缘材料层且所述绝缘材料层延伸覆盖所述硬掩模层的表面；对所述绝缘材料层进行化学机械研磨工艺，至暴露部分所述硬掩模层时停止研磨；刻蚀所述绝缘材料层和所述硬掩模层，去除所述硬掩模层的表面残留的绝缘材料层的同时保留部分厚度的所述硬掩膜层。本发明提供的所述半导体结构的制备方法通过实时监控化学机械研磨工艺的研磨终点并将过研磨的时间设置为零来减少研磨量，从而减少因过研磨导致的有源区损伤，提高所述半导体结构的表面均匀性，避免划痕和碟形凹陷。
进一步的，本发明提供的所述半导体结构的制备方法采用SiCoNi刻蚀工艺去除所述硬掩模层的表面残留的绝缘材料层，通过控制所述SiCoNi刻蚀工艺的工艺参数调整所述隔离沟槽的高度。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (3)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括有源区和隔离沟槽，所述有源区的表面形成有硬掩模层，在所述隔离沟槽处填充绝缘材料层且所述绝缘材料层延伸覆盖所述硬掩模层的表面，所述硬掩模层的材料包括SiN，所述绝缘材料层的材料包括SiO2；
对所述绝缘材料层进行化学机械研磨工艺，采用EPD实时监测化学机械研磨的情况，至暴露部分所述硬掩模层时停止研磨，并将过研磨的时间设置为零；
采用SiCoNi刻蚀工艺刻蚀所述绝缘材料层和所述硬掩模层，去除所述硬掩模层的表面残留的绝缘材料层的同时保留部分厚度的所述硬掩模层，在所述SiCoNi刻蚀工艺中，所述半导体结构的温度控制在32℃至38℃之间，所述SiCoNi刻蚀工艺采用的反应气体包括NF3和NH3，所述反应气体的流量为1-1000sccm，所述SiCoNi刻蚀工艺的工艺时间为3-30s。
2.如权利要求1所述的半导体结构的制备方法，其特征在于，所述SiCoNi刻蚀工艺的过程包括在反应腔中通入反应气体，进行化学刻蚀和原位退火。
3.如权利要求1所述的半导体结构的制备方法，其特征在于，所述有源区和所述硬掩模层之间设置有氧化层。
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