CN107683528A - 由诸如finfet的薄垂直半导体结构形成的高密度电容器 - Google Patents

由诸如finfet的薄垂直半导体结构形成的高密度电容器 Download PDF

Info

Publication number
CN107683528A
CN107683528A CN201680027526.6A CN201680027526A CN107683528A CN 107683528 A CN107683528 A CN 107683528A CN 201680027526 A CN201680027526 A CN 201680027526A CN 107683528 A CN107683528 A CN 107683528A
Authority
CN
China
Prior art keywords
capacitor
thin vertical
substrate
vertical semiconductor
semiconductor structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680027526.6A
Other languages
English (en)
Other versions
CN107683528B (zh
Inventor
史中海
M·L·塔拉比亚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cirrus Logic International UK Ltd
Cirrus Logic International Semiconductor Ltd
Original Assignee
Wolfson Microelectronics PLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wolfson Microelectronics PLC filed Critical Wolfson Microelectronics PLC
Publication of CN107683528A publication Critical patent/CN107683528A/zh
Application granted granted Critical
Publication of CN107683528B publication Critical patent/CN107683528B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

可以在集成电路的衬底中制造垂直结构，且该垂直结构用于形成集成电路的高密度电容。这些薄垂直结构可以被配置成用作电容器中的绝缘体。可以使用诸如FinFET(鳍结构场效应晶体管)技术和制造过程的三维半导体制造技术来制造垂直结构。基于薄垂直结构的电容器可以与其它电路集成在一起，所述其他电路可以利用诸如FinFET晶体管的薄垂直结构。

Description

由诸如FINFET的薄垂直半导体结构形成的高密度电容器
相关专利申请的交叉引用
本申请要求2015年5月8日提交的且标题为“Methods and Implementations forusing FinFET Technology to Make High Density Capacitors”的Zhonghai Shi等人的美国临时专利申请No.62/158,892的优先权利益，该申请通过引用并入本文中。
技术领域
本公开涉及制造集成电路。更具体地，本公开的部分涉及制造与集成电路集成的电容器。
背景技术
电容器是很多电子器件且尤其是处理模拟和数字电路的混合信号电路的重要部件。电容器可以与集成电路(IC)单独制造并且接着耦合到集成电路(IC)作为外部电容器。电容器也可以被集成到IC内。与外部电容器比较，集成电容器消耗较少的空间，具有较低的剖面，且通常较容易包括在诸如移动电话的低剖面电子器件内。
常规电容器结构是平面金属绝缘体金属(MIM)结构，且在图1中示出了一个这样的结构。图1是根据现有技术的金属-绝缘体-金属(MIM)的横截面视图。电容器100包括由金属层102和106围绕的绝缘体层104。MIM结构的电容与MIM电容器的横向面积(L*W)和绝缘体层104的厚度(T)有关。由常规平面MIM电容器，例如图1的电容器提供的电容限制在衬底上的包括集成电容器的电路的密度。
在这里提到的缺点仅仅是代表性的，且简单地被包括以强调存在对改进的电气部件、特别是对在诸如移动电话的消费者级器件中使用的电容器的需要。这里所述的实施例解决了某些缺点，但不一定必须是在这里所述或在本领域中已知的每个缺点。
发明内容
增加集成电路(IC)中的电容的密度的一种方式是构建垂直结构，而不是平面结构。衬底常常比集成电路所需的厚得多，因为薄衬底难以操纵，且与容纳衬底的电子器件比较，甚至厚衬底仍然非常薄。例如，衬底的厚度常常以微米为单位被测量，而电子器件的厚度常常以毫米为单位被测量。也就是说，电子器件常常比用于制造IC的衬底厚数千倍。即使衬底可以是数百微米厚，在衬底上构造的电路也只占据衬底的顶部的非常小的部分。因此，垂直地构造到衬底内的电容器可以利用在集成电路中的以前未使用的空间来提供比惯例可用的更高密度的电容。
垂直结构的一个实施例可以包括在衬底上制造的薄垂直半导体结构。这些薄垂直结构可以被配置为用作电容器中的绝缘体。这样的结构的电容与结构的高度成比例。结构的高度可增加而不太影响这样的结构的横向尺寸。因此，当由薄垂直结构而不是常规平面晶体管制造电容器时，可以制造较高密度的电容器。此外，在一些实施例中，薄垂直结构可被制造到衬底内。这可以实现高密度电容器的制造而不明显增加IC的高度。在一个实施例中，可以使用三维半导体制造技术，例如FinFET(鳍结构场效应晶体管)技术和制造工艺，来制造垂直结构。
根据现有技术，由FinFET技术提供的鳍结构用作金属氧化物半导体场效应晶体管(MOSFET)沟道。现代3D技术中的鳍结构可被制造得非常薄，使得它可用作集成电容器的电介质。在本公开的实施例中，鳍结构电容器的布局效率可以比一大得多，从而提供有效得多的布局，因为鳍结构高度与鳍结构间距之比可增大至远大于一。
基于薄垂直结构的电容器可以与可利用薄垂直结构的其它电路集成在一起。例如，可以将大量薄垂直结构构建在衬底上。可以将那些薄垂直结构中的一些形成到电容器内，并可以将那些薄垂直结构中的其它形成到晶体管或其它半导体部件内。根据本公开由薄垂直结构电介质提供的较高高度/间距比可以提供比常规平面电容器更高的电容器密度。薄垂直结构的厚度可以在整个衬底上改变。这可允许例如电容器由比在衬底上的也由薄垂直结构形成的其它电路薄的垂直结构形成。
根据一个实施例，使用三维半导体制造技术来制造集成电路的方法可以包括在衬底上形成薄垂直半导体结构；在薄垂直半导体结构上形成电介质；和/或在电介质周围形成电极以生成电容器。
在某些实施例中，制造集成电路的方法可以包括通过氧化薄垂直半导体结构以形成电容器的电介质或通过将氧化物沉积在薄垂直半导体结构上来形成氧化物；在薄垂直半导体结构上的氧化物之上形成导电层；使用平滑处理来由所沉积的导电层形成电容器的电极；形成氧化硅，并且其中形成导电层的步骤包括沉积多晶硅层；和/或形成具有比间距大的高度的薄垂直半导体结构，使得高度与间距之比大于一，从而提供电容器作为高密度电容器。
将薄垂直半导体电容器与其它电路集成在一起的一种方法可以包括在形成有源器件之前在衬底的第一部分之上形成保护层，其中薄垂直半导体结构在衬底的未被保护层覆盖的第二部分中形成；在形成电容器之后从衬底的第一部分移除保护层；在电容器之上形成第二保护层；在衬底的未被第二保护膜覆盖的第一部分中形成有源器件；和/或在衬底的第一部分中形成有源器件；在衬底的第一部分中形成电气部件作为平面器件。
将薄垂直半导体电容器与其它电路集成在一起的另一方法可以包括在第一多个薄垂直半导体层之上形成保护层，其中电容器由未被保护层覆盖的第二多个薄垂直半导体结构生成；从第一多个薄垂直半导体结构移除保护层；在所生成的电容器之上形成第二保护层；使用未被第二保护膜覆盖的第一多个薄垂直半导体结构形成FinFET晶体管；和/或在形成FinFET晶体管步骤的源极/漏极注入步骤之前移除第二保护层。
根据另一实施例，设备可以包括三维集成电路，所述三维集成电路包括在衬底的第一部分中的第一多个薄垂直半导体结构，其中第一多个被配置为用作电容器的电介质；耦合到第一多个薄垂直结构并被配置为提供至电容器的电接触的电极；和/或在衬底的第二部分中的第二多个薄垂直半导体结构，其中第二多个被配置成用作晶体管。
在某些实施例中，薄垂直半导体结构可以包括基底，在基底上具有用作电容器的电介质的氧化表面；薄垂直半导体结构可以包括硅基底，在硅基底上具有用作电容器的电介质的氧化硅表面；薄垂直半导体结构的高度与薄垂直半导体结构的间距之比可以大于一，从而假定电容器是高密度电容器；电极可沿着薄垂直半导体结构的大约整个长度和高度延伸；和/或薄垂直半导体结构可以包括FinFET结构。
在一些实施例中，设备可以包括在薄垂直半导体结构之上经平滑的导电层，从而形成电容器的电极；在薄垂直半导体结构之上经平滑的多晶硅层，从而形成电容器的电极；和/或在衬底上制造的电子器件，电子器件耦合到电容器并包括有源器件或有源平面器件。
前述内容相当广泛地概述了本发明的实施例的某些特征和技术优点，以便使接下来的详细描述可被更好地理解。将在下文中描述形成本发明的权利要求的主题的额外特征和优点。本领域中的普通技术人员应认识到，可容易利用所公开的概念和特定实施例，作为用于修改或设计用于实现相同或类似的目的的其它结构的基础。本领域中的普通技术人员还应认识到，这样的等效结构并不偏离如在所附权利要求中阐述的本发明的精神和范围。当结合附图来考虑时，从下面的描述中将更好地理解额外的特征。然而应明确地理解，每个附图仅为了说明和描述的目的而被提供，且并不意欲限制本发明。
附图说明
为了更彻底地理解所公开的系统和方法，现在参考结合附图进行的以下描述。
图1是根据现有技术的平面金属-绝缘体-金属(MIM)电容器的横截面视图。
图2A是根据本公开的一个实施例在衬底上形成的薄垂直结构的自顶向下视图。
图2B是根据一个实施例在衬底上形成的薄垂直结构的横截面视图。
图3A是根据本公开的一个实施例在结构的氧化之后在衬底上形成的薄垂直结构的自顶向下视图。
图3B是根据本公开的一个实施例在氧化之后在衬底上形成的薄垂直结构的横截面视图。
图4A是根据本公开的一个实施例由氧化的薄垂直结构形成的电容器的自顶向下视图。
图4B是根据本公开的一个实施例由氧化的薄垂直结构形成的电容器的横截面视图。
图5是根据本公开的一个实施例示出了用于由薄垂直结构制造电容器的方法的示例流程图。
图6A是根据本公开的一个实施例示出了薄硅结构的形成的横截面视图。
图6B是根据本公开的一个实施例示出了作为不同电子部件的薄硅结构的各种使用的横截面视图。
图7是根据本公开的一个实施例示出了用于与衬底上的其它部件集成的在衬底的一个部分中的高密度电容器的形成的示例流程图。
图8A-8E是根据本公开的实施例基于衬底的一个部分中的薄硅结构的高密度电容器的形成的示例横截面视图。
图9是根据本公开的另一实施例示出了用于与衬底上的其它部件集成的在衬底的一个部分中的高密度电容器的形成的示例流程图。
图10A-D是根据本公开的实施例基于在衬底的一个部分中的薄硅结构的高密度电容器的形成的示例横截面视图。
具体实施例
在下面的一些实施例中描述了使用薄垂直结构，例如用FinFET技术制造的那些薄垂直结构来制造并提供集成电路的高密度电容器的方法。在一些实施例中，可以通过形成薄硅结构、氧化那些结构中的一些并且在所氧化的薄硅结构周围形成电极的半导体处理来制造高密度电容器。所述高密度电容器可以被制造为包括用于其它部件的其它薄硅结构和/或用于其它部件的其它结构的集成电路(IC)的部分。
参考图2A-B、3A-B和4A-B描述了用于制造高密度电容器的一个制造过程。图2A是根据本公开的一个实施例在衬底上形成的薄垂直结构的自顶向下视图，而图2B是根据一个实施例穿过线204在衬底上形成的薄垂直结构的横截面视图。可以在衬底206上形成薄硅结构202。薄垂直结构202可以是在硅衬底上用FinFET技术工艺制造的硅鳍结构。在一些实施例中，使用薄垂直结构构建的电容器可以具有氧化的薄垂直结构，并且该氧化不是利用FinFET技术制造的其它结构的部分。在一些实施例中，使用薄垂直结构构建的电容器可以使用薄垂直结构的高度的相当大的量来改善电容，而使用FinFET技术制造的其它结构只使用薄垂直结构的高度的一小部分。虽然在整个这个描述中在某些实施例中硅衬底被用作示例，但是可以在相同或类似的制造过程中使用任何半导体衬底，例如硅锗(SiGe)、镓砷(GaAs)或其它衬底。此外，在某些实施例中，也可以使用基于绝缘体的衬底。薄垂直结构202可以被成形为如图2A所示的蛇图案，但也可以在其它形状，例如四边形、三角形、圆形、卵形、多边形或其它任意封闭或开放形状中形成。
薄垂直结构202的尺寸可以通过鳍结构间距、鳍结构高度和/或鳍结构厚度来表征。鳍结构厚度可以被定义为从一个结构的起始到结构的末尾在它的最薄点处穿过结构的横截面的横向距离。在一些实施例中，结构202的鳍结构厚度可以是2-12纳米，或在某些实施例中大约是5-6纳米。结构之间的鳍结构间距可以被定义为在一个结构的起始和下一结构的起始之间的距离。在一些实施例中，鳍结构间距可以是大约20到80纳米。鳍结构高度可以被定义为从衬底206的顶部到薄垂直结构202的顶部的垂直距离。在一些实施例中，鳍结构高度可以是大约40到160纳米。对于相同量的鳍结构间距，如果鳍结构高度更大，则可以提供较大的电容值。鳍结构高度可以大于鳍结构间距。布局效率可以与鳍结构高度与鳍结构间距之比成比例。在一些实施例中，可以使用薄垂直结构202来实现大于一的布局效率。
接下来，薄垂直结构可以被氧化以形成导体-绝缘体-导体电容器结构的绝缘体。图3A是根据本公开的一个实施例在结构的氧化之后在衬底上形成的薄垂直结构的自顶向下视图；并且图2B是根据本公开的一个实施例在氧化之后在衬底上形成的薄垂直结构的横截面视图。薄垂直结构可以通过反应过程被氧化以在薄垂直结构202的表面上形成二氧化硅和/或穿过薄垂直结构202扩散氧化物以形成氧化的薄垂直结构206A。例如，当衬底206是硅时，衬底206可以被放置在烤箱中并且在氧气氛中被加热到足够高的温度，以使硅与氧起反应来形成氧化硅。虽然氧化物206A被示为在整个薄垂直结构206A中，但是氧化物覆盖在整个薄垂直结构中可能不是均匀的。此外，氧化物206A可以不完全穿过薄垂直结构206延伸。最后，虽然氧化物206A被示为延伸到衬底206内，但是衬底206可以不在薄硅结构202上的氧化物形成期间被氧化。在一些实施例中，通过例如经由化学气相沉积(CVD)或原子层乘积(ALD)沉积额外的材料而不是现有材料的氧化来形成氧化物206A。
在氧化之后，可以在所氧化的薄垂直结构周围形成电极。电极可以形成导体-绝缘体-导体电容器的导电层。在一个实施例中，导体可以是金属，且电容器具有金属-导体-金属(MIM)电容器结构。然而，也可以在电容器中使用除了金属以外的导体。图4A是根据本公开的一个实施例由氧化的薄垂直结构形成的电容器的自顶向下视图；并且图4B是根据本公开的一个实施例由氧化的薄垂直结构形成的电容器的横截面视图。导电层208可以沉积在氧化的薄垂直结构202上和/或周围。导电层208可以包括金属膜、多晶硅膜和/或栅极电极材料。作为例子，可以将导电层208蒸发到结构202上，可以通过在结构202上的物理溅射沉积来沉积导电层208，可以通过在结构202上的原子层沉积(ALD)来沉积导电层208，和/或可以通过在结构202上的电沉积来沉积导电层208。在导电层208的沉积之后，导电层可以与薄垂直结构202的顶部大约齐平，以形成单独的电极208A和208B。例如，化学平坦化或抛光(CMP)工艺、蚀刻方法或类似的方法可以用于形成电容器的电极208A和208B。电极208A、薄垂直结构202和电极208B可以形成导体-绝缘体-导体电容器，例如金属-绝缘体-金属(MIM)电容器。虽然描述了金属-绝缘体-金属结构，但是结构的“金属”层可以被理解为任何导电材料，且因此包括例如多晶硅。虽然在图4A-4B中示出了两个电极208A和208B，但是在导电材料208的平坦化之后可以形成多于两个电极，取决于薄垂直结构202的布局和/或为集成电路形成的电容器的数量。在一些实施例中，多个电容器可以由多个薄垂直结构形成，且每个电容器可以包括两个电极，使得存在对应于由薄垂直结构形成的多个电容器的多个电极。
图5是根据本公开的一个实施例示出了用于由薄垂直结构制造电容器的方法的示例流程图。方法500在块502以例如通过由衬底本身形成结构来在衬底上形成薄垂直结构开始。在一些实施例中，可以通过沉积并图案化材料以在衬底上形成半导体结构来形成结构，这可以允许电容器形成在诸如二氧化硅(SiO2)的绝缘衬底上。
然后，在块504处，可以在薄垂直半导体衬底上形成电介质。电介质可以用作形成的电容器的绝缘体。在一些实施例中，当衬底是半导体时，氧化物可以与薄垂直结构同时在衬底上形成，以提供在随后形成的导体和半导体衬底之间的绝缘层。在一些实施例中，可以通过在绝缘衬底中形成薄垂直结构来组合块502和504，使得所得到的薄垂直结构已经被氧化。
接下来，在块506处，在薄垂直结构的电介质周围形成电极，以生成电容器结构。在一些实施例中，电容器可以具有比常规平面电容器高的密度，因为薄垂直结构提供了沿着结构的高度的额外电容而不占用额外的横向空间。
在薄垂直结构上形成的高密度电容器可以被形成为包含其它部件的集成电路的一部分。在图6A-B中示出这样的集成的一个实施例。图6A是根据本公开的一个实施例示出了薄硅结构的形成的横截面视图。首先，可以在衬底602上形成多个薄垂直结构604。然后，多个薄垂直结构604的一部分可以用于形成电容器，而多个薄垂直结构604的另一部分可以用于形成其它部件，例如包括晶体管的有源器件。图6B是根据本公开的一个实施例示出了用于不同电子部件的薄硅结构的各种使用的横截面视图。可以例如通过沉积场隔离氧化物610来将薄垂直结构604的第一部分604A形成到电子部件的晶体管内。可以稍后在第一部分604A中或上形成额外的层或电极以完成晶体管或其它部件的特定布置的构建。薄垂直结构604的第二部分604B可以利用在氧化物602A周围的电极608A和608B被形成到电容器内，所述电容器被耦合到电子部件或与电子部件集成。沉积在薄垂直结构604之上的金属层可以用于耦合电容器与有源器件。虽然未示出，但是平面器件也可以与薄垂直结构604并排被构造并且耦合到由薄垂直结构604形成的部件，例如电容器或晶体管。
由薄垂直结构形成的电容器可以与集成电路中的其它部件集成在一起。用于执行集成的方法的一个实施例在图7的流程图和图8A-F的横截面视图中示出。图7是根据本公开的一个实施例示出了用于与衬底上的其它部件集成的在衬底的一个部分中的高密度电容器的形成的示例流程图；并且图8A-8E是根据本公开的实施例基于在衬底的一个部分中的薄硅结构的高密度电容器的形成的示例横截面视图。
方法700可以在块702处以在衬底的第一部分之上沉积第一保护层开始。在图8A中示出了在衬底802上沉积和图案化之后的第一保护层804。第一保护层804可以用于保护衬底802的一部分，而电容器的薄垂直结构在衬底802的其它区域中形成。在一个实施例中，诸如氮化硅(Si3N4)和/或二氧化硅(SiO2)的第一保护层804可以被沉积，且开口在衬底的部分之上的第一保护层804中被图案化，其中集成电路布局具有为高密度电容器分配的管芯区域。
然后，在块704处，在衬底上在衬底的第二部分中而不是在第一保护层下形成薄垂直结构。在图8B中多个薄垂直结构806被示为由衬底802形成。可以通过例如沉积掩模材料(未示出)、执行深反应蚀刻(DRIE)以移除在掩模材料之间的衬底802的部分并接着移除掩模材料来形成垂直结构806。深反应离子蚀刻(DRIE)可以使用被选择为匹配衬底802的材料的化学物质。例如，当衬底802是硅时，可选择使用二氟化氙(XeF2)的DRIE以形成高长宽比垂直半导体结构。也可以在薄垂直结构806的制造中使用其它半导体制造技术，例如在FinFET制造中使用的技术。
接下来，在块706处，可以在薄垂直结构上形成氧化物以形成一个或多个电容器的电介质层。在图8C中，氧化层802A被示为在衬底802和薄垂直结构806上。例如当衬底802时硅时，可以通过在富含氧的大气中将衬底802加热到高温以在暴露的表面处形成氧化物来形成氧化物，所述氧化物以由温度和大气氧含量控制的速率扩散穿过衬底802。
然后，在块708处，可以在氧化层周围形成导体，以形成用于一个或多个电容器的电极。可以沉积导体材料808以填充被蚀刻到衬底802内的开口，如图8D所示。可以接着可选地执行平坦化步骤，以在导体材料808和薄垂直结构806之间的过渡处创建平滑的水平表面。根据薄垂直结构806形成的形状，两个或多个电极可以在导体材料808中形成。两个电极可以用作由导电材料808和薄垂直结构806形成的电容器的正端子和负端子。
然后，在块710处，可以移除第一保护层804。在由薄垂直结构806形成电容器完成之后，可能不再需要保护层804。因此在一些实施例中，可移除层804以允许在衬底802上执行额外处理，从而制造集成电路(IC)的其它部件。
接下来，在块712处，可以在块704、706和708期间形成的电容器之上沉积第二保护层。在图8E中保护层810被示为在导电材料808和薄垂直结构806之上。在块714处，可以在未被第二保护层810覆盖的衬底802的部分上执行额外的处理，例如形成有源器件。
在图9的流程图和图10A-D的横截面视图中示出了用于执行由薄垂直结构形成的电容器与集成电路中的其它部件的集成的方法的另一实施例。图9是根据本公开的另一实施例示出了用于与衬底上的其它部件集成的在衬底的一个部分中的高密度电容器的形成的示例流程图；并且图10A-D是根据本公开的实施例基于在衬底的一个部分中的薄硅结构的高密度电容器的形成的示例横截面视图。
方法900在块902处以在衬底上形成薄垂直结构开始。薄垂直结构1004在图10A中被示为在衬底1002上。虽然所有衬底1002被示为图案化到薄垂直结构1004内，但是衬底1002的一部分可以保持未被图案化。这些未被图案化的部分可以在以后的处理中用于形成平面部件，提供封装连接和/或提供管芯分离空间以允许将衬底分割成单独的管芯。
然后，在块904处，可以在薄垂直结构的第一部分之上沉积第一保护层。在图10B中示出了第一保护层1006，例如氮化硅或氧化硅。第一保护层1006可以保护结构1004的第一部分，而结构1004的第二部分被制造到一个或多个电容器内。被保护的结构1004可以在以后的时间被处理到集成电路的其它部件内。
接下来，在块906处，电容器可以由薄垂直结构的第二部分形成。在图10C中示出了由薄垂直结构1004的第二部分1004A制造的电容器1008。在一个实施例中，可以通过图5的制造过程来执行电容器1008的制造，以氧化部分1004A并且在氧化部分1004A周围形成导电电极。可以在电容器1008的制造中使用其它制造技术和步骤。
然后，在块908处，移除第一保护层。利用由部分1004A形成的电容器1008，第一保护层1006可能不再是需要的，且因此被移除。可以通过选择性地移除保护层1006的湿法或干法蚀刻来执行移除。
接下来，在块910处，在薄垂直结构的第二部分之上沉积第二保护层，以在随后的制造过程期间保护电容器。在图10D中示出在电容器1008周围的保护层1010。薄垂直结构1004的第一部分1004B被示为在保护层1010的外部，且在块912处可以执行随后的处理，以由部分1004B形成部件。例如，晶体管可由部分1004B形成。晶体管可以耦合在一起以形成逻辑电路，例如用于处理包括音频信号的信号。在一些实施例中，晶体管可以被组织为用于处理逻辑和数字信号二者的混合信号电路。例如，可以连接晶体管以形成电子部件，例如充电泵电路或其它电力供应电路，使得基于薄垂直结构的电容器可以被耦合到电子部件或与电子部件集成作为去耦电容器。在一些实施例中，当晶体管是FinFET晶体管时，可以在形成FinFET晶体管时涉及的源极/漏极注入步骤之前移除保护层1010。
图5、图7和图9的示意性流程图通常被阐述为逻辑流程图。因此，所描绘的顺序和所标记的步骤指示所公开的方法的方面。可以设想在功能、逻辑或效果上与所示方法的一个或多个步骤或其部分等效的其它步骤和方法。此外，所使用的格式和符号被提供来解释该方法的逻辑步骤，并被理解为不限制该方法的范围。虽然可以在流程图中使用各种箭头类型和线类型，但是它们被理解为不限制相应方法的范围。实际上，一些箭头或其它连接符可以用于仅指示该方法的逻辑流程。例如，箭头可以指示在所描绘的方法的所列举的步骤之间的未指定的持续时间的等待或监控时间段。此外，特定的方法出现的顺序可以或可以不严格地忠实于所示的相应步骤的顺序。
虽然详细描述了本公开和某些代表性优点，但是应该理解，可以在本文做出各种变化、替换和变更而不偏离由所附权利要求限定的本发明的精神和范围。而且，本申请的范围不旨在限于在说明书中描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施例。如本领域中的普通技术人员将容易从本公开认识到的，可以利用执行与本文所述的相应实施例实质上相同的功能或实现与本文所述的相应实施例实质上相同的结果的目前存在的或以后将发展的过程、机器、制造、物质组成、装置、方法和步骤。相应地，所附权利要求旨在在它们的范围内包括这样的过程、机器、制造、物质组成、装置、方法和步骤。

Claims (20)

1.一种使用三维半导体制造技术来制造集成电路的方法，包括：
在衬底上形成薄垂直半导体结构；
在所述薄垂直半导体结构上形成电介质；以及
在所述电介质周围形成电极以生成至少一个电容器。
2.如权利要求1所述的方法，其中形成所述电介质和形成所述电极的步骤包括：
氧化所述薄垂直半导体结构，以形成用于所述至少一个电容器的所述电介质；
在所氧化的薄垂直半导体结构之上形成导电层；以及
使用平滑处理，以由所沉积的导电层形成用于所述至少一个电容器的所述电极。
3.如权利要求2所述的方法，其中氧化所述薄垂直半导体结构的步骤包括形成氧化硅，并且其中形成所述导电层的步骤包括沉积多晶硅层。
4.如权利要求1所述的方法，其中形成所述电介质和形成所述电极的步骤包括：
在所述薄垂直半导体结构上沉积氧化层，以形成用于至少一个电容器的所述电介质；
在所述氧化层之上形成导电层；以及
使用平滑处理，以由所沉积的导电层形成用于所述至少一个电容器的所述电极。
5.如权利要求1所述的方法，其中形成所述薄垂直半导体结构的步骤包括形成具有比间距大的高度的所述薄垂直半导体结构，使得所述高度与间距之间的比大于一，从而提供所述电容器作为高密度电容器。
6.如权利要求1所述的方法，其中形成所述薄垂直半导体结构的步骤包括：
在形成所述薄垂直半导体结构之前在所述衬底的第一部分之上形成第一保护层，其中所述薄垂直半导体结构在所述衬底的未被所述第一保护层覆盖的第二部分中形成；
在所述衬底的所述第二部分中形成所述至少一个电容器之后，从所述衬底的所述第一部分移除所述第一保护层；
在所述至少一个电容器之上形成第二保护层；以及
在所述衬底的未被所述第二保护层覆盖的所述第一部分中形成电子部件。
7.如权利要求5所述的方法，其中在所述衬底的所述第一部分中形成电子部件的步骤包括在所述衬底的所述第一部分中形成平面器件。
8.如权利要求1所述的方法，还包括：
在第一多个所述薄垂直半导体结构之上形成第一保护层，其中由未被所述第一保护层覆盖的第二多个所述薄垂直半导体结构生成所述至少一个电容器；
在生成所述至少一个电容器后，从所述第一多个薄垂直半导体结构移除所述第一保护层；
在所述至少一个电容器之上形成第二保护层；以及
使用未被所述第二保护层覆盖的所述第一多个薄垂直半导体结构形成FinFET晶体管。
9.如权利要求8所述的方法，还包括在形成FinFET晶体管步骤的源极/漏极注入步骤之前移除所述第二保护层。
10.一种三维集成电路，包括：
在衬底的一部分中的第一多个被氧化的薄垂直半导体结构，其中所述第一多个被配置为用作电容器的电介质；以及
电极，所述电极耦合到所氧化的第一多个薄垂直结构并且被配置成提供至电容器的电接触。
11.如权利要求10所述的三维集成电路，还包括在所述衬底的另一部分中的第二多个薄垂直半导体结构，其中所述第二多个配置为用作晶体管。
12.如权利要求10所述的三维集成电路，其中所述薄垂直半导体结构包括基底，在所述基底上具有用作所述电容器的所述电介质的氧化表面，并且还包括在所述薄垂直半导体结构之上经平滑的导电层，以形成所述电容器的所述电极。
13.如权利要求10所述的三维集成电路，其中所述薄垂直半导体结构包括硅基底，在所述硅基底上具有用作所述电容器的所述电介质的氧化硅表面，并且还包括在所述薄垂直半导体结构之上的经平滑的多晶硅层，以形成所述电容器的所述电极。
14.如权利要求10所述的三维集成电路，其中所述薄垂直半导体结构的高度与所述薄垂直半导体结构的间距之比大于一，从而使得所述电容器是高密度电容器。
15.如权利要求10所述的三维集成电路，还包括在所述衬底上制造的电子部件，其中所述电子部件耦合到所述电容器。
16.如权利要求15所述的三维集成电路，其中所述电子部件包括有源器件。
17.如权利要求16所述的三维集成电路，其中所述有源器件包括FinFET晶体管。
18.如权利要求16所述的三维集成电路，其中所述有源器件包括平面晶体管。
19.如权利要求10所述的三维集成电路，其中所述电极沿着所述薄垂半导体结构的大约整个长度和高度延伸。
20.如权利要求10所述的三维集成电路，其中所述薄垂直半导体结构包括FinFET结构。
CN201680027526.6A 2015-05-08 2016-05-02 由诸如finfet的薄垂直半导体结构形成的高密度电容器 Active CN107683528B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562158892P 2015-05-08 2015-05-08
US62/158,892 2015-05-08
PCT/US2016/030468 WO2016182782A1 (en) 2015-05-08 2016-05-02 High denstiy capacitors formed from thin vertical semiconductor structures such as finfets

Publications (2)

Publication Number Publication Date
CN107683528A true CN107683528A (zh) 2018-02-09
CN107683528B CN107683528B (zh) 2021-04-27

Family

ID=57222789

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680027526.6A Active CN107683528B (zh) 2015-05-08 2016-05-02 由诸如finfet的薄垂直半导体结构形成的高密度电容器

Country Status (6)

Country Link
US (2) US9929147B2 (zh)
EP (1) EP3295486A4 (zh)
JP (1) JP6580164B2 (zh)
KR (1) KR102026772B1 (zh)
CN (1) CN107683528B (zh)
WO (1) WO2016182782A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828376A (zh) * 2018-08-09 2020-02-21 中芯国际集成电路制造（天津）有限公司 一种半导体器件的形成方法
CN117577449A (zh) * 2024-01-16 2024-02-20 宜确半导体（苏州）有限公司 一种三维结构电容器及其制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536939B1 (en) * 2015-10-28 2017-01-03 International Business Machines Corporation High density vertically integrated FEOL MIM capacitor
US9893187B2 (en) * 2016-05-24 2018-02-13 Samsung Electronics Co., Ltd. Sacrificial non-epitaxial gate stressors
US10515952B2 (en) 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
EP3853895B1 (en) * 2019-01-30 2023-11-22 Yangtze Memory Technologies Co., Ltd. Capacitor structure having vertical diffusion plates

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130146956A1 (en) * 2010-01-27 2013-06-13 International Business Machines Corporation Field effect transistors (fets) and methods of manufacture
CN103378153A (zh) * 2012-04-11 2013-10-30 台湾积体电路制造股份有限公司 用于集成有电容器的FinFET的结构和方法
CN103854988A (zh) * 2012-11-30 2014-06-11 国际商业机器公司 具有一致的鳍型场效晶体管栅极高度的结构及其形成方法
CN104603931A (zh) * 2012-09-04 2015-05-06 高通股份有限公司 FinFET电容器及其制造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02133952A (ja) * 1988-11-15 1990-05-23 Seiko Epson Corp 半導体装置
JP3677674B2 (ja) * 2000-03-14 2005-08-03 松下電器産業株式会社 半導体装置
US6762087B1 (en) 2000-06-16 2004-07-13 Agere Systems Inc. Process for manufacturing an integrated circuit including a dual-damascene structure and a capacitor
JP2002133952A (ja) 2000-10-27 2002-05-10 Sumitomo Wiring Syst Ltd 絶縁電線
JP2002222924A (ja) * 2001-01-25 2002-08-09 Sharp Corp 半導体装置の製造方法
US6844238B2 (en) * 2003-03-26 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd Multiple-gate transistors with improved gate control
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7186625B2 (en) 2004-05-27 2007-03-06 International Business Machines Corporation High density MIMCAP with a unit repeatable structure
US7585722B2 (en) * 2006-01-10 2009-09-08 International Business Machines Corporation Integrated circuit comb capacitor
JP2008172103A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 半導体装置及びその製造方法
US7645669B2 (en) 2007-02-16 2010-01-12 Sharp Laboratories Of America, Inc. Nanotip capacitor
US7990676B2 (en) * 2007-10-10 2011-08-02 Advanced Micro Devices, Inc. Density-conforming vertical plate capacitors exhibiting enhanced capacitance and methods of fabricating the same
KR101320518B1 (ko) * 2007-10-24 2013-12-19 삼성전자주식회사 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법
JP2009071325A (ja) * 2008-11-25 2009-04-02 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
JP2010199161A (ja) * 2009-02-23 2010-09-09 Renesas Electronics Corp 半導体集積回路装置及びその製造方法
US8860107B2 (en) * 2010-06-03 2014-10-14 International Business Machines Corporation FinFET-compatible metal-insulator-metal capacitor
CN102543729B (zh) 2010-12-31 2014-03-12 中芯国际集成电路制造(上海)有限公司 电容的形成方法及其电容结构
CN102130014B (zh) * 2011-01-05 2012-11-07 北京大学深圳研究生院 一种FinFET晶体管的制作方法
US9893163B2 (en) 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same
US9318431B2 (en) * 2011-11-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a MOM capacitor and method of making same
FR2990757B1 (fr) * 2012-05-15 2014-10-31 Commissariat Energie Atomique Capteur capacitif a materiau poreux ayant un agencement ameliore
US8703553B2 (en) * 2012-05-15 2014-04-22 International Business Machines Corporation MOS capacitors with a finFET process
US8841185B2 (en) * 2012-08-13 2014-09-23 International Business Machines Corporation High density bulk fin capacitor
JP2014075499A (ja) * 2012-10-05 2014-04-24 Panasonic Corp 半導体装置および当該半導体装置を用いた半導体リレー
US20140167220A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Three dimensional capacitor
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
US8901710B2 (en) 2013-02-27 2014-12-02 International Business Machines Corporation Interdigitated capacitors with a zero quadratic voltage coefficient of capacitance or zero linear temperature coefficient of capacitance
US9076594B2 (en) 2013-03-12 2015-07-07 Invensas Corporation Capacitors using porous alumina structures
US8987094B2 (en) * 2013-07-09 2015-03-24 GlobalFoundries, Inc. FinFET integrated circuits and methods for their fabrication
US9385191B2 (en) * 2014-11-20 2016-07-05 United Microelectronics Corporation FINFET structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130146956A1 (en) * 2010-01-27 2013-06-13 International Business Machines Corporation Field effect transistors (fets) and methods of manufacture
CN103378153A (zh) * 2012-04-11 2013-10-30 台湾积体电路制造股份有限公司 用于集成有电容器的FinFET的结构和方法
CN104603931A (zh) * 2012-09-04 2015-05-06 高通股份有限公司 FinFET电容器及其制造方法
CN103854988A (zh) * 2012-11-30 2014-06-11 国际商业机器公司 具有一致的鳍型场效晶体管栅极高度的结构及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828376A (zh) * 2018-08-09 2020-02-21 中芯国际集成电路制造（天津）有限公司 一种半导体器件的形成方法
CN117577449A (zh) * 2024-01-16 2024-02-20 宜确半导体（苏州）有限公司 一种三维结构电容器及其制备方法
CN117577449B (zh) * 2024-01-16 2024-04-05 宜确半导体（苏州）有限公司 一种三维结构电容器及其制备方法

Also Published As

Publication number Publication date
EP3295486A1 (en) 2018-03-21
JP6580164B2 (ja) 2019-09-25
JP2018515929A (ja) 2018-06-14
KR20180002847A (ko) 2018-01-08
US10867994B2 (en) 2020-12-15
US20180190648A1 (en) 2018-07-05
CN107683528B (zh) 2021-04-27
WO2016182782A1 (en) 2016-11-17
US20160329321A1 (en) 2016-11-10
US9929147B2 (en) 2018-03-27
EP3295486A4 (en) 2019-01-16
KR102026772B1 (ko) 2019-09-30

Similar Documents

Publication Publication Date Title
CN107683528A (zh) 由诸如finfet的薄垂直半导体结构形成的高密度电容器
CN104303276B (zh) 防止相邻器件的短路的方法
CN104051539A (zh) 形成FinFET半导体设备的低缺陷取代鳍部的方法及其所产生的设备
CN103094070B (zh) 包括匹配电容器对的半导体器件及形成一种电容器的方法以及形成电阻器的方法
US20190027322A1 (en) Method of producing a super-capacitor
CN107112217A (zh) 替代金属栅极finFET器件上的自下而上金属栅极形成
US9461050B2 (en) Self-aligned laterally extended strap for a dynamic random access memory cell
KR20130135304A (ko) 대체 금속 게이트 공정에서 트랜지스터를 위한 무경계 콘택 형성
CN109742084A (zh) 电子设备、三维存储器及其制作方法
CN108122764A (zh) 形成环绕式栅极场效晶体管的方法
CN103489784A (zh) 具有改良的栅极高度均匀性的半导体装置及其制造方法
CN109473486A (zh) 一种电容器结构及其制作方法
CN105702737A (zh) 连接有负电容的多栅FinFET及其制造方法及电子设备
CN108461495A (zh) 包括掩埋电容结构的半导体器件及其形成方法
CN110770926A (zh) 用于3d mim电容封装处理的方法和设备
CN102437089B (zh) 一种铜后道互连工艺
CN102194694A (zh) 沟槽式金属氧化物半导体场效应晶体管的制造方法
CN108133946A (zh) 半导体装置及其制造方法
US11942536B2 (en) Semiconductor device having channel structure with 2D material
US20230253452A1 (en) Epitaxial semiconductor 3d horizontal nano sheet with high mobility 2d material channel
GB2539774B (en) High density capacitors formed from thin vertical semiconductor structures such as FinFETs
JP2023554059A (ja) クロスリンク・フィン配列を伴う縦型電界効果トランジスタ
CN107046038A (zh) 半导体器件及其形成方法和存储器件
US9112014B2 (en) Transistor with counter-electrode connection amalgamated with the source/drain contact
TWI431695B (zh) 溝槽式金屬氧化半導體場效電晶體的製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant