KR20180002847A - FinFET들과 같은 얇은 수직 반도체 구조체들로부터 형성된 고밀도 커패시터들 - Google Patents

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Abstract

수직 구조체는, 집적 회로의 기판 내에 제조될 수 있고, 수직 구조체는 집적 회로에 대한 고밀도 커패시턴스를 형성하는데 사용된다. 이러한 얇은 수직 구조체들은 커패시터에서 절연체로서 동작하도록 구성될 수 있다. 수직 구조체들은 3-차원 반도체 제조 기술, 이를테면, FinFET(fin field effect transistor) 기술 및 제조 프로세스들을 사용하여 제조될 수 있다. 얇은 수직 구조체들에 기반한 커패시터들은 얇은 수직 구조체들, 이를테면, FinFET 트랜지스터들을 활용할 수 있는 다른 회로와 통합될 수 있다.

Description

FinFET들과 같은 얇은 수직 반도체 구조체들로부터 형성된 고밀도 커패시터들
[0001] 본 출원은, 2015년 5월 8일자로 출원되고, 발명의 명칭이 "Methods and Implementations for using FinFET Technology to Make High Density Capacitors"인 Zhonghai Shi 등의 U.S. 가특허 출원 제62/158,892호의 이점을 우선권으로 주장하고, 이는 본원에 인용에 의해 통합된다.
[0002] 본 개시내용은 집적 회로들을 제조하는 것에 관한 것이다. 더욱 구체적으로, 본 개시내용의 부분들은 집적 회로들과 통합된 커패시터들을 제조하는 것에 관한 것이다.
[0003] 커패시터들은, 수많은 전자 디바이스들의 중요한 컴포넌트들이고, 특히 아날로그 및 디지털 회로 둘 모두를 프로세싱하는 혼합-신호 회로들이다. 커패시터들은 외부 커패시터들로서 IC(integrated circuit)들과 별도로 제조된 후 그 IC에 커플링된다. 커패시터들은 또한 IC들에 통합될 수 있다. 외부 커패시터들과 비교하여, 집적 커패시터들은 공간을 덜 소모하고, 더 낮은 프로파일들을 가지며, 일반적으로는 모바일 폰들과 같은 낮은-프로파일 전자 디바이스들에 포함시키는 것이 더 쉽다.
[0004] 종래의 커패시터 구조체는 평면 MIM(metal-insulator-metal) 구조체이고, 하나의 이러한 구조체가 도 1에 도시된다. 도 1은 종래 기술에 따른 MIM(metal-insulator-metal) 커패시터의 단면도이다. 커패시터(100)는 금속 층들(102 및 106)에 의해 둘러싸인 절연체 층(104)을 포함한다. MIM 구조체의 커패시턴스는 MIM 커패시터의 측부 영역(L*W) 및 절연체 층(104)의 두께(T)에 관련된다. 종래의 평면 MIM 커패시터들, 이를테면, 도 1의 커패시터에 의해 제공되는 커패시턴스는 통합된 커패시터들을 포함하는 기판 상에서 회로의 밀도를 제한한다.
[0005] 본원에 언급된 단점들은, 단지 대표적인 것이며, 특히 모바일 폰들과 같은 소비자-레벨 디바이스들에 사용되는 개선된 전기 컴포넌트들, 특히 커패시터들에 대한 필요성이 존재함을 단순히 강조하기 위해 포함된다. 본원에 설명된 실시예들은 본원에 설명되거나 또는 당업계에 공지된 각각의 그리고 모든 각각의 특정 단점들을 다루지만 반드시 그런 것은 아니다.
[0006] IC(integrated circuit)에서 커패시턴스의 밀도를 증가시키는 하나의 방식은, 평면 구조체들 이외에, 수직 구조체들을 구성(construct)하는 것이다. 얇은 기판들은 다루기 어렵고 그리고 심지어 두꺼운 기판들은 그 기판들을 하우징하는 전자 디바이스들과 비교하여 여전히 매우 얇기 때문에, 기판들은 종종 집적 회로들에 필요한 것보다 훨씬 더 두껍다. 예컨대, 기판들의 두께들은 종종 마이크로미터 단위로 측정되는 반면, 전자 디바이스들의 두께들은 종종 밀리미터 단위로 측정된다. 즉, 전자 디바이스들은 종종 IC를 제조하는데 사용되는 기판들보다 수천배 더 두껍다. 기판들이 수백 마이크로미터 두께일지라도, 기판들 상에 구성되는 회로는 오직 기판의 최상부의 매우 작은 부분만을 점유한다. 따라서, 기판에 수직으로 구성되는 커패시터들은 종래에 이용가능했던 것보다 더 높은 밀도의 커패시턴스를 제공하기 위해 집적 회로에서 이전에 사용되지 않았던 공간을 사용할 수 있다.
[0007] 수직 구조체의 일 실시예는 기판 상에 제조되는 얇은 수직 반도체 구조체들을 포함할 수 있다. 이러한 얇은 수직 구조체들은 커패시터에서 절연체로서 동작하도록 구성될 수 있다. 이러한 구조체의 커패시턴스는 구조체의 높이에 비례한다. 구조체의 높이는 이러한 구조체의 측부 치수들에 크게 영향을 주지 않고 증가될 수 있다. 따라서, 커패시터들이 종래의 평면 트랜지스터들보다 얇은 수직 구조체들로 제조될 때, 더 높은 밀도들의 커패시터들이 제조될 수 있다. 게다가, 일부 실시예들에서, 얇은 수직 구조체가 기판에 제조될 수 있다. 이는, IC의 높이를 현저하게 증가시키지 않고 고밀도 커패시터들의 제조를 허용할 수 있다. 일 실시예에서, 수직 구조체들은 3-차원 반도체 제조 기술, 이를테면, FinFET(fin field effect transistor) 기술 및 제조 프로세스들을 사용하여 제조될 수 있다.
[0008] 종래 기술에 따르면, FinFET 기술에 의해 제공되는 핀들은 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 채널들로서 사용되어 왔다. 현대의 3D 기술들에서 핀은, 통합 커패시터들을 위한 유전체들로서 사용될 수 있도록 매우 얇게 제조될 수 있다. 본 개시내용의 실시예들에서, 핀 커패시터들에 대한 레이아웃 효율은 훨씬 더 효율적인 레이아웃을 제공하기 위해 1보다 훨씬 더 클 수 있는데, 이는 핀 높이 대 핀 피치 비율이 1보다 훨씬 크게 증가될 수 있기 때문이다.
[0009] 얇은 수직 구조체들에 기반한 커패시터들은 얇은 수직 구조체들을 활용할 수 있는 다른 회로와 통합될 수 있다. 예컨대, 수많은 얇은 수직 구조체들이 기판 상에 구축될 수 있다. 이러한 얇은 수직 구조체들 중 일부는 커패시터들에 형성될 수 있고, 이러한 얇은 수직 구조체들 중 다른 구조체들은 트랜지스터들 또는 다른 반도체 컴포넌트들에 형성될 수 있다. 본 개시내용에 따른 얇은 수직 구조체 유전체들에 의해 제공되는 더 높은 높이/피치 비율은 종래의 평면 커패시터들보다 더 높은 커패시터 밀도를 제공할 수 있다. 얇은 수직 구조체들의 두께들은 기판에 걸쳐 달라질 수 있다. 예컨대, 이는 또한 얇은 수직 구조체들로 형성되는 기판 상에 다른 회로보다는 더 얇은 수직 구조체들로 커패시터들이 형성되도록 허용할 수 있다.
[0010] 일 실시예에 따르면, 3-차원 반도체 제조 기술을 사용하여 집적 회로를 형성하는 방법은, 기판 상에 얇은 수직 반도체 구조체들을 형성하는 단계; 얇은 수직 반도체 구조체들 상에 유전체를 형성하는 단계; 및/또는 커패시터들을 생성하기 위해 유전체 주위에 전극들을 형성하는 단계를 포함할 수 있다.
[0011] 특정 실시예들에서, 집적 회로를 제조하는 방법은, 커패시터에 대한 유전체들을 형성하기 위해 얇은 수직 반도체 구조체들을 산화시킴으로써 또는 얇은 수직 반도체 구조체들 상에 산화물을 증착시킴으로써 산화물을 형성하는 단계; 얇은 수직 반도체 구조체들 상의 산화물 위에 전도성 층을 형성하는 단계; 증착된 전도성 층으로부터 커패시터를 위한 전극들을 형성하기 위해 평활화 프로세스를 사용하는 단계; 실리콘 산화물을 형성하는 단계 - 전도성 층을 형성하는 단계는 폴리실리콘 층을 증착하는 단계를 포함함 - ; 및/또는 높이 대 피치 사이의 비율이 1을 초과하게 되어 이에 의해 커패시터를 더 높은 밀도의 커패시터로서 제공하도록 피치보다 더 큰 높이를 갖는 얇은 수직 반도체 구조체들을 형성하는 단계를 포함할 수 있다.
[0012] 다른 회로와 얇은 수직 반도체 커패시터들을 통합하는 하나의 방법은, 활성 디바이스들을 형성하기 전에 기판의 제1 부분 위에 보호층을 형성하는 단계 - 얇은 수직 반도체 구조체들이 보호층에 의해 커버되지 않은 기판의 제2 부분에 형성됨 - ; 커패시터들을 형성한 이후에 기판의 제1 부분으로부터 보호층을 제거하는 단계; 커패시터들 위에 제2 보호층을 형성하는 단계; 제2 보호 필름에 의해 커버되지 않은 기판의 제1 부분에 활성 디바이스들을 형성하는 단계; 기판의 제1 부분에 활성 디바이스들을 형성하는 단계; 및/또는 기판의 제1 부분에 평면 디바이스들로서 전자 컴포넌트들을 형성하는 단계를 포함할 수 있다.
[0013] 다른 회로와 얇은 수직 반도체 커패시터들을 통합하는 다른 방법은 제1 복수의 얇은 수직 반도체 층 위에 보호층을 형성하는 단계 - 커패시터들은 보호층에 의해 커버되지 않은 제2 복수의 얇은 수직 반도체 구조체들로부터 생성됨 - ; 제1 복수의 얇은 수직 반도체 구조체들로부터 보호층을 제거하는 단계; 생성된 커패시터들 위에 제2 보호층을 형성하는 단계; 제2 보호 필름에 의해 커버되지 않은 제1 복수의 얇은 수직 반도체 구조체들을 사용하여 FinFET 트랜지스터들을 형성하는 단계; 및/또는 FinFET 트랜지스터들을 형성하는 단계의 소스/드레인 주입 단계 이전에 제2 보호층을 제거하는 단계를 포함할 수 있다.
[0014] 다른 실시예에 따르면, 장치는 기판의 제1 부분에 제1 복수의 얇은 수직 반도체 구조체들을 포함하는 3-차원 집적 회로 - 여기서, 제1 복수의 얇은 수직 반도체 구조체들은 커패시터들을 위한 유전체로서 사용되도록 구성됨 - ; 제1 복수의 얇은 수직 구조체들에 커플링되고 그리고 전기 접촉을 커패시터들에 제공하도록 구성된 전극들; 및/또는 기판의 제2 부분에 제2 복수의 얇은 수직 반도체 구조체들 - 여기서, 제2 복수의 얇은 수직 반도체 구조체들은 트랜지스터들로서 사용되도록 구성됨 - 을 포함할 수 있다.
[0015] 특정 실시예들에서, 얇은 수직 반도체 구조체들은 커패시터들에 대한 유전체들로서 사용될, 베이스 상에서 산화된 표면을 갖는 베이스를 포함할 수 있고; 얇은 수직 반도체 구조체들은 커패시터들에 대한 유전체들로서 사용될, 실리콘 베이스 상에서 실리콘 산화물 표면을 갖는 실리콘 베이스를 포함할 수 있고; 얇은 수직 반도체 구조체들의 피치에 대한 얇은 수직 반도체 구조체들의 높이의 비율은 1을 초과할 수 있어서 이에 의해 커패시터들이 높은 밀도 커패시터들이 되도록 제공하고; 전극들은 대략적으로 얇은 수직 반도체 구조체들의 전체 길이 및 높이를 연장할 수 있고; 그리고/또는 얇은 수직 반도체 구조체들이 FinFET 구조체들을 포함할 수 있다.
[0016] 일부 실시예들에서, 장치는 커패시터들을 위한 전극들을 형성하는 얇은 수직 반도체 구조체들 위에 평활화된 전도성 층; 커패시터들을 위한 전극들을 형성하는 얇은 수직 반도체 구조체들 위에 평활화된 폴리실리콘 층; 및/또는 기판 상에 제조된 전자장치들을 포함할 수 있고, 여기서 전자장치들은 커패시터들에 커플링되고 그리고 활성 디바이스들 또는 활성 평면 디바이스들을 포함한다.
[0017] 전술한 것은, 후속하는 상세한 설명이 더 잘 이해될 수 있게 하기 위해, 본 발명의 실시예들의 특정 특징들 및 기술적 이점들을 다소 광범위하게 개략하였다. 본 발명의 청구항들의 요지를 형성하는 부가적인 특징들 및 이점들이 이하에 설명될 것이다. 개시된 개념 및 특정한 실시예가 동일한 또는 유사한 목적들을 수행하기 위해 다른 구조들을 변경 또는 설계하기 위한 기반으로서 용이하게 이용될 수 있다는 것이 당업자들에 의해 인식되어야 한다. 또한, 그러한 등가 구성들이 첨부된 청구항들에서 설명된 바와 같은 본 발명의 사상 및 범위를 벗어나지 않는다는 것이 당업자들에 의해 인식되어야 한다. 추가적인 특징들은, 후술하는 상세한 설명으로부터 첨부된 도면들과 함께 고려될 때 더 잘 이해될 것이다. 그러나, 도면들 각각이 단지 예시 및 설명의 목적을 위해 제공되며, 본 발명을 제한하는 것으로 의도되지 않는다는 것이 명백하게 이해될 것이다.
[0018] 이제, 개시된 시스템 및 방법들의 더욱 완전한 이해를 위해, 첨부된 도면들과 관련하여 취해진 이하의 설명들에 대한 참조가 이루어진다.
[0019] 도 1은 종래 기술에 따른 평면 MIM(metal-insulator-metal) 커패시터의 단면도이다.
[0020] 도 2a는 본 개시내용의 일 실시예에 따라 기판 상에 형성된 얇은 수직 구조체들의 하향식 도면(top-down view)이다.
[0021] 도 2b는 일 실시예에 따라 기판 상에 형성된 얇은 수직 구조체들의 단면도이다.
[0022] 도 3a는 본 개시내용의 일 실시예에 따라 구조체들의 산화 이후에 기판 상에 형성된 얇은 수직 구조체들의 하향식 도면이다.
[0023] 도 3b는 본 개시내용의 일 실시예에 따라 산화 이후에 기판 상에 형성된 얇은 수직 구조체들의 단면도이다.
[0024] 도 4a는 본 개시내용의 일 실시예에 따라, 산화된 얇은 수직 구조체들로부터 형성된 커패시터의 하향식 도면이다.
[0025] 도 4b는 본 개시내용의 일 실시예에 따라, 산화된 얇은 수직 구조체들로부터 형성된 커패시터의 단면도이다.
[0026] 도 5는 본 개시내용의 일 실시예에 따라 얇은 수직 구조체들로부터 커패시터를 제조하기 위한 방법을 예시하는 예시적인 흐름도이다.
[0027] 도 6a는 본 개시내용의 일 실시예에 따른 얇은 실리콘 구조체들의 형성을 예시하는 단면도이다.
[0028] 도 6b는 본 개시내용의 일 실시예에 따른 상이한 전자 컴포넌트들로서의 얇은 실리콘 구조체들의 다양한 사용을 예시하는 단면도이다.
[0029] 도 7은 본 개시내용의 일 실시예에 따라 기판 상의 다른 컴포넌트들과의 통합을 위해 기판의 일 부분에 고밀도 커패시터들의 형성을 예시하는 예시적인 흐름도이다.
[0030] 도 8a 내지 도 8e는 본 개시내용의 실시예들에 따라 기판의 일 부분에 얇은 실리콘 구조체들에 기반하는 고밀도 커패시터들의 형성의 예시적인 단면도들이다.
[0031] 도 9는 본 개시내용의 다른 실시예에 따라 기판 상의 다른 컴포넌트들과의 통합을 위해 기판의 일 부분에 고밀도 커패시터들의 형성을 예시하는 예시적인 흐름도이다.
[0032] 도 10a 내지 도 10d는 본 개시내용의 실시예들에 따라 기판의 일 부분에 얇은 실리콘 구조체들에 기반하는 고밀도 커패시터들의 형성의 예시적인 단면도들이다.
[0033] 집적 회로들에 대한 고밀도 커패시터들을 형성하고 제공하기 위해 얇은 수직 구조체들, 이를테면, FinFET 기술로 형성된 구조체들을 사용하는 방법이, 하기의 일부 실시예들에서 설명된다. 일부 실시예들에서, 고밀도 커패시터들은, 얇은 실리콘 구조체들을 형성함으로써, 이들 구조체들 중 일부를 산화시킴으로써, 그리고 산화된 얇은 실리콘 구조체들 주위에 전극들을 형성함으로써 반도체 프로세싱을 통해 제조될 수 있다. 고밀도 커패시터들은, 다른 컴포넌트들에 대해 사용되는 다른 얇은 실리콘 구조체들 및/또는 다른 컴포넌트들에 사용되는 다른 구조체들을 포함하는 IC(integrated circuit)들의 일부로서 제조될 수 있다.
[0034] 고밀도 커패시터들을 제조하기 위한 하나의 제조 프로세스는, 도 2a-도 2b, 도 3a-도 3b, 및 도 4a-도 4b를 참조하여 설명된다. 도 2a는 본 개시내용의 일 실시예에 따라 기판 상에 형성된 얇은 수직 구조체들의 하향식 도면이고; 그리고 도 2b는 일 실시예에 따라 기판 상에 형성된 라인(204)을 통한 얇은 수직 구조체들의 단면도이다. 얇은 실리콘 구조체들(202)이 기판(206) 상에 형성될 수 있다. 얇은 수직 실리콘 구조체들(202)은 실리콘 기판들 상에서 FinFET 기술 프로세스들로 제조된 실리콘 핀들일 수 있다. 일부 실시예들에서, 얇은 수직 구조체들을 사용하여 제조된 커패시터들은 산화된 얇은 수직 구조체들을 가질 수 있고, 이 산화는 FinFET 기술로 제조된 다른 구조체들의 일부가 아니다. 일부 실시예들에서, 얇은 수직 구조체들을 사용하여 구축된 커패시터들은 커패시턴스를 개선시키기 위해 얇은 수직 구조체들의 상당한 양의 높이를 사용할 수 있는 반면, FinFET 기술로 제조된 다른 구조체들은 오직 얇은 수직 구조체의 높이의 일부분(fraction)만을 사용한다. 실리콘 기판이 이 상세한 설명 전반에 걸쳐 특정 실시예들에서 예로서 사용되지만, 임의의 반도체 기판, 이를테면, SiGe(silicon germanium), GaAs(gallium arsenide) 등이 동일한 또는 유사한 제조 프로세스들에서 사용될 수 있다. 게다가, 특정 실시예들에서, 절연체-기반 기판들이 또한 사용될 수 있다. 얇은 수직 구조체들(202)은 도 2a에 도시된 바와 같이 스네이크 패턴으로 형상화될 수 있지만, 다른 형상들, 이를테면, 사변형(quadrilateral)들, 삼각형(triangle)들, 원들, 타원들, 다각형들 또는 다른 임의의 폐쇄 또는 개방 형상들로 또한 형성될 수 있다.
[0035] 얇은 수직 구조체들(202)의 치수들은, 핀 피치, 핀 높이, 및/또는 핀 두께에 의해 특징화될 수 있다. 핀 두께는, 자신의 가장얇은 포인트에서 구조체의 단면을 거쳐서 일 구조체의 시작부에서 구조체의 말단까지의 측부 거리로서 정의될 수 있다. 일부 실시예들에서, 구조체들(202)에 대한 핀 두께는 2-12 나노미터일 수 있거나, 또는 특정 실시예들에서는 대략적으로 5-6 나노미터일 수 있다. 구조체들 사이의 핀 피치는 일 구조체의 시작부와 다음 구조체의 시작부 사이의 거리로서 정의될 수 있다. 일부 실시예들에서, 핀 피치는 대략적으로 20 내지 80 나노미터일 수 있다. 핀 높이는 기판(206)의 최상부로부터 얇은 수직 구조체(202)의 최상부까지의 수직 거리로서 정의될 수 있다. 일부 실시예들에서, 핀 높이는 대략적으로 40 내지 160 나노미터일 수 있다. 동일한 양의 핀 피치에 대해, 핀 높이가 더 크다면, 더 높은 커패시턴스 값이 제공될 수 있다. 핀 높이는 핀 피치보다 더 클 수 있다. 레이아웃 효율은 핀 피치에 대한 핀 높이의 비율에 비례할 수 있다. 일부 실시예들에서, 1 초과의 레이아웃 효율이 얇은 수직 구조체들(202)로 달성될 수 있다.
[0036] 다음으로, 얇은 수직 구조체들은 전도체-절연체-전도체 커패시터 구조체의 절연체를 형성하도록 산화될 수 있다. 도 3a는 본 개시내용의 일 실시예에 따라 구조체들의 산화 이후에 기판 상에 형성된 얇은 수직 구조체들의 하향식 도면이고; 그리고 도 3b는 본 개시내용의 일 실시예에 따라 산화 이후에 기판 상에 형성된 얇은 수직 구조체들의 단면도이다. 얇은 수직 구조체들은, 반응성 프로세스들을 통해 산화되어 얇은 수직 구조체들(202)의 표면 상에 실리콘 이산화물을 형성하고 그리고/또는 얇은 수직 구조체들(202)을 통해 산화물을 확산시켜 산화된 얇은 수직 구조체들(206A)을 형성할 수 있다. 예컨대, 기판(206)이 실리콘일 때, 기판(206)은 오븐에 위치되고 그리고 실리콘이 산소와 반응하여 실리콘 산화물을 형성하게 하는 산소 분위기에서 충분히 높은 온도들까지 가열될 수 있다. 산화물(206A)이 얇은 수직 구조체들(206A) 전체에 걸쳐 도시되지만, 산화물 커버리지는 모든 얇은 수직 구조체들 전체에 걸쳐 균일하지 않을 수 있다. 게다가, 산화물(206A)은 얇은 수직 구조체들(206)을 통해 완전히 연장하지 않을 수 있다. 최종적으로, 산화물(206A)은 기판(206) 내부로 연장하는 것으로 도시되지만, 기판(206)은 얇은 실리콘 구조체들(202) 상에서의 산화물 형성 동안 산화되지 않을 수 있다. 일부 실시예들에서, 산화물(206A)은, 기존 재료의 산화보다는, 이를테면, CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해서, 부가 재료를 증착시키는 것을 통해 형성될 수 있다.
[0037] 산화 이후에, 산화된 얇은 수직 구조체들 주위에 전극들이 형성될 수 있다. 전극들은 전도체-절연체-전도체 커패시터의 전도성 층들을 형성할 수 있다. 일 실시예에서, 전도체는 금속일 수 있고, 커패시터는 MIM(metal-insulator-metal) 커패시터 구조체를 갖는다. 그러나, 금속 이외의 전도체들이 또한 커패시터들에서 사용될 수 있다. 도 4a는 본 개시내용의 일 실시예에 따른, 산화된 얇은 수직 구조체들로부터 형성된 커패시터의 하향식 도면이고; 도 4b는 본 개시내용의 일 실시예에 따른, 산화된 얇은 수직 구조체들로부터 형성된 커패시터의 단면도이다. 전도성 층(208)은 산화된 얇은 수직 구조체들(202) 상에 및/또는 그 주위에 증착될 수 있다. 전도성 층(208)은 금속 필름들, 폴리 실리콘 필름들, 및/또는 게이트 전극 재료들을 포함할 수 있다. 예들로서, 전도성 층(208)은 구조체들(202) 상으로 증발될 수 있고, 전도성 층(208)은 물리적 스퍼터 증착을 통해 구조체들(202) 상에 증착될 수 있고, 전도성 층(208)은 ALD(atomic layer deposition)를 통해 구조체들(202) 상에 증착될 수 있고, 그리고/또는 전도성 층(208)은 전착(electrodeposition)을 통해 구조체들(202) 상에 증착될 수 있다. 전도성 층(208)의 증착 이후에, 전도성 층은 별도의 전극들(208A 및 208B)을 형성하기 위해 대략적으로 얇은 수직 구조체들(202)의 최상부까지 레벨링될 수 있다(leveled). 예컨대, CMP(Chemical Planarization or Polishing) 프로세스, 에칭 방법들, 또는 유사한 방법들은 커패시터를 위한 전극들(208A 및 208B)을 형성하는데 사용될 수 있다. 전극(208A), 얇은 수직 구조체(202), 및 전극(208B)은 전도체-절연체-전도체 커패시터, 이를테면, MIM(metal-insulator-metal) 커패시터를 형성할 수 있다. 금속-절연체-금속 구조체들이 설명되지만, 구조체의 “금속”층은 임의의 전도성 재료인 것으로 이해될 수 있고 이에 따라 예컨대 폴리실리콘을 포함할 수 있다. 2개의 전극들(208A 및 208B)이 도 4a-도 4b에 도시되지만, 집적 회로에 대해 형성되는 커패시터들의 수 및/또는 얇은 수직 구조체들(202)의 레이아웃에 따라 전도성 재료(208)의 평탄화 이후에 2개 초과의 전극들이 형성될 수 있다. 일부 실시예들에서, 다수의 커패시터들이 복수의 얇은 수직 구조체들로 형성될 수 있고, 각각의 커패시터가 2개의 전극들을 포함할 수 있어서, 얇은 수직 구조체들로부터 형성된 복수의 커패시터들에 대응하는 복수의 전극들이 존재하게 된다.
[0038] 도 5는 본 개시내용의 일 실시예에 따라 얇은 수직 구조체들로부터 커패시터를 제조하기 위한 방법을 예시하는 예시적인 흐름도이다. 방법(500)은, 블록(502)에서, 이를테면 기판 자체로부터 구조체들을 형성함으로써, 기판 상에 얇은 수직 구조체들을 형성하는 것으로 시작한다. 일부 실시예들에서, 구조체들은 기판 상에 반도체 구조체들을 형성하기 위해 재료들을 증착하고 패터닝함으로써 형성될 수 있고, 이는 SiO2(silicon dioxide)와 같은 절연 기판 상에 커패시터들이 형성되도록 허용할 수 있다.
[0039] 그런다음, 블록(504)에서, 유전체가 얇은 수직 반도체 기판들 상에 형성될 수 있다. 유전체는 형성되는 커패시터의 절연체로서 사용될 수 있다. 일부 실시예들에서, 기판이 반도체일 때, 산화물이 얇은 수직 구조체들과 동시에 기판 상에 형성되어, 나중에 형성되는 전도체와 반도체 기판 사이에 절연 층을 제공할 수 있다. 일부 실시예들에서, 블록들(502 및 504)은 결과로 나타나는 얇은 수직 구조체들이 이미 산화되도록 절연 기판들에 얇은 수직 구조체들을 형성함으로써 조합될 수 있다.
[0040] 다음으로, 블록(506)에서, 전극들은 커패시터 구조체들을 생성하기 위해 얇은 수직 구조체들의 유전체 주위에 형성된다. 일부 실시예들에서, 커패시터는 종래의 평면 커패시터들보다 더 높은 밀도를 가질 수 있는데, 이는 얇은 수직 구조체가 부가적인 측부 공간을 소모하지 않고 구조체의 높이를 따라 부가적인 커패시턴스를 제공하기 때문이다.
[0041] 얇은 수직 구조체들 상에 형성된 높은 밀도 커패시터들은 다른 컴포넌트들을 포함하는 집적 회로들의 일부로서 형성될 수 있다. 이러한 통합의 일 실시예가 도 6a 및 도 6b에 도시된다. 도 6a는 본 개시내용의 일 실시예에 따라 얇은 실리콘 구조체들의 형성을 예시하는 단면도이다. 먼저, 복수의 얇은 수직 구조체들(604)이 기판(602) 상에 형성될 수 있다. 다음으로, 복수의 얇은 수직 구조체들(604)의 일부가 사용되어 커패시터들을 형성할 수 있는 한편, 복수의 얇은 수직 구조체들(604)의 다른 일부가 사용되어 다른 컴포넌트들, 이를테면, 트랜지스터들을 포함하는 활성 디바이스들을 형성할 수 있다. 도 6b는 본 개시내용의 일 실시예에 따라 상이한 애플리케이션들을 위한 얇은 실리콘 구조체들의 다양한 사용을 예시하는 단면도이다. 얇은 수직 구조체들(604)의 제1 부분(604A)은, 이를테면 필드 절연 산화물(610)을 증착시킴으로써, 전자 컴포넌트의 트랜지스터들로 형성될 수 있다. 부가 층들 및 전극들이 나중에, 트랜지스터들 또는 다른 컴포넌트들의 특정 어레인지먼트들의 구성을 완료하기 위해 제1 부분(604A) 내부에 또는 상부에 형성될 수 있다. 얇은 수직 구조체들(604)의 제2 부분(604B)은, 산화물(602A) 주위에 전극들(608A 및 608B)을 갖는 전자 컴포넌트에 커플링되거나 이들과 통합된 커패시터들로 형성될 수 있다. 얇은 수직 구조체들(604) 위에 증착된 금속 층들은 커패시터들을 활성 디바이스들에 커플링시키는데 사용될 수 있다. 도시되지 않았지만, 평면 디바이스들이 또한, 얇은 수직 구조체들(604)과 함께 구성될 수 있고, 그리고 커패시터들 또는 트랜지스터들과 같은, 얇은 수직 구조체들(604)로부터 형성된 컴포넌트들에 커플링될 수 있다.
[0042] 얇은 수직 구조체들로부터 형성된 커패시터들은 집적 회로 내의 다른 컴포넌트들과 통합될 수 있다. 통합을 수행하기 위한 방법의 일 실시예는 도 7의 흐름도 및 도 8a 내지 도 8e의 단면도들에 도시된다. 도 7은 본 개시내용의 일 실시예에 따라 기판 상의 다른 컴포넌트들과의 통합을 위해 기판의 일 부분에 고밀도 커패시터들의 형성을 예시하는 예시적인 흐름도이고; 도 8a 내지 도 8e는 본 개시내용의 실시예들에 따라 기판의 일 부분에 얇은 실리콘 구조체들에 기반하는 고밀도 커패시터들의 형성의 예시적인 단면도들이다.
[0043] 방법(700)은, 블록(702)에서 기판의 제1 부분 위에 제1 보호층을 증착시키는 것으로 시작할 수 있다. 제1 보호층(804)은 도 8a에서 기판(802) 상에서 증착 및 패터닝 이후에 도시된다. 제1 보호층(804)은, 커패시터들을 위한 얇은 수직 구조체들이 기판(802)의 다른 영역들에 형성되는 동안, 기판(802)의 일부를 보호하는데 사용될 수 있다. 일 실시예에서, 제1 보호층(804), 이를테면, 실리콘 질화물(Si3N4) 및/또는 실리콘 이산화물(SiO2)이 증착되며, 그리고 집적 회로 레이아웃들이 고밀도 커패시터들에 대해 할당된 다이 영역들을 갖는, 기판의 부분들 위에서, 제1 보호 층(804) 내에 개구들이 패터닝될 수 있다.
[0044] 그후, 블록(704)에서, 얇은 수직 구조체들은, 제1 보호층 아래가 아닌, 기판의 제2 부분에서 기판상에 형성된다. 복수의 얇은 수직 구조체들(806)이 도 8b에서 기판(802)으로부터 형성된 것으로 도시된다. 수직 구조체들(806)은, 예컨대, 마스크 재료(미도시)를 증착하고, 마스크 재료 간의 기판(802)의 부분들을 제거하기 위해 DRIE(deep reactive ion etching)를 수행하고, 그런 다음 마스크 재료를 제거함으로써 형성될 수 있다. DRIE(deep reactive ion etching)는 기판(802)의 재료와 매칭하도록 선택된 화학물질들을 사용할 수 있다. 예컨대, 기판(802)이 실리콘인 경우, 이플루오린화 제논(XeF2)을 사용하는 DRIE가 선택되어 높은 애스펙트 비의 수직 반도체 구조체들을 형성할 수 있다. 다른 반도체 제조 기법들, 이를테면, FinFET 제조에 사용되는 기법들이 또한 얇은 수직 구조체들(806)의 제조에 사용될 수 있다.
[0045] 다음으로, 블록(706)에서, 얇은 수직 구조체들 상에 산화물이 형성되어 하나 또는 그 초과의 커패시터들의 유전체 층을 형성할 수 있다. 산화물 층(802A)은 도 8c에서 기판(802) 및 얇은 수직 구조체들(806) 상에 있는 것으로 도시된다. 산화물은, 예컨대, 기판(802)이 실리콘일 때, 산소-풍부 분위기에서 기판(802)을 고온까지 가열시킴으로써 형성되어, 온도 및 분위기 산소 함량에 의해 제어되는 레이트로 기판(802)을 통해 확산하는 산화물을 노출된 표면들에 형성할 수 있다.
[0046] 그런 다음, 블록(708)에서, 전도체들이 하나 또는 그 초과의 커패시터에 대한 전극들을 형성하기 위해 산화물 층 주위에 형성될 수 있다. 전도체 재료(808)는 도 8d에 도시된 바와 같이 기판(802) 내부로 에칭된 개구들을 충진시키기 위해 증착될 수 있다. 그런다음, 평탄화 단계가 전도체 재료(808)와 얇은 수직 구조체들(806) 사이의 천이부들에 평활한 레벨의 표면을 생성하기 위해 선택적으로 수행될 수 있다. 얇은 수직 구조체들(806)에 의해 형성된 형상에 따라, 2개 또는 그 초과의 전극들이 전도체 재료(808)에 형성될 수 있다. 2개의 전극들은 전도체 재료(808)와 얇은 수직 구조체들(806)에 의해 형성된 커패시터들에 대한 포지티브 및 네거티브 단자들로서 동작할 수 있다.
[0047] 그런 다음, 블록(710)에서, 제1 보호층(804)이 제거될 수 있다. 얇은 수직 구조체들(806)로부터의 커패시터들의 형성이 완료된 후, 보호층(804)이 더 이상 필요하지 않을 수 있다. 따라서, 일부 실시예들에서, 층(804)은, IC(integrated circuit)의 다른 컴포넌트들을 제조하기 위하여, 기판(802) 상에서 부가적인 프로세싱이 수행될 수 있도록 허용하기 위해 제거될 수 있다.
[0048] 다음으로, 블록(712)에서, 제2 보호층이, 블록들(704, 706, 및 708) 동안 형성된 커패시터(들) 위에 증착될 수 있다. 보호층(810)은 도 8e에서 전도체 재료(808) 및 얇은 수직 구조체들(806) 위에 있는 것으로 도시된다. 블록(714)에서, 활성 디바이스들을 형성하는 것과 같은 부가적인 프로세싱이, 제2 보호층(810)에 의해 커버되지 않은, 기판(802)의 일부 상에서 수행될 수 있다.
[0049] 집적 회로에서 다른 컴포넌트들과 얇은 수직 구조체들로부터 형성된 커패시터들의 통합을 수행하기 위한 방법의 다른 실시예가 도 9의 흐름도 및 도 10a 내지 도 10d의 단면도들에 도시된다. 도 9는 본 개시내용의 다른 실시예에 따라 기판 상의 다른 컴포넌트들과의 통합을 위해 기판의 일 부분에서의 고밀도 커패시터들의 형성을 예시하는 예시적인 흐름도이고; 도 10a 내지 도 10d는 본 개시내용의 실시예들에 따라 기판의 일 부분에서의 얇은 실리콘 구조체들에 기반하는 고밀도 커패시터들의 형성의 예시적인 단면도들이다.
[0050] 방법(900)은 블록(902)에서 기판 상에 얇은 수직 구조체들을 형성하는 것으로 시작한다. 얇은 수직 구조체들(1004)은 도 10a에서 기판(1002) 상에 도시된다. 기판(1002) 전체가 얇은 수직 구조체들(1004) 내부로 패터닝되는 것으로 도시되지만, 기판(1002)의 부분들은 패터닝되지 않은 채로 남겨질 수 있다. 이렇게 패터닝되지 않은 부분들은, 평면 컴포넌트들을 형성하고, 패키징 연결들을 제공하고, 그리고/또는 다이 분리 공간을 제공하여 개별 다이들로 기판을 다이싱하는 것을 허용하기 위한 이후의 프로세싱에 사용될 수 있다.
[0051] 그런다음, 블록(904)에서, 제1 보호층이 얇은 수직 구조체들의 제1 부분 위에 증착될 수 있다. 제1 보호층(1006), 이를테면, 실리콘 질화물 또는 실리콘 산화물이 도 10b에 도시된다. 제1 보호층(1006)은, 구조체들(1004)의 제2 부분이 하나 또는 그 초과의 커패시터들로 제조되는 동안, 구조체들(1004)의 제1 부분을 보호할 수 있다. 보호된 구조체들(1004)은 이후의 시간에 집적 회로의 다른 컴포넌트들로 프로세싱될 수 있다.
[0052] 다음으로, 블록(906)에서, 커패시터들은 얇은 수직 구조체들의 제2 부분으로부터 형성될 수 있다. 얇은 수직 구조체들(1004)의 제2 부분(1004A)으로부터 제조된 커패시터(1008)는 도 10c에 도시된다. 커패시터(1008)의 제조는, 일 실시예에서, 부분(1004A)을 산화시키고 그리고 산화된 부분(1004A) 주위에 전도성 전극들을 형성하기 위해 도 5의 제조 프로세스를 통해 수행될 수 있다. 다른 제조 기법들 및 단계들이 커패시터(1008)의 제조에 사용될 수 있다.
[0053] 그런다음, 블록(908)에서, 제1 보호층이 제거된다. 부분(1004A)로부터 형성된 커패시터(1008)가 형성됨에 따라, 제1 보호층(1006)은 더 이상 필요하지 않고 이에 따라 제거될 수 있다. 보호층(1006)을 선택적으로 제거하는 습식 또는 건식 에칭을 통해 제거가 수행될 수 있다.
[0054] 다음으로, 블록(910)에서, 제2 보호층이, 얇은 수직 구조체들의 제2 부분 위에 증착되어 후속 제조 프로세스들 동안 커패시터를 보호한다. 커패시터(1008) 주위의 보호층(1010)이 도 10d에 도시된다. 얇은 수직 구조체들(1004)의 제1 부분(1004B)은 보호층(1010)의 바깥에 도시되고, 후속 프로세싱이 블록(912)에서 수행되어 부분(1004B)으로부터 컴포넌트들을 형성할 수 있다. 예컨대, 트랜지스터들이 부분(1004B)으로부터 형성될 수 있다. 트랜지스터들은, 이를테면, 오디오 신호들을 포함하는 신호들을 프로세싱하기 위한 로직 회로를 형성하기 위해 함께 커플링될 수 있다. 일부 실시예들에서, 트랜지스터들은 아날로그 및 디지털 신호들 둘 모두를 프로세싱하기 위한 혼합-신호 회로로서 조직화될 수 있다. 예컨대, 트랜지스터들은 전자 컴포넌트들, 이를테면, 전하 펌프 회로들 또는 다른 전력 공급 회로들을 형성하기 위해 연결될 수 있어서, 얇은 수직 구조체들에 기반하는 커패시터들이 디커플링 커패시터들로서 전자 컴포넌트들에 커플링되거나 또는 이들과 통합될 수 있다. 일부 실시예들에서, 트랜지스터들이 FinFET 트랜지스터들일 때, 보호층(1010)은 FinFET 트랜지스터들을 형성하는데 수반되는 소스/드레인 주입 단계 이전에 제거될 수 있다.
[0055] 도 5, 도 7, 및 도 9의 개략적인 흐름도들은 일반적으로 논리적인 흐름도로서 설명된다. 따라서, 도시된 순서 및 라벨링된 단계들은 개시된 방법의 양상들을 나타낸다. 예시된 방법의 하나 또는 그 초과의 단계들 또는 그 일부분들에 대해 기능, 로직, 또는 효과 면에 있어서 동일한 다른 단계들 및 방법들이 고려될 수 있다. 부가적으로, 사용되는 포맷 및 심볼들은, 방법의 논리적 단계들을 설명하도록 제공되며, 방법의 범위를 제한하지 않는 것으로 이해된다. 다양한 화살표 타입들 및 선 타입들이 흐름도에 사용되지만, 이들은 대응 방법의 범위를 제한하지 않는 것으로 이해된다. 사실상, 일부 화살표들 또는 다른 연결기들은 방법의 오직 논리적인 흐름만을 나타내는데 사용될 수 있다. 예를 들어, 화살표는 도시된 방법의 열거된 단계들 사이에서 불특정 지속기간의 대기 또는 모니터링 기간을 나타낼 수 있다. 부가적으로, 특정 방법이 발생하는 순서는 도시된 대응 단계들의 순서를 엄격하게 준수할 수 있거나 또는 준수하지 않을 수 있다.
[0056] 본 개시내용 및 소정의 대표적인 이점들이 상세하게 설명되었지만, 첨부된 청구범위들에 의해 정의된 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 다양한 변화들, 치환들 및 변경들이 본원에서 행해질 수 있다는 것이 이해되어야 한다. 더욱이, 본 출원서의 범위는 본 명세서에 설명된 프로세스, 머신, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특정 실시예들로 제한되는 것으로 의도되지 않는다. 당업자가 본 개시내용으로부터 용이하게 인식하는 바와 같이, 본원에 설명된 대응 실시예들과 실질적으로 동일한 결과를 달성하거나 또는 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 또는 추후에 개발될 프로세스들, 머신들, 제조들, 물질의 조성들, 수단, 방법들, 또는 단계들이 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스들, 머신들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들을 그들의 범위 내에 포함하도록 의도된다.

Claims (20)

  1. 3-차원 반도체 제조 기술을 사용하여 집적 회로를 형성하는 방법으로서,
    기판 상에 얇은 수직 반도체 구조체들을 형성하는 단계;
    상기 얇은 수직 반도체 구조체들 상에 유전체를 형성하는 단계; 및
    적어도 하나의 커패시터를 생성하기 위해 상기 유전체 주위에 전극들을 형성하는 단계를 포함하는,
    집적 회로를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 유전체를 형성하는 단계 및 상기 전극들을 형성하는 단계는:
    상기 적어도 하나의 커패시터를 위한 유전체들을 형성하기 위해 상기 얇은 수직 반도체 구조체들을 산화시키는 단계;
    산화된 얇은 수직 반도체 구조체들 위에 전도성 층을 형성하는 단계; 및
    증착된 전도성 층으로부터 상기 적어도 하나의 커패시터에 대한 전극들을 형성하기 위해 평활화 프로세스를 사용하는 단계를 포함하는,
    집적 회로를 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 얇은 수직 반도체 구조체들을 산화시키는 단계는 실리콘 산화물을 형성하는 단계를 포함하고,
    상기 전도성 층을 형성하는 단계는 폴리실리콘 층을 증착시키는 단계를 포함하는,
    집적 회로를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 유전체를 형성하는 단계 및 상기 전극들을 형성하는 단계는:
    상기 적어도 하나의 커패시터에 대한 유전체들을 형성하기 위해 상기 얇은 수직 반도체 구조체들 상에 산화물 층을 증착시키는 단계;
    상기 산화물 층 위에 전도성 층을 형성하는 단계; 및
    증착된 전도성 층으로부터 상기 적어도 하나의 커패시터에 대한 전극들을 형성하기 위해 평활화 프로세스를 사용하는 단계를 포함하는,
    집적 회로를 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 얇은 수직 반도체 구조체들을 형성하는 단계는, 높이 대 피치 사이의 비율이 1을 초과하여 상기 커패시터를 고밀도 커패시터로서 제공하도록, 피치보다 더 큰 높이를 갖는 얇은 수직 반도체 구조체들을 형성하는 단계를 포함하는,
    집적 회로를 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 얇은 수직 반도체 구조체들을 형성하는 단계는:
    상기 얇은 수직 반도체 구조체들을 형성하기 전에 상기 기판의 제1 부분 위에 제1 보호층을 형성하는 단계 ― 상기 얇은 수직 반도체 구조체들은 상기 제1 보호층에 의해 커버되지 않은 상기 기판의 제2 부분에 형성됨 ―;
    상기 기판의 제2 부분에 상기 적어도 하나의 커패시터를 형성한 후 상기 기판의 제1 부분으로부터 상기 제1 보호층을 제거하는 단계;
    상기 적어도 하나의 커패시터 위에 제2 보호층을 형성하는 단계; 및
    상기 제2 보호층에 의해 커버되지 않은 상기 기판의 상기 제1 부분에 전자 컴포넌트들을 형성하는 단계를 포함하는,
    집적 회로를 형성하는 방법.
  7. 제 5 항에 있어서,
    상기 기판의 제1 부분에 전자 컴포넌트들을 형성하는 단계는, 상기 기판의 상기 제1 부분에 평면 디바이스들을 형성하는 단계를 포함하는,
    집적 회로를 형성하는 방법.
  8. 제 1 항에 있어서,
    제1 복수의 얇은 수직 반도체 구조체들 위에 제1 보호층을 형성하는 단계 ― 상기 적어도 하나의 커패시터는 상기 제1 보호층에 의해 커버되지 않은 제2 복수의 얇은 수직 반도체 구조체들로부터 생성됨 ―;
    상기 적어도 하나의 커패시터를 생성한 후 상기 제1 복수의 얇은 수직 반도체 구조체들로부터 상기 제1 보호층을 제거하는 단계;
    상기 적어도 하나의 커패시터 위에 제2 보호층을 형성하는 단계; 및
    상기 제2 보호층에 의해 커버되지 않은 상기 제1 복수의 얇은 수직 반도체 구조체들을 사용하여 FinFET 트랜지스터들을 형성하는 단계를 더 포함하는,
    집적 회로를 형성하는 방법.
  9. 제 8 항에 있어서,
    상기 FinFET 트랜지스터들을 형성하는 단계의 소스/드레인 주입 단계 이전에 상기 제2 보호층을 제거하는 단계를 더 포함하는,
    집적 회로를 형성하는 방법.
  10. 3-차원(three-dimensional) 집적 회로로서,
    기판의 일 부분에 제1 복수의 산화된 얇은 수직 반도체 구조체들 ― 상기 제1 복수의 산화된 얇은 수직 반도체 구조체들은 커패시터들을 위한 유전체로서 사용되도록 구성됨 ―; 및
    상기 산화된 제1 복수의 얇은 수직 구조체들에 커플링되고 그리고 상기 커패시터들에 전기 접촉을 제공하도록 구성된 전극들을 포함하는,
    3-차원 집적 회로.
  11. 제 10 항에 있어서,
    상기 기판의 다른 부분에 제2 복수의 얇은 수직 반도체 구조체들을 더 포함하고,
    상기 제2 복수의 얇은 수직 반도체 구조체들은 트랜지스터들로서 사용되도록 구성되는,
    3-차원 집적 회로.
  12. 제 10 항에 있어서,
    상기 얇은 수직 반도체 구조체들은, 상기 커패시터들을 위한 상기 유전체들로서 사용될, 베이스 상에서 산화된 표면을 갖는 베이스를 포함하고, 그리고 상기 커패시터들을 위한 전극들을 형성하는 상기 얇은 수직 반도체 구조체들 위에 평활화된 전도성 층을 더 포함하는,
    3-차원 집적 회로.
  13. 제 10 항에 있어서,
    상기 얇은 수직 반도체 구조체들은, 상기 커패시터들을 위한 상기 유전체들로서 사용될, 실리콘 베이스 상에서 실리콘 산화물 표면을 갖는 실리콘 베이스를 포함하고, 그리고 상기 커패시터들을 위한 전극들을 형성하는 상기 얇은 수직 반도체 구조체들 위에 평활화된 폴리실리콘 층을 더 포함하는,
    3-차원 집적 회로.
  14. 제 10 항에 있어서,
    상기 얇은 수직 반도체 구조체들의 피치에 대한 상기 얇은 수직 반도체 구조체들의 높이의 비율은 1을 초과하여, 상기 커패시터들이 고밀도 커패시터들이 되는 것을 제공하는,
    3-차원 집적 회로.
  15. 제 10 항에 있어서,
    상기 기판 상에 제조되는 전자 컴포넌트들을 더 포함하고,
    상기 전자 컴포넌트들은 상기 커패시터들에 커플링되는,
    3-차원 집적 회로.
  16. 제 15 항에 있어서,
    상기 전자 컴포넌트들은 활성 디바이스들을 포함하는,
    3-차원 집적 회로.
  17. 제 16 항에 있어서,
    상기 활성 디바이스들은 FinFET 트랜지스터들을 포함하는,
    3-차원 집적 회로.
  18. 제 16 항에 있어서,
    상기 활성 디바이스들은 평면 트랜지스터들을 포함하는,
    3-차원 집적 회로.
  19. 제 10 항에 있어서,
    상기 전극들은 대략적으로 상기 얇은 수직 반도체 구조체들의 전체 길이 및 높이를 연장하는,
    3-차원 집적 회로.
  20. 제 10 항에 있어서,
    상기 얇은 수직 반도체 구조체들은 FinFET 구조체들을 포함하는,
    3-차원 집적 회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536939B1 (en) * 2015-10-28 2017-01-03 International Business Machines Corporation High density vertically integrated FEOL MIM capacitor
US9893187B2 (en) * 2016-05-24 2018-02-13 Samsung Electronics Co., Ltd. Sacrificial non-epitaxial gate stressors
US10515952B2 (en) 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
CN110828376A (zh) * 2018-08-09 2020-02-21 中芯国际集成电路制造（天津）有限公司 一种半导体器件的形成方法
EP3853895B1 (en) * 2019-01-30 2023-11-22 Yangtze Memory Technologies Co., Ltd. Capacitor structure having vertical diffusion plates
CN117577449B (zh) * 2024-01-16 2024-04-05 宜确半导体（苏州）有限公司 一种三维结构电容器及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199161A (ja) * 2009-02-23 2010-09-09 Renesas Electronics Corp 半導体集積回路装置及びその製造方法
WO2014093647A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Three dimensional capacitor

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02133952A (ja) * 1988-11-15 1990-05-23 Seiko Epson Corp 半導体装置
JP3677674B2 (ja) * 2000-03-14 2005-08-03 松下電器産業株式会社 半導体装置
US6762087B1 (en) 2000-06-16 2004-07-13 Agere Systems Inc. Process for manufacturing an integrated circuit including a dual-damascene structure and a capacitor
JP2002133952A (ja) 2000-10-27 2002-05-10 Sumitomo Wiring Syst Ltd 絶縁電線
JP2002222924A (ja) * 2001-01-25 2002-08-09 Sharp Corp 半導体装置の製造方法
US6844238B2 (en) * 2003-03-26 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd Multiple-gate transistors with improved gate control
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7186625B2 (en) 2004-05-27 2007-03-06 International Business Machines Corporation High density MIMCAP with a unit repeatable structure
US7585722B2 (en) * 2006-01-10 2009-09-08 International Business Machines Corporation Integrated circuit comb capacitor
JP2008172103A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 半導体装置及びその製造方法
US7645669B2 (en) 2007-02-16 2010-01-12 Sharp Laboratories Of America, Inc. Nanotip capacitor
US7990676B2 (en) * 2007-10-10 2011-08-02 Advanced Micro Devices, Inc. Density-conforming vertical plate capacitors exhibiting enhanced capacitance and methods of fabricating the same
KR101320518B1 (ko) * 2007-10-24 2013-12-19 삼성전자주식회사 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법
JP2009071325A (ja) * 2008-11-25 2009-04-02 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
US8158500B2 (en) * 2010-01-27 2012-04-17 International Business Machines Corporation Field effect transistors (FETS) and methods of manufacture
US8860107B2 (en) * 2010-06-03 2014-10-14 International Business Machines Corporation FinFET-compatible metal-insulator-metal capacitor
CN102543729B (zh) 2010-12-31 2014-03-12 中芯国际集成电路制造(上海)有限公司 电容的形成方法及其电容结构
CN102130014B (zh) * 2011-01-05 2012-11-07 北京大学深圳研究生院 一种FinFET晶体管的制作方法
US9893163B2 (en) 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same
US9318431B2 (en) * 2011-11-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a MOM capacitor and method of making same
US8860148B2 (en) * 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
FR2990757B1 (fr) * 2012-05-15 2014-10-31 Commissariat Energie Atomique Capteur capacitif a materiau poreux ayant un agencement ameliore
US8703553B2 (en) * 2012-05-15 2014-04-22 International Business Machines Corporation MOS capacitors with a finFET process
US8841185B2 (en) * 2012-08-13 2014-09-23 International Business Machines Corporation High density bulk fin capacitor
US9142548B2 (en) * 2012-09-04 2015-09-22 Qualcomm Incorporated FinFET compatible capacitor circuit
JP2014075499A (ja) * 2012-10-05 2014-04-24 Panasonic Corp 半導体装置および当該半導体装置を用いた半導体リレー
US8928057B2 (en) * 2012-11-30 2015-01-06 International Business Machines Corporation Uniform finFET gate height
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
US8901710B2 (en) 2013-02-27 2014-12-02 International Business Machines Corporation Interdigitated capacitors with a zero quadratic voltage coefficient of capacitance or zero linear temperature coefficient of capacitance
US9076594B2 (en) 2013-03-12 2015-07-07 Invensas Corporation Capacitors using porous alumina structures
US8987094B2 (en) * 2013-07-09 2015-03-24 GlobalFoundries, Inc. FinFET integrated circuits and methods for their fabrication
US9385191B2 (en) * 2014-11-20 2016-07-05 United Microelectronics Corporation FINFET structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199161A (ja) * 2009-02-23 2010-09-09 Renesas Electronics Corp 半導体集積回路装置及びその製造方法
WO2014093647A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Three dimensional capacitor

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