CN102637625A - 使用电介质膜填充端间的间隙 - Google Patents

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Abstract

用于制造半导体器件的方法包括在半导体基板上形成多个栅极结构。将多个栅极结构配置在多条线路中，其中，在线路之间的端间间隙小于在线路之间的线间间隔。该方法进一步包括：在栅极结构的上方形成蚀刻停止层，在栅极结构的上方形成层间电介质，以及在形成层间电介质以前在栅极结构的上方形成电介质膜。电介质膜结合在栅极结构之间的端间间隔中形成的端间间隙中。本发明还提供了一种使用电介质膜填充端间的间隙的方法。

Description

使用电介质膜填充端间的间隙
技术领域
本发明通常涉及半导体制造。具体地，本发明涉及具有线端至线端之间的间隙的器件和在这些间隙内的电介质膜。
背景技术
半导体集成电路(IC)产业经历了快速发展。IC材料和设计的技术进步产生了多代IC，其中，每代都具有比上一代更小且更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性，并且对于将被实现的进步，需要IC工艺和制造中的类似开发。在IC演进过程中，功能密度(即，每芯片面积中互连器件的数量)通常都在增加，同时几何尺寸(即，可使用制造工艺创建的最小部件)减小。
某些半导体器件包括在基板上以平行线路所布置的多个栅极。栅极的长度比宽度大得多，并且通常在端间配置的单条线路上具有多个栅极。本文中将在平行线路之间的间隙称作“线间间隙”，并且本文中将在相同线路上的栅极之间的间隙称作“端间间隙”。栅极形成有围绕伪栅极的侧壁隔离件。用于制造侧壁隔离件的膜没有完全填充线间间隙或者端间间隙。然后，在栅极的上方形成接触蚀刻停止层(CESL)，并且在CESL的上方形成层间电介质(ILD)。将ILD用于填充在平行线路之间的间隙并且还填充端间间隙。
然后，去除ILD、CSEL、以及侧壁隔离膜的部分，暴露伪栅极。然而，当去除ILD的时候，这些工艺在某些端间间隔件中留下了气隙。栅极金属的后续沉积可以在端间间隙中留下金属，受到随后覆盖盒对准的干扰并且导致接触短路。因此，需要改善的半导体器件和制造该改善的半导体器件的方法。
发明内容
本发明提供了多个实施例。在一实施例中，用于制造半导体器件的方法包括在半导体基板上形成多个栅极结构。将该多个栅极结构配置在多条线路中，其中，在线路之间的端间间隔小于在线路之间的线间间隔。该方法进一步包括在栅极结构的上方形成蚀刻停止层，在栅极结构的上方形成层间电介质，并且在形成层间电介质以前在栅极结构的上方形成电介质膜。电介质膜结合在栅极结构之间的端间间隔中形成的端间间隙中。
在另一实施例中，半导体器件包括半导体基板和形成在半导体基板上的多个栅极。多个栅极包括具有在线路的平行线路之间的线间间隔和在栅极的共线栅极之间端间间隔的线路。半导体器件进一步包括形成在栅极的上方的层间电介质和形成在栅极和层间电介质之间的电介质膜。电介质膜结合在栅极的端间间隙内。
在另一实施例中，用于制造半导体器件的方法包括在基板上形成多个栅极。栅极包括侧壁和伪栅结构，其中，在基板上的多条平行线路中形成栅极，该基板具有的平行线路之间的间隔小于共线栅极之间的端间间隔。该方法还包括在多个栅极的上方形成层间电介质并且在多个栅极和层间电介质之间形成电介质膜，电介质膜结合在共线栅极之间的端间间隔内但是没有结合在平行线路之间。该方法进一步包括去除部分层间电介质以暴露伪栅结构。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。
图1为根据一实施例的示例性半导体器件的一部分的自顶向下的示图。
图2为端间角度的各个制造阶段中图1的半导体器件的横截面图。
图3为线间角度的各个制造阶段中图1的半导体器件的横截面图。
图4为根据一实施例在氧化层上建立多晶硅层的器件的横截面图。
图5为与图4的线间角度相反的端间角度的图4的工艺的横截面图。
图6提供了示出用于根据一实施例制造半导体器件的方法的实施例的流程图。
具体实施方式
本发明通常涉及半导体制造。具体地，本发明涉及使用电介质膜而不是ILD填充端间间隙的器件。
以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。
图1为根据一实施例的示例性半导体器件100的一部分的自顶向下的示图。图1示出了配置在线路100中的栅极(例如，栅极121、122)。在该实例中，栅极121和122在相同线路110a中，栅极123在线路110b中，并且类似地，其他线路110具有多个栅极。作为在线路110a和110b之间的实例示出线间间隙130。在两个共线栅极121、122之间示出端间间隔135的实例。
值得注意的是，在图1中，通过区域123、124示例性示出并且作为通过虚线所限制的其他区域示出膜层。在某些实施例中，在制造期间，在器件100的整个表面的上方沉积膜层作为单层。在其他实施例中，如图1所示，使用阶梯覆盖在分立区域中沉积膜层。在任何情况下，如以下进一步说明的，膜填充端间间隙，但是没有完全填充线间间隙。
图2为在各个制造阶段中半导体器件100的横截面图。具体地，图2示出了在图1所示的栅极121、122之间的端间间隔的横截面。
图210示出了具有浅沟槽隔离(STI)结构212的硅基板211。在基板211的顶部上，多晶硅层形成伪栅结构213和214。间隙215为在伪栅结构213、214之间的端间间隙。
图220示出了与在伪栅极213、214的上方沉积的电介质膜层221相同的横截面。电介质膜层221填充间隙215而没有留下气隙。具体地，层221的厚度为已经结合在限定间隙215的垂直表面上的膜221的部分，从而完全填充间隙215。中心线222辅助为用于示出膜221通过结合在端间间隔中来消除气隙215。此外，在该实例中，尽管没有限定实施例的范围，但是将膜221示出为侧壁隔离膜。如以下进一步说明的，膜221可以由多种材料制成并且在多个工艺步骤中制造该膜。
在图230中，例如，已通过蚀刻或者抛光工艺去除了某些膜221。膜去除工艺留下了小间隙231，但是间隙231具有足够小的纵横比，从而可以通过后续层来填充该间隙，而不需要这些后续层结合在间隙231中。
在图240中，进一步的工艺包括CESL 241和ILD 242的沉积。应该注意，基本上CESL 241和ILD 242两者都不会有助于填充间隙215并且当在间隙231中沉积时，CESL 241和ILD 242两者也都不会结合。图240不代表用于半导体器件的工艺结束。相反，在某些实施例中的进一步工艺包括去除至少部分CESL 241和ILD 242以暴露伪栅极213、214。在进一步的实例中，通过使用例如金属沉积的实际栅极结构来替换伪栅极。然而，由于间隙215填充有结合的膜221，所以间隙215没有积累沉积金属。
图3为各个制造阶段中半导体器件100的横截面图。具体地，图3示出了在图1所示的栅极121、123之间的线间间隔的横截面图。图3示出了与图2中所示的相同制造步骤和相同层但是从不同有利位置示出。在本实例中，端间间隔135约为30nm，并且线间间隔130约为40nm，但是实施例的范围包括具有任何尺寸的间隔的应用。
图310示出了在伪隔离件214、314之间的线间间隙315。中心线311示出了间隙315的中心。在图310中，已经形成了伪栅极214、314，但是还没有形成侧壁隔离件。
在图320中，沉积工艺形成层221。如图3所示，层221没有结合在间隙315中，以使间隙315在该步骤保持有气隙。
在图330中，去除某些层221，在间隙315中形成可识别的侧壁结构。在图340中，进一步的工艺包括形成CESL 241和ILD 242。在该实施例中，维持传统侧壁隔离件同时提供端间间隙填充。
实施例的范围不仅限于在图2和图3中所示的特定层和结构。此外，实施例的范围包括其他半导体器件，该其他半导体器件包括不同基板和其他层。例如，图4为根据一实施例在氧化层上建立多晶硅层的器件的横截面图。
在图410中，伪栅极413、414为形成在氧化层411上的多晶硅结构。间隙415为其中的线间间隙。图420、430、440示出了内置在间隙415中的侧壁结构。
图420示出了在伪栅极413的上方沉积的介电层421，但是层421没有结合在间隙415中。在图430中，已经去除了部分层421，形成侧壁结构431。在图440中，在伪栅极413、414的顶部上形成CESL 441和ILD 442。与在其他实例中一样，进一步工艺可以包括去除全部或者部分层441和442以建立实际栅极堆叠件。
图5为图4的工艺但是端间角度的横截面图。间隙515为在伪栅极514、414之间的端间间隙并且作为在图510中的气隙示出间隙515。
图520示出了在多晶硅层上所沉积的介电层421。在该实例中，与在图2的实例中一样，层421结合在间隙515中以使在该工艺步骤中去除气隙。在图530中，部分去除层421，仅留下低剖面间隙431。在图540中，随后工艺形成CESL 441和ILD 442。应当注意的是，当间隙531足够浅使得沉积在顶部上的层足以填充该间隙的时候，CESL 441和ILD 442两者都没有结合在低剖面间隙531中。
图6提供了示出用于根据一实施例制造半导体器件的方法600的实施例的流程图。图1～图5示出了根据图6的方法的半导体器件的实施例的示图。本领域的普通技术人员应该识别出可以包括在方法600中和/或从方法600中省略的附加步骤。例如，在图1～图5中所描绘的半导体器件的结构仅为示例性的并且可以将类似方法用于形成任何类似器件。此外，可以在图1～图5中所描绘的器件中包括诸如金属互连层的其他结构。
方法600以框602开始，其中，在基板上形成多个栅极。在该实例中，栅极具有侧壁和伪栅结构，并且将栅极以平行线路配置在基板上。图1示出了实例布置，其中，将栅极配置为平行线路，并且在任何给定的线路中存在多个栅极。因此，栅极布置包括线间间隔和端间间隔。在该实例中，通过关系(1)给出了在不同类型间隔之间的关系，其中，L2L_space为线间间隔并且E2E_space为端间间隔：
L2L_space＞E2E_space+5nm    (1)
然而，实施例的范围不仅限于该特定间隔关系。可以使用现在已知的或稍后发展的包括传统沉积和图案化技术的任何方法来形成该栅极。
在框604中，形成电介质膜以使该电介质膜填充端间间隙。在一实例中，电介质膜为用于形成在栅极中的侧壁隔离件的相同膜，但是没有使用侧壁隔离膜限定实施例的范围。在形成电介质膜中使用的材料的实例包括，但是不仅限于，SiO2、SiN、SiCN、SiBN、SiOCN、SiON、SiOC、以及SiC。
在图6的实例中，如在图2和图5中所示，电介质膜通过将层的垂直部分基本结合在端间间隙内来完全填充该端间间隙。因此，当多层的基本垂直部生长到足够厚时，电介质膜可以完全填充端间间隙，从而消除在端间间隙中的气隙。
在某些实例中，电介质膜的厚度为将膜结合在端间间隙中的能力的因素。在该特定实施例中，根据以下关系选择膜的厚度以确保完全填充端间间隙：
L2L_space/2＞膜厚度＞E2E_space/2                (2)
然而，实施例的范围可以包括足以确保填充端间间隙的任何膜厚度。而且，在该实例中，膜厚度不允许在线间间隙内的膜进行结合。
此外，在该实施例中，在通过足以填充端间间隙的精度使用阶梯覆盖进行CSEL沉积(在框606中)以前，沉积电介质膜。用于沉积电介质膜的技术实例包括，但不限于，原子层沉积(ALD)和低压CVD(LPCVD)。
在某些实例中，如在图2的图230中所示，框604进一步包括蚀刻电介质膜。蚀刻去除某些电介质膜，但不是去除全部电介质膜，从而不管蚀刻工艺怎样，端间间隙有效保持填充有电介质膜。为了实现这种蚀刻，某些实施例采用干蚀刻和/或Certas蚀刻以保持在端间间隙内的足够数量的电介质膜。在某些情况下，因为湿蚀刻可蚀刻掉比期望的更多的电介质膜，所以尤其在端间间隙内，避免湿蚀刻。
在框606中，在栅极的上方形成蚀刻停止层。在一实例中，使用压缩CESL。蚀刻停止层的实例包括使用等离子增强型化学汽相沉积(PECVD)所形成的SiOC和SiC，但是实施例的范围不仅限于任何特定材料或者沉积技术。
在框608中，在蚀刻停止层的上方形成ILD。层间电介质的一实例包括氧化硅的厚层，但是实施例的范围可以包括任何类型的层间电介质。
在框610中，去除部分层间电介质和电介质膜以暴露伪栅结构。在该实例中，框610的蚀刻工艺没有从端间间隙中去除电介质膜。因此，可以明显减少或者消除在端间间隙内的金属污染的危险。
在框612中，完成了半导体器件的制造。框610进一步包括诸如形成栅极结构的进一步工艺，和诸如封装半导体器件的后处理技术。
方法600为示例性的，并且应该理解，其他实施例可以包括添加、省略、重新配置、或更改某些步骤的方法。例如，某些实施例可以将框604的电介质膜应用在多种工艺阶段中的任何阶段。根据实施例可以适用于将电介质膜施加在端间间隙中的工艺阶段的实例包括：偏置侧壁阶段、伪侧壁阶段、主侧壁阶段、以及预CESL侧壁阶段。
多个实施例可以包括其他技术的优势。例如，某些传统工艺依靠ILD填充端间间隙。然而，在栅极结构形成期间金属污染替代去除的材料的情况下，因为后续蚀刻步骤可以去除在端间间隔内的ILD材料，所以作为有效间隙填充材料有时可能不取决于ILD。相比之下，多个实施例使用结合在端间间隙中并且可靠地填充间隙的不同电介质膜。结果，可进行后续蚀刻工艺而无需去除过量电介质膜，并且可以减少或者去除端间间隔的金属污染。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种用于制造半导体器件的方法，所述方法包括：
在半导体基板上形成多个栅极结构，将所述多个栅极结构配置在多条线路中，其中，在所述线路之间的端间间隔小于在所述线路之间的线间间隔；
在所述栅极结构的上方形成蚀刻停止层；
在所述栅极结构的上方形成层间电介质；以及
在形成所述层间电介质以前，在所述栅极结构的上方形成电介质膜，所述电介质膜结合在所述栅极结构之间的所述端间间隔中形成的端间间隙中。
2.根据权利要求1所述的方法，其中，所述电介质膜包括形成用于所述栅极结构的侧壁隔离结构的膜；或者
所述电介质膜包括形成偏置侧壁的膜、形成伪侧壁的膜、以及形成预蚀刻停止层侧壁的膜中的至少一个；或者
所述电介质膜包括：SiO2、SiN、SiCN、SiBN、SiOCN、SiON、SiOC、以及SiC中的至少一种。
3.根据权利要求1所述的方法，以根据以下关系的厚度形成所述电介质膜：
L2L_space/2＞厚度＞E2E_space/2；其中，L2L_space为在所述线路之间的所述线间间隔，并且其中，E2E_space为在所述栅极结构之间的所述端间间隔，或者
其中，L2L_space＞E2E_space+5nm；其中，L2L_space为在所述线路之间的所述线间间隔，并且其中，E2E_space为在所述栅极结构之间的所述端间间隔。
4.根据权利要求1所述的方法，其中，在形成所述蚀刻停止层以前沉积所述电介质膜；或者
使用原子层沉积(ALD)和低压化学汽相沉积(LPCVD)中的一种或者多种来形成所述电介质膜。
5.根据权利要求1所述的方法，进一步包括：
使用干蚀刻和certas蚀刻中的至少一种去除所述蚀刻停止层、所述层间电介质、以及所述电介质膜中的至少部分以暴露在所述线路中的伪多晶硅栅极，
其中，去除所述电介质膜的至少部分包括：
将至少一些所述介电层留在所述端间间隙中。
6.一种半导体器件，包括：
半导体基板；
多个栅极，形成在所述半导体基板上，所述多个栅极包括具有在所述线路的平行线路之间的线间间隔和在所述栅极的共线栅极之间的端间间隔的线路；
层间电介质，形成在所述栅极的上方；以及
电介质膜，形成在所述栅极和所述层间电介质之间，所述电介质膜结合在所述栅极的端间间隙内。
7.根据权利要求6所述的半导体器件，其中，所述电介质膜没有结合在所述栅极的线间间隙中；或者
所述栅极包括侧壁隔离件并且其中所述电介质膜为与在所述侧壁隔离件中相同的膜；或者
以根据以下关系的厚度形成所述电介质膜：
L2L_space/2＞厚度＞E2E_space/2；其中，L2L_space为所述线间间隔，并且其中，E2E_space为所述端间间隔。
8.根据权利要求6所述的半导体器件，其中，在形成所述层间电介质以前形成所述电介质膜；或者
在形成所述层间电介质以前去除所述电介质膜的部分，并且所述电介质膜的剩余部分填充所述端间间隙。
9.一种用于制造半导体器件的方法，所述方法包括：
在基板上形成多个栅极，所述栅极包括侧壁和伪栅结构，其中，在基板上的多条平行线路中形成栅极，该基板具有的平行线路之间的间隔小于共线栅极之间的端间间隔；
在所述多个栅极的上方形成层间电介质；
在所述多个栅极和所述层间电介质之间形成电介质膜，所述电介质膜结合在共线栅极之间的所述端间间隔中但是没有结合在平行线之间；以及
去除所述层间电介质的部分以暴露所述伪栅结构。
10.根据权利要求9所述的方法，其中，去除部分所述电介质膜的步骤留下结合在共线栅极之间的所述端间间隔之间的至少一些所述电介质膜；或者
在形成所述层间电介质以前形成所述电介质膜；或者
形成所述电介质膜，包括：
根据以下关系沉积侧壁隔离膜：
L2L_space/2＞侧壁隔离膜的厚度＞E2E_space/2；
其中，L2L_space为在所述平行线之间的所述间隔，并且其中，E2E_space为在所述共线栅极之间的端间间隔。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109103252A (zh) * 2017-06-20 2018-12-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120306000A1 (en) * 2011-05-31 2012-12-06 International Business Machines Corporation Formation of Field Effect Transistor Devices
US8697537B2 (en) * 2012-02-01 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning for a semiconductor device
US8946049B2 (en) * 2012-04-11 2015-02-03 International Business Machines Corporation Replacement gate structures and methods of manufacturing
KR102455149B1 (ko) 2015-05-06 2022-10-18 삼성전자주식회사 반도체 소자의 제조 방법
KR102400361B1 (ko) * 2016-03-18 2022-05-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10892335B2 (en) * 2016-12-01 2021-01-12 Intel Corporation Device isolation by fixed charge
US11784239B2 (en) 2016-12-14 2023-10-10 Intel Corporation Subfin leakage suppression using fixed charge
US10312089B1 (en) 2017-11-29 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for controlling an end-to-end distance in semiconductor device
DE102019120765B4 (de) * 2018-09-27 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden eines halbleiterbauelements
US10867840B2 (en) * 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
US11556691B2 (en) * 2018-09-28 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Track-based fill (TBF) method for metal patterning

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6828634B2 (en) * 2001-01-29 2004-12-07 Fujitsu Limited Semiconductor device with two types of FET's having different gate lengths and its manufacture method
US20070235823A1 (en) * 2006-03-30 2007-10-11 Ju-Wang Hsu CMOS devices with improved gap-filling
CN101090116A (zh) * 2006-06-13 2007-12-19 株式会社瑞萨科技 半导体装置及其制造方法
KR20080089083A (ko) * 2007-03-31 2008-10-06 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6828634B2 (en) * 2001-01-29 2004-12-07 Fujitsu Limited Semiconductor device with two types of FET's having different gate lengths and its manufacture method
US20070235823A1 (en) * 2006-03-30 2007-10-11 Ju-Wang Hsu CMOS devices with improved gap-filling
CN101090116A (zh) * 2006-06-13 2007-12-19 株式会社瑞萨科技 半导体装置及其制造方法
KR20080089083A (ko) * 2007-03-31 2008-10-06 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109103252A (zh) * 2017-06-20 2018-12-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109103252B (zh) * 2017-06-20 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

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