TWI475648B - 用於製造非揮發記憶體的方法，非揮發記憶體裝置及積體電路 - Google Patents
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Description
本發明係關於一種製造一非揮發記憶體之方法，一非揮發記憶體裝置及一積體電路。
諸如電可抹除可程式化唯讀記憶體(EEPROM)或快閃記憶體之非揮發記憶體典型地包括浮閘場效電晶體(FG-FET)之一配置。FG-FET包括一浮閘，該浮閘被電隔離從而建立一浮動節點，但其被電容性連接至該場效電晶體之通道。FG-FET此外具有一與該浮閘成一堆疊配置之控制閘。該控制閘被安置於該浮閘之上且與該浮閘電隔離，但與該浮閘電容性接觸。浮閘中之電荷及因此其電壓可藉由該控制閘控制。
FG-FET之該配置典型地係藉由提供一多晶或非晶電介質層於一晶體基板上及沉積一多晶矽之浮閘層於該電介質層上而製成。在該浮閘層上，一控制閘層係在一第二電介質層沉積之後沉積，該第二電介質層使浮閘層與控制層分離。典型地，在習知技術中，沉積一SiO2
之電介質層或一SiO2
/Si3
N4
/SiO2
之三層體(所謂的氧化物-氮化物-氧化物或ONO層)以在浮閘與控制閘之間獲取一高品質電介質。
然而，此製程之一不利點係浮閘層、第二電介質層及控制閘層之特性不可按期望的準確控制，因為其等沉積於一多晶或非晶層上。舉例而言，沉積電介質層在塊體電介質材料中及介面上具有一相對高密度之缺陷及電荷載子陷阱。此等缺陷位置可捕獲電子、電洞或甚至離子污染物，該等離子污染物可扭曲記憶體單元之操作或使儲存值之間之讀取的區別如果不是不可能亦係極為困難的。
本發明提供關於一種製造一非揮發記憶體之方法，一非揮發記憶體裝置及一積體電路，如附隨申請專利範圍中描述的。
本發明之特定實施例在附屬請求項中闡述。
從下文描述之實施例將瞭解本發明之此等及其他態樣，且本發明之此等及其他態樣係參考該等實施例而說明。
本發明之更多細節、態樣及實施例將參考圖式僅經由實例而描述。
參考圖1，其中繪示一種製造一非揮發記憶體裝置之方法的一第一實例。在所示實例中，一非揮發記憶體100，例如快閃記憶體或電可抹除可程式化唯讀記憶體(EEPROM)形成於一基板1上。
舉例而言，如圖1A中繪示，在一基板1之一個或多個層上可提供一個或多個控制閘層4。在所示實例中，基板1係一單晶、單層基板1。然而，基板1或者可包括二個或更多層及/或為多晶或非晶。
控制閘層4可由任何適合之材料製成，諸如多晶體矽(自此稱為多晶矽)、單晶矽或一金屬，且可使用任何適合之技術，例如藉由(氣相)沉積而提供。控制閘層4可被直接提供於基板1上。或者，控制閘層4可沉積於存在於控制閘層4與基板1之間的頂端中間層上，例如，如下文參考圖2及4解釋的。舉例而言，控制閘層4可為在一矽基板上之一磊晶犧牲層諸如SiGe之頂端上生長的一單晶。
如圖1C中顯示，在控制閘層4與基板1之間可提供一空間10。在這點上，自此，將稱空間10係位於控制閘層4之下。然而，在描述中及申請專利範圍中，若有術語"在...之下"、"在...之上"、"頂端"、"底端"、"之上"、"之下"及其類似物，其等係用於描述性目的且不必用於描述永久之相對位置。應瞭解，如此使用之術語在適當情況下可互換，使得此處描述之實例可例如按與此處繪示或描述之不同的其他配向操作。
空間10可以適合於特定實施之任何方式建立。舉例而言，如下文參考圖2及4更詳細解釋的，在控制閘層4與基板1之間可存在一個或多個犧牲層2。其後可在控制閘層4下方將提供浮閘結構120之區域中移除犧牲層2，例如使用選擇性蝕刻或另一適合之製程。又，例如，控制閘層4在面向基板1之側可被部分地移除，及/或基板1在面向控制閘層4之側可被部分地移除，以建立空間10。
空間10可以適合於特定實施之任何方式填充以適合於建立一浮閘結構120的任何材料。舉例而言，在空間10中可提供一個或多個層6、7，如圖1D中顯示的。因此，層6、7可形成於基板1及控制閘層4之層上，且因此至少部分由一晶體基底形成。從而，層6、7之形成可被準確地控制。例如，如圖1D中顯示，在空間10中可提供層6、7之一堆疊。如下文中更詳細解釋的，該堆疊可包括以下之一個或多個：一控制閘電介質層、一浮閘層、一浮閘電介質層。
舉例而言，在空間10中，一導電性層7(自此稱為浮閘層)可提供於控制閘層4與基板1之間。浮閘層7可例如形成為實際之浮閘。浮閘層7可例如由多晶矽製成及例如使用氣相沉積或另一適合之技術形成。浮閘層7，諸如一多晶矽或一金屬層可例如提供於壁11、12上的電介質層6之間。
又，例如，在控制閘層4與浮閘層7之間之空間10中可提供一頂端電介質層6。該頂端電介質層6(自此稱為控制閘電介質層)可使控制閘層4與浮閘層7電隔離，前提係未對控制閘層4施加控制電壓但允許電荷載子在有一足夠強之控制電壓被施加於控制閘層4上之情況下從浮閘層7傳遞或傳遞至浮閘層7，例如藉由諸如穿隧或熱載子注入之機制。藉此，當施加一適合之電壓時，電荷可被儲存於浮閘120中或自浮閘120移除，而當未施加電壓於控制閘110時，浮閘120中之電荷仍保持相同。控制閘電介質層6可例如藉由在一控制閘側壁11上提供一電介質材料而形成於控制閘結構110與浮閘結構120之間，該控制閘側壁11在一控制閘側界定空間10。
在空間10中，一底端電介質層6可例如被提供於浮閘層7與基板1之間。一浮閘電介質層6使浮閘結構與非揮發記憶體裝置100之通道電隔離，該浮閘電介質層6可藉由在空間10之通道側壁12上提供一電介質材料而形成，該通道側壁12在一通道側界定空間10。浮閘電介質層6可使浮閘層7與基板1電隔離，但可使浮閘層7能與通道115之間進行一電容性接觸。藉此，浮閘層7中之電壓(其係藉由浮閘層7中存在之電荷引起)可控制通過通道115之電荷載子的流動。如圖1E中顯示，在底端電介質層6(自此稱為浮閘電介質)之下，可提供一通道115，該通道115連接一源極及汲極113、114。舉例而言，通道115可藉由例如提供一適合之摻雜輪廓而提供於基板1中，或提供於基板1之頂端上。
電介質層可以適合於特定實施之任何方式提供。舉例而言，如圖1D中顯示，空間10之壁11、12可被提供以一電介質層6。在此實例中，壁11、12平行於基板之表面延伸，且因此藉由提供一電介質層，空間10(在該製程中其可進一步(部分地)填充以浮閘層7)之內側可以一簡單方式與基板1及控制閘層4分別電隔離。電介質層6可例如為二氧化矽或一高k(高介電值)電介質。電介質層6可例如藉由壁11、12之氧化而獲取(例如，當壁11、12係由(多晶或晶體)矽製成時)，或藉由期望電介質材料之原子層沉積(ALD)而獲取。電介質材料可為例如一個或多個層之HfO2
、ZrO2
、HfZrOx
、HfSiON、Ta2
O5
、Al2
O3
及其類似物。電介質層形成之後可形成浮閘層7。例如，氧化可為一晶體矽之一熱氧化。
在基板1上之非揮發記憶體100的形成可包括自該基板及所提供之層形成一個或多個浮閘結構120及與該等浮閘結構之一個或多個成一堆曡組態之一個或多個控制閘結構110。如圖1E中繪示，亦可提供源極及汲極113、114及一通道115，以獲取一非揮發記憶體裝置100。
閘結構110、120可以適合於特定實施之任何方式形成。例如，如圖1A及1B中繪示，控制閘層4可在該控制閘層4之下形成一空間10之前被圖案化，以將控制閘層4塑形為一控制閘結構110。例如，控制層4可為沉積於實質上整個基板1之上的一連續層，如圖1A中顯示。該連續層可藉由移除完全在待提供控制閘結構110之區域外的控制閘層4而圖案化，如圖1B中顯示。例如，可提供覆蓋一頂端表面40之部分的一圖案化保護層5，諸如一硬遮罩。頂端表面40之裸露部分其後可曝露於一介質，該介質適合用於移除控制閘層4但可使保護層5所覆蓋之材料保留完整。舉例而言，該介質可為一蝕刻劑，例如一各向異性蝕刻劑，諸如一濕蝕刻劑或一乾蝕刻劑。
若存在，亦可圖案化中間層2、3之一個或多個，如圖2C中繪示。中間層2、3可例如被提供以與控制閘層4相同之圖案，且可與控制閘層4同時被圖案化。舉例而言，控制閘層4與基板1之間之所有中間層2、3可被圖案化。在待提供浮閘結構120之區域外的中間層2、3可例如被完全移除。
如圖1D及1E中繪示，浮閘結構120可例如在空間10中之層的形成期間形成。然而，於空間10中提供期望層之後形成浮閘結構120亦係可能的。舉例而言，層6、7之一個或多個可為一連續層，該連續層延伸於空間10之外且其在空間10之外的部分被移除以形成浮閘結構120。
在圖2A-3G、圖5A-E及圖6A-E之實例中，具有指標A及B之圖對應於圖1A及B中顯示之階段，且為簡潔起見並未充分詳細地描述。
如具有指標A之圖中顯示，在基板1與控制閘層4之間可存在一個或多個中間層2、3。控制閘層4可例如被提供於一多層結構上，該多層結構包括基板1及一個或多個中間層，諸如一犧牲層2。在圖2-6之實例中，中間層亦包括一頂端中間層3，該頂端中間層3使犧牲層2與控制閘層4分離。犧牲層2係被提供於基板1與該頂端中間層3之間。
舉例而言，犧牲層2及頂端中間層3可為例如使用磊晶技術而生長於一(單)晶體基板1上的晶體層。犧牲層2可例如為在一單晶矽基板上生長的一SiGe磊晶層。頂端中間層可例如為一Si或SiGeC(例如，具有一介於0.5%至3.0%之間之碳含量)層。舉例而言，犧牲層2可係一Ge含量為5%至50%的一SiGe層。犧牲層2可例如具有一50埃或更大及/或500埃或更小之厚度。頂端中間層3可例如為一矽磊晶層，且例如其具有一在40埃或更大及/或500埃或更小之範圍內的厚度。
空間10可被提供於控制閘層4與基板1之間之適合於特定實施之任何層中。如圖2D-3D、圖5D、圖6D中繪示，空間10可建立於控制閘層4之下，舉例而言，藉由例如用一適合之蝕刻劑蝕刻而移除犧牲層2。如圖2D及3D中顯示，對於犧牲層2，移除可係選擇性的，即頂端中間層3及/或基板1可保留完整。藉此，空間10之壁11、12可由單晶材料製成，及因此形成於頂端中間層3及基板1上或由其等形成之層係在一單晶層上形成或由一單晶層形成，且可因此具有一良好之品質，因為可獲取一低數量之缺陷、陷阱、介面態及散射中心。犧牲層2可例如藉由將該層曝露至一選用於該犧牲層之材料的蝕刻劑而移除。該蝕刻劑可例如為一化學乾蝕刻劑。已找到的適於選擇性移除一Si/SiGe多層中之SiGe的一適合之蝕刻劑係日本SHIBAURA，Zama-Shi製造的Shibaura CDE-80。然而，同樣可使用其他適合之蝕刻劑或製程。
例如可建立空間10使得一個或多個其他層存在於該空間被提供於其中之層與控制閘層4之間。
如在圖2D及3D之實例中顯示，例如，頂端中間層3可鄰接於控制閘層4並形成空間10之控制閘側壁。如圖5C及6C中顯示，例如，頂端中間層3可鄰近但不鄰接於控制閘層4。例如，在空間10形成之前，於控制閘層4與頂端中間層3之間可存在一電介質層40。該電介質層40可例如由二氧化矽或其他適合之閘電介質材料製成。
如圖2E及2F中繪示，在空間10中可提供一個或多個電介質層6及/或浮閘層7。舉例而言，層6、7可以一與空間10之一縱向平行的配向提供。空間10中之材料層6、7可以適合於特定實施之任何方式提供。
例如，在圖2及3之實例中，頂端中間層3(在此實例中，其鄰接於控制閘層4)可被提供以或轉換為在空間10之介面處的一電介質層，如圖2E及3E中顯示。因此，可形成控制閘電介質。
若頂端中間層3(及基板1)係由矽製成，矽可例如被氧化以在空間10之壁11、12上提供一電介質層6。例如，如圖2E中繪示，在提供空間10之後，例如在此實例中，在蝕刻犧牲層2之後，曝露表面可受到一氧化處理。舉例而言，空間10之壁11、12及控制閘層4之側壁111、112可被氧化。例如約XX微米之一氧化層(例如二氧化矽)可在空間10之縱壁上形成。若基板1及/或頂端中間層3及/或控制閘結構係由矽製成，曝露表面可受到一乾或濕氧化。舉例而言，一乾氧化可藉由使表面曝露於O2
氣體而執行，該O2
氣體視需要混合有N2
以稀釋及併入有氮及/或HCL以增強反應速率。O2
可在大氣壓力下於900℃與1150℃之範圍內的一溫度下引入空室中。一濕氧化可例如藉由使表面在大氣壓力下曝露於水蒸氣或H2
及O2
而利用。
作為一替代或除氧化電介質外，另一類型之電介質層可形成於空間10之壁11、12之曝露表面上，例如藉由頂端及底端壁11、12之材料的一適合之化學反應。舉例而言，一高k電介質層可藉由HfO2
、ZrO2
,、HfZrOx
、Ta2
O5
、Al2
O3
或其他適合之材料形成。電介質層6形成之後，可藉由化學氣相沉積(CVD)、有機金屬CVD(MOCVD)或藉由ALD而將一浮閘層7提供於剩餘空間10之至少一部分中，如圖2F中顯示。舉例而言，浮閘層7可為一多晶矽層，SiGe，例如若SiGe係一犧牲層則其具有一在5%至50%之間之Ge含量，或者若SiGe係一填充層則具有一在0%與100%之間之Ge含量，或其他適合之閘材料諸如金屬或矽化物：TiN、TaC、TaN、WN、TiN、NiSi、CoSi、PtSi、ErSi或其他適合之材料。
如圖5D中繪示，舉例而言，整個頂端中間層3可例如藉由氧化而轉換為一控制閘電介質。藉此，轉換之中間層3與電介質層40一起形成控制閘電介質。從而，電介質層6可彼此獨立形成，而在圖2A-3G之實例中，使浮閘層7與控制閘層4分離之電介質層及使浮閘層7與基板1分離之電介質層係同時建立的。如圖5E中繪示，電介質層6之間之空間其後可被提供以一浮閘層7。
或者，如圖6D中繪示，頂端中間層3可僅部分轉換為或被塗佈有一電介質層。若頂端中間層3係一導電性層(或被轉換為一導電性層)且藉由一電介質層40而與控制閘層4分離，頂端中間層3可形成一浮閘層，且如圖6D中顯示該頂端中間層3在空間10之介面上可被提供以一電介質層6。電介質層可填充空間10，或者如圖6D中顯示，形成一厚度小於壁11、12之間之距離的一薄層，其後空間10被填充以一電介質填充材料，諸如一高k電介質6'，如圖6E中顯示。藉此，獲取一多層浮閘電介質。藉此，電介質層之實體厚度可相對薄，而與該厚度相較，有效介電常數可係相對高的。
空間10可以適合於特定實施之任何方式填充。舉例而言，空間10可被部分填充，而在空間10中留下一未被填充、封閉之孔穴72。參考圖4，舉例而言，空間10可藉由在該空間10之開口的一個或多個引入一填充材料而填充。填充材料可部分填充空間及閉合區域70、71中之開口，而在空間10中留下一未被填充之區域72(但可例如以圍繞裝置110之相同介質被填充，諸如空氣或其他氣體(混合物))。因此，浮閘層7在空間10之不同區域中可具有一不同之組合物，及舉例而言，在區域70、71中具導電性，而在分離導電性區域70、71之區域72中具電絕緣性。導電性區域70、71可例如為不同的電荷陷捕區域，因此允許將多重值儲存於非揮發記憶體裝置中。區域72係藉由使用一高CVD沉積速率夾斷隧道兩端而建立。故空間72或多或少為一氣隙。
如圖2G、3G、5E及6E中繪示，填充空間10之後，非揮發記憶體裝置100可例如藉由提供源極113及汲極114而完成。例如，可提供經由一通道115連接之源極及汲極接頭113、114，且通道115可電容性接觸於浮閘結構。又，可提供一電絕緣性層8，其覆蓋堆疊組態之側壁111、112。舉例而言，間隔件8，例如氮化物間隔件或其他保護層可被提供於堆疊組態之側壁，以保護及/或使非揮發記憶體裝置100隔離於例如在進一步製造期間所提供的層。
非揮發記憶體裝置100之外側可被提供以一保護層，在使用該非揮發記憶體裝置100之積體電路之進一步處理期間，該保護層電隔離非揮發記憶體裝置100並保護該非揮發記憶體裝置100。
建立之空間10可具有適合於特定實施之任何形狀。如圖1至6中顯示，空間10可例如為一通道。舉例而言，空間10可在非揮發記憶體裝置之一第一側具有一第一開口及在非揮發記憶體裝置100之一第二側具有一第二開口。該第一側及該第二側可例如分別係非揮發記憶體裝置之一源極側及一汲極側。
如在實例中顯示，空間10可被塑形為一直隧道，其中開口面向彼此。然而，空間10或者可被塑形為一凹槽，其中一個或多個開口在非揮發記憶體裝置之一單一側。
如圖2D中更清晰繪示的，空間10可藉由壁20、21以一平行於基板1之一方向界定，該等壁20、21不平行於基板1並延伸於開口之間。壁20、21可藉由中間層2、3之剩餘部分形成，在此實例中，其係藉由犧牲2之一剩餘部分形成。壁20、21可將空間10之上的層機械連接至基板1。在此實例中，例如，控制閘層4及頂端中間層3橋接空間10，並藉由壁20、21機械連接至基板1。
空間10可藉由在一控制閘側之一側壁11及在一通道側(於其可提供通道115)之一側壁12而以一不平行於基板1之方向界定於第一開口與第二開口之間。該等側壁可例如平行於基板1延伸。通道側壁12可例如藉由基板1形成，而控制閘側壁11可藉由頂端中間層3或藉由控制閘層4形成。控制閘側壁11可例如藉由控制閘層4形成(如圖2D及3D中顯示)，藉由一電介質層形成(如圖4中繪示)或藉由一中間層3形成，如圖6中顯示。
參考圖7，在製造非揮發記憶體100之前、之同時或之後，在相同之基板1上可形成邏輯裝置200。邏輯裝置200之形成可包括形成一邏輯閘結構205、一電容性接觸於該邏輯閘結構之通道206。一閘電介質210可提供於該邏輯閘結構與該通道206之間。通道206可於終端213、214，例如源極與汲極之間提供一導電性路徑。邏輯裝置200可例如係以一silicon on nothing(SON)技術製成之場效電晶體。如圖7中顯示，例如，非揮發記憶體100及邏輯裝置200可被提供為一包括一晶粒之積體電路。該晶粒可包括一證實有至少一個非揮發記憶體裝置之記憶體區域及一具有至少一個邏輯裝置200之邏輯區域。
在前述說明書中，本發明已參考特定實例描述。然而，顯而易見，在不脫離本發明之如附加申請專利範圍中闡述之廣泛精神及範疇下，於其中可做出多種修改及變化。
又，舉例而言，基板1可為絕緣體上矽晶圓(SOI)、絕緣體上SiGe晶圓，或絕緣體上Ge(GOI)晶圓及/或可在製於任何適合之材料上，諸如Si、SiGe、SiC或其他適合之導電性、半導電性或絕緣之材料。此外，雖然在實例中僅顯示一單一記憶體裝置100，但顯然在相同之基板上可製造多重記憶體裝置，例如以製造一快閃記憶體，且除記憶體裝置外，其他組件諸如一邏輯電路可被製造於相同之基板上。
然而，其他修改、變化及替代亦係可能的。因此，應將說明書及圖式視為具說明性而非限制性意味。
在申請專利範圍中，不應將置於括號之間之任何參考符號解釋為限制該請求項。詞"包含"並不排除除了在一請求項中列出的之外還存在其他元件或步驟。此外，不應將詞"一"及"一個"解釋為限制於"唯一一個"，但應將其等用於表示"至少一個"，且並不排除複數個。在互不相同之請求項中敘述特定措施，這一純粹事實並不指示此等措施之一組合不可被有利地利用。
1．．．基板
2．．．犧牲層
3．．．頂端中間層
4．．．控制閘層
5．．．圖案化保護層
6．．．電介質層
6'．．．電介質層
7．．．導電性層/浮閘層
8．．．電絕緣性層/間隔件
10．．．空間
11．．．控制閘側壁/空間10之壁
12．．．通道側壁/空間10之壁
20．．．壁
21．．．壁
40．．．頂端表面/電介質層
70．．．導電性區域
71．．．導電性區域
72．．．孔穴/電介質區域
100．．．非揮發記憶體裝置
110．．．控制閘結構
111．．．側壁
112．．．側壁
113．．．源極
114．．．汲極
115．．．通道
120．．．浮閘結構
200．．．邏輯裝置
205．．．邏輯閘結構
206．．．通道
210．．．閘電介質
213．．．終端
214．．．終端
II-II．．．線
圖1A-E示意性顯示一非揮發記憶體裝置在一種製造非揮發記憶體裝置之方法之一第一實例的不同階段中之截面視圖。
圖2A-G示意性顯示一非揮發記憶體裝置在一種製造非揮發記憶體裝置之方法之一第二實例的不同階段中之透視、開放視圖。
圖3A-G示意性顯示實例圖2A-G之截面視圖，其等沿著圖2A-G中之線II-II取得。
圖4示意性顯示一非揮發記憶體裝置在一種製造非揮發記憶體裝置之方法之一第三實例的一階段中之截面視圖。
圖5A-E示意性顯示一非揮發記憶體裝置在一種製造非揮發記憶體裝置之方法之一第四實例的不同階段中之截面視圖。
圖6A-E示意性顯示一非揮發記憶體裝置在一種製造非揮發記憶體裝置之方法之一第五實例的不同階段中之截面視圖。
圖7示意性顯示一積體電路之一實施例的一實例之一截面視圖。
1．．．基板
4．．．控制閘層
5．．．圖案化保護層
6．．．電介質層
7．．．導電性層/浮閘層
10．．．空間
11．．．控制閘側壁/空間10之壁
12．．．通道側壁/空間10之壁
40．．．頂端表面/電介質層
100．．．非揮發記憶體裝置
110．．．控制閘結構
113．．．源極
114．．．汲極
115．．．通道
120．．．浮閘結構
Claims (15)
- 一種製造一非揮發記憶體裝置(100)之方法，其包括：在一基板(1)上提供至少一個控制閘層(4)；在該至少一個控制閘層(4)與該基板(1)之間建立一通道(10)，該通道(10)從在該非揮發記憶體裝置之一汲極位置處之一第一開口延伸至在該非揮發記憶體裝置之一源極位置處之一第二開口；在該通道(10)中提供至少一個填充層(6、7)；及形成一包括該填充層(6、7)之浮閘結構(120)及形成一包括該至少一個控制閘層(4)之控制閘結構(110)，該控制閘結構(110)與該浮閘結構(120)係成一堆疊組態。
- 如請求項1之方法，其中該通道(10)係建立於該基板(1)與一電介質層(40)之間，該電介質層(40)被安置於該基板(1)與該控制閘層(4)之間。
- 如請求項2之方法，其中該通道(10)係建立於該基板(1)與一導電層(3)之間，該導電層(3)被安置於該電介質層(40)與該基板(1)之間；且其中於該通道(10)中該提供至少一個填充層(6、7)包括：提供至少一個電介質層(6、6')，該至少一個電介質層(6、6')使該導電層(3)與該非揮發記憶體裝置(100)之一通道(115)分離。
- 2或3之方法，其包括於該通道(10)中提供至少一個電介質層(6)，該至少一個電介質層(6)使該浮閘層(7)與該至少一個控制閘層(4)分離。
- 2或3之方法，其中於該通道(10)中該提供至少一個填充層(6、7)包括：於該通道(10)中提供至少一個浮閘電介質層(6)；及於該通道(10)中提供至少一個浮閘層(7)。
- 2或3之方法，其中在一第一區域(70、71)中之至少一個填充層(6、7)係由一第一材料形成，及在一第二區域(72)中係由一不同於該第一材料之第二材料形成。
- 如請求項6之方法，其中該第一區域(70、71)包括：一導電性材料之一第一閘區域(70)，其用於形成一第一浮閘；及一導電性材料之一第二閘區域(71)，其用於形成一第二浮閘；且該第二區域包括一電介質材料之一電介質區域(72)，該電介質區域(72)使該第一閘區域與該第二閘區域分離。
- 如請求項7之方法，其中該電介質材料係一氣體或氣體混合物，諸如空氣。
- 2或3之方法，其中該通道(10)至少係藉由一控制閘側壁(11)及一面向該控制閘側壁之通道側壁(12)而界定，且於該通道(10)中該提供至少一個填充層(6、7)包括：在該控制閘側壁及該通道側壁之至少一者上提供一電介質層。
- 2或3之方法，其中該通道側壁(12)係藉由一基板(1)層形成。
- 2或3之方法，其中該至少一個控制閘層(4)係被提供於至少一個中間層(2、3)上，該至少一個中間層(2、3)使該控制閘層(4)與一基板(1)分離。
- 如請求項11之方法，其中該至少一個中間層包括至少一個犧牲層(2)，且其中該建立該通道(10)包括在期望之處移除該犧牲層。
- 如請求項11之方法，其中該至少一個中間層(2、3)及/或該填充層(6、7)包括由以下組成之群中的一個或多個：SiGe層、Si層、SiGeC層、磊晶層、多晶層、晶體層。
- 一種非揮發記憶體裝置(100)，其可用如前述請求項中任一項之一方法而獲取。
- 一種包括一晶粒之積體電路，於該積體電路上提供：一具有至少一個如請求項14之非揮發記憶體裝置(100)的記憶體區域；及一具有至少一個邏輯裝置(200)的邏輯區域。
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