CN107785323B - 金属栅极的制备方法 - Google Patents

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Abstract

本发明的一种金属栅极的制备方法，包括：提供半导体衬底，半导体衬底具有相互隔离的第一区域和第二区域，第一区域具有位于半导体衬底表面的第一伪栅极，第二区域具有位于半导体衬底表面的第二伪栅极，半导体衬底表面依次形成有覆盖第一伪栅极和第二伪栅极的刻蚀停止层和层间介质层；刻蚀层间介质层与刻蚀停止层，暴露出第一伪栅极和第二伪栅极的顶壁；回刻蚀层间介质层与刻蚀停止层，暴露出第一伪栅极和第二伪栅极的部分侧壁；去除第一伪栅极，形成第一沟槽，并在第一沟槽中填充第一金属栅极；去除第二伪栅极，形成第二沟槽，并在第二沟槽中填充第二金属栅极。本发明中，降低第一沟槽的深宽比，增大第一金属栅极工艺窗口，提升其填充能力。

Description

金属栅极的制备方法
技术领域
本发明涉及半导体集成电路制造技术领域，尤其涉及一种金属栅极的制备方法。
背景技术
在CMOS晶体管器件和电路制备中，随着CMOS集成电路制造工艺的发展以及关键尺寸的缩小，由于SiO2栅氧化层介质厚度的减小使得栅极漏电流增加，同时为了避免多晶硅栅极的耗尽效应，HKMG(high k metal gate)工艺成为主流，尤其是28nm以下工艺结点。
现在通常采用的HKMG工艺都是gate last，然而high k又可以分为high k last和high k first。并且，由于NMOS和PMOS的阈值电压不同，NMOS和PMOS需要使用不同的功函数调节层。金属栅极(metal gate)的形成过程可以分为一次成型和两次成型：一次成型是指NMOS和PMOS区域的伪栅极同时去除，并且最终通过一次金属沉积和研磨形成功函数调节层和金属栅极，只是中间过程中的部分功函数调节层需要选择性刻蚀；两次成型是指先去除PMOS区域的伪栅极，然后完成PMOS区域的功函数调节层的沉积，并形成PMOS区域的金属栅极，再去除NMOS区域的伪栅极，并完成NMOS区域的功函数调节层的沉积，再形成NMOS区域的金属栅极。
其中，一次成型工艺较难控制，结构复杂不利于填充，但流程简单，成本低，而两次成型虽然工艺过程更冗长，但是对功函数调节层的选择性刻蚀难度降低。金属栅极填充时，填充沟槽的深宽比越大，填充的难度就越大。
发明内容
本发明的目的在于提供金属栅极的制备方法，解决现有技术中金属栅极填充难度大的问题。
为解决上述技术问题，本发明提供一种金属栅极的制备方法，包括：
提供半导体衬底，所述半导体衬底具有相互隔离的第一区域和第二区域，所述第一区域具有位于所述半导体衬底表面的第一伪栅极，所述第二区域具有位于所述半导体衬底表面的第二伪栅极，所述半导体衬底表面依次形成有覆盖所述第一伪栅极和所述第二伪栅极的刻蚀停止层和层间介质层；
刻蚀所述层间介质层与所述刻蚀停止层，暴露出所述第一伪栅极和所述第二伪栅极的顶壁；
回刻蚀所述层间介质层与所述刻蚀停止层，暴露出所述第一伪栅极和所述第二伪栅极的部分侧壁；
去除所述第一伪栅极，形成第一沟槽，并在所述第一沟槽中填充第一金属栅极；
去除所述第二伪栅极，形成第二沟槽，并在所述第二沟槽中填充第二金属栅极。
可选的，所述第一区域用于形成P型FET，所述第二区域用于形成N型FET，所述第一区域和所述第二区域之间通过浅沟槽隔离结构隔离。
可选的，回刻蚀层间介质层与所述刻蚀停止层时，至少刻蚀100nm厚度的所述层间介质层与所述刻蚀停止层。
可选的，回刻蚀所述层间介质层与所述刻蚀停止层时，所述层间介质层的上表面与所述刻蚀停止层的上表面平齐。
可选的，所述层间介质层的上表面与所述刻蚀停止层的上表面低于所述第一伪栅极的上表面。
可选的，回刻蚀所述层间介质层与所述刻蚀停止层之后或之前，还包括：选择性刻蚀所述第一区域上方的部分层间介质层与刻蚀停止层。
可选的，所述刻蚀停止层的材料为氮化硅。
可选的，所述层间介质层的材料为氧化硅。
可选的，所述第一金属栅极的材料为铝、钨、铜中的一种。
可选的，所述第二金属栅极的材料为铝、钨、铜中的一种。
与现有技术相比，本发明提供的金属栅极的制备方法中，回刻蚀层间介质层与刻蚀停止层，暴露出第一伪栅极及第二伪栅极的部分侧壁，使得第一伪栅极和第二伪栅极高于层间介质层和刻蚀停止层，从而去除第一伪栅极后，减小第一沟槽的深宽比，增大第一金属栅极工艺窗口，提升第一金属栅极的填充能力。
附图说明
图1为本发明一实施例中金属栅极制备方法的流程图；
图2为本发明一实施例中半导体衬底的结构示意图；
图3为本发明一实施例中形成第一伪栅极和第二伪栅极的结构示意图；
图4为本发明一实施例中回刻蚀层间介质层的结构示意图；
图5为本发明一实施例中形成第一沟槽的结构示意图；
图6为本发明一实施例中沉积第一金属膜层的结构示意图；
图7为本发明一实施例中形成第一金属栅极的结构示意图；
图8为本发明一实施例中形成第二沟槽的结构示意图；
图9为本发明一实施例中沉积第二金属膜层的结构示意图；
图10为本发明一实施例中形成第二金属栅极的结构示意图。
具体实施方式
下面将结合示意图对本发明的栅极的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供的金属栅极的制备方法中，回刻蚀层间介质层与刻蚀停止层，暴露出第一伪栅极及第二伪栅极的部分侧壁，使得第一伪栅极和第二伪栅极高于层间介质层和刻蚀停止层，从而去除第一伪栅极后，减小第一沟槽的深宽比，增大第一金属栅极工艺窗口，提升第一金属栅极的填充能力。
下文结合附图对本发明的金属栅极的制备方法进行详细说明，图1为栅极制备方法的流程图，图2～图10为各步骤对应的结构示意图，金属栅极的制备方法包括如下步骤：
首先，参考图2所示，执行步骤S1，提供半导体衬底100，，所述半导体衬底100可以为硅衬底、锗硅衬底、碳硅衬底、SOI衬底等本领域技术人员所公知的衬底结构。所述半导体衬底100具有相互隔离的第一区域110和第二区域120，本实施例中，所述第一区域110用于形成P型FET，所述第二区域120用于形成N型FET，所述第一区域110和所述第二区域120之间通过浅沟槽隔离结构111隔离。所述第一区域110具有位于所述半导体衬底100表面的第一伪栅极121，所述第二区域120具有位于所述半导体衬底100表面的第二伪栅极122。
继续参考图2所示，在所述第一伪栅极121及第二伪栅极122周围形成侧墙(图中未示出)。接着，所述半导体衬底100表面覆盖刻蚀停止层130，刻蚀停止层130覆盖第一伪栅极121、第二伪栅极122及剩余的半导体衬底表面，所述刻蚀停止层130的材料为氮化硅(SiN)。之后，在所述半导体衬底100表面填充层间介质层140，层间介质层140完全覆盖刻蚀停止层130，所述层间介质层140的材料为氧化硅(SiO2)。
执行步骤S2，参考图3所示，刻蚀所述层间介质层140与所述刻蚀停止层130，暴露出所述第一伪栅极121和所述第二伪栅极122的顶壁。具体的，化学机械研磨所述层间介质层130，暴露出刻蚀停止层140，接着刻蚀所述刻蚀停止层140，暴露出第一伪栅极121的顶壁及第二伪栅极122的顶壁。
执行步骤S3，参考图4所示，回刻蚀所述层间介质层140与所述刻蚀停止层130，去除部分层间介质层130及刻蚀停止层140，从而暴露出所述第一伪栅极121的侧壁和所述第二伪栅极122的部分侧壁。本实施例中，回刻蚀层间介质层与所述刻蚀停止层时，至少刻蚀100nm厚度的所述层间介质层与所述刻蚀停止层，即暴露出至少100nm高度的第一伪栅极121和第二伪栅极122的侧壁。并且，回刻蚀所述层间介质层130与所述刻蚀停止层140时，所述层间介质层130的上表面与所述刻蚀停止层140的上表面低于所述第一伪栅极121或第二伪栅极122的上表面。此外，所述层间介质层130的上表面与所述刻蚀停止层140的上表面平齐。
执行步骤S4，刻蚀第一伪栅极121，去除所述第一伪栅极121，形成第一沟槽151，参考图5所示。在所述半导体衬底表面沉积第一金属膜层161，第一金属膜层161填充第一沟槽151，并覆盖层间介质层及第二伪栅极，参考图6所示。参考图7所示，去除第一沟槽151外部的第一金属膜层161，从而在所述第一沟槽中填充第一金属栅极171。本实施例中，所述第一金属栅极171的材料为铝、钨、铜中的一种。
执行步骤S5，参考图8所示，可是所述第二伪栅极122，去除所述第二伪栅,122，形成第二沟槽152。参考图9所示，在所述半导体衬底表面沉积第二金属膜层162，第二金属膜层162填充第二沟槽152，并覆盖层间介质层及第一金属栅极。参考图10所示，去除第二沟槽152外部的第二金属膜层162，从而在所述第二沟槽中填充第二金属栅极172。本实施例中，所述第二金属栅极172的材料为铝、钨、铜中的一种。
此外，在本发明的其他实施例中，回刻蚀所述层间介质层与所述刻蚀停止层之后或之前，还包括：选择性刻蚀所述第一区域110上方的部分层间介质层130与刻蚀停止层140，使得第一区域上方的层间介质层和刻蚀停止层与第一伪栅极之间的高度加大，从而进一步降低第一沟槽的深宽比，增加第一金属栅极的填充效果。
综上所述，本发明提供的金属栅极的制备方法中，回刻蚀层间介质层与刻蚀停止层，暴露出第一伪栅极及第二伪栅极的部分侧壁，使得第一伪栅极和第二伪栅极高于层间介质层和刻蚀停止层，从而去除第一伪栅极后，减小第一沟槽的深宽比，增大第一金属栅极工艺窗口，提升第一金属栅极的填充能力。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (7)

1.一种金属栅极的制备方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有相互隔离的第一区域和第二区域，所述第一区域具有位于所述半导体衬底表面的第一伪栅极，所述第二区域具有位于所述半导体衬底表面的第二伪栅极，所述半导体衬底表面依次形成有覆盖所述第一伪栅极和所述第二伪栅极的刻蚀停止层和层间介质层，其中，所述层间介质层为氧化硅；
刻蚀所述层间介质层与所述刻蚀停止层，暴露出所述第一伪栅极和所述第二伪栅极的顶壁；
回刻蚀所述层间介质层与所述刻蚀停止层，暴露出所述第一伪栅极和所述第二伪栅极的部分侧壁，且所述层间介质层的上表面与所述刻蚀停止层的上表面低于所述第一伪栅极或所述第二伪栅极，所述层间介质层的上表面与所述刻蚀停止层的上表面平齐；
去除所述第一伪栅极，形成第一沟槽，并在所述第一沟槽中填充第一金属栅极；
去除所述第二伪栅极，形成第二沟槽，并在所述第二沟槽中填充第二金属栅极。
2.如权利要求1所述的金属栅极的制备方法，其特征在于，所述第一区域用于形成P型FET，所述第二区域用于形成N型FET，所述第一区域和所述第二区域之间通过浅沟槽隔离结构隔离。
3.如权利要求1所述的金属栅极的制备方法，其特征在于，回刻蚀层间介质层与所述刻蚀停止层时，至少刻蚀100nm厚度的所述层间介质层与所述刻蚀停止层。
4.如权利要求1所述的金属栅极的制备方法，其特征在于，回刻蚀所述层间介质层与所述刻蚀停止层之后或之前，还包括：选择性刻蚀所述第一区域上方的部分层间介质层与刻蚀停止层。
5.如权利要求1所述的金属栅极的制备方法，其特征在于，所述刻蚀停止层的材料为氮化硅。
6.如权利要求1所述的金属栅极的制备方法，其特征在于，所述第一金属栅极的材料为铝、钨、铜中的一种。
7.如权利要求1所述的金属栅极的制备方法，其特征在于，所述第二金属栅极的材料为铝、钨、铜中的一种。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569050A (zh) * 2010-12-29 2012-07-11 中芯国际集成电路制造(上海)有限公司 一种金属栅极的形成方法
CN106206441A (zh) * 2016-08-30 2016-12-07 上海华力微电子有限公司 金属栅极的制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098043A1 (en) * 2010-10-25 2012-04-26 Ya-Hsueh Hsieh Semiconductor device having metal gate and manufacturing method thereof
CN102543872B (zh) * 2010-12-24 2014-03-19 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
CN104701151A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 栅极的形成方法
CN105097693B (zh) * 2014-05-16 2018-06-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569050A (zh) * 2010-12-29 2012-07-11 中芯国际集成电路制造(上海)有限公司 一种金属栅极的形成方法
CN106206441A (zh) * 2016-08-30 2016-12-07 上海华力微电子有限公司 金属栅极的制备方法

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