TWI593057B - 藉由硏磨以分隔電子部件而在半導體基材上形成電子部件 - Google Patents

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Description

藉由研磨以分隔電子部件而在半導體基材上形成電子部件
本案揭露內容關於積體電路。更詳言之，本案揭露內容關於積體電路之製造。
隨著電子元件已於操作功能性及複雜度上增加，製造電子元件之成本與困難度也已增加。尤其，處理半導體晶圓以形成用在電子元件之部件已逐漸變得複雜。例如，為了縮小電子元件之尺寸，半導體晶圓上的部件必須更小，且半導體晶圓上的部件必須更緊密地裝填在一起，以增加部件之密度。除了製作更小部件方面的製造挑戰之外，該等部件一般而言更為複雜且要求許多處理步驟以於半導體基材上形成部件。處理步驟中的圖案化步驟經常是執行上最昂貴的，因為每一圖案化步驟可能需要不同遮罩。遮罩是玻璃片，該等玻璃片含有圖案，該等圖案反覆地複印到每一半導體基材上，以形成該等部件。遮罩可具有受限的壽命，且在生產上是昂貴的。
作為一個範例，放大器用於許多電子元件中。尤其，手機與聲音播放裝置使用放大器產生訊號以 驅動元件中的喇叭或連接元件的耳機。放大器可包括電阻器與電容器部件，這些部件難以形成於半導體基材上。習知上，於半導體基材上製造電阻器、電容器、與其他用於放大器之部件需要使用兩個、三個、或更多個遮罩圖案化。每一遮罩增加製造製程的複雜度與成本。
進一步而言，電阻器、電容器、或其他部件之一或多個金屬層是以溼式或乾式蝕刻製程圖案化。金屬層的溼式或乾式蝕刻可能產生非期望的效應，這是由於蝕刻金屬層的困難度所致。第1圖顯示習知金屬層之乾式蝕刻製程期間遭遇的某些問題。半導體基材(圖中未示)上的結構100可包括氮化物層102、介電層104、與導電層106。可沉積硬遮罩層108且用遮罩圖案化該硬遮罩層108，以形成開口110，該開口110將會透過乾式蝕刻轉移到導電層106中。乾式蝕刻製程期間，來自電漿的離子轟擊導電層106且引發物理性移除導電層106之原子。此圖案化可於導電層106中形成用於放大器的電阻器或電容器的一部分。乾式蝕刻製程期間，非期望的效應可能發生而負面地衝擊結構100。例如，開口110可能不會直接轉移到導電層106中。相反地，呈角度的側壁112可能改變導電層106中開口110的特徵之形狀。作為另一範例，電漿蝕刻操作期間，從導電層106蝕刻的材料可將材料114再沉積於介電層104上。再沉積到介電層104上的導電材料114減少介電層104的介電強度並且減少形成有介電層104的部件的可靠 度。作為進一步之範例，乾式蝕刻可於介電層104中底切出空隙116。這些範例之每一者說明，乾式蝕刻可能不會將開口110之圖案相當忠實地轉移至下面的結構100中。這些問題可能會在導電層106是難以蝕刻的材料時進一步強化，所述材料諸如：鉭、氮化鉭、鈦、氮化鈦、矽鉻。
本文所提的缺點僅為示意性，且引入該等缺點純粹是彰顯存在著改善電子部件(尤其是消費者級的元件中的放大器)的需求。本文所述的實施例解決某些缺點，但不必然解決本文所述或本技術中已知的每一個缺點。
可將研磨步驟引入半導體製造製程中，以減少溼式蝕刻或乾式蝕刻期間發生的問題。例如，可使用溝槽與研磨製程界定半導體基材上金屬層中用於電阻器、電容器、或其他構件的區域。一個實施例中，緩衝層可於製造製程期間沉積於半導體基材上。緩衝層可用作為用於研磨步驟(以及用於後續蝕刻步驟)的蝕刻停止層。研磨步驟前，溝槽可形成於半導體基材上，該等溝槽界定與電阻器、電容器、及電子元件(諸如放大器)之其他部件相對應的電隔離區域。溝槽形成後，可使用研磨步驟夷平半導體基材之表面，在這期間，電子元件的至少一個金屬層被切割成與該溝槽相對應的電隔離區域。
根據一個實施例，一種製造於半導體基材上具有電阻器、電容器、及/或其他部件的設備的方法可包括：沉積第一金屬層；於該第一金屬層上沉積第一介電層；圖案化該介電層，以於該介電層中界定多個溝槽，該等溝槽與該電阻器及該電容器相對應，其中該等溝槽暴露該第一金屬層的至少一部分；於該第一介電層上與該等溝槽上沉積第二介電層；於該第二介電層上沉積第二金屬層，其中該第二金屬層包括該電阻器的一部分與該電容器的一部分；於該第二金屬層上沉積緩衝層；及/或研磨該半導體基材，在藉由在該緩衝層完全移除之前停止研磨製程而不暴露出該第二金屬層之水平面的情況下，將該電阻器隔離該電容器。
某些實施例中，研磨該半導體基材之步驟包括：形成夷平表面且介電質暴露於該夷平表面之至少一部分上；沉積該第一介電層之步驟包括：沉積兩個介電層，該等介電層包括層間(interlayer)介電層與鈍化層；沉積該緩衝層之步驟包括：沉積兩個介電層，該等介電層包括層間介電層與鈍化層；該層間介電層可包括氧化矽；該鈍化層可包括鉭化合物與鈦化合物之至少一者；沉積該緩衝層之步驟包括沉積介於大約30至100奈米之間的絕緣體，其中沉積該第二金屬層之步驟包括沉積介於大約50至200奈米之間的導體，其中沉積該第二介電層之步驟包括沉積介於大約500至1000奈米之間的絕緣體，以及形成該第一金屬層之步驟包括沉積介於 大約400至1500奈米之間的導體；沉積該緩衝層之步驟可包括沉積具有研磨速率比該第二金屬層慢的材料；沉積該緩衝層之步驟可包括沉積氮化物；研磨該半導體基材之步驟包括執行化學機械研磨(CMP)；及/或圖案化該等溝槽之步驟可包括以單一遮罩圖案化該等溝槽。
一些實施例中，該方法也可包括：形成至少一個第一介層窗(via)，該第一介層窗延伸穿過該緩衝層至該等圖案化溝槽之第一溝槽中的該第二金屬層，其中形成該至少一個第一介層窗之步驟可包括形成兩個第一介層窗，該等第一介層窗延伸至該第二金屬層，其中該兩個第一介層窗包括用於該電阻器的接觸件；及/或形成至少一個第二介層窗，該第二介層窗延伸穿過該緩衝層至該等圖案化溝槽之一第二溝槽中的該第二金屬層，其中形成該至少一個第二介層窗之步驟可包括形成兩個第二介層窗，其中一第二介層窗延伸至該第一金屬層，且其中該兩個第二介層窗包括用於該電容器的接觸件；該至少一個第一介層窗與該至少一個第二介層窗可於相同的蝕刻製程中形成；形成該第一金屬層之步驟可包括形成至少一個鋁層以及至少一個以鉭或鈦之化合物為基礎的層。
根據另一實施例，一種設備可包括於本文所述之半導體製造製程上製造的部件。例如，半導體基材可包括：第一金屬層；於該第一金屬層上的第一介電層；於該第一介電層上的第二金屬層；及/或該第二金屬層上 的緩衝層，其中該第二金屬層為不連續，使得該第二金屬層形成至少第一區域與第二區域，該第二區域與該第一區域電隔離，其中該第一區域包括電阻器之一部分，且該第二區域包括電容器的一部分。
某些實施例中，該緩衝層包括絕緣氧化物及/或氮化物；該第二金屬層包括氮化鉭；及/或該電阻器與該電容器可包括放大器元件之一部分。
一些實施例中，該半導體基材也可包括至少一個第一介層窗，該第一介層窗延伸通過該緩衝層至該第一區域中的該第二金屬層，其中該至少一個第一介層窗包括用於該電阻器之接觸件；及/或至少一個第二介層窗，該第二介層窗延伸通過該緩衝層至該第二區域中的該第二金屬層，其中該至少一個第二介層窗包括用於該電容器之接觸件。
進一步之實施例中，一種設備可包括放大器，該放大器具有至少電阻器與電容器，其中該放大器是在半導體基材上製造，且其中該電阻器與該電容器包括處於相同水平位高(horizontal level)的金屬層，該金屬層位於該半導體基材上，且該金屬層在第一區域與第二區域之間為不連續，該第一區域對應該電阻器，該第二區域對應該電容器，且其中該金屬層之至少一部分被緩衝層覆蓋。
某些實施例中，該半導體基材可包括第一金屬層與該第一金屬層上的第一介電層，其中該金屬層位 在該第一介電層上；該緩衝層可包括絕緣氮化物；及/或該金屬層可包括氮化鉭。
一些實施例中，該設備也可包括至少一個第一介層窗，該第一介層窗延伸通過該緩衝層至該第一區域中的該第二金屬層，其中該至少一個第一介層窗包括用於該電阻器的接觸件；及/或至少一個第二介層窗，該第二介層窗延伸通過該緩衝層至該第二區域中的該第二金屬層，其中該至少一個第二介層窗包括用於該電容器的接觸件。
前述內容已概述本發明之實施例的相當廣泛的某些特徵與技術優點，以使得可更佳地瞭解隨後的詳細說明。之後將會描述額外的特徵與優點，該特徵與優點形成本發明之申請專利範圍之標的。發明所屬技術領域中具有通常知識者應瞭解，所揭露的概念與特定實施例可易於用作為了實現相同或類似目的而修飾或設計其他結構的基礎。發明所屬技術領域中具有通常知識者也應瞭解，此類等效構造不背離於所附之申請專利範圍中所提出的本發明之精神與範疇。當連同相關圖式考量額外特徵時，從下文的說明會更佳地瞭解額外的特徵。然而，有待明確地瞭解，圖式之每一者是僅供以說明與敘述之目的，申請人不希望該等圖式限制本發明。
100‧‧‧結構
102‧‧‧氮化物層
104‧‧‧介電層
106‧‧‧導電層
108‧‧‧硬遮罩層
110‧‧‧開口
112‧‧‧側壁
114‧‧‧材料
116‧‧‧空隙
200‧‧‧方法
202-208‧‧‧方塊
302‧‧‧介電層
304‧‧‧第一金屬層
304A‧‧‧氮化鈦層
304B‧‧‧鋁層
304C‧‧‧氮化鈦層
306‧‧‧第一介電層
306A、306B‧‧‧絕緣層
308A、308B‧‧‧溝槽
312‧‧‧第二介電層
314‧‧‧第二金屬層
316‧‧‧緩衝層
316A、316B‧‧‧絕緣層
318‧‧‧絕緣層
320‧‧‧第一介層窗
322‧‧‧第二介層窗
400‧‧‧方法
402-414‧‧‧方塊
402‧‧‧晶圓
410‧‧‧部件
442‧‧‧放大器
444‧‧‧電子元件
為了更完整地瞭解所揭露之系統與方法，現在請連同相關圖式一併參考隨後的說明。
第1圖是半導體基材結構之剖面視圖，顯示習知金屬層之乾式蝕刻製程期間遭遇的某些問題。
第2圖是流程圖，繪示根據本案揭露內容之一個實施例之以研磨步驟製造電子元件之部件的方法。
第3A圖是剖面圖，繪示根據本案揭露內容之一個實施例之圖案化溝槽區域之後的半導體基材，圖案化溝槽區域是為了於半導體基材上界定部件。
第3B圖是剖面圖，繪示根據本案揭露內容之一個實施例之沉積緩衝層之後的半導體基材。
第3C圖是剖面圖，繪示根據本案揭露內容之一個實施例之研磨步驟之後的半導體基材，該研磨步驟是為了電隔離至少一個金屬層中的所界定區域。
第3D圖是剖面圖，繪示根據本案揭露內容之一個實施例之形成介層窗之後的半導體基材，形成介層窗是為了接觸電隔離區域之各者中之金屬層。
第4圖是流程圖，繪示根據本案揭露內容之一個實施例的以研磨步驟製造電子元件之部件的方法。
第5圖是方塊圖，繪示根據本案揭露內容之一個實施例的設備，該設備併有根據本文所述之製程製造的半導體基材上的部件。
請參考第3A圖至第3D圖中所繪示的中間剖面圖，在此於第2圖之流程圖描述併有研磨步驟之製造製程的一個實施例，該研磨步驟用於至少部分地電隔離半 導體基材上的區域以形成電子元件之部件。第2圖是流程圖，繪示根據本案揭露內容之一個實施例的以研磨步驟製造電子元件的方法。方法200可開始於方塊202，於半導體基材上界定溝槽區域，以界定與用於電子元件之部件相對應的區域。方塊202之後的半導體基材顯示於第3A圖。
第3A圖是剖面圖，繪示根據本案揭露內容之一個實施例的圖案化溝槽區域之後的半導體基材，圖案化溝槽區域是為了於半導體基材上界定部件。介電層302(諸如層間介電質(ILD))可位在半導體基材(圖中未示)上。第一金屬層304可沉積在介電層302上。第一金屬層304可包括數個層，包括例如氮化鈦層304A、鋁層304B、及/或氮化鈦層304C。第一介電層306可沉積在第一金屬層304上以及介電層302的多個部分上。第一介電層306可包括多個層，包括絕緣層306A與絕緣層306B。溝槽308可於第一介電層306中圖案化，以形成與電子元件之部件相對應之區域，所述部件包括例如電阻器與電容器。一個實施例中，溝槽308A界定用於電阻器之第一區域，溝槽308B界定用於電容器之第二區域。
轉回第2圖，於方塊202界定溝槽區域之後，於方塊204可沉積額外介電層及/或導電層。方塊204之後的半導體基材顯示於第3B圖。第3B圖是剖面圖，繪示根據本案揭露內容之一個實施例之沉積緩衝層之後的 半導體基材。可將第二介電層312沉積遍及整個半導體基材或該基材之多個部分。第二介電層312可用一方式沉積，該方式使得該第二介電層312在第一金屬層304上方、第一介電層306上方、以及溝槽308之側壁上有大約均勻的厚度。之後，第二金屬層314可沉積在第二介電層312上，且緩衝層316可沉積在導電層314上。緩衝層316可包括多層，包括絕緣層316A與絕緣層316B。緩衝層316可包括氧化矽及/或氮化矽。
再轉回第2圖，於方塊204沉積額外層後，於方塊206可執行研磨步驟。方塊206之後的半導體基材顯示於第3C圖。第3C圖是剖面圖，繪示根據本案揭露內容之一個實施例之研磨步驟之後的半導體基材，該研磨步驟是為了電隔離至少一個金屬層中的所界定區域。研磨可形成遍及半導體基材之至少一部分之夷平表面。研磨步驟可夷平表面且移除緩衝層316或移除緩衝層316之一部分，而留下緩衝層316之薄的部分，諸如藉由研磨至第3B圖之蝕刻停止線322。一個實施例中，在暴露第二金屬層314之水平面部分之前研磨停止。一個實施例中，該研磨步驟移除材料降至緩衝層316A。研磨之後，介於溝槽308之間的第二金屬層314之多個部分移除，而至少部分地電隔離半導體基材之多個區域，這是因為金屬層314不在溝槽308之間延伸。這些電隔離區域可形成電子元件之部件，諸如電阻器及/或電容器。
轉回第2圖，研磨半導體基材之後，於方塊208可形成介層窗以接觸在方塊202、204、與206期間形成的電阻器及/或電容器。介層窗可接觸第二金屬層314及/或第一金屬層304之任意一者。方塊208之後的半導體基材顯示於第3D圖中。第3D圖是剖面圖，繪示根據本案揭露內容之一個實施例之形成介層窗以接觸電隔離區域之各者中之金屬層之後的半導體基材。絕緣層318可沉積遍及半導體晶圓之至少一部分。絕緣層318可例如為鈍化層，以密封半導體晶圓隔離周圍環境。鈍化層可包括鉭化合物(諸如氮化鉭)及/或鈦化合物(諸如氮化鈦)。第一介層窗320可形成為延伸通過絕緣層318及緩衝層316而抵達第二金屬層314。第一介層窗320之二者或更多者可形成電阻器之接觸件，其中電阻器之電阻與第二金屬層314之長度、寬度、及材料性質成比例。第二介層窗322可形成為延伸通過絕緣層318及緩衝層316而抵達第二金屬層314，及/或可形成為延伸通過絕緣層318及第一介電層306而抵達第一金屬層304。第二介層窗322之二者或更多者可形成金屬-絕緣體-金屬(MIM)之電容器的接觸件，該電容器具有電容，該電容是由第一金屬層304與第二金屬層314之間的第一介電層306之長度、寬度、及材料性質所界定。第一介層窗320與第二介層窗322可於相同的蝕刻製程期間形成。
參考第4圖之流程圖，更詳細地描述上文所述之製造製程的一個實施例。第4圖是流程圖，繪示根據本案揭露內容之一個實施例的以研磨步驟製造電子元件之部件的方法。方法400開始於方塊402，於半導體基材上沉積第一金屬層。於其他層(諸如層間介電質(ILD))已沉積在半導體基材上之後，該金屬層可沉積在半導體基材上。儘管使用「半導體基材」之術語，但該術語可理解成包括非傳統矽但然而作為電子元件之建構物之基底的材料，諸如(但不限於)藍寶石(Al2O3)、矽鍺(SiGe)、砷化鎵(GaAs)、與類似物。第一金屬層可形成第一部件與第二部件(製造於半導體基材上)的導電部分。一個實施例中，第一金屬層可沉積至預先形成在半導體基材上的溝槽中。另一實施例中，可沉積第一金屬層，且往回蝕刻第一金屬層，以形成用於該等部件之各自獨立區域。
於方塊404，第一介電層沉積在第一金屬層的至少一部分上。於方塊406，介電層經圖案化以界定與至少第一部件及第二部件相對應的溝槽。第一部件與第二部件可具有相同的電功能或不同的電功能。例如，第一部件與第二部件可皆為電容器。另一範例中，第一部件可以是電阻器而第二部件可以是電容器。沉積額外層之前於方塊406界定的溝槽可容許之後的研磨步驟得以用於形成第一部件與第二部件，而無須使用溼式蝕刻或乾式蝕刻製程。
於方塊406形成溝槽後，方法400可繼續至方塊408，以於第一介電層上及溝槽中沉積第二介電層。第二介電層可正形地沉積遍及半導體基材，以幾乎相等地覆蓋第一介電層、溝槽底部、與溝槽側壁。於方塊410，第二金屬層可沉積在第二介電層上。第二金屬層可正形地沉積遍及半導體基材，以幾乎相等地覆蓋第二介電層之所有特徵。於方塊412，可在第二金屬層上沉積緩衝層。緩衝層可正形地沉積遍及半導體基材，以幾乎相等地覆蓋第二金屬層的所有特徵。最後，於方塊414，半導體基材可經研磨以往回蝕刻緩衝層之多個區域，而於第二金屬層中產生不連續，藉此至少部分地將第一部件電隔離第二部件。一個實施例中，方塊414的研磨可包括化學機械研磨(CMP)。第一部件與第二部件至少部分電隔離之後，可形成介層窗以製作與第一部件及第二部件的電接觸。
第5圖是方塊圖，繪示根據本案揭露內容之設備，該設備併有根據本文所述之製程製造的半導體基材上的部件。一個案例中，部件410可於晶圓402上製造。晶圓402可單粒化成為一或多個晶粒，該等晶粒可含有部件410。此外，晶圓402於單粒化之前可歷經進一步的半導體製造。例如，晶圓402可黏接載具晶圓、封裝體區、第二晶圓、或移轉到另一製造設施。晶粒從晶圓402單粒化之後，晶粒可併入電子元件444中，所述電子元件444諸如(舉例而言)個人電腦、行動裝置、 行動電話、手持個人通訊系統(PCS)單元、可攜式資料單元(諸如個人資料助理)、啟用全球定位系統(GPS)之裝置、導航裝置、數位機上盒、音樂播放器、影音播放器、娛樂單元、固定位置資料單元(諸如測量讀出裝備)、或任何其他併有電子部件之裝置。一個實施例中，個人電腦或行動裝置可包括放大器442，該放大器442包括部件410。此外，電子元件444之其他部分可包括部件410，諸如中央處理單元(CPU)、數位類比轉換器(DAC)、類比數位轉換器(ADC)、圖像處理單元(GPU)、微控制器、或通訊控制器。
儘管已詳細描述本案揭露內容與某些代表性優點，應瞭解可不背離由所附之申請專利範圍界定的本案揭露內容之精神與範疇而製作取代例與交替例。再者，申請人不希望本申請案之範疇限於說明書中所述之製程、機器、製造、素材之組成、手段、方法與步驟之特定實施例。誠如發明所屬技術領域中具有通常知識者易於從本案揭露內容所理解，可利用現存或往後待開發之製程、機器、製造、素材之組成、手段、方法與步驟，以執行實質上與本文所述之相對應實施例相同的功用或達成實質上與本文所述之相對應實施例相同的效果。因此，申請人希望所附的申請專利範圍在其範疇內包括這樣的製程、機器、製造、素材之組成、手段、方法或步驟。
302‧‧‧介電層
304‧‧‧第一金屬層
304A‧‧‧氮化鈦層
304B‧‧‧鋁層
304C‧‧‧氮化鈦層
306‧‧‧第一介電層
306A、306B‧‧‧絕緣層
312‧‧‧第二介電層
314‧‧‧第二金屬層
316‧‧‧緩衝層
316A、316B‧‧‧絕緣層
318‧‧‧絕緣層
320‧‧‧第一介層窗
322‧‧‧第二介層窗

Claims (29)

  1. 一種製造包括一半導體基材上之一電阻器與一電容器的一設備的方法，該方法包括下述步驟：沉積一第一金屬層；於該第一金屬層上沉積一第一介電層；圖案化該第一介電層，以於該第一介電層中界定多個溝槽，該等溝槽與該電阻器及該電容器相對應，其中該等溝槽暴露該第一金屬層的至少一部分；於該第一介電層上與該等溝槽上沉積一第二介電層；於該第二介電層上沉積一第二金屬層，其中該第二金屬層包括該電阻器的一部分與該電容器的一部分；於該第二金屬層上沉積一緩衝層；及研磨該半導體基材，在藉由在該緩衝層完全移除之前停止研磨製程而不暴露出該第二金屬層之一水平面部分的情況下，將該電阻器隔離該電容器；其中在該電阻器的該部分的該第二金屬層之該水平面部分與在該電容器的該部分的該第二金屬層之該水平面部分在該半導體基材上處於相同的水平位高(horizontal level)。
  2. 如請求項1所述之方法，其中研磨該半導體基材之步驟包括下述步驟：形成一夷平(level)表面且介電質暴露於該夷平表面之至少一部分上。
  3. 如請求項1所述之方法，進一步包括下述步驟：形成至少一個第一介層窗(via)，該第一介層窗延伸穿過該緩衝層至該等圖案化溝槽之一第一溝槽中的該第二金屬層。
  4. 如請求項3所述之方法，其中形成該至少一個第一介層窗的步驟包括下述步驟：形成兩個第一介層窗，該等第一介層窗延伸至該第二金屬層，其中該兩個第一介層窗包括用於該電阻器的多個接觸件。
  5. 如請求項3所述之方法，進一步包括下述步驟：形成至少一個第二介層窗，該第二介層窗延伸穿過該緩衝層至該等圖案化溝槽之一第二溝槽中的該第二金屬層。
  6. 如請求項5所述之方法，其中形成該至少一個第二介層窗的步驟包括下述步驟：形成兩個第二介層窗，其中一第二介層窗延伸至該第一金屬層，其中該兩個第二介層窗包括用於該電容器的多個接觸件。
  7. 如請求項5所述之方法，其中該至少一個第一介層窗與該至少一個第二介層窗於相同的蝕刻製程中形成。
  8. 如請求項1所述之方法，其中沉積該第一介電層之步驟包括下述步驟：沉積兩個介電層，該等介電層包括一層間(interlayer)介電層與一鈍化層。
  9. 如請求項1所述之方法，其中沉積該緩衝層之步驟包括下述步驟：沉積兩個介電層，該等介電層包括一層間介電層與一鈍化層。
  10. 如請求項9所述之方法，其中該層間介電層包括氧化矽，且其中該鈍化層包括鉭化合物與鈦化合物之至少一者。
  11. 如請求項1所述之方法，其中形成該第一金屬層之步驟包括下述步驟：形成至少一個鋁層以及至少一個氮化鈦層。
  12. 如請求項1所述之方法，其中沉積該緩衝層之步驟包括下述步驟：沉積介於大約30至100奈米之間的一絕緣體，其中沉積該第二金屬層之步驟包括下述步驟：沉積介於大約50至200奈米之間的一導體，其中沉積該第二介電層之步驟包括下述步驟：沉積介於大約500至1000奈米之間的一絕緣體，以及其中形成該第一金屬層之步驟包括下述步驟：沉積介於大約400至1500奈米之間的一導體。
  13. 如請求項1所述之方法，其中沉積該緩衝層之步驟包括下述步驟：沉積具有一研磨速率比該第 二金屬層慢的一材料。
  14. 如請求項13所述之方法，其中沉積該緩衝層之步驟包括下述步驟：沉積一氮化物。
  15. 如請求項1所述之方法，其中研磨該半導體基材之步驟包括下述步驟：執行化學機械研磨(CMP)。
  16. 如請求項1所述之方法，其中圖案化該等溝槽之步驟包括下述步驟：以一單一遮罩圖案化該等溝槽。
  17. 一種半導體基材，包括：一第一金屬層；一第一介電層，位於該第一金屬層上；一第二金屬層，位於該第一介電層上；及一緩衝層，位於該第二金屬層上，其中該第二金屬層為不連續，使得該第二金屬層形成至少一第一區域與一第二區域，該第二區域與該第一區域電隔離，其中該第一區域包括一電阻器之一部分，且該第二區域包括一電容器的一部分；其中在該第一區域中的該第二金屬層之一水平面部分與在該第二區域中的該第二金屬層之一水平面部分在該半導體基材上處於相同的水平位高。
  18. 如請求項17所述之半導體基材，其中該 緩衝層包括一絕緣氮化物。
  19. 如請求項17所述之半導體基材，其中該第二金屬層包括氮化鉭。
  20. 如請求項17所述之半導體基材，進一步包括：至少一個第一介層窗，該第一介層窗延伸通過該緩衝層至該第一區域中的該第二金屬層，其中該至少一個第一介層窗包括用於該電阻器之一接觸件。
  21. 如請求項20所述之半導體基材，進一步包括：至少一個第二介層窗，該第二介層窗延伸通過該緩衝層至該第二區域中的該第二金屬層，其中該至少一個第二介層窗包括用於該電容器之一接觸件。
  22. 如請求項21所述之半導體基材，其中該電阻器與該電容器包括一放大器元件之一部分。
  23. 一種電子元件，包括：一放大器，包括一電阻器與一電容器，其中該放大器是在一半導體基材上製造，且其中該電阻器與該電容器包括一金屬層，該金屬層在一第一區域與一第二區域之間為不連續，該第一區域對應該電阻器，該第二區域對應該電容器，其中在該第一區域中的該金屬層之一水平面部分與在該第二區域中的該金屬層之一水平面部分在該半導體基材上處於相同的水平位高，且 其中該金屬層之至少一部分被一緩衝層覆蓋。
  24. 如請求項23所述之設備，其中該半導體基材包括：一第一金屬層；以及一第一介電層，位於該第一金屬層上，其中該金屬層位在該第一介電層上。
  25. 如請求項23所述之設備，其中該緩衝層包括一絕緣氮化物。
  26. 如請求項23所述之設備，其中該金屬層包括一鉭化合物。
  27. 如請求項23所述之設備，進一步包括：至少一個第一介層窗，該第一介層窗延伸通過該緩衝層至該第一區域中的該金屬層，其中該至少一個第一介層窗包括用於該電阻器的一接觸件。
  28. 如請求項27所述之設備，進一步包括：至少一個第二介層窗，該第二介層窗延伸通過該緩衝層至該第二區域中的該金屬層，其中該至少一個第二介層窗包括用於該電容器的一接觸件。
  29. 如請求項28所述之設備，其中該至少一個第一介層窗與該至少一個第二介層窗是在相同的蝕刻製程期間製造。
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