CN115360164A - 包括mim电容器和电阻器的器件 - Google Patents

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Abstract

一种半导体器件包括：电容器，包括第一金属板；电容器介电层，设置在第一金属板上方；以及第二金属板，设置在电容器介电层上方；以及电阻器，包括金属薄膜，其中，电阻器的金属薄膜和电容器的第二金属板由相同的金属材料形成，并且其中，金属薄膜的顶面与电容器的第二金属板的顶面大致共面。本发明实施例涉及包括MIM电容器和电阻器的器件。

Description

包括MIM电容器和电阻器的器件
本申请是于2018年09月12日提交的申请号为201811062067.2的名称为“包括MIM电容器和电阻器的器件”的发明专利申请的分案申请。
技术领域
本发明实施例涉及包括MIM电容器和电阻器的器件。
背景技术
电容器和电阻器是许多半导体集成电路中的标准组件。例如，电容器可用于动态随机存取存储器(DRAM)单元中的各种射频(RF)电路(例如，振荡器、相移网络、滤波器、转换器等)中，并且作为高功率微处理器单元(MPU)中的去耦电容器；并且电阻器通常与电容器一起使用以控制至少一个上述电路中的其他电子组件的相应电阻。
通常，通过金属-绝缘体-金属(MIM)结构(在下文中称为“MIM电容器”)实现电容器，其中，MIM电容器包括两个金属板和夹在其之间作为电容器介电层的绝缘体；并且通过具有低电阻温度系数(TCR)的金属薄膜电阻器(在下文中称为“低TCR金属电阻器”)实现电阻器。与其他电容器和电阻器结构(或材料)相比，实现分别作为MIM电容器和低TCR金属电阻器的电容器和电阻器存在各种原因。例如，与由一个半导体电极和金属板组成的MOS(金属氧化物半导体)电容器相比，在相同的面积下，MIM电容器可以提供比MOS电容器更大的电容，这在各种电路中通常是期望的。并且，尽管不由金属(例如，多晶硅)制成的其他薄膜电阻器也可以呈现低TCR，但是与金属薄膜电阻器相比，这种非金属薄膜电阻器通常呈现更紧密的(即，更窄的)薄层电阻容差，这不利地限制了其使用。
传统上，当制造与互补金属氧化物半导体(CMOS)技术兼容的MIM电容器时，需要至少一个额外的光刻步骤来制造(例如，限定)低TCR金属电阻器，这可能相应地增加制造成本/资源/时间。因此，传统的MIM电容器和低TCR金属电阻器及其形成方法并非完全令人满意的。
发明内容
根据本发明的一些实施例，提供了一种半导体器件，包括：电容器，包括：第一金属板；电容器介电层，设置在所述第一金属板上方；以及第二金属板，设置在所述电容器介电层上方；以及电阻器，包括：金属薄膜，其中，所述电阻器的金属薄膜和所述电容器的第二金属板由相同的金属材料形成，并且其中，所述金属薄膜的顶面与所述电容器的第二金属板的顶面共面。
在上述半导体器件中，所述电容器介电层包括与所述第二金属板的宽度类似的下部宽度。
在上述半导体器件中，所述电容器介电层包括与所述第一金属板的宽度类似的上部宽度。
在上述半导体器件中，在设置在第二介电层之上的第一介电层内形成所述电容器和所述电阻器。
在上述半导体器件中，所述第一介电层和所述第二介电层均由低k介电材料形成。
在上述半导体器件中，还包括：第一接触件，延伸穿过所述第一介电层，连接所述电容器的第一金属板的顶面的部分；以及第二接触件，延伸穿过所述第一介电层，连接所述电容器的第二金属板的顶面的部分。
在上述半导体器件中，还包括：第三接触件，延伸穿过所述第一介电层，连接所述电阻器的金属薄膜的顶面的第一部分；以及第四接触件，延伸穿过所述第一介电层，连接所述电阻器的金属薄膜的顶面的第二部分。
在上述半导体器件中，所述第一部分和所述第二部分分别位于所述电阻器的所述金属薄膜的两端上。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：电容器，包括：底部金属板、电容器介电层和顶部金属板，其中，所述电容器介电层夹在所述底部金属板和所述顶部金属板之间；以及电阻器，包括：金属薄膜，其中，通过相同的图案化工艺同时形成所述电阻器的金属薄膜和所述电容器的顶部金属板。
在上述半导体器件中，所述电阻器的金属薄膜和所述电容器的顶部金属板由相同的金属材料形成。
在上述半导体器件中，所述相同的金属材料选自以下中的至少一种：Ta、TaN、Ti、TiN、W、WN、NiCr、SiCr和它们的组合。
在上述半导体器件中，在设置在第二介电层之上的第一介电层内形成所述电容器和所述电阻器。
在上述半导体器件中，所述第一介电层和所述第二介电层均由低k介电材料形成。
在上述半导体器件中，第一接触件，延伸穿过所述第一介电层，连接所述电容器的第一金属板的顶面的部分；以及第二接触件，延伸穿过所述第一介电层，连接所述电容器的第二金属板的顶面的部分。
在上述半导体器件中，还包括：第三接触件，延伸穿过所述第一介电层，连接所述电阻器的金属薄膜的顶面的第一部分；以及第四接触件，延伸穿过所述第一介电层，连接所述电阻器的金属薄膜的顶面的第二部分。
在上述半导体器件中，所述第一部分和所述第二部分分别位于所述电阻器的金属薄膜的相应端部上。
在上述半导体器件中，所述电容器介电层由选自Al2O3、HfO2、SiO2、La2O3、ZrO3、Ba-Sr-Ti-O、Si3N4和它们的组合中的至少一种的材料形成。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：提供第一介电层；在所述第一介电层上方顺序地形成第一金属层、伪电容器介电层和第二金属层；以及使用具有两个图案的单个掩模层同时凹进所述第二金属层的两个部分以限定所述电阻器的金属薄膜和所述电容器的顶部金属板。
在上述方法中，还包括：凹进所述伪电容器介电层和所述第一金属层以限定所述电容器的电容器介电层和底部金属板。
在上述方法中，还包括：形成延伸穿过第二介电层的至少第一接触件和第二接触件以分别连接所述电容器的底部金属板和顶部金属板；以及形成延伸穿过所述第二介电层的至少第三接触件和第四接触件以连接所述电阻器的金属薄膜，其中，在所述第一介电层之上形成所述第二介电层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据一些实施例的形成半导体器件的示例性方法的流程图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H示出根据一些实施例的在各个制造阶段期间通过图1的方法制造的示例性半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明提供了包括在共同的图案化步骤(例如，光刻工艺)期间同时限定的至少一个电容器和至少一个薄膜电阻器的半导体器件的各个实施例。在一些实施例中，电容器可以是MIM(金属-绝缘体-金属)电容器，并且薄膜电阻器可以是低TCR(电阻温度系数)金属电阻器。在一些实施例中，在共同的图案化步骤期间同时限定MIM电容器的金属板中的一个(例如，顶部金属板)和低TCR金属电阻器的金属薄膜。更特别地，在一些实施例中，通过在共同的图案化步骤期间使用包含在相同掩模层中的相应不同的图案对相同的金属层进行图案化(例如，蚀刻)来形成MIM电容器的顶部金属板和低TCR金属电阻器的金属薄膜。这样，当制造包括MIM电容器和低TCR金属电阻器的半导体器件时，可以有利地避免上述问题(即，需要至少一个额外的光刻步骤)。
图1示出根据本发明的一个或多个实施例的形成包括至少一个MIM电容器和一个低TCR金属电阻器的半导体器件的方法100的流程图。应当注意，方法100仅是实例，而不旨在限制本发明。因此，应当理解，在图1的方法100之前、期间和/或之后可以提供额外的操作，并且本文中可以仅简要地描述一些其他操作。在一些实施例中，方法100的操作可以分别与如图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H所示的各个制造阶段处的半导体器件的截面图相关联，将在下面进一步详细地讨论。
现在参考图1，从操作102开始方法100，提供第一介电层。在一些实施例中，第一介电层可以是层间介电(ILD)层，其可以包括形成在其中的一个或多个互连结构(例如，铜互连线)，如将在下面进一步详细讨论的。方法100继续至操作104，其中，在第一介电层上方顺序地形成密封层、第一蚀刻停止层、第一金属层、伪电容器介电层、第二金属层和第二蚀刻停止层。在一些实施例中，第一蚀刻停止层和第二蚀刻停止层可以可选地形成，并且均配置为缓冲相应的蚀刻工艺，如将在下面进一步详细讨论的。方法100继续至操作106，其中，实施第一图案化工艺以同时限定MIM电容器的顶部金属板和低TCR金属电阻器的金属薄膜。在一些实施例中，可以通过在使用相同的掩模层的同时对第二金属层实施蚀刻工艺来限定(例如，形成)MIM电容器的顶部金属板和低TCR金属电阻器的金属薄膜。这样，根据一些实施例，可以部分地形成除了相应的接触件之外的低TCR金属电阻器。
方法100继续至操作108，其中，实施第二图案化工艺以限定MIM电容器的电容器介电层和底部金属板。这样，根据一些实施例，可部分地形成除了相应的接触件之外的MIM电容器。方法100继续至操作110，其中，形成第二介电层。在一些实施例中，第二介电层覆盖低TCR金属电阻器和MIM电容器。在一些实施例中，类似于第一介电层，第二介电层可以是设置在第一ILD层(即，第一介电层)之上的另一ILD层。这样，在一些实施例中，第一介电层和第二介电层可以分别称为第一层和第二层。方法100继续至操作112，其中，凹进第二介电层以暴露第一蚀刻停止层的顶面的多个部分和第二蚀刻停止层的顶面的部分。方法100继续至操作114，其中，进一步凹进第一蚀刻停止层和第二蚀刻停止层的顶面的相应暴露部分以暴露低TCR金属电阻器的金属薄膜的相应顶面的部分和MIM电容器的顶部和底部金属板的相应顶面的部分。方法100继续至操作116，其中，形成用于低TCR金属电阻器和MIM电容器的相应接触件。在一些实施例中，可以通过再次填充低TCR金属电阻器的金属薄膜以及MIM电容器的顶部和底部金属板的相应顶面的暴露部分来形成相应的接触件，这将在下面进一步详细地讨论。
如上所述，图2A-图2H以截面图示出在图1的方法100的各个制造阶段处的包括至少一个MIM电容器200-1和一个低TCR金属电阻器200-2的半导体器件200的部分。半导体器件200可以包括在微处理器、存储器单元和/或其他集成电路(IC)中。而且，为了更好地理解本发明的概念，简化图2A至图2H。尽管图示出半导体器件200，但应当理解，为了清楚说明的目的，IC可以包括在图2A-图2H中未示出的诸如电阻器、电容器、电感器、熔丝等的许多其他器件。
对应于图1的操作102，图2A是根据一些实施例在各个制造阶段中的一个阶段处的包括第一介电层202的半导体器件200的截面图。如上所述，第一介电层202可以是设置在第一层处的包括一个或多个互连结构的ILD层。因此，为了清楚起见，未示出存在于第一介电层202下面的一个或多个器件部件(例如，晶体管的栅极、漏极、源极)和/或导电部件(例如，导电插塞)。在一些实施例中，这种第一介电层202以及设置其之上的层可以统称为后段制程(BEOL)层。
在一些实施例中，第一介电层202包括以下材料中的至少一种的材料，包括氧化硅、低介电常数(低k)材料、其他合适的介电材料或它们的组合。低k介电材料可以包括氟化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、碳掺杂的氧化硅(SiOxCy)、Black
Figure BDA0003811788430000071
(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、
Figure BDA0003811788430000072
(密歇根州米兰的陶氏化学公司)、聚酰亚胺和/或其他未来开发的低k介电材料。
对应于图1的操作104，图2B是根据一些实施例的包括在各个制造阶段中的一个或多个阶段处分别(顺序地)形成的密封层204、第一蚀刻停止层206、第一金属层208、伪电容器介电层210、第二金属层212和第二蚀刻停止层214的半导体器件200的截面图。如图所示，在彼此的顶部上设置密封层204、第一蚀刻停止层206、第一金属层208、伪电容器介电层210、第二金属层212和第二蚀刻停止层214。更特别地，在第一介电层202上方设置密封层204(通常设置在相邻的ILD层之间)；在密封层204上方设置第一蚀刻停止层206；在第一蚀刻停止层206上方设置第一金属层208；在第一金属层208上方设置伪电容器介电层210；在伪电容器介电层210上方设置第二金属层212；并且在第二金属层212上方设置第二蚀刻停止层214。
在一些实施例中，密封层204由SiN形成。可选地形成的第一蚀刻停止层206和第二蚀刻停止层214由SiN、SiC、SiCN等形成。第一金属层208和第二金属层212由选自Ta、TaN、Ti、TiN、W、WN、NiCr、SiCr和它们的组合中至少一种的金属材料形成。伪电容器介电层210由诸如，例如SiO2、La2O3、ZrO3、Ba-Sr-Ti-O、Si3N4以及它们的层压混合物等的绝缘材料形成。在一些实施例中，伪电容器介电层210由诸如，例如Al2O3、HfO2等的高k介电材料形成。
在一些实施例中，使用以下沉积技术中的一种：化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂和/或其他合适的介电材料沉积技术，在第一介电层202或相应的上面的层上方分别(例如，顺序地)形成密封层204、第一蚀刻停止层206、伪电容器介电层210和第二蚀刻停止层214中的每个。在一些实施例中，使用以下沉积技术中的一种：电子枪、溅射和/或其他合适的金属材料沉积技术在第一介电层202或相应的上面的层上方分别(例如，顺序地)形成第一金属层208和第二金属层212中的每个。
对应于图1的操作106，图2C是根据一些实施例的包括在各个制造阶段中的一个阶段处通过蚀刻共同的金属层(例如，第二金属层212)同时形成的低TCR金属电阻器200-2的金属薄膜220和MIM电容器200-1的顶部金属板224的半导体器件200的截面图。这样，低TCR金属电阻器200-2的金属薄膜220和MIM电容器200-1的顶部金属板224的相应顶面可以大致共面(即，与第二金属层212顶面对准)。
根据本发明的各个实施例，通过在使用相同的可图案化层(例如，硬掩模层、光刻胶层等)230作为蚀刻掩模的同时对第二蚀刻停止层214和第二金属层212(图2B)实施至少一个干和/或湿蚀刻工艺229来同时形成金属薄膜220和顶部金属板224。特别地，可图案化层230包括一个或多个图案(例如，开口)231以限定金属薄膜220和顶部金属板224之间的横向间距“D”，和/或顶部金属板224和金属薄膜220的相应宽度“W1”和“W2”。在一些实施例中，当形成金属薄膜220和顶部金属板224时，可以相应地形成通过可图案化层230覆盖的第二蚀刻停止层214(图2B)的剩余部分222和226(即，位于可图案化层230正下方的部分)。在一些实施例中，当形成金属薄膜220时，可以部分地形成除了相应的接触件之外的低TCR金属电阻器200-2。
在一些实施例中，当对第二蚀刻停止层214和第二金属层212(图2B)实施蚀刻工艺229时，可以凹进伪电容器介电层210的上部的未被可图案化层230覆盖的部分(即由开口231暴露的部分)。这样，伪电容器介电层210在其横向跨度上可能不具有均匀的厚度，即，具有可观察的厚度阶梯变化。在图2C所示的实施例中，伪电容器介电层210具有位于MIM电容器200-1的顶部金属板224正下方(以及位于低TCR金属电阻器(200-2)的金属薄膜220正下方)的具有厚度210-1的第一部分；以及由开口231暴露的具有厚度210-2的第二部分。在一些实施例中，在蚀刻工艺229之后，可以实施使用蚀刻剂(例如HF)的清洁工艺以去除可图案化层230。
对应于图1的操作108，图2D是根据一些实施例包括在各个制造阶段中的一个阶段处形成的位于低TCR金属电阻器200-2的金属薄膜220正下方的图案化的第一金属层232和图案化的伪电容器介电层234，以及MIM电容器200-1的底部金属板236和电容器介电层238的半导体器件200的截面图。
根据本发明的各个实施例，通过在使用相同的可图案化层(例如，硬掩模层、光刻胶层等)240作为蚀刻掩模的同时对伪电容器介电层210和第一金属层208(图2C)实施一个或多个干和/或湿蚀刻工艺239来形成图案化的伪电容器介电层234/电容器介电层238和图案化的第一金属层232/底部金属板236。特别地，可图案化层240包括一个或多个图案(例如，开口)241以限定底部金属板236的相应宽度“W3”。
在一些实施例中，由于在伪电容器介电层210(图2C)中存在不同的厚度210-1和210-2(其部分现在变成电容器介电层238)，电容器介电层238可具有大致等于W1的上部宽度238-1；以及大致等于W3的下部宽度238-2，其中，W3大于W1。这样，电容器介电层238和底部金属板236均可以在每侧上具有横向延伸超过顶部金属板224的侧壁的垂直投影的部分。在一些实施例中，底部金属板236的这种横向延伸部分可以允许相应的接触件接合，这将在下面讨论。在一些实施例中，当形成电容器介电层238和底部金属板236时，可以部分地形成除了相应的接触件之外的MIM电容器200-1。
在一些实施例中，当对伪电容器介电层210和第一金属层208(图2C)实施蚀刻工艺239时，如上所述，第一蚀刻停止层206可缓冲(例如，停止)蚀刻工艺239，因为第一蚀刻停止层206与伪电容器介电层210(例如，210-1、210-2)中的一些呈现出不同的蚀刻选择性。在一些实施例中，在蚀刻工艺239之后，可以实施使用蚀刻剂(例如，HF)的清洁工艺以去除可图案化层240。
对应于图1的操作110，图2E是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的第二介电层250的半导体器件200的截面图。如图所示，第二介电层250覆盖部分形成的包括顶部金属板224、电容器介电层238和底部金属板236的MIM电容器200-1，以及部分形成的包括金属薄膜220的低TCR金属电阻器200-2。
在一些实施例中，第二介电层250可以使用以下沉积技术中的一种来形成：化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂和/或其他合适的介电材料沉积技术。在一些实施例中，第二介电层250包括以下材料中的至少一种的材料，包括氧化硅、低介电常数(低k)材料、其他合适的介电材料或它们的组合。低k介电材料可以包括氟化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、碳掺杂的氧化硅(SiOxCy)、Black
Figure BDA0003811788430000101
(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、
Figure BDA0003811788430000102
(密歇根州米兰的陶氏化学公司)、聚酰亚胺和/或其他未来开发的低k介电材料。
如上所述，可以是ILD层的第一介电层202称为第一层。在一些实施例中，也可以是ILD层的第二介电层250称为设置在第一层(即，第一介电层202)之上的第二层。因此，在第二介电层250内，可以包括一个或多个互连结构(例如，铜互连线)，同时保持在本发明的范围内。
对应于图1的操作112，图2F是根据一些实施例的其中在各个制造阶段中的一个阶段处在第二介电层250中形成多个开口251、253、255和257的半导体器件200的截面图。如图所示，每个开口251-257延伸穿过第二介电层的不同部分以暴露第二蚀刻停止层214(图2B)的剩余部分222、第二蚀刻停止层214(图2B)的剩余部分226或电容器介电层238的顶面的相应部分。更特别地，在一些实施例中，开口251暴露剩余部分226的顶面226’的部分；开口253暴露电容器介电层238的顶面238’的部分；开口255暴露剩余部分222的顶面222’的第一部分；并且开口257暴露剩余部分222的顶面222’的第二部分。此外，在一些实施例中，分别通过开口255和257暴露的顶面222’的第一部分和第二部分位于第二蚀刻停止层214(图2B)的剩余部分222的两端处。
在一些实施例中，可以在使用可图案化层260作为蚀刻掩模的同时通过对第二介电层250实施一个或多个干/湿蚀刻工艺259而形成开口251-257。如上所述，第二蚀刻停止层214配置为缓冲蚀刻工艺。因为剩余部分222和226是第二蚀刻停止层214的部分，所以在一些实施例中，可以分别通过剩余部分222和226缓冲(例如，停止)形成用于开口251-257的一个或多个干/湿蚀刻工艺。
对应于图1的操作114，图2G是根据一些实施例的其中在各个制造阶段中的一个阶段处暴露金属薄膜220的顶面220’的两个部分、顶部金属板224的顶面224’的部分，底部金属板236的顶面236’的部分的半导体器件200的截面图。在一些实施例中，可以在仍然使用可图案化层260作为蚀刻掩模的同时通过分别对剩余部分222、剩余部分226和电容器介电层238实施一个或多个干/湿蚀刻工艺261而暴露金属薄膜220的顶面220’的两个部分、顶部金属板224的顶面224’的部分以及底部金属板236的顶面236’的部分。此外，由于可图案化层260连续用作蚀刻掩模，所以在一些实施例中，与剩余部分222’的暴露部分(图2F)大致对准的顶面220’的两个暴露部分位于金属薄膜220的两端处。在一些实施例中，蚀刻工艺261可以与更高的蚀刻速率相关联，其中，该蚀刻速率比蚀刻工艺259相关联的蚀刻速率更高。
对应于图1的操作116，图2H是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的多个接触件271、273、275、277的半导体器件200的截面图。如图所示，接触件271连接由开口251暴露的顶面224’的部分；接触件273连接由开口253暴露的顶面236’的部分；并且接触件275和277分别连接由开口255和257暴露的顶面220’的部分。这样，接触件275和277可以在其相应端处连接金属薄膜220。在一些实施例中，在形成接触件271-277之后，可以完全形成MIM电容器200-1和低TCR金属电阻器200-2。也就是说，接触件271和273可以分别用作MIM电容器200-1的顶部金属板224和MIM电容器200-1的底部金属板236的电连接，并且接触件275和277可以用作低TCR金属电阻器200-2的电连接。
在一些实施例中，接触件271-277中每个可以包括诸如，例如铜(Cu)等的金属材料。在一些其他实施例中，接触件271-277均可以包括其他合适的金属材料(例如，金(Au)、钴(Co)、银(Ag)等)和/或导电材料(例如，多晶硅)，同时保持在本发明的范围内。在一些实施例中，可使用CVD、PVD、电子枪和/或其他合适的技术以用上述金属或导电材料填充相应开口251-257，并通过平坦化工艺(例如，化学机械抛光)抛光过量的金属或导电材料来形成接触件271-277。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
在实施例中，一种半导体器件包括：电容器，包括第一金属板；电容器介电层，设置在第一金属板上方；以及第二金属板，设置在电容器介电层上方；以及电阻器，包括金属薄膜，其中，电阻器的金属薄膜和电容器的第二金属板由相同的金属材料形成，并且其中，金属薄膜的顶面与电容器的第二金属板的顶面大致共面。
在另一实施例中，一种半导体器件包括：电容器和电阻器。该电容器包括：底部金属板、电容器介电层和顶部金属板，其中，电容器介电层夹在底部金属板和顶部金属板之间。电阻器包括金属薄膜，其中，通过相同的图案化工艺同时形成电阻器的金属薄膜和电容器的顶部金属板。
在又一实施例中，一种方法包括：提供第一介电层；在第一介电层上方顺序地形成第一金属层、伪电容器介电层和第二金属层；以及使用具有两个图案的单个掩模层同时凹进第二金属层的两个部分以限定电阻器的金属薄膜和电容器的顶部金属板。
根据本发明的一些实施例，提供了一种半导体器件，包括：电容器，包括：第一金属板；电容器介电层，设置在所述第一金属板上方；以及第二金属板，设置在所述电容器介电层上方；以及电阻器，包括：金属薄膜，其中，所述电阻器的金属薄膜和所述电容器的第二金属板由相同的金属材料形成，并且其中，所述金属薄膜的顶面与所述电容器的第二金属板的顶面共面。
在上述半导体器件中，所述电容器介电层包括与所述第二金属板的宽度类似的下部宽度。
在上述半导体器件中，所述电容器介电层包括与所述第一金属板的宽度类似的上部宽度。
在上述半导体器件中，在设置在第二介电层之上的第一介电层内形成所述电容器和所述电阻器。
在上述半导体器件中，所述第一介电层和所述第二介电层均由低k介电材料形成。
在上述半导体器件中，还包括：第一接触件，延伸穿过所述第一介电层，连接所述电容器的第一金属板的顶面的部分；以及第二接触件，延伸穿过所述第一介电层，连接所述电容器的第二金属板的顶面的部分。
在上述半导体器件中，还包括：第三接触件，延伸穿过所述第一介电层，连接所述电阻器的金属薄膜的顶面的第一部分；以及第四接触件，延伸穿过所述第一介电层，连接所述电阻器的金属薄膜的顶面的第二部分。
在上述半导体器件中，所述第一部分和所述第二部分分别位于所述电阻器的所述金属薄膜的两端上。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：电容器，包括：底部金属板、电容器介电层和顶部金属板，其中，所述电容器介电层夹在所述底部金属板和所述顶部金属板之间；以及电阻器，包括：金属薄膜，其中，通过相同的图案化工艺同时形成所述电阻器的金属薄膜和所述电容器的顶部金属板。
在上述半导体器件中，所述电阻器的金属薄膜和所述电容器的顶部金属板由相同的金属材料形成。
在上述半导体器件中，所述相同的金属材料选自以下中的至少一种：Ta、TaN、Ti、TiN、W、WN、NiCr、SiCr和它们的组合。
在上述半导体器件中，在设置在第二介电层之上的第一介电层内形成所述电容器和所述电阻器。
在上述半导体器件中，所述第一介电层和所述第二介电层均由低k介电材料形成。
在上述半导体器件中，第一接触件，延伸穿过所述第一介电层，连接所述电容器的第一金属板的顶面的部分；以及第二接触件，延伸穿过所述第一介电层，连接所述电容器的第二金属板的顶面的部分。
在上述半导体器件中，还包括：第三接触件，延伸穿过所述第一介电层，连接所述电阻器的金属薄膜的顶面的第一部分；以及第四接触件，延伸穿过所述第一介电层，连接所述电阻器的金属薄膜的顶面的第二部分。
在上述半导体器件中，所述第一部分和所述第二部分分别位于所述电阻器的金属薄膜的相应端部上。
在上述半导体器件中，所述电容器介电层由选自Al2O3、HfO2、SiO2、La2O3、ZrO3、Ba-Sr-Ti-O、Si3N4和它们的组合中的至少一种的材料形成。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：提供第一介电层；在所述第一介电层上方顺序地形成第一金属层、伪电容器介电层和第二金属层；以及使用具有两个图案的单个掩模层同时凹进所述第二金属层的两个部分以限定所述电阻器的金属薄膜和所述电容器的顶部金属板。
在上述方法中，还包括：凹进所述伪电容器介电层和所述第一金属层以限定所述电容器的电容器介电层和底部金属板。
在上述方法中，还包括：形成延伸穿过第二介电层的至少第一接触件和第二接触件以分别连接所述电容器的底部金属板和顶部金属板；以及形成延伸穿过所述第二介电层的至少第三接触件和第四接触件以连接所述电阻器的金属薄膜，其中，在所述第一介电层之上形成所述第二介电层。

Claims (10)

1.一种半导体器件，包括：
电容器，包括：
第一金属板；
电容器介电层，设置在所述第一金属板上方；以及
第二金属板，设置在所述电容器介电层上方；
以及
电阻器，包括：
第一金属薄膜；
图案化的伪电容器介电层，设置在所述第一金属薄膜下方，其中，所述图案化的伪电容器介电层包括与所述第一金属薄膜类似的上部宽度；
第二金属薄膜，设置在所述图案化的伪电容器介电层下方，
第一蚀刻停止层，位于所述电容器的第一金属板和所述电阻器的第二金属薄膜下方，其中，所述第一蚀刻停止层包括分别与所述第一金属板和所述第二金属薄膜的宽度相等并且间隔开的第一顶部部分和第二顶部部分以及位于所述第一顶部部分和所述第二顶部部分下方的连续底部部分，其中，所述第一蚀刻停止层与所述电容器介电层和所述图案化的伪电容器介电层呈现出不同的蚀刻选择性；
第二蚀刻停止层，设置在所述第二金属板的顶面的部分上以及所述第一金属薄膜的顶面的部分上，其中，所述第一蚀刻停止层和所述第二蚀刻停止层配置为缓冲相应的蚀刻工艺；
第一介电层，形成在所述电容器和所述电阻器上方，其中，所述第一介电层在所述电容器和所述电阻器之间延伸至所述第一蚀刻停止层中并且停止在所述第一蚀刻停止层的连续底部部分上；
第二介电层，形成在所述第一介电层下方；以及
密封层，设置在所述第一蚀刻停止层和所述第二介电层之间，其中，所述密封层由氮化硅形成，
其中，所述电阻器的第一金属薄膜和所述电容器的第二金属板由相同的金属材料形成，并且其中，所述第一金属薄膜的顶面与所述电容器的第二金属板的顶面共面，
其中，所述第一介电层的由所述电容器和所述电阻器所围设的部分包括具有第一宽度的上部和具有小于所述第一宽度的第二宽度的下部，并且其中，所述上部未穿透所述电容器介电层和所述图案化的伪电容器介电层并且所述上部的底面延伸至所述电容器介电层和所述图案化的伪电容器介电层内相同的深度，所述下部穿透所述电容器介电层和所述图案化的伪电容器介电层并且所述下部的底面延伸至所述电容器和所述电阻器下方的所述第一蚀刻停止层内。
2.根据权利要求1所述的半导体器件，其中，所述电容器介电层包括与所述第二金属板的宽度类似的下部宽度。
3.根据权利要求1所述的半导体器件，其中，所述电容器介电层包括与所述第一金属板的宽度类似的上部宽度。
4.根据权利要求1所述的半导体器件，其中，在设置在第二介电层之上的第一介电层内形成所述电容器和所述电阻器。
5.根据权利要求4所述的半导体器件，其中，所述第一介电层和所述第二介电层均由低k介电材料形成。
6.根据权利要求4所述的半导体器件，还包括：
第一接触件，延伸穿过所述第一介电层，连接所述电容器的第一金属板的顶面的部分；以及
第二接触件，延伸穿过所述第一介电层，连接所述电容器的第二金属板的顶面的部分。
7.根据权利要求4所述的半导体器件，还包括：
第三接触件，延伸穿过所述第一介电层，连接所述电阻器的第一金属薄膜的顶面的第一部分；以及
第四接触件，延伸穿过所述第一介电层，连接所述电阻器的第一金属薄膜的顶面的第二部分。
8.根据权利要求7所述的半导体器件，其中，所述第一部分和所述第二部分分别位于所述电阻器的所述第一金属薄膜的两端上。
9.一种半导体器件，包括：
电容器，包括：底部金属板、电容器介电层和顶部金属板，其中，所述电容器介电层夹在所述底部金属板和所述顶部金属板之间；
以及
电阻器，包括：第一金属薄膜、图案化的伪电容器介电层和第二金属薄膜，其中，所述图案化的伪电容器介电层设置在所述第一金属薄膜下方，所述第二金属薄膜设置在所述图案化的伪电容器介电层下方，并且其中，所述图案化的伪电容器介电层包括与所述第一金属薄膜类似的上部宽度，
第一蚀刻停止层，位于所述电容器的底部金属板和所述电阻器的第二金属薄膜下方，其中，所述第一蚀刻停止层包括分别与所述底部金属板和所述第二金属薄膜的宽度相等并且间隔开的第一顶部部分和第二顶部部分以及位于所述第一顶部部分和所述第二顶部部分下方的连续底部部分，其中，所述第一蚀刻停止层与所述电容器介电层和所述图案化的伪电容器介电层呈现出不同的蚀刻选择性；
第二蚀刻停止层，设置在所述顶部金属板的顶面的部分上以及所述第一金属薄膜的顶面的部分上，其中，所述第一蚀刻停止层和所述第二蚀刻停止层配置为缓冲相应的蚀刻工艺；
第一介电层，形成在所述电容器和所述电阻器上方，其中，所述第一介电层在所述电容器和所述电阻器之间延伸至所述第一蚀刻停止层中并且停止在所述第一蚀刻停止层的连续底部部分上；
第二介电层，形成在所述第一介电层下方；以及
密封层，设置在所述第一蚀刻停止层和所述第二介电层之间，其中，所述密封层由氮化硅形成，
其中，通过相同的图案化工艺同时形成所述电阻器的第一金属薄膜和所述电容器的顶部金属板，
其中，所述第一介电层的由所述电容器和所述电阻器所围设的部分包括具有第一宽度的上部和具有小于所述第一宽度的第二宽度的下部，并且其中，所述上部未穿透所述电容器介电层和所述图案化的伪电容器介电层并且所述上部的底面延伸至所述电容器介电层和所述图案化的伪电容器介电层内相同的深度，所述下部穿透所述电容器介电层和所述图案化的伪电容器介电层并且所述下部的底面延伸至所述电容器和所述电阻器下方的所述第一蚀刻停止层内。
10.一种形成半导体器件的方法，包括：
提供第一介电层；
在所述第一介电层上方顺序地形成密封层、第一蚀刻停止层、第一金属层、伪电容器介电层、第二金属层和第二蚀刻停止层，其中，所述密封层由氮化硅形成；以及
使用具有两个图案的单个掩模层同时凹进所述第二金属层的两个部分以限定所述电阻器的金属薄膜和所述电容器的顶部金属板；
利用第一蚀刻工艺凹进所述伪电容器介电层和所述第一金属层以限定所述金属薄膜下方的图案化的伪电容器介电层和图案化的第一金属层以及所述顶部金属板下方的电容器介电层和底部金属板，其中，所述第一蚀刻停止层与所述伪电容器介电层呈现出不同的蚀刻选择性，并且所述第一蚀刻停止层用于缓冲所述第一蚀刻工艺；
在所述电阻器和所述电容器上方形成第二介电层，其中，所述第二介电层在所述电容器和所述电阻器之间延伸至所述电容器和所述电阻器下方的第一蚀刻停止层中并且停止在所述第一蚀刻停止层内部，；
利用第二蚀刻工艺在所述第二介电层中形成多个开口，其中，所述第二蚀刻停止层用于缓冲所述第二蚀刻工艺，并且其中，所述多个开口中的相应开口延伸穿过所述第二介电层并且暴露所述电容器介电层的顶面的部分；
利用第三蚀刻工艺蚀刻所述电容器介电层的由所述相应开口暴露的部分，以暴露所述底部金属板的顶面的部分；以及
其中，所述第三蚀刻工艺的蚀刻速率高于所述第二蚀刻工艺的蚀刻速率，
其中，所述图案化的伪电容器介电层包括与所述金属薄膜类似的上部宽度，
其中，所述第二介电层的由所述电容器和所述电阻器所围设的部分包括具有第一宽度的上部和具有小于所述第一宽度的第二宽度的下部，并且其中，所述上部未穿透所述电容器介电层和所述图案化的伪电容器介电层并且所述上部的底面延伸至所述电容器介电层和所述图案化的伪电容器介电层内相同的深度，所述下部穿透所述电容器介电层和所述图案化的伪电容器介电层并且所述下部的底面延伸至所述电容器和所述电阻器下方的所述第一蚀刻停止层内。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8384105B2 (en) * 2010-03-19 2013-02-26 Micron Technology, Inc. Light emitting diodes with enhanced thermal sinking and associated methods of operation

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6500724B1 (en) 2000-08-21 2002-12-31 Motorola, Inc. Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material
DE10341059B4 (de) 2003-09-05 2007-05-31 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
US7078785B2 (en) 2003-09-23 2006-07-18 Freescale Semiconductor, Inc. Semiconductor device and making thereof
US7582901B2 (en) 2004-03-26 2009-09-01 Hitachi, Ltd. Semiconductor device comprising metal insulator metal (MIM) capacitor
US9029983B2 (en) 2013-03-12 2015-05-12 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor
US9041148B2 (en) 2013-06-13 2015-05-26 Qualcomm Incorporated Metal-insulator-metal capacitor structures
US10515949B2 (en) * 2013-10-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and manufacturing method thereof
US9324780B2 (en) 2013-11-01 2016-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor structure including redistribution layer
CN105226044B (zh) * 2014-05-29 2018-12-18 联华电子股份有限公司 集成电路及形成集成电路的方法
US9275992B1 (en) 2014-12-03 2016-03-01 Cirrus Logic, Inc. Formation of electrical components on a semiconductor substrate by polishing to isolate the components
US10211278B2 (en) 2017-07-11 2019-02-19 Texas Instruments Incorporated Device and method for a thin film resistor using a via retardation layer

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