JP2010512002A - 銀を含む配線を有する半導体構造及びその形成方法 - Google Patents

銀を含む配線を有する半導体構造及びその形成方法 Download PDF

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Abstract

半導体構造の形成方法は、絶縁材料からなる層（２１０）を備えた半導体基板を設ける。絶縁材料からなる層内には凹部が設けられている。凹部には銀を含む材料（２１６）が充填されており、場合によってはロジウム（２１４），（２１７）で被覆されている。

Description

本開示は、全体としては集積回路の製造に関し、詳細には集積回路において回路素子を接続する導電性部材の形成に関する。
集積回路は、トランジスタ、キャパシタ、及び抵抗といった個別回路素子を多数備えている。これらの素子を導電性部材によって接続することで、メモリ装置、ロジック装置、マイクロプロセッサ等の複雑な回路を構成している。集積回路の性能は、回路の機能性を高めるために１回路あたりの機能素子数を増やし、かつ／または、回路素子の動作速度を高くすることにより、向上させることができる。部材の大きさを小さくすると、同一面積に回路素子をより多く形成することが可能になり、これにより回路の機能性が高まるとともに信号伝搬遅延が小さくなるので、回路素子の動作速度の高速化が可能になる。
集積回路の部材の大きさが小さくなるにつれて、集積回路の回路素子を電気的に接続するために高度な技術が必要になってくる。同一面積により多くの回路素子を形成する場合、導電性部材を収容するために導電性部材の寸法を小さくすることが必要だと考えられる。さらに、複数の導電性部材を、積層されて構成される複数の階層に形成する場合もある。
今日の集積回路では、上層側にある配線層内の導電性部材は銅製であることが多い。しかし、回路素子を形成する際に銅がシリコン基板内に拡散してシリコン基板の結晶格子に取り込まれた場合、深い不純物準位が形成される可能性がある。このような深い不純物準位は、電界効果型トランジスタ等の回路素子の性能の低下を招いてしまう。このような問題を回避するために、回路素子間の電気接続や最下層の導電線をタングステン製にすることが多い。
現在の技術水準に従った半導体構造の形成方法を、図１ａ〜１ｂを参照して説明する。図１ａは、現在の技術水準に従った製造方法の第１段階における半導体構造１００の模式断面図を示したものである。
半導体構造１００は基板１０１を備えている。例えばシリコンで構成されていてもよい基板１０１は、電界効果型トランジスタ１０２を備えている。電界効果型トランジスタ２０２は、活性領域１０３、ソース領域１０８、及びドレイン領域１０９を備えている。電界効果型トランジスタ１０２がＮ型トランジスタである場合の現在の技術水準に従った本製造方法の例では、基板１０１の材料はＰ型にドープされてもよく、ソース領域１０８及びドレイン領域１０９はＮ型にドープされてもよい。反対に、電界効果型トランジスタ１０２がＰ型トランジスタである場合の現在の技術水準に従った本製造方法の例では、活性領域１０３はＮ型にドープされてもよく、ソース領域１０８並びにドレイン領域１０９はＰ型にドープされてもよい。これにより、ソース領域１０８と活性領域１０３の界面、及びドレイン領域１０９と活性領域１０３の界面においてＰＮ遷移が得られる。
電界効果型トランジスタ１０２はさらに、サイドウォールスペーサ構造１０７が側面に配置されるとともにゲート絶縁層１０６によって活性領域１０３から分離されたゲート電極１０５を備えている。トレンチ分離構造１０４によって、電界効果型トランジスタ１０２と半導体構造１００内の他の回路素子との間が電気的に絶縁されている。電界効果型トランジスタ１０２は、イオン注入、堆積、フォトリソグラフィ、エッチング、酸化、及びアニールといった高度な技術を含む、当業者にとって周知の方法を用いて形成されてもよい。
基板１０１上には、絶縁材料からなる層１１０が堆積されている。層１１０は二酸化シリコン、窒化シリコン、及び／または酸窒化シリコンで構成されていてもよく、化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）及びプラズマＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）といった既知の堆積技術を用いて形成されていてもよい。層１１０の膜厚は、ゲート電極１０５の高さよりも大きくすることができる。層１１０の堆積後、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）等の既知の平坦化プロセスを行い、層１１０の表面を平面化してもよい。
層１１０にはコンタクトビア１１１，１１２，１１３が形成されている。このためには、コンタクトビア１１１，１１２，１１３が形成される部分を除いて層１１０を覆うマスク（図示省略）を、フォトリソグラフィの既知の方法を用いて半導体構造１００上に形成する。その後、既知の異方性エッチングプロセス、例えばドライエッチングプロセスを行い、層１１０のうちマスクで覆われていない部分を除去する。エッチングプロセスの異方性が、コンタクトビア１１１，１１２，１１３の側壁をほぼ垂直にすることに役立つ。
コンタクトビア１１１はソース領域１０８上に形成されている。よって、コンタクトビア１１１の底部では、ソース領域１０８が部分的に露出している。コンタクトビア１１２、１１３はそれぞれ、ゲート電極１０５上、ドレイン領域１０９上に形成されている。従って、コンタクトビア１１２の底部ではゲート電極１０５が、コンタクトビア１１３の底部ではドレイン領域１０９がそれぞれ露出している。
現在の技術水準に従った製造方法例の中には、電界効果型トランジスタ１０２と層１１０の間に、層１１０の絶縁材料よりも大幅に遅いエッチング速度でエッチングされる材料からなるエッチング停止層（図示省略）を設けてもよいものもある。これにより、エッチングプロセスを、ビア１１１，１１２，１１３が絶縁材料からなる層１１０を貫通したところで確実に停止させることができる。コンタクトビア１１１，１１２，１１３の形成後、エッチング停止層のうちコンタクトビア１１１，１１２，１１３の底部において露出した部分を除去するために、第２のエッチングプロセスを行ってもよい。コンタクトビア１１１，１１２，１１３の形成後、例えば既知のレジスト剥離プロセスを用いてマスクを除去してもよい。
次に、コンタクトビア１１１，１１２，１１３にタングステンが充填される。このためには、半導体構造１００上に第１の接着層１１４及び第２の接着層１１５を堆積する。接着層１１４，１１５は、コンタクトビア１１１，１１２，１１３内に設けられるタングステンと層１１０の絶縁材料の密着性を向上させることができる。さらに、接着層１１４，１１５は、タングステンをＣＶＤプロセス及び／またはＰＥＣＶＤプロセスを用いて堆積する場合に、タングステンの結晶構造をより好ましいものにする働きをする。
第１の接着層１１４はチタンで構成されていてもよく、また、イオン化金属プラズマ堆積プロセスを用いて形成されてもよい。当業者ならば知っているように、イオン化金属プラズマ堆積は物理的気相成長法の異種であり、この堆積では、例えば堆積される金属で構成されるターゲットをスパッタリングすることで生成が可能な金属原子が、プラズマ中でイオン化されている。このプラズマは、例えば窒素及び／または希ガスを含んでいてもよいキャリアガス中における電気的なグロー放電によって発生する。電気的なグロー放電は、無線周波数の交流電流をキャリアガスに誘導結合することによって、かつ／または、無線周波数の交流電圧をキャリアガス中に設けられた電極に印加することによって発生し得る。イオン化された金属原子は、次に、基板１０１とイオン化金属プラズマ堆積を行う反応器に設けられた電極との間に印加されたバイアス電圧により、基板１０１に向かって加速される。第２の接着層１１５は窒化チタンで構成されていてもよく、また、当業者には周知のＣＶＤプロセス及び／またはＰＥＣＶＤプロセスを用いて形成されてもよい。
半導体構造１００にはタングステンを含むシード層１１６が形成されている。シード層１１６は原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）プロセスを用いて形成されてもよい。当業者ならば知っているように、ＡＬＤはＣＶＤの異種であり、このプロセスでは、半導体構造１００を備える反応器に連続的に流されている複数の気体状原料化合物に、半導体構造を連続してさらす。第１の原料を半導体構造１００に向かって流しながら、第１の原料からなる実質的に単原子の層を第２の接着層１１５上に形成する。第１の原料の分子間の密着性が弱いので、ＡＬＤプロセスの温度を適切に調整することによって、第１の原料からなる単原子層が１層以上堆積されることをほぼ防ぐことができる。その後、第２の原料を半導体構造１００へと流す。第２の原料が半導体構造１００の表面に存在する第１の原料と化学的に反応する。この化学反応において、タングステンが生成され得る。
シード層１１６の形成後、シード層１１６上にタングステンを含む層１１７が形成されてもよい。このためには、ＣＶＤ及び／またはＰＥＣＶＤ等の周知の堆積技術を用いてもよい。層１１７の形成において、コンタクトビア１１１，１１２，１１３の各端近傍への材料の堆積は、コンタクトビア１１１，１１２，１１３の各底部近傍への材料の堆積よりも高速に進行し得る。その結果、コンタクトビア１１１，１１２，１１３の各内部に、シーム１１８，１１９，１２０がそれぞれ形成されてしまうことがある。
その後、接着層１１４，１１５、シード層１１６、及びタングステンを含む層１１７のうち、コンタクトビア１１１，１１２，１１３の外側に堆積された部分を除去するように構成されたＣＭＰプロセスを行ってもよい。
図１ｂは、現在の技術水準に従った製造方法のその後の段階における半導体構造１００の模式断面図を示したものである。絶縁材料からなる第１の層１１０上に、絶縁材料からなる第２の層１２１が形成されている。現在の技術水準に従った製造方法例の中には、第２の層１２１が第１の絶縁層１１０と同じ材料で構成され得るものもある。別の例では、第２の層１２１は第１の絶縁層１１０とは異なる材料、例えば水素シルセスキオキサン等の低誘電率材料で構成され得る。
絶縁材料からなる第２の層１２１内には、トレンチ１２２，１２３，１２４が形成されている。この形成は、当業者には周知のフォトリソグラフィ技術及びエッチング技術を用いて行われてもよい。
半導体構造１００上にはバリア層１２５が形成されている。バリア層１２５はタンタル及び／または窒化タンタルで構成されていてもよく、トレンチ１２２，１２３，１２４内に設けられる銅が半導体構造１００の他の部分に拡散することを防ぐように構成されていてもよい。
次に、半導体構造１００上に銅を含むシード層１２７が形成される。この形成は、ＣＶＤやＰＥＣＶＤ等の周知の方法を用いて行われてもよい。その後、シード層１２７上に銅を含む層１２６を、例えば当業者には周知の電気めっきプロセスを用いて形成する。最後に、シード層１２７及び層２０６のうちトレンチ１２２，１２３，１２４の外側にある部分を、例えば化学的機械研磨プロセスを用いて除去する。
現在の技術水準に従った上述の製造プロセスの問題点は、コンタクトビア１１１，１１２，１１３の充填に用いられたタングステンの抵抗率が比較的高いことである。これにより、各コンタクトビア１１１，１１２，１１３の大きさ、特に直径を小さくすると、コンタクトビア１１１，１１２，１１３を流れる電流が高抵抗の影響を受けてしまい、その結果、信号伝搬遅延が大きくなると同時に、熱が生じてほしくないのに発生するおそれがある。タングステンが充填されたコンタクトビア１１１，１１２，１１３の電気抵抗は、シーム１１８，１１９，１２０があることでさらに高くなり得る。また、接着層１１４，１１５の抵抗率は、タングステンよりもさらに高くなり得る。よって、接着層１１４，１１５があると、さらにコンタクトビア１１１，１１２，１１３の電気抵抗が増大する一因となってしまう。
現在の技術水準に従った上述の製造プロセスのさらなる問題点は、接着層１１４，１１５、シード層１１６、及び層１１７のうちコンタクトビア１１１，１１２，１１３の外側にある部分の除去を行うＣＭＰプロセス中に、シーム１１８，１１９，１２０のうちの１つ以上が開口してしまうことが起こり得ることである。この結果、タングステンが充填されたコンタクトビア１１１，１１２，１１３の導電率が著しく低下してしまったり、遂には半導体構造１００が故障してしまうことも起こり得る。
本開示は、上述の問題点のうちの１つ以上の影響を回避する、または少なくとも低減することが可能な様々な方法及び装置を狙いとするものである。
本発明のいくつかの態様の基本的な理解が得られるように、以下に本発明の簡単な概要を提示する。この概要は本発明の大要を網羅したものではない。また、本発明の要点や重要な要素を特定するつもりのものでも、本発明の範囲を明確に線引きするものでもない。その唯一の目的は、後に記述されている、より詳細な説明の前置きとして、いくつかの概念を簡素化した形式で提示するものである。
本明細書にて開示される一例示的実施形態によれば、半導体構造の形成方法は、絶縁材料からなる層を備えた半導体基板が設けられていて、絶縁材料からなる層内には凹部が設けられている。凹部には銀を含む材料が充填されている。
本明細書にて開示される別の例示的実施形態によれば、半導体構造は半導体基板を備えている。半導体基板は絶縁材料からなる層を備えている。絶縁材料からなる層には凹部が設けられている。凹部には銀を含む材料が充填されている。
本開示は、添付図面とともに以下に続く説明を参照にすることにより理解できるであろう。ここで、同様の参照符号は同様の要素を示している。
本明細書にて開示される主題は種々の変更や代替形の余地がある一方、本明細書の特定の実施形態は各図面において一例として示されたものであり、ここに詳細に説明する。しかし、特定の実施形態の説明は、本発明を開示された特定の形式に限定することを意図するものではなく、むしろその意図は、添付の請求項で規定されるような本発明の精神及び範囲の範疇にある変型、等価、及び代替をすべて包含することであることを理解すべきである。
現在の技術水準に従った半導体構造の製造方法の各段階における半導体構造の模式断面図。 現在の技術水準に従った半導体構造の製造方法の各段階における半導体構造の模式断面図。 本明細書で開示した実施形態に従った半導体構造の製造方法の各段階における半導体構造の模式断面図。 本明細書で開示した実施形態に従った半導体構造の製造方法の各段階における半導体構造の模式断面図。 本明細書で開示した実施形態に従った半導体構造の製造方法の各段階における半導体構造の模式断面図。
本発明の種々の例示的実施形態を以下に説明する。分かりやすくするために、実際に実行する場合の特徴をすべて本明細書に記載しているわけではない。もちろん、このような実例のいずれの開発においても、実施ごとに次々と変わる、システム関連の制約やビジネス関連の制約等の開発者固有の目標を達成するためには、実施ごとに特有の決定を数多く行わなければならないということは理解されるであろう。さらに、このような開発努力は複雑で時間のかかることもあるにもかかわらず、この開示の恩恵を受ける当業者にとっては日常的な取り組みであり得ることを理解されるであろう。
本発明の主題を、添付図面を参照してここに説明する。単に説明のためだけに、また、当業者には周知の詳細で本開示を曖昧にしないように、種々の構造、システム、及び装置は図面に模式的に描かれている。それでも、添付図面は、本開示説明のための例を記載し説明するために含まれている。本明細書で用いられている語や句は、関連する技術に精通した者がその語や句について理解しているものと一致する意味を有するように、理解かつ解釈されるべきである。本明細書中の語および句の一貫した用法によって、ある語や句の特別な定義、すなわち、当業者が理解しているような普通で従来通りの意味とは異なる定義を含意するように意図されているものはない。ある語や句が特別な意味、すなわち、精通した技術者が理解しているものとは異なる意味を持つことを意図する範囲において、このような特別な定義は、その語や句の特別な定義を直接的かつはっきりと与える定義付けを行うようにして、本明細書において明確に説明される。
本明細書にて開示される実施形態の中には、半導体基板上に設けられた絶縁材料からなる層に形成された凹部に、銀を含む材料が充填されているものもある。この凹部は、半導体基板に設けられた回路素子、例えば電界効果型トランジスタ上に、銀を含む材料が充填された凹部によって回路素子と電気的接続を行うように形成されたコンタクトビアを含み得る。
この銀を含む材料は、ほぼ純粋な銀で構成されていてもよい。ほぼ純粋な銀を使用すると、材料の抵抗率をとても低くするのに役立ち、効果的である。他の実施形態において、銀を含む材料は、銀を含む合金、例えば、銀と、ロジウム、イリジウム、白金、ルテニウム、及び金等の他の貴金属とを（０〜１０％）混合した合金で構成されてもよい。また、銅、アルミニウム、クロム、及びタンタル等の他の金属を含む合金を使用してもよい。さらに別の実施形態において、ビスマス、ホウ素、リン、シリコン、炭素、及び硫黄を含む合金を使用してもよい。ビスマス、ホウ素、リン、シリコン、炭素、及び硫黄を用いると結晶粒界を固定することが可能となり、効果的である。
さらに、実施形態の中には、ロジウムを含む材料からなる層を、銀を含む材料の下及び／または上に設けてもよいものもある。ロジウムを含む材料からなる層は、銀を含む材料を機械的に、及び／または化学的に保護することができる。
銀を含む材料は導電率が高く、効果的である。銀の導電率はタングステンの導電率よりも高く、さらには、上層側にある配線層内での電気的接続によく用いられる銅の導電率よりも高い。これにより、半導体基板に形成された回路素子への電気的接続の抵抗を下げることができ、その結果として、信号伝搬遅延を小さくするとともに半導体構造内での熱の発生も抑制し得る。
また、銀を含む材料は、タングステンよりも、さらには銅よりも軟質を示し得る。これにより、アニールプロセス中に半導体構造内で機械的応力が発生することを抑制し、また、銀を含む材料の結晶化を改善し得る。
さらに、銀を含む材料と凹部の下方にある回路素子に存在するシリコンとの化学反応が開始され得る。この化学反応では、銀とシリコンとの化合物で構成されるシリサイドが形成され得る。これにより、銀を含む材料と回路素子との接触抵抗率を小さくし得る。
図２ａは、本明細書で開示した例示的実施形態に従った半導体構造の製造方法の第１段階における半導体構造２００の模式断面図を示したものである。この半導体構造２００は、電界効果型トランジスタ２０２の形で設けられた回路素子を備えた基板２０１を備えている。基板２０１は半導体材料、例えばシリコンを含んでいてもよい。電界効果型トランジスタ２０２は、基板２０１に形成された活性領域２０３を備えている。活性領域２０３上にはゲート電極２０５が形成されており、ゲート絶縁層２０６によって活性領域と分離されている。実施形態の中には、ゲート電極２０５は多結晶シリコンを含み、また、ゲート絶縁層１０６は二酸化シリコン、窒化シリコン、及び／または酸窒化シリコンを含むものもある。ゲート電極２０５はサイドウォールスペーサ構造２０７が側面に配置されている。ゲート電極２０５に隣接して、ソース領域２０８及びドレイン領域２０９が形成されている。トレンチ分離構造２０４によって、電界効果型トランジスタ２０２と基板２０１に形成された他の回路素子との間が電気的に分離されている。
電界効果型トランジスタ２０２及びトレンチ分離構造２０４は、当業者には周知のフォトリソグラフィ、エッチング、堆積、イオン注入、及びアニールの各方法を用いて形成されてもよい。
基板２０１上には、絶縁材料、例えば二酸化シリコンまたは窒化シリコンを含む層２１０が形成されている。このためには、ＣＶＤ及び／またはＰＥＣＶＤ等の当業者には周知の堆積技術を用いてもよい。絶縁材料からなる層２１０の膜厚はゲート電極２０５の高さよりも大きくてもよい。絶縁材料からなる層２１０の形成後、絶縁材料からなる層２１０の表面の凹凸を減らすために、平坦化プロセス、例えばＣＭＰプロセスを行ってもよい。
絶縁材料からなる層２１０には、コンタクトビア２１１，２１２，２１３の形で設けられた凹部が形成されている。コンタクトビア２１１はソース領域２０８上に形成されている。コンタクトビア２１２はゲート電極２０５上に形成されていて、コンタクトビア２１３はドレイン領域２０９上に形成されている。これにより、コンタクトビア２１１の底部ではソース領域２０８が、コンタクトビア２１２の底部ではゲート電極２０５が、そしてコンタクトビア２１３の底部ではドレイン領域２０９が、それぞれ部分的に露出している。図１ａ〜１ｂを参照して上記において説明した、現在の技術水準に従った半導体構造の製造方法と同様に、コンタクトビア２１１，２１２，２１３も、コンタクトビア２１１，２１２，２１３が形成される位置に開口を有し、層２１０の材料を除去するように構成されたエッチャントに半導体構造２００をさらすマスク（図示省略）を形成することによって形成されてもよい。
半導体構造１００上には、ロジウムを含む材料からなる層２１４が形成されている。ロジウムを含む材料からなる層２１４は、コンタクトビア２１１，２１２，２１３の底面及び側壁、及び、層２１０の表面のうちコンタクトビア２１１，２１２，２１３の間にある部分といった、層２１０の表面のうちコンタクトビア２１１，２１２，２１３の外側部分を覆っていてもよい。コンタクトビア２１１，２１２，２１３の底面において、ソース領域２１０、ゲート電極２０５、及びドレイン領域２０９上にそれぞれ層２１４があってもよい。
実施形態の中には、ロジウムを含む材料からなる層２１４を、スパッタリングプロセスを用いて形成してもよいものもある。スパッタリングプロセスでは、ロジウムを含むターゲットにイオン、例えばアルゴン等の希ガスのイオンを照射する。イオンの衝撃のために、ロジウム原子がターゲットから叩き出される。ターゲットから叩き出されたロジウム原子の少なくとも一部が半導体構造２００に衝突して層２１４を形成するように、半導体構造２００をターゲットの反対側に設置する。
他の実施形態において、ロジウムを含む材料からなる層２１４は、ＡＬＤプロセスを用いて形成されてもよい。ＡＬＤプロセスにおいて、半導体構造２００は、気体状の原料が供給され得る反応器内に備えられる。そして、ロジウムを含む第１の原料、例えばアセチルアセトン酸ロジウム（ＩＩＩ）を反応器に供給する。これにより、第１の原料からなる実質的に単原子の層が半導体構造２００上に形成される。半導体構造２００の温度及び／または第１の原料の流量といった堆積プロセスのパラメータは、第１の原料からなる実質的に単原子の層は半導体構造２００の表面に残存するが、第１の原料の分子がさらに、第１の原料からなる実質的に単原子の層にほぼ安定して結合することはできないように構成されている。ある実施形態では、ＡＬＤプロセスを約１００〜４００℃の範囲の温度で行ってもよい。ＡＬＤプロセスをこの温度範囲で行うことは、電界効果型トランジスタ２０２に設けられたシリサイド部分の損傷を防ぐのに役立つ。当業者には周知であるように、このようなシリサイド部分は、例えば、ソース領域２０８及びドレイン領域２０９に設けられていてもよい。
その後、第２の原料、例えば酸素を反応器に供給する。第２の原料は第１の原料と化学的に反応するように構成されている。この化学反応では、ロジウムと他の揮発性の反応生成物が生成され得る。ロジウムは半導体構造２００の表面に残存して層２１４を形成するが、一方、揮発性の反応生成物は、真空ポンプによって反応器の外側へ排気することができる。
次に、層２１４が所望の膜厚になるまで、第１の原料と第２の原料を交互に供給することを繰り返す。層２１４の成長速度は１サイクルで堆積できる第１の原料の量、つまり、実質的に単原子の層の量によりほぼ制限されているので、ロジウムを含む材料からなる層２１４の膜厚は、上部に層が形成される半導体構造２００の表面部分の傾きとはほぼ無関係であり得る。特に、コンタクトビア２１１，２１２，２１３の底面及び側壁上にあるロジウムを含む材料からなる層２１４の膜厚は、半導体構造２００のうちコンタクトビア２１１，２１２，２１３の外側のほぼ水平な部分、例えば、絶縁材料からなる層２１０のうちコンタクトビア２１１，２１２，２１３間にある部分及びコンタクトビア２１１，２１２，２１３の底面の部分の上にある層２１４の膜厚にほぼ等しくなり得る。さらに別の実施形態において、ロジウムを含む材料からなる層２１４の形成に他の方法を用いてもよい。例えば、層２１４を、ＣＶＤプロセス及び／またはＰＥＣＶＤプロセスを用いて形成してもよい。ロジウムを含む材料からなる層２１４の膜厚は、約５〜３０ｎｍの範囲、特に約５〜１０ｎｍの範囲であってもよい。
ロジウムを含む材料からなる層２１４の形成後、半導体構造２００上に銀を含むシード層２１５を形成する。実施形態の中には、シード層２１５は、反応物、例えばヘキサフルオロアセチルアセトナト［ビス（トリメチルシリル）アセチレン］銀（（１，１，１，５，５，５−Ｈｅｘａｆｌｕｏｒｏ−２，４−ｐｅｎｔａｎｅｄｉｏｎａｔｏ）−ｓｉｌｖｅｒ ［ｂｉｓ（ｔｒｉｍｅｔｈｙｌｓｉｌｙｌ）ａｃｅｔｙｌｅｎｅ］）または揮発性のメタルアセトアミジネート（ｍｅｔａｌ ａｃｅｔａｍｉｄｉｎａｔｅｓ）［Ｍ（ＲＮＣ（ＣＨ３）ＮＲ）ｘ］ｙ等の、銀を含む有機金属化合物が、半導体構造２００を備える反応器に供給されるＣＶＤプロセスを用いて形成されるものもある。半導体構造２００の表面では、有機金属化合物と、必要に応じて反応器に供給された他の反応物に、銀元素を生成する化学反応が起こる。銀は半導体構造２００上に堆積してシード層２１５を形成するが、一方、他の反応生成物は、反応器の外側へポンプで排気することができる。
他の実施形態において、ＰＥＣＶＤプロセスを用いてシード層２１５を形成してもよい。当業者ならば知っているように、ＰＥＣＶＤはＣＶＤの異種であり、このプロセスでは、反応ガス内でグロー放電を発生させる。このためには、無線周波数交流電圧と、必要に応じてバイアス電圧を、半導体構造２００と反応器内に設けられた電極との間に印加する。別の実施形態では、無線周波数交流電圧及び／またはバイアス電圧を、どちらかが半導体構造２００の近傍に設けられている第１の電極と第２の電極の間に印加することができる。バイアス電圧は、直流電圧または低周波数交流電圧であり得る。グロー放電では、反応ガスから、原子、イオン、及び／またはラジカル等の化学反応性の高い種が生成される。したがって、半導体構造２００の表面に堆積する銀元素が生成される反応ガス内での化学反応は、反応ガス内でグロー放電を発生させないＣＶＤプロセスよりも低温で発生することが可能である。これにより、シード層２１５の形成中における半導体構造２００の熱履歴を低減することができ、効果的である。
さらに別の実施形態において、無電解めっきプロセスを用いてシード層２１５を形成してもよい。無電解めっきプロセスでは、半導体構造２００を、ＡｇＮＯ３または硫酸銀等の銀を含む化合物を含む溶液中に入れる。実施形態の中には、有機硫酸塩を含む化合物を用いてもよいものもある。さらに、この溶液は、当業者には周知の銅めっきで用いられる抑制剤、平滑剤、及び促進剤と同様のものを含んでいてもよい。この溶液はさらに溶剤を含んでいてもよい。この溶剤は水を含んでいてもよい。他の実施形態において、有機溶剤または超臨界二酸化炭素を使用してもよい。半導体構造２００の表面では、銀元素を生成する化学反応が起きる。半導体構造２００上に銀元素が堆積することにより、シード層２１５が形成される。
シード層２１５の形成後、半導体構造２００上に、銀を含む材料からなる層２１６を形成する。層２１６はほぼ純粋な銀で構成されていてもよい。他の実施形態において、層２１６は銀の合金を含んでいてもよい。
実施形態の中には、電気めっきプロセスを用いて、銀を含む材料からなる層２１６を形成してもよいものもある。電気めっきでは、半導体構造２００及び銀を含む材料で構成された電極を電解液中に入れる。電解液は、例えばＡｇＮＯ３または硫酸銀等の銀塩からなる水溶液で構成されていてもよい。実施形態の中には、有機硫酸塩を用いてもよいものもある。層２１６がほぼ純粋な銀で構成されている実施形態では、電極もまたほぼ純粋な銀で構成されていてもよい。層２１６が銀の合金を含んでいる他の実施形態では、電極は銀の合金を含んでいてもよい。このような実施形態において、電解液は、銀塩に加えて、銀を含む材料からなる他の化合物の塩を含んでいてもよい。
半導体構造２００と電極の間に電圧を印加する。この電圧の極性は、少なくとも平均で、半導体構造２００が陰極となり電極が陽極となるようになっている。これにより、半導体構造２００側では、電解液から得られる銀イオンと必要に応じて他のプラスに帯電したイオンとが固体状態になり、銀を含む材料からなる層２１６が形成される。電極側では、銀原子と必要に応じて１つ以上の他の元素の原子とが帯電して、電解液中に溶解した状態になる。
他の実施形態において、ＣＶＤプロセス及び／またはＰＥＣＶＤプロセスを用いて、銀を含む材料からなる層２１６を形成してもよい。このような実施形態において、層２１６及びシード層２１５は、単独のＣＶＤプロセスまたはＰＥＣＶＤプロセスで形成されてもよく、また、それぞれが別個のものである必要もない。
銀を含む材料からなる層２１６の形成後、アニールプロセスを行ってもよい。アニールプロセスにおいて、約１分から約２時間の範囲の所定の時間、約１００〜４００℃の範囲の高温に半導体構造２００をさらしてもよい。アニールプロセスでは、銀を含む材料の粒径を大きくすることができ、銀を含む材料からなる層２１６の形成時に生じたボイドをふさぐことができる。これにより、銀を含む材料の導電率が向上し得る。図１ａ〜１ｂを参照して上記で説明した、コンタクトビアにタングステンを充填する現在の技術水準に従った方法と比較して、アニールプロセス中に粒径を大きくしてボイドをふさぐことをより効率的に行うことができ、効果的である。
図２ｂは、本発明の方法のその後の段階における半導体構造２００の模式断面図を示したものである。銀を含む材料からなる層２１６の形成後、層２１６のうちコンタクトビア２１１，２１２，２１３の外側にある部分を除去するために、平坦化プロセスを行ってもよい。平坦化プロセスは、層２１６に接触する研磨パッドを基準として半導体構造２００を動かすＣＭＰプロセスであってもよい。半導体構造２００と研磨パッドの界面にはスラリーが供給される。スラリーは、半導体構造２００の表面上の材料と化学反応するように構成された１つ以上の化合物を含んでいる。特に、スラリーは、層２１６の銀を含む材料と化学反応するように構成されていてもよい。化学反応の生成物は、スラリー及び／または研磨パッドに含まれている研磨剤を用いて除去される。
ＣＭＰプロセスは、ロジウムを含む材料からなる層２１４が半導体構造２００の表面上で露出するとすぐに停止されてもよい。ロジウムを含む材料からなる層２１４は、ＣＭＰプロセスで除去する必要はない。これにより、ＣＭＰプロセスでロジウムを含む材料からなる層２１４も除去した場合に起こる可能性のある、銀を含む材料からなる層２１６のうちコンタクトビア２１１，２１２，２１３内部にある部分を損傷する危険性を低減させるのに役立ち、効果的である。
半導体構造２００上に、ロジウムを含む材料からなる層２１７が堆積されてもよい。層２１７は層２１４と同じ材料で構成されていてもよい。特に、層２１４と層２１７が両方とも純粋なロジウムを含んでいてもよい。
ロジウム塩、例えば、硫酸ロジウムを含む電解液中に半導体構造２００を入れる電気めっきプロセスを用いて、ロジウムを含む材料からなる層２１７を形成してもよい。半導体構造２００に加えて、ロジウムを含む電極を電解液中に入れる。電圧を半導体構造２００と電極の間に印加する。この電圧の極性は、少なくとも平均で、半導体構造２００が陰極となり電極が陽極となるようになっている。これにより、半導体構造２００側では、電解液から得られるロジウムイオンが中和され、溶解した状態から固体状態になり、ロジウムを含む材料からなる層２１７が形成される。電極側では、ロジウム原子がイオン化され、電極内にある固体状態から電解液中に溶解した状態になる。他の実施形態において、上述の層２１４の形成と同様に、ロジウムを含む材料からなる層２１７を形成する際に、スパッタリング、ＡＬＤ、ＣＶＤ、及び／またはＰＥＣＶＤを用いてもよい。層２１７の膜厚は、約５〜３０ｎｍの範囲、特には約５〜１０ｎｍの範囲であってもよい。
ロジウムを含む材料からなる層２１７の形成後、半導体構造２００上にマスク２１８を形成してもよい。このマスクはコンタクトビア２１１，２１２，２１３を覆う。マスク２１８はフォトレジストで構成されていてもよく、また、当業者には周知の種類のフォトリソグラフィプロセスを用いて形成してもよい。
マスク２１８及び絶縁材料からなる層２１０をほぼそのままの状態で残し、層２１４，２１７のロジウムを含む材料を除去するように構成されているエッチングプロセスを行う。実施形態の中には、エッチングプロセスはドライエッチングプロセスであってもよいものもある。ドライエッチングにおいて、例えば、フッ素もしくはフッ素を含む化合物を含み得るエッチングガス中で、グロー放電を発生させる。グロー放電は、高周波交流電圧、及び／または、低周波交流電圧または直流電圧であってもよいバイアス電圧を、半導体構造２００と半導体構造２００の近傍に設けられた電極の間に印加することによって発生し得る。他の実施形態では、高周波交流電圧及びバイアス電圧を、どちらかが半導体構造２００の近傍に設けられている第１の電極と第２の電極の間に印加してもよい。グロー放電では、エッチングガスから、原子、ラジカル及び／またはイオン等の化学反応性の高い種が生成される。この化学反応性の高い種が層２１４，２１７内のロジウムを含む材料と化学反応をすることで、揮発性の反応生成物が生成し得る。揮発性の反応生成物は、エッチングプロセスが行われている反応器からポンプで排気してもよい。特に、ロジウム及びフッ素を含む揮発性化合物が、層２１４，２１７内のロジウムから生成され得る。
他の実施形態において、ロジウムと化学反応を起こす化合物からなる溶液に半導体構造２００をさらす湿式化学エッチングプロセスを用いて、層２１４，２１７のうちマスク２１８で覆われていない部分を除去してもよい。例えば、この化合物は、水溶液の形で供給されていてもよいオゾン及び／または塩化水素を含んでいてもよい。
図２ｃは、本発明の製造方法のその後の段階における半導体構造２００の模式断面図を示したものである。エッチングプロセス後、マスク２１８は、例えば既知のレジスト剥離プロセスを用いて除去することができる。エッチングプロセス後、コンタクトビア２１１，２１２，２１３の各々において、銀を含む材料との界面はほぼ全てが、ロジウムを含む材料からなる層２１４，２１７で覆われている。これにより、コンタクトビア２１１，２１２，２１３の各々における銀を含む材料は、層２１４，２１７の各部分が構成するロジウムを含む材料からなるケージによって囲まれている。ロジウムを含む材料によって銀と絶縁層２１０の材料との接触が防止されているので、銀は化学的にも機械的にも保護され得る。特に、ロジウムは高い化学的安定性を有している。
しかしながら、本発明は、ロジウムを含む材料からなる層２１４，２１７がコンタクトビア２１１，２１２，２１３内部に設けられた銀を含む材料をほぼ完全に囲むケージを構成する実施形態に限定されない。他の実施形態では、シード層２１５を形成する前に、ロジウムを含む材料からなる層２１４のうちコンタクトビア２１１，２１２，２１３の底部に位置する部分を除去してもよい。この除去は、層２１４のうちコンタクトビア２１１，２１２，２１３の底部にあるほぼ水平な部分を、層２１４のうちコンタクトビア２１１，２１２，２１３の側壁にある部分よりも早いエッチング速度で除去するように構成された異方性エッチングプロセスを用いて行われてもよい。このような実施形態において、シード層２１５及び層２１６の銀を含む材料は、ソース領域２０８、ゲート電極２０５、及びドレイン領域２０９のシリコンと接触している。層２１６の形成後に行われるアニールプロセスでは、銀を含む材料のうちコンタクトビア２１１，２１２，２１３の底部にある部分が、ソース領域２０８、ゲート電極２０５、及びドレイン領域２０９のシリコンと化学反応して、銀シリサイドが生成される。銀シリサイドの生成は、コンタクトビア２１１，２１２，２１３内の銀を含む材料とソース領域２０８、ゲート電極２０５、及びドレイン領域２０９との間の接触抵抗が低下するのに役立ち得るので、効果的である。
図２ｃは、本発明の製造方法のその後の段階における半導体構造２００の模式断面図を示したものである。図１ａ〜１ｂを参照して上記で説明した、現在の技術水準に従った製造方法と同様に、半導体構造２００上に絶縁材料からなる層２２１が形成されてもよい。層２２１は、層２１０と同じ材料で構成されていても、あるいは異なる材料で構成されていてもよい。層２２１の形成では、ＣＶＤ及び／またはＰＥＣＶＤ等の当業者には周知の堆積プロセスを用いてもよい。
層２２１には、図１ａ〜１ｂを参照して上記で説明した実施形態にあるトレンチ１２２，１２３，１２４と同様のトレンチ２２２，２２３，２２４が形成されてもよい。このためには、当業者には周知のフォトリソグラフィ及びエッチングの各方法を用いてもよい。トレンチ２２２，２２３，２２４内には、バリア層２２５、シード層２２７、及び導電材料からなる層２２６が形成されてもよい。
実施形態の中には、シード層２２７及び導電材料からなる層２２６が銅を含んでいてもよいものもある。このような実施形態において、バリア層２２５はタンタル及び／または窒化タンタルを含んでいてもよい。バリア層２２５は、銅がシード層２２７及び／または層２２６から層２２１の絶縁材料や半導体構造２００の他の構成要素へ拡散するのを防止する、もしくは少なくとも低減させるのに役立ち得る。特に、バリア層２２５は、電界効果型トランジスタ２０２への銅の拡散を防ぐ、もしくは低減させるのに役立ち得るので、銅原子が半導体基板２０１の結晶構造に入り込むことによって生じる深い不純物準位のために電界効果型トランジスタ２０２の性能が低下することを大幅に回避し得る。シード層２２７は無電解めっき、ＣＶＤ、及び／またはＰＥＣＶＤによって形成されてもよく、層２２６は電気めっきによって形成されてもよい。
他の実施形態において、シード層２２７及び導電材料からなる層２２６は銀を含む材料で構成されていてもよく、ここで、ほぼ純粋な銀あるいは銀の合金が使用されていてもよい。このような実施形態において、バリア層２２５は上述の層２１４と同様に、ロジウムを含む材料で構成されていてもよい。層２１４の形成と同様に、バリア層２２５を、スパッタリング、ＡＬＤ、ＣＶＤ、及び／またはＰＥＣＶＤを用いて形成してもよい。シード層２２７を、上述のシード層２１５の形成と同様に、ＣＶＤ、ＰＥＣＶＤ、及び／または無電解めっきを用いて形成してもよい。銀を含む材料からなる層２１６の堆積と同様に、導電材料からなる層２２６は、導電材料が銀を含む材料で構成されている場合において、電気めっきプロセスを用いて堆積してもよい。
導電材料からなる層２２６の形成後、平坦化プロセス、例えばＣＭＰプロセスを、導電材料からなる層２２６及びシード層２２７のうちトレンチ２２２，２２３，２２４の外側にある部分を除去するために行ってもよい。さらに、平坦化プロセスでは、バリア層２２５のうちトレンチ２２２，２２３，２２４の外側にある部分を除去してもよい。
シード層２２７及び導電材料からなる層２２６が銀を含むとともにバリア層２２５がロジウムを含む実施形態の中には、平坦化プロセスでバリア層２２５を除去しないものもある。このような実施形態では、ロジウムを含む材料からなる層２１４のうちコンタクトビア２１１，２１２，２１３の外側にある部分の除去を行う上述のエッチングプロセスと同様に、バリア層２２５のうちトレンチ２２２，２２３，２２４の外側にある部分を、エッチングプロセスを用いて除去してもよい。実施形態の中には、ロジウムを含む材料からなる層２１７のコンタクトビア２１１，２１２，２１３上への形成と同様に、トレンチ２２２，２２３，２２４上に、ロジウムを含む材料からなる層をさらに形成してもよいものもある。
バリア層２２５、シード層２２７、及び導電材料からなる層２２６のうちトレンチ２２２，２２３，２２４の外側にある部分の除去後、これらの層のトレンチ２２２，２２３，２２４内部にある残りの部分が、ソース領域２０８、ゲート電極２０５、及びドレイン領域２０９を半導体構造２００内の他の回路素子に接続することができる導電線を構成する。導電線とソース領域２０８、ゲート電極２０５、及びドレイン領域２０９との電気的接続は、コンタクトビア２１１，２１２，２１３内に設けられた銀を含む材料によって行われている。
本発明は、本明細書の教示の恩恵を受ける当業者には明白な、等しくはないが等価な方法で修正し実施し得るので、上記に開示された各実施形態は例示的なものにすぎない。例えば、上記に記載のプロセス工程を異なる順序で行ってもよい。さらに、以下に示す請求項に記載の内容を除き、本明細書で示した構成や設計の詳細に限定することを意図するものではない。したがって、上記に開示された各実施形態は修正または変更してもよく、このような変形はすべて本発明の範囲及び精神の範疇内であるとみなされることは明白である。よって、本明細書で求められている保護は以下の請求項に記載の通りである。

Claims (17)

  1. 凹部を持つ絶縁材料の層（２１０）を備えた半導体基板（２０１）を設けるステップと、
    前記凹部に銀を含む材料を充填するステップとを含む、半導体構造（２００）の形成方法。
  2. 前記凹部は、コンタクトビア（２１１，２１２，２１３）またはトレンチ（２２２，２２３，２２４）のうちの少なくとも１つを備えている請求項１記載の方法。
  3. さらに、前記凹部に前記銀を含む材料を充填する前に、前記凹部の側壁または底面のうちの少なくとも１つの上に、ロジウムを含む材料からなる層（２１４）を形成する請求項１記載の方法。
  4. 前記ロジウムを含む材料からなる層（２１４）は、前記半導体基板（２０１）のうち前記凹部の外側にある部分上にも形成されている請求項３記載の方法。
  5. 前記銀を含む材料の前記凹部への充填は、前記銀を含む材料からなる層（２１６）を前記半導体基板（２０１）上に堆積して行う請求項１記載の方法。
  6. さらに、前記銀を含む材料からなる層（２１６）を堆積した後に、アニールプロセスを行う請求項６記載の方法。
  7. 前記銀を含む材料からなる層（２１６）のうち前記凹部の外側に位置する部分を除去するステップをさらに含む、請求項６記載の方法。
  8. 前記ロジウムを含む材料からなる層（２１４）のうち前記凹部の外側に位置する部分を除去するステップをさらに含む、請求項４記載の方法。
  9. 前記凹部に前記銀を含む材料を充填した後に、前記半導体基板（２０１）上にロジウムを含む材料からなる層（２１７）を形成するステップをさらに含む、請求項１記載の方法。
  10. 前記ロジウムを含む材料からなる層（２１７）を形成した後に、前記銀を含む材料が充填された前記凹部を覆うマスク（２１８）を形成するステップと、
    前記ロジウムを含む材料からなる層（２１７）のうち前記マスク（２１８）で覆われていない部分を除去するように構成されているエッチングプロセスを行うステップとをさらに含む、請求項１２記載の方法。
  11. 前記銀を含む材料が充填された前記凹部上に導電線（２２２，２２３，２２４）を形成するステップをさらに含み、
    前記銀を含む材料が充填された前記凹部は、前記導電線と前記半導体基板内の前記凹部の下に形成された回路素子（２０８，２０６，２０９）とを電気的に接続する請求項１記載の方法。
  12. 絶縁材料からなる層（２１０）と、前記絶縁材料からなる層（２１０）に設けられており、銀を含む材料が充填されている凹部とを有する半導体基板（２０１）を備えた半導体構造（２００）。
  13. 前記凹部は、コンタクトビア（２１１，２１２，２１３）またはトレンチ（２２２，２２３，２２４）のうちの少なくとも１つを備えている請求項１５記載の半導体構造（２００）。
  14. 前記半導体基板（２０１）は、
    前記絶縁材料からなる層（２１０）の下に形成された回路素子（２０８，２０６，２０９）と、
    前記絶縁材料からなる層（２１０）の上に形成された導電線（２２２，２２３，２２４）を備えており、
    前記銀を含む材料が充填された前記凹部は、前記回路素子（２０８，２０６，２０９）と前記導電線（２２２，２２３，２２４）とを電気的に接続する、請求項１５記載の半導体構造（２００）。
  15. 前記凹部の側壁または底面のうちの少なくとも１つを覆うロジウムを含む材料からなる層（２１４）をさらに備えた、請求項１５記載の半導体構造（２００）。
  16. 前記銀を含む材料が充填された前記凹部上に設けられたロジウムを含む材料からなる層（２１７）をさらに備えた、請求項１５記載の半導体構造（２００）。
  17. 前記銀を含む材料は導電性部材（２１１，２１２，２１３）を構成し、前記半導体構造（２００）は前記導電性部材（２１１，２１２，２１３）と前記半導体基板（２０１）の他の部分との界面全体をほぼ覆うロジウムを含む材料からなる層（２１７）をさらに備えている、請求項１５記載の半導体構造（２００）。
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