TWI449089B - 半導體結構及其形成方法 - Google Patents

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Description

半導體結構及其形成方法
本發明大致上係關於積體電路之製作，且尤係關於連接積體電路中之電路元件的導電特徵(electrically conductive feature)之形成。
積體電路包括許多個別的電路元件，例如電晶體、電容器及電阻器。這些元件係藉由導電特徵而連接在一起，以形成複雜的電路，例如記憶體裝置、邏輯裝置及微處理器。藉由增加每電路功能元件之數目以增加該電路之功能性及/或藉由增加該等電路元件之運作速度，可改善積體電路之效能。特徵尺寸(feature size)之減小讓大量的電路元件得以形成於相同的面積上，因此，可增加電路之功能性，並且也可減少訊號傳遞延遲，故可能增加電路元件之運作速度。
隨著積體電路的特徵尺寸之減小，積體電路之電路元件需要更複雜的技術方能電性連接在一起。如果大量的電路元件係形成在相同的面積上，為了要能夠容納該導電特徵，該導電特徵之尺寸必須予以減小。此外，導電特徵也可形成在彼此相互堆疊之複數個層中。
在現代積體電路中，較高的互連層(higher interconnect level)中之導電特徵通常係由銅所製成。然而，如果銅擴散至其中形成有電路元件之矽基底內，且併入(incorporate)至該矽基底之結晶格(crystal lattice)內，則會產生深的雜質層(deep impurity level)。這種深的雜質層會導致電路元件(例如場效電晶體)之效能的降低。為了避免這種問題，電路元件與第一層導電線之間的電性連接通常由鎢所製成。
一種依據目前技術形成半導體結構之方法將參閱第1a至1b圖而加以描述。第1a圖顯示半導體結構100於依據目前技術之製造方法之第一階段中的示意剖面圖。
半導體結構100包括基底101，基底101(可例如包括矽)包括場效電晶體102。場效電晶體102包括主動區103、源極區108和汲極區109。在依據目前技術之製造方法的範例中(其中，場效電晶體102為N型電晶體)，基底101之材料可為P型摻雜的(P－doped)，而源極區108和汲極區109則可為N型摻雜的(N－doped)。相反地，在依據目前技術之製造方法的範例中(其中，場效電晶體102為P型電晶體)，主動區103可為N型摻雜的，而源極區108與汲極區109則可為P型摻雜的。因此，源極區108與主動區103之間的介面(interface)處和汲極區109與主動區103之間的介面處有PN過渡(PN transition)。
場效電晶體102復包括閘電極(gate electrode)105，閘電極105之側面被側壁間隔件結構107所包圍，並藉由閘極絕緣層(gate insulation layer)106而與主動區103分隔。溝槽隔離結構(trench isolation structure)104將場效電晶體102與半導體結構100中之其他電路元件予以電性絕緣。場效電晶體102可藉由該領域中熟習技術者所已知的方法加以形成，包含離子佈植(ion implantation)、沉積(deposition)、光微影術(photolithography)、蝕刻(etching)、氧化(oxidation)及退火(annealing)等先進技術。
介電材料層110係沉積於基底101之上，層110可包括二氧化矽、氮化矽及/或氧氮化矽，並可藉由已知的沉積技術(例如化學氣相沉積(chemical vapor deposition,CVD)及電漿加強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD))來予以形成。層110之厚度可大於閘電極105之高度。在沉積層110後，可實施已知的平坦化製程(例如化學機械研磨(chemical mechanical polishing,CMP))，以獲得層110之平坦表面。
接觸通孔(contact via)111、112、113係形成於層110中，為了這個目的，遮罩(mask)(未顯示)係藉由已知的光微影術方法而形成於半導體結構100之上，該遮罩將除了接觸通孔111、112、113待形成之部分以外之其餘部分的層110予以覆蓋。之後，實施已知的各向異性蝕刻製程(anisotropic etching process)(例如乾式蝕刻製程)，以將未被該遮罩所覆蓋之層110予以移除。該蝕刻製程之各向異性有助於獲得接觸通孔111、112、113的實質上係垂直之側壁。
接觸通孔111係形成在源極區108之上方，因此，在接觸通孔111之底部，源極區108的一部分係暴露的。接觸通孔112、113分別形成在閘電極105和汲極區109之上方，故閘電極105係暴露在接觸通孔112之底部，而汲極區109係暴露在接觸通孔113之底部。
在依據目前技術之製造方法的一些範例中，蝕刻停止層(etching stop layer)(未顯示)可設置在場效電晶體102及層110之間，其中，該蝕刻停止層所包括的材料之蝕刻率(etch rate)係遠低於層110之介電材料的蝕刻率。因此，該蝕刻製程可在通孔111、112、113一貫穿層110之介電材料時，便立即可靠地停止。在形成接觸通孔111、112、113後，可實施第二蝕刻製程，以將該蝕刻停止層暴露在接觸通孔111、112、113之底部的部分予以移除。在形成接觸通孔111、112、113後，可藉由例如已知的光阻剝除法(resist strip method)來將該遮罩予以移除。
接下來，接觸通孔111、112、113係以鎢來予以填充，為了這個目的，第一膠層(glue layer)114及第二膠層115係沉積於半導體結構100之上。膠層114、115可改善設置於接觸通孔111、112、113中之鎢與層110之介電材料之間的黏著性。此外，如果該鎢係藉由化學氣相沉積(CVD)製程及/或電漿加強化學氣相沉積(PECVE)製程來予以沉積，則膠層114、115可有助於獲得具有較佳結晶結構的鎢。
第一膠層114可包括鈦，並可藉由離子化金屬電漿沉積製程來予以形成。如該領域中熟習技術者所已知的，離子化金屬電漿沉積係另一種物理氣相沉積，其中，金屬原子(metal atom)係在電漿中被離子化，該金屬原子可例如藉由濺鍍(sputtering)包括將被沉積之該金屬的靶材(target)來予以產生。該電漿可藉由載體氣體(carrier gas)中之電氣輝光放電(electric glow discharge)來予以產生，該載體氣體可例如包括氮氣及/或鈍氣(noble gas)。該電氣輝光放電可藉由個別地將射頻交流電流耦合至該載體氣體及/或藉由將該射頻交流電壓施加至設置於該載體氣體內之電極來予以產生。該離子化的金屬原子接著藉由偏壓而朝基底101加速，該偏壓係施加在基底101與設置有反應器容器(reactor vessel)之電極之間，該離子化金屬電漿沉積係在該反應器容器內實施。第二膠層115可包括氮化鈦，並可藉由為該領域中熟習技術者所已知的化學氣相沉積及/或電漿加強化學氣相沉積來予以形成。
包括鎢之晶種層(seed layer)116係形成在半導體結構100之上方，晶種層116可藉由原子層沉積(atomic layer deposition,ALD)製程來予以形成。如該領域中熟習技術者所已知，原子層沉積係另一種化學氣相沉積，其中，該半導體結構係相繼地暴露於複數個氣態先質化合物(gaseous precursor compound)，該等氣態先質化合物係相繼地流至半導體結構100設置於其中的反應器容器。當第一先質流至半導體結構100時，第一先質之實質上單原子層(mono－atomic layer)係形成在第二膠層115之上方。由於該第一先質之分子之間的黏著性可能不強，因此，藉由調適該原子層沉積製程之溫度，可實質上避免沉積超過一層之第一先質之單原子層。之後，第二先質係流至半導體結構100，該第二先質與出現在半導體結構100之表面上的第一先質起化學反應。在該化學反應中，可產生鎢。
在晶種層116形成後，包括鎢之層117可形成在晶種層116之上方，為了這個目的，可採用廣為人知的沉積技術，例如化學氣相沉積及/或電漿加強化學氣相沉積。在層117之形成過程中，接觸通孔111、112、113之邊緣附近之所進行的材料沉積可較接觸通孔111、112、113之底部附近所進行的材料沉積為快。如此一來，便可在接觸通孔111、112、113之內側形成接縫(seam)118、119、120。
接下來，可實施化學機械研磨(CMP)製程，該化學機械研磨製程係用來將膠層114、115、晶種層116及包括鎢之層117中沉積於接觸通孔111、112、113之外的部分予以移除。
第1b圖顯示半導體結構100於依據目前技術之製造方法的較後階段中之示意剖面圖。第二層121介電材料係形成在第一層110介電材料的上方。在依據目前技術之製造方法的一些範例中，第二層121可包括與第一介電層110相同的材料。或者，第二層121可包括與第一介電層110不同的材料，例如像是氫基倍半矽氧烷(hydrogen silsesquioxane)之低k(low－k)材料。
在第二層121介電材料中，係形成有溝槽122、123、124，此可藉由該領域中熟習技術者所已知的光微影及蝕刻技術來予以完成。
障壁層(barrier layer)125係形成在半導體結構100之上方，障壁層125可包括鉭及/或氮化鉭，並可用來防止將設置於溝槽122、123、124中之銅擴散至半導體結構100之其他部分。
接下來，包括銅之晶種層127係形成在半導體結構100之上，此可藉由例如化學氣相沉積或電漿加強化學氣相沉積之已知方法來予以完成。之後，包括銅之層126係藉由例如該領域中熟習技術者所已知的電鍍製程形成在晶種層127之上。最後，晶種層127及層126位於溝槽122、123、124之外的部分係藉由例如化學機械研磨製程來予以移除。
依據目前技術之上述製造方法的問題為用來填充接觸通孔111、112、113之鎢具有相當高的電阻率，因此，隨著接觸通孔111、112、113之尺寸(特別是接觸通孔111、112、113之直徑)之減小，流經接觸通孔111、112、113之電流會受到高電阻的影響，該高電阻可導致訊號傳遞延遲的增加，也會產生不想要的熱。由鎢所填充之接觸通孔111、112、113之電阻會由於接縫118、119、120之出現而進一步增加。此外，膠層114、115可具有比鎢更高的電阻，因此，膠層114、115可進一步增加接觸通孔111、112、113之電阻。
依據目前技術之上述製造方法之另一個問題為一個或更多個接縫118、119、120會於該化學機械研磨製程期間打開(opened)，該化學機械研磨製程係用來將膠層114、115、晶種層116及層117位於接觸通孔111、112、113之外的部分予以移除，此可導致以鎢所填充之接觸通孔111、112、113之導電率(electrical conductivity)明顯的減小，或甚至導致半導體結構100的故障。
本發明係關於可避免、或至少減小一個或更多個上述問題之效應的各種方法及裝置。
以下提出本發明之簡化概要，以提供本發明之一些態樣的基本了解。此概要並不是本發明詳盡的概觀，其並不是用來確認本發明之關鍵或重要元件或描繪本發明之範疇，其唯一的目的係以簡化形式提出一些概念，以作為稍後討論之更詳細敘述的序言。
依據此處所揭露之一個例示實施例，一種形成半導體結構之方法包括提供半導體基底，該半導體基底包括一層介電材料，凹部(recess)設置於該層介電材料中。該凹部以包括銀之材料予以填充。
依據此處所揭露之另一個例示實施例，一種半導體結構包括半導體基底，該半導體基底包括一層介電材料，凹部設置在該層介電材料中，該凹部以包括銀之材料予以填充。
本發明之不同例示實施例係揭露於下文中。為了清楚起見，真正實作之特徵並非全揭露於此說明書中，應領會的是，在任何這種真正實施例之發展中，必須作出各種特定實作之決定，以達成發展者之特定目標，例如與系統相關及商業相關之限制相容，該限制會隨著實作之不同而改變。此外，將領會的是，這種發展努力可能是複雜且耗時的，但卻仍然是該領域中具有此揭露利益之通常技術者所需從事的例行工作。
本發明之標的將參閱所附加的例圖來予以描述。不同的結構、系統及裝置係示意地繪示於圖式中，其目的僅在於解釋，以便不會以該領域中熟習技術者已知的細節來模糊本發明。然而，該附加的圖式係包含以描述及解釋本發明之例示範例。此處所使用之字與詞應被了解及解讀成具有與相關領域中之熟習技術者對於該些字與詞所為之解釋相一致的意義。術語或詞之特別定義(也就是，不同於該領域中熟習技術者所了解之通常及習慣意義)不會被此處之字或詞的一致用法所暗示。到一個程度，如果術語或詞想要具有特別意義，也就是除了熟習技藝者所了解的意義以外的意義，則這種特別意義將會以直接且無疑義提供該術語與詞特別定義之定義方式明確地提出於說明書中。
在此處所揭露的一些實施例中，形成於一層介電材料(該層介電材料係設置在半導體基底之上)中之凹部係以包括銀之材料來予以填充，該凹部可包括形成於電路元件(該電路元件係設置在該半導體基底中，例如場效電晶體)之上的接觸通孔，這樣，以包括銀之該材料所填充之該凹部便可提供對該電路元件之電性連接。
包括銀之該材料可包括實質上純的銀，其優點在於，使用實質上純的銀可有助於提供該材料非常低的電阻率。在其他實施例中，包括銀之該材料可包括合金(該合金包括銀)，例如銀與其他貴金屬(0至10%)之合金，該貴金屬例如為銠、銥、鉑、釕及金。也可使用包括其他金屬(例如銅、鋁、鉻及鉭)之合金。在另外的實施例中，也可使用包括鉍、硼、磷、矽、碳及硫之合金，其優點在於，鉍、硼、磷、矽、碳及硫可提供粒界定位(grain boundary fix)。
再者，在一些實施例中，一層包括銠之材料可設置在包括銀之材料之下及/或之上。包括銠之該層材料可機械性地及/或化學性地保護包括銀之該材料。
其優點在於，包括銀之該材料可具有高的導電率，銀之導電率係高於鎢之導電率，並且甚至高於銅之導電率，銅常用於較高之互連層的電性連接。因此，形成於半導體基底中之電路元件的電性連接的電阻可減小，其可伴隨訊號傳遞延遲之減小及產生於該半導體結構中之熱的減小。
此外，相較於鎢，包括銀之該材料可表現較軟的運作行為(behavior)，甚至可表現比銅更軟的運作行為，因此，可減小該半導體結構中於退火製程期間所產生的機械應力，並能改善包括銀之該材料的結晶化。
再者，包括銀之該材料可與出現在該電路元件中位於該凹部之下的矽開始化學反應。在該化學反應中，可形成包括介於銀及矽之間的化學化合物之矽化物，此可有助於減小包括銀之該材料與該電路元件之間的接觸電阻率(contact resistivity)。
第2a圖顯示半導體結構200於依據此處所揭露之例示實施例之形成半導體結構之方法的第一階段中之示意剖面圖。半導體結構200包括基底201，基底201包括為場效電晶體202形式之電路元件。基底201可包括半導體材料，例如矽。場效電晶體202包括形成於基底201中之主動區203。閘電極205係形成於主動區203之上方，並藉由閘極絕緣層206而與主動區203分隔。在一些實施例中，閘電極205可包括多晶矽(polycrystalline silicon)，而閘極絕緣層206可包括二氧化矽，氮化矽及/或氧氮化矽。閘電極205之側面被側壁間隔件結構207所包圍。鄰接閘電極205處係形成有源極區208和汲極區209。溝槽隔離結構204將場效電晶體202與形成於基底201中之其他電路元件予以電性隔離。
場效電晶體202及溝槽隔離結構204可藉由該領域中熟習技術者所已知的方法加以形成，包含光微影術、蝕刻、沉積、離子佈植及退火(annealing)等方法。
包括介電材料(例如二氧化矽或氮化矽)之層210係形成在基底201之上。為了這個目的，係採用該領域中熟習技術者所已知的沉積技術，例如化學氣相沉積及/或電漿加強化學氣相沉積。介電材料之層210的厚度可大於閘電極205之高度。在形成介電材料之層210後，可實施平坦化製程(例如化學機械研磨製程)，以減少介電材料之層210的表面之粗糙度(roughness)。
以接觸通孔211、212、213之形式而設置之凹部係形成於介電材料之層210中。接觸通孔211係形成在源極區208之上方，接觸通孔212係形成在閘電極205之上方，而接觸通孔213係形成在汲極區209之上方。因此，源極區208之一部分係暴露在接觸通孔211之底部，閘電極205之一部分係暴露在接觸通孔212之底部，而汲極區209之一部分係暴露在接觸通孔213之底部。類似於參閱第1a至1b圖之依據前述目前技術之製造半導體結構的方法，接觸通孔211、212、213可藉由形成遮罩(未圖示)之方式來予以形成，該遮罩具有在接觸通孔211、212、213將被形成之位置處的開口，且將半導體結構200暴露於蝕刻劑(etchant)，該蝕刻劑係用來移除層210之材料。
包括銠之材料的層214形成在半導體結構200之上。包括銠之材料的層214可覆蓋接觸通孔211、212、213之底表面及側壁，也可覆蓋層210之表面位於接觸通孔211、212、213之外側的部分，例如層210之表面位於接觸通孔211、212、213之間的部分。在接觸通孔211、212、213之底表面處，層214可分別位於源極區208、閘電極205和汲極區209上。
在一些實施例中，包括銠之材料的層214可藉由濺鍍製程予以形成。在該濺鍍製程中，包括銠之靶材係以離子來予以照射，例如為氬之鈍氣(noble gas)離子。由於該離子的撞擊(impact)，銠原子會被撞離出該靶材。半導體結構200係設置於相對於該靶材，這樣，至少一部分被撞離出該靶材之銠原子會衝射(impinge)半導體結構200，以形成層214。
在其他實施例中，包括銠之材料的層214可藉由原子層沉積製程來予以形成。在該原子層沉積製程中，半導體結構200係設置在反應器容器中，氣態先質可供應至該反應器容器。之後，包括銠(例如乙醯丙酮銠(III)(rhodium(III)acetylacetonate))之第一先質係供應至該反應器容器，因此，第一先質之實質上單原子層係形成在半導體結構200之上。該沉積製程之參數(例如半導體結構200之溫度及/或該第一先質之流動)係予以調適，這樣，該第一先質之實質上單原子層便仍在半導體結構200之表面上，但該第一先質之另外的分子並不會實質上穩定地連結至該第一先質之實質上單原子層。在一個實施例中，該原子層沉積製程可在從大約100至400℃範圍內之溫度予以實施，在此溫度範圍內實施該原子層沉積製程有助於避免損壞設置在場效電晶體202中之矽部分。如該領域中熟習技術者所熟知，這種矽部分可例如設置在源極區208和汲極區209。
之後，例如氧之第二先質係供應至該反應器容器，該第二先質係用來與該第一先質起化學反應。在該化學反應中，可形成銠及其他揮發性反應生成物。於該銠仍在半導體結構200之表面上以形成層214時，該揮發性反應生成物可藉由真空式泵(vacuum pump)而被抽離出該反應器容器。
之後，重覆交替供應該第一及第二先質，直到層214已達到預定的厚度。由於層214之生長速率(growth rate)係實質上受到該第一先質於一個循環(cycle)所沉積之量(也就是，實質上單原子層)的限制，因此，包括銠之材料的層214之厚度可實質上與半導體結構200之表面於其所形成之部分的傾向無關。特別是，包括銠之材料的層214在接觸通孔211、212、213之底表面和側壁上之厚度可實質上等於層214在半導體結構200之於接觸通孔211、212、213之外的實質上水平部分(例如介電材料之層214於接觸通孔211、212、213與接觸通孔211、212、213之底表面之間的部分之上)的厚度。在另外的實施例中，可使用其他方法來形成具有銠之材料的層214。舉例來說，層214可藉由化學氣相沉積製程及/或電漿加強化學氣相沉積製程來予以形成。包括銠之材料的層214之厚度在從大約5至30奈米(nm)之範圍內，特別是在從5至10奈米之範圍內。
在形成包括銠之材料的層214後，包括銀之晶種層215係形成在半導體結構200之上方。在一些實施例中，晶種層215可藉由化學氣相沉積製程來予以形成，在該化學氣相沉積製程中，反應物(reactant)(例如包括銀之金屬有機化合物(metal organic compound)，例如(1,1,1,5,5,5－六氟－2,4－乙醯丙酮基)－銀[雙(三甲基矽烷基)乙炔]((1,1,1,5,5,5－Hexafluoro－2,4－pentanedionato)－silver[bis(trimethylsilyl)acetylene])或揮發性金屬乙脒鹽(volatile metal acetamidinate)，[M(RNC(CH3 )NR)x]y)係供應至該反應器容器中，半導體結構200係設置在該反應器容器中。在半導體結構200之表面處，該金屬有機化合物與選擇性地供應至反應器容器之其他反應物進行化學反應，元素的銀(elementary silver)係形成於該化學反應中。該銀係沉積於半導體結構200上，以形成晶種層215，但其他反應產物可被抽離出該反應器容器。
在其他實施例中，可採用電漿加強化學氣相沉積製程來形成晶種層215。如該領域中熟習技術者所已知，電漿加強化學氣相沉積為另一種化學氣相沉積，其中，輝光放電係產生於該反應氣體中。為了這個目的，射頻交流電壓及選擇性的偏壓係施加在半導體結構200及設置在該反應器容器中之電極之間。或者，該射頻交流電壓及/或該偏壓可施加在第一及第二電極之間，其中，該等電極之一者係設置在半導體結構200之附近。該偏壓可為直流電壓或低頻交流電壓。在該輝光放電中，化學反應性物種(chemically reactive species)(例如原子、離子及/或基(radical))係從該反應氣體產生。如此一來，化學反應在該反應氣體中(其中，係形成有沉積在半導體結構200之表面上元素的銀)所發生的溫度可低於在化學氣相沉積製程中(其中，在該反應氣體中沒有產生輝光放電)。其優點在於，此可降低半導體結構200於形成晶種層215之期間的熱預算(thermal budget)。
在另外的實施例中，晶種層215可藉由無電沉積製程(electroless deposition process)來予以形成。在該無電沉積製程中，半導體結構200係插入至包括化合物之溶液中，該化合物包括銀，例如硝酸銀或硫酸銀。在一些實施例中，也可使用包括有機硫酸之化合物。此外，該溶液可包括抑制劑(inhibitor)、平整劑(leveler)及催速劑(accelerator)，類似於該領域中熟習技術者所已知的於銅鍍覆(copper plating)中所採用者。該溶液可復包括溶劑(solvent)，該溶劑可包括水。在其他實施例中，可使用有機溶劑或超臨界二氧化碳(super－critical carbon dioxide)。在半導體結構200之表面處發生化學反應，元素的銀係產生在該化學反應中。該元素的銀係沉積在半導體結構200上，以形成晶種層215。
在形成晶種層215後，一層216包括銀之材料係沉積在半導體結構200之上，層216可包括實質上為純的銀。在其他實施例中，層216可包括銀合金。
在一些實施例中，包括銀之材料的層216可藉由電鍍製程來予以形成，在電鍍中，半導體結構200及電極(該電極之材料包括銀)係插入至電解液(electrolyte)中，該電解液可包括銀鹽(例如硝酸銀或硫酸銀)之水溶液(aqueous solutiin)。在一些實施例中，也可使用有機硫酸鹽。在層216係包括實質上為純的銀之實施例中，該電極也可包括實質上為純的銀。在層216係包括銀合金之其他實施例中，該電極可包括該銀合金。在這種實施例中，該電解液除了可包括銀鹽外，也可包括含有銀之其他材料成份之鹽。
電壓係施加在半導體結構200及該電極之間，該電壓的極性使得(至少平均)半導體結構200變成陰極(cathod)，而該電極變成陽極(anode)。因此，在半導體結構200處，銀離子及選擇性從該電解液來的其他帶正電離子(positively charged ion)變成固態，並形成包括銀之材料的層216。在該電極處，銀原子及選擇性的一個或更多個其他元素之原子被充電，並在該電解液中變成溶解狀態(solved state)。
在其他實施例中，包括銀之材料的層216可藉由化學氣相沉積及/或電漿加強化學氣相沉積製程來予以形成，在這種實施例中，層216及晶種層215可於單一化學氣相沉積製程或電漿加強化學氣相沉積製程中形成，而不需區別彼此。
在形成包括銀之材料的層216之後，可實施退火製程，在該退火製程中，半導體結構200可暴露於在大約從100至400℃之範圍內的上昇溫度達預定時間，該預定時間係在大約一分鐘至大約二小時之範圍內。在該退火製程中，可增加包括銀之該材料的顆粒大小(grain size)，並關閉在形成包括銀之材料的層216之期間所可能已經形成之空隙(void)。因此，可改善該包括銀之該材料的導電率。其優點在於，相較於參閱第1a至1b圖(其中，接觸通孔係以鎢來填充)之依據前述目前技術之方法中所實施的，在該退火製程期間該顆粒大小之增加及空隙之關閉可更有效率地實施。
第2b圖顯示半導體結構200於該方法之較後階段之示意剖面圖。在形成包括銀之材料的層216後，實施平坦化(planarization)製程，以將層216之位於接觸通孔211、212、213之外之部分予以移除。該平坦化製程可為化學機械研磨製程，在該化學機械研磨製程中，半導體結構200係相關於研磨墊(polishing pad)而移動，其中，該研磨墊接觸層216。漿料(slurry)係供應至位於半導體結構200與該研磨墊之間之介面，該漿料包括一種或更多種化學化合物，該化學化合物係用來與半導體結構200之表面上的材料起化學反應，尤其是，該漿料可與包括銀之層216的材料起化學反應。該化學反應的生成物藉由包含於該漿料及/或該研磨墊中之研磨料(abrasive)而予以移除。
該化學機械研磨製程可在包括銠之材料的層214一暴露於半導體結構200之表面時，便立即停止。包括銠之材料的層214在該化學機械研磨製程中不需被移除。其優點在於，此可有助於減少包括銀之材料的層216位於接觸通孔211、212、213之內側的部分被損壞之風險，如果包括銠之材料的層214在該化學機械研磨製程中亦被移除的話，則該損壞便有可能發生。
包括銠之材料的層217可沉積在半導體結構。200上。層217可包括與層214相同的材料，尤其是，層214及層217二者可皆包括純銠。
包括銠之材料的層217可藉由電鍍製程來予以形成，在該電鍍製程中，半導體結構200係插入於包括銠鹽(例如硫酸銠)之電解液中。除了半導體結構200外，包括銠之電極亦提供於該電解液中。電壓係施加於半導體結構200與該電極之間，該電壓之極性使得(至少平均)半導體結構200變成陰極，而該電極變成陽極。因此，在半導體結構200處，從該電解液來的銠離子被中和(neutralize)，並從該溶解狀態變成固態，以形成包括銠之材料的層217。在該電極處，銠原子被離子化，並從在該電極中之固態變成在該電解液中之溶解狀態。在其他實施例中，可採用濺鍍、原子層沉積、化學氣相沉積及/或電漿加強化學氣相沉積，來形成包括銠之材料的層217，類似於上述之層214之形成。層217之厚度可在從大約5至30奈米之範圍內，尤其是，層217之厚度可在從大約從5至10奈米之範圍內。
在形成包括銠之材料的層217後，遮罩218可形成在半導體結構200之上，該遮罩覆蓋接觸通孔211、212、213。遮罩218可包括光阻(photoresist)，且可藉由該領域中熟習技術者所已知的光微影術製程來予以形成。
實施蝕刻製程以移除包括層214、217之銠的材料，保留遮罩218及層218之介電材料實質上原封不動(intact)。在一些實施例中，該蝕刻製程可為乾式蝕刻製程，在乾式蝕刻中，輝光放電係產生於蝕刻氣體中，該蝕刻氣體可例如包括氟或包括氟之化學化合物。該輝光放電可藉由施加高頻交流電壓及/或可為低頻交流電壓或直流電壓之偏壓於半導體結構200與設置於半導體結構200附近之電極之間來產生。或者，該高頻交流電壓及該偏壓可施加在第一及第二電極之間，其中，該等電極之一者係設置在半導體結構200之附近。在該輝光放電中，化學反應物種(例如原子、基及/或離子)係從該蝕刻氣體產生。該化學反應物種可與包括在層214、217中之銠的材料起化學反應，以產生揮發性反應生成物，該揮發性反應生成物可被抽離出反應器容器，該蝕刻製程係實施於該反應器容器中。尤其是，包括銠及氟之揮發性化學化合物可從層214、217中之銠來產生。
在其他實施例中，層214、217未被遮罩218所覆蓋之部分可藉由溼式化學蝕刻製程(wet chemical etching process)予以移除，在該溼式化學蝕刻製程中，半導體結構200係暴露於具有化學化合物之溶液中，該化學化合物與銠起化學反應。例如，該化學化合物可包括臭氧及/或氯化氫，其可以水溶液的形成來予以提供。
第2c圖顯示半導體結構200於該製造製程之較後階段之示意剖面圖。在該蝕刻製程後，可例如藉由已知的光阻剝除製程來將遮罩218予以移除。在該蝕刻製程後，在包括接觸通孔211、212、213之各者中的銀之材料之間的實質上整個介面均被包括銠之材料的層214、217所覆蓋。因此，包括在接觸通孔211、212、213之各者中的銀之材料係由包括由層214、217之數個部分所形成之銠的材料之框架(cage)所包圍。包括銠之該材料可防止該銀與介電層210之材料接觸，故能化學性及機械性的保護該銀，尤其是，銠具有高的化學穩定性(high chemical stability)。
然而，本發明並非受限於包括銠之材料的層214、217形成框架之實施例，該框架實質上係完全包圍設置於接觸通孔211、212、213之內側的包括銀之材料。在其他實施例中，在形成晶種層215之前，包括銠之材料的層214位於接觸通孔211、212、213之底部的部分可在晶種層215形成前先移除。此可藉由各向異性蝕刻製程來予以完成，該各向異性蝕刻製程係用來以較層214於接觸通孔211、212、213之側壁上的部分為高的速率移除層214於接觸通孔211、212、213之底部處之實質上水平部分。在這種實施例中，包括晶種層215及層216之銀的材料接觸源極區208、閘電極205和汲極區209之矽。在層216之形成後所實施的退火製程中，包括銀之材料於接觸通孔211、212、213之底部處之部分可與源極區208、閘電極205和汲極區209之矽起化學反應，以形成銀矽化物。其優點在於，該銀矽化物之形成有助於減少包括在接觸通孔211、212、213中之銀的材料與源極區208、閘電極205和汲極區209之間的接觸電阻(contact resistance)。
第2c圖顯示半導體結構200於該製造製程之較後階段中之示意剖面圖。類似於依據參閱第1a至1b圖之前述目前技術之製造方法，層221之介電材料可形成在半導體結構200之上，層221可包括與層210相同的材料，或可包括不同的材料。在層221之形成過程中，可採用該領域中熟習技術者已知的沉積製程，例如化學氣相沉積及/或電漿加強化學氣相沉積。
在層221中，係形成有溝槽222、223、224，溝槽222、223、224係類似於參閱第1a至1b圖之上述實施例中的溝槽122、123、124。為了這個目的，係使用該領域中熟習技術者所已知的光微影術及蝕刻方法。在溝槽222、223、224中，可形成障壁層225、晶種層227及導電材料之層226。
在一些實施例中，晶種層227及導電材料之層226可包括銅，在這種實施例中，障壁層225可包括鉭及/或氮化鉭。障壁層225可有助於防止或至少減少銅從晶種層227及/或層226擴散至層221之介電材料內及至半導體結構200之其化組件內，尤其是，障壁層225可有助於防止或減少銅擴散至場效電晶體202內，這樣便可實質地避免場效電晶體202因深的雜質層而減低效能，該深的雜質層係由銅原子被吸收至半導體基底201之結晶結構內所引起。晶種層227可藉由無電電鍍(electroless plating)、化學氣相沉積及/或電漿加強化學氣相沉積來予以形成，而層226則可藉由電鍍來予以形成。
在其它實施例中，晶種層227及導電材料之層226可由包括銀之材料組成，其中，可使用實質上為純的銀或銀合金。在這種實施例中，障壁層225之材料可由包括銠之材料組成，類似於以上所描述的層214。類似於層214之形成，障壁層225可藉由濺鍍、原子層沉積、化學氣相沉積及/或電漿加強化學氣相沉積來予以形成。晶種層227可藉由化學氣相沉積、電漿加強化學氣相沉積及/或無電沉積來予以形成，類似於以上所描述的晶種層125之形成。類似於包括銀之材料的層216之沉積，導電材料之層226(當由包括銀之材料組成時)可藉由電鍍製程來予以沉積。
在形成導電材料之層226後，實施平坦化製程，例如化學機械研磨製程，以將導電材料之層226及晶種層227位於溝槽222、223、224之外的部分予以移除。此外，在該平坦化製程中，障壁層225位於溝槽222、223、224之外的部分可被移除。
在晶種層227及導電材料之層226包括銀而障壁層225包括銠之一些實施例中，障壁層225在該平坦化製程中沒有被移除。在這種實施例中，障壁層225位於溝槽222、223、224之外的部分可藉由蝕刻製程來予以移除，類似於上述之用於移除包括銠之材料的層214位於接觸通孔211、212、213之外的部分之蝕刻製程。在一些實施例中，另一層包括銠之材料可形成在溝槽222、223、224之上方，類似於形成於接觸通孔211、212、213之上方的包括銠之材料的層217。
在移除層226、晶種層227及導電材料之層226位於溝槽222、223、224之外的部分後，這些層位於溝槽222、223、224之內側的其餘部分形成導電線(electrically conductive line)，該導電線可將源極區208、閘電極205和汲極區209連接至半導體結構200中之其他電路元件。導電線與源極區208、閘電極205和汲極區209之間的電性連接係由包括設置在接觸通孔211、212、213中之包括銀的該材料所提供。
以上所揭露之特別實施例僅作為描述之用，本發明可以對於單方面理解此處所教示內容之本領域中的熟習技術者而言為不同但等效之方式來予以修改及實行。例如，以上所提出的製程步驟可以不同的次序加以實施。此外，並不意欲限制此處所顯示之架構及設計之細節，除了如以下申請專利範圍所描述的。如此一來，很明顯的，以上所揭露的特別實施例可加以改變或修改，而所有這種變化均應認為係在本發明之範疇及精神內。因此，此處所尋求的保護係如以下之申請專利範圍中所提出的。
100、200．．．半導體結構
101、201．．．基底
102、202．．．場效電晶體
103、203．．．主動區
104、204．．．溝槽隔離結構
105、205．．．閘電極
106、206．．．閘極絕緣層
107、207．．．側壁間隔件結構
108、208．．．源極區
109、209．．．汲極區
110．．．層、第一層、第一介電層
111、112、113、211、212、213．．．接觸通孔
114．．．第一膠層、膠層
115．．．第二膠層、膠層
116、127、215、227．．．晶種層
117、126、214、216、217、221、226．．．層
118、119、120．．．接縫
121．．．第二層
122、123、124、222、223、224．．．溝槽
125、225．．．障壁層
218．．．遮罩
210．．．層、介電層
本發明可藉由參閱以上的敘述連同附隨的圖式而了解，在圖式中，相似的元件符號係指相似的元件，且在圖式中：第1a至1b圖顯示依據目前技術之製造半導體結構之方法的多個階段中之半導體結構的示意剖面圖；以及第2a至2c圖顯示依據此處所揭露之實施例之製造半導體結構之方法的多個階段中之半導體結構的示意剖面圖。
雖然此處所揭露之標的(subject matter)可有不同的修改及替換形式，惟該標的之特定實施例已經藉由圖示中之範例而予以顯示且在此處詳細地描述。然而，應了解的是，特定實施例此處的描述並不是要將本發明限制為所揭露之特別形成，相反地，是要涵蓋所有落於附加之申請專利範圍所定義之本發明的精神及範疇內之修改、均等者、及替換者。
200．．．半導體結構
201．．．基底
202．．．場效電晶體
203．．．主動區
204．．．溝槽隔離結構
205．．．閘電極
206．．．閘極絕緣層
207．．．側壁間隔件結構
208．．．源極區
209．．．汲極區
210．．．層、介電層
211、212、213．．．接觸通孔
214、216、217、221、226．．．層
215、227．．．晶種層
222、223、224．．．溝槽
225．．．障壁層

Claims (17)

  1. 一種形成半導體結構之方法，包括：提供半導體基底，該半導體基底包括一層介電材料，凹部係設置在該層介電材料中，該凹部暴露形成於該半導體基底中之電路元件之一部分；在該凹部之側壁及底表面之其中至少一者之上形成一層包括銠之材料，其中，該層包括銠之材料係額外地形成於該半導體基底之位於該凹部之外的部分之上；以包括銀之材料填充該凹部；以及於該電路元件之該部分上形成矽化物。
  2. 如申請專利範圍第1項之方法，其中，該凹部包括接觸通孔及溝槽之其中至少一者。
  3. 如申請專利範圍第1項之方法，其中，該形成該層包括銠之材料包括原子層沉積及濺鍍之其中至少一者。
  4. 如申請專利範圍第1項之方法，其中，以包括銀之該材料填充該凹部包括於該半導體基底之上沉積一層包括銀之該材料。
  5. 如申請專利範圍第4項之方法，其中，該沉積包括銀之該材料包括化學氣相沉積、電漿加強化學氣相沉積及電鍍之其中至少一者。
  6. 如申請專利範圍第4項之方法，復包括實施退火製程，該退火製程係於該沉積該層包括銀之材料後實施。
  7. 如申請專利範圍第4項之方法，復包括移除該層包括 銀之材料之位於該凹部之外的部分。
  8. 如申請專利範圍第7項之方法，其中，該移除該層包括銀之材料之位於該凹部之外的部分包括實施化學機械研磨製程。
  9. 如申請專利範圍第1項之方法，復包括移除該層包括銠之材料之位於該凹部之外的部分。
  10. 如申請專利範圍第1項之方法，復包括於該半導體基底之上形成一層包括銠之材料，該形成該層包括銠之材料係於以包括銀之該材料填充該凹部後實施。
  11. 如申請專利範圍第10項之方法，復包括：於該形成該層包括銠之材料後，形成遮罩，該遮罩覆蓋以包括銀之該材料填充之該凹部；以及實施蝕刻製程，該蝕刻製程係用來將該層包括銠之材料之沒有被該遮罩所覆蓋的部分予以移除。
  12. 如申請專利範圍第1項之方法，復包括於以包括銀之該材料填充之該凹部之上形成導電線，以包括銀之該材料填充之該凹部將該導電線連接至形成於該半導體基底中位於該凹部下方的該電路元件。
  13. 一種半導體結構，包括：半導體基底，該半導體基底包括一層介電材料；設置在該層介電材料中之凹部，該凹部暴露形成於該半導體基底中之電路元件之一部分且該凹部係以包括銀之材料所填充；以及一層包括銠之材料，該層包括銠之材料係設置在 以包括銀之該材料所填充之該凹部之上，其中，該層包括銠之材料係額外地形成於該半導體基底之位於該凹部之外的部分之上，其中，矽化物係形成於該電路元件之該部分上。
  14. 如申請專利範圍第13項之半導體結構，其中，該凹部包括接觸通孔及溝槽之其中至少一者。
  15. 如申請專利範圍第13項之半導體結構，其中，該半導體基底包括：導電線，形成於該層介電材料上方；其中，該電路元件係形成於該層介電材料之下方，且以包括銀之該材料所填充之該凹部將該電路元件電性連接至該導電線。
  16. 如申請專利範圍第13項之半導體結構，其中，該層包括銠之材料覆蓋該凹部之側壁及底表面之其中至少一者。
  17. 如申請專利範圍第13項之半導體結構，其中，包括銀之該材料形成導電特徵，該層包括銠之材料實質上覆蓋該導電特徵與該半導體基底之其他部分之間的整個介面(interface)。
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