TWI249227B - MIM capacitor structure and method of manufacture - Google Patents

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Description

1249227 ------- 五、發明說明（！） *------ 【發明所屬之技術領域】 ^ ^明是有關於—種半導體裝置及其製造方法，且特別是 關於一種金屬/絕緣體/金屬（Metal —Mdd， MIM)電容結構及其製造方法。 【先前技術】 ，，器經常用於半導體裝置中，作為儲存電荷之元件，電 =态主要包含兩個以絕緣體互相隔開的導電平板，電容 夕或疋單位施加電壓於電容器所包含之電荷數量係由許 二二數而定，例如平板的面積、平板的距離以及平板間絕 ，體的介電常數。電容器用於濾波裝置、類比/數位轉換 :、記憶體裝置、控制應用及許多其他類型的半導體裝 置。 二中種電谷器係為金屬/絕緣體/金屬（MIM)電容器，經 常用於混合訊號裝置及邏輯裝置，在各種不同的半°導體裝 置中，ΜIΜ電容器用以儲存電荷，且經常作為記憶體裝置 之儲存節點（Storage Node)，ΜΙΜ電容器主要是在半導體 曰曰圓上以水平方式來形成，使用兩個平板夾持一平行於晶 圓表面的介電層。一般而言，其中一金屬平板係位於半= 體裝置之金屬化層或是金屬内連線層上。 如第1圖所示之傳統半導體裝置1〇〇，半導體裝置1〇〇包括 基材104，具有一動態隨機存取記憶體（dRAM)區域及一邏 輯區域，在基材104上形成複數個電晶體1〇6，其中在dram 區域的電晶體106包含DR AM裝置之存取電晶體。接著在第
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一絕緣層116上形成複數個jiim電容器i〇2，包含半導體裝 置100之單一内連線層，如圖所示。電容器1〇2包含下 平板電極118、介電層120及上平板電極122，MIM電容哭 102經由接觸位置112電性連接至底層位元線1〇8，於第1 絕緣層11 0中形成接處位置i i 2，然後在第一絕緣層丨丨〇與 第二絕緣層11 6之間形成終止層丨丨4。在邏輯區域，，接觸位 置126用於提供元件區域與電晶體閘極之間的電性連接。 然而，在DRAM區域中，欲整合邏輯區域中邏輯電路的電容 器1 02之製程極具挑戰性。舉例來說，電容器丨〇2之構形需 要使用較厚的絕緣層1 2 4，才能成功地覆蓋電容器丨〇 2之構 形，而較厚的絕緣層124在邏輯區域會使接觸位置Kg產生 較高的深寬比，例如1〇 ·· i到25 ·· 1之深寬比，由於接觸位 置之圖案不易蝕刻，無法穿過介電層（124、116、114、 11 0 )，使得這些高深寬比的接觸位置丨2 6造成諸多問題， 而且不易利用導電材質填入窄深的接觸圖案中。 習知MIM電谷器102之另一問題為，如第1圖所示，上平板 電極及位元線接觸位置丨28之間的重疊邊限dl經常不足， 例如0·2〜0.3uin之邊限dl，可能導致短路，致使元件失 效0
【發明内容】 本發明之實施例提供一種金屬/絕緣體/金屬電容結構及其 製造方法’係於兩層或是兩層以上之半導體裝置材質層中 形成ΜIΜ電容結構，達到本發明主張之技術功效。
第9頁 1249227 五、發明說明（3) 在一實施例中，於半導體裝置之介層及内連線声 電容結構，内連線層用於形成MIM電容結構下方"之7 塞，其中接觸插塞為MIM電容結構之下電極及或下，== 一部分。藉由使頂部絕緣層產生凹型區域並以導、 入凹型區域，使兩個或兩個以上的鄰接MIM電容結構電性、 連接，其中頂部絕緣層位於鄰接的M丨M電容結構之間， 製程與填入ΜIΜ電容結構所使用之上電極材質相同。 根據本發明一實施例，半導體裝置包含工件、形成於工件 上之第一絕緣層、形成於第一絕緣層上之至少一第二絕緣 層以及形成於第一絕緣層及第二絕緣層間之至少一μιμ電 容。ΜΙΜ電容結構包含第一導電層、沉積於第一導電層上 之介電層及形成於介電層上之第二導電層，其中第一9導電 層完整地延伸至第二絕緣層之上表面。 根據本發明另一實施例，半導體裝置包含工件、形成於工 件上之第一絕緣層、形成於第一絕緣層上之第二絕緣層、 形成於第二絕緣層上之至少一第三絕緣層以及至少一 ΜI μ 電容結構’此ΜIΜ電容結構形成於第三絕緣層、第二絕緣 層及第一絕緣層中，第一絕緣層及MI Μ電容結構包含第一 導電層、沉積於第一導電層上之介電層及形成於介電上之 第二導電層。 根據本發明另一實施例，半導體裝置包含工件、形成於工 件上之至少一第一絕緣層以及複數個ΜIΜ電容結構，ΜIΜ電 容結構形成於第一絕緣層。ΜΙΜ電容結構包含第一導電 層' >儿積於第一導電層上之介電層及形成於介電層上之第
U49227 ^—------ 二導電層，第一、 絕緣層的二^電層包含ΜΙΜ電容結構之上電極，第一 MlM電容結‘匕3，凹型區域，此凹型區域位於兩鄰接的 的凹型區域，/雷’从其中第二導電層填入第一絕緣層頂部 根據本發明一杏、’連接鄰接ΜΙΜ電容結構的上電極。 提供工^ ;二ΐ施例’ 一種半導體裝置的製造方法，首先 緣層上沉積 工件上沉積第一絕緣層；然後於第一絕 絕層進弁^ ΐ少一第二絕緣層；隨後對第二絕緣層及第一 且沉積第f案化步驟產生圖案，以形成謂電容結構，並 絕緣層；拯ί電層於圖案化的第二絕緣層及圖案化的第-沉積i二道著於第一導電層上沉積介電層，並於介電層上 導電 電層’接著移除位於第二絕緣層頂部上的第二 案中爸介電層及第一導電層，其中位於MIM電容結構圖 ^，、第二導電層、介電層及第一導電層包含MIM電容結 粑μ且第一導電層完整地延伸至第二絕緣層的頂部表面。 ^本發明另一實施例，一種半導體裝置的製造方法，首 έ Β供工件；接著於工件上沉積第一絕緣層；然後於第一 、、、邑緣層上沉積第二絕緣層，且於第二絕緣層上沉積至少一 第一絕層；接著對第三絕緣層、第二絕緣層及第一絕層進 行圖案化步驟產生圖案，以形成ΜI Μ電容結構，且沉積第 導電層於圖案化的第二絕緣層及圖案化的第一絕緣層； 接著於第一導電層上沉積介電層，且於介電層上沉積一第 二導電層；然後移除位於第三絕緣層頂部上的第二導電 層、介電層及第一導電層，其中位於ΜΙΜ電容結構圖案中 的第二導電層、介電層及第一導電層包含ΜΙΜ電容結構。
1249227 五、發明說明（5) 根據本發明又一實施例，一種半導體裝置的製造方法，首 先提供工件，工件具有第一區域及第二區域且設有複數個 70件；接著於工件上沉積第一絕緣層，且於第一絕緣層的 第 區域上形成複數個第一導電區域，第一導電區域電性 ，接至工件之元件；然後於第一絕緣層及第一導電區域上 /冗積第二絕緣層，且於第二絕緣層上沉積至少一第三絕緣 層；接著對第三絕緣層、第二絕緣層及第一絕緣層進行圖 =化步驟產生圖案，以形成工件第一區域之複數個電 容結構’並曝露出第一導電區域；並且沉積一第一導電層 於頂部的第三絕緣層、第二絕緣層及曝露的第一導電區" 域；然後移除位於兩鄰接MIM電容結構之間的第一導電層 及部分的頂部第三絕緣層，並留下凹型區域的一部分頂曰部 f三絕緣層；且沉積一介電層於第一導電層及凹型區域的 一部分頂部第三絕緣層上；接著於介電層上沉積第二導電 層；隨後移除位於頂部第三絕緣層上的第二導電層、介電 層及第一導電層，其中位於MIM電容結構圖案中的第二導 電層、介電層及第一導電層包含MIM電容結構，並且^積 第二導電層的步驟包含填入頂部第三絕緣層之凹型位置， 以連接兩鄰接ΜIΜ電容結構之上電極。 本發明之實施例的優點包括提供一種ΜΙΜ電容結構的製造 方法不為連接位元線至上平板電極。藉由半導體裝置上 兩個或兩個以上的絕緣層形成ΜΙΜ電容結構，以於固<定的 佈局面積中形成高電容值之電容結構。另外，mim電容結 構的下電極包含一導電插塞，導電插塞形成於第一金屬化
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:y或後續的金屬化材質層中’使半 重豐邊限獲得改善。 衣罝的製程之 上述已將本發明之實施例特徵及優點作概要 於後詳細說明’以便於瞭解本發明，且本= J著將 =優=下文中㈣’以構成本發明之中請專利 的見、悉此領域技藝者於領悟本發明之精神，在離= 發明之精神範圍内，當可對本發明之實施例作些許= 等Ξ之變化替，。本發明之保護範圍當視；附之申； 專利範圍所界定者為準。 7 <甲β月 【實施方式】 本發，之較佳實施例的製程及用法將於下文敘述，值得注 意2是，本發明提供許多創新的概念可在不同特定領域據 以實施，所述之實施例係用於方便說明本發明之製程及使 用方法’非用以限定本發明。 本發明將以特定的領域敘述較佳實施例，亦即嵌入式dram 裝置’然而本發明所述之實施例適用於其他使用M j Μ電容 結構之半導體應用例。 第2 Α圖係繪不依照本發明之一較佳實施例中半導體裝置 200的上視圖。在此製造階段中，在工件2〇4(第圖）沉積 第一終止層21 4，並且看不到任何的特徵。第3 A圖顯示第 2A圖沿著A-A視線之半導體裝置20 0的剖視圖，第4A圖顯示 第2A圖沿著B-B之半導體裝置200的剖視圖，係為第3A圖旋 轉90度之視圖。
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參考第3圖所示之第2A圖沿A-A視線之剖視圖，為一工件 204。工件204包含邏輯區域及DRAM區域，雖然在第3A圖中 只有繪出一邏輯區域及一DRAM區域，但是實際上在工件 204中設有複數個邏輯及dRAM區域。在邏輯區域可設有複 數個不同的電路元件，同樣地，在工件2〇4的内部及上方 設有複數個電晶體206，其中這些電晶體2〇6可包含用於 DRAM區域之DRAM裝置之多個存取電晶體。工件2〇4包含位 元線208，用以電性連接至電晶體2〇6及其他工件2〇4上的 元件（未圖示）。某些電晶體及其他元件與鄰近的電晶體或 是元件利用淺溝渠隔離（STI )分開。 在工件204上形成第一絕緣層210，第一絕緣層21〇例如可 為氧化物或是其他介電材質，包括氧化矽、高密度電漿 HDP)氧化物、PETEOS，沉積的厚度介於5〇〇〇至8〇〇〇埃之 間。接著對第一絕緣層210進行圖案化步驟形成圖案，作 為接觸插塞，然後在圖案上沉積導電材質，以形成第一導 電插塞212，以電性連接後續形成的介電層上元件至DRM 區域的底層位元線208，或是連接至邏輯區域上之元件。 第一導電插塞的圖案包含圓形、方形或是矩形，或是其他 形狀，如菱形或橢圓形。 接著沉積一導電阻障層於第一絕緣層210上，以形成第一 導電插塞212，並且使用導電材質，如鎢或是其他金屬， 以填入圖案化之第一絕緣層21 0，且高於導電阻障層，其 中導電阻障層包含鈦（Ti)及/或氮化鈦（TiN)。利用化學機 械研磨法從第一絕緣層的上表面移除多餘的導電材質，並
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且=早-鑲嵌製程形成第一導電插 =止層214,且高於第-絕緣層，*圖所示 層Λ'的厚”為300埃’且其材質包含氮，例如氮化/ 是其他介電材質。 氧化矽(讀)、氮化鈦(TiN)或 根據本發明之一較佳實施例，係於 二形成第二絕緣層23°，第二絕緣二：
電/數之氧化物’或是類似於第-絕緣層 21〇之"電材負。第二絕緣層230 把之Black Diam〇ndT«，亦可使用其他絕緣材質。第二絕緣 = 230的厚度以4〇〇〇埃較佳，亦可介於2〇〇〇至6_埃之厚 度2佳實施例中，第二絕緣層23〇包含半導體裝置2〇〇之 金屬化層或是内連線層，&實施例中，第二絕 3〇 係位於半導體裝置20〇的第—内連線層中。 明使用單鑲敗製程，在第_邏輯區域及纽Μ區 第緣層230及第一終止層214進行圖案化形成圖案。第 :導電插塞的圖案包括圓形、方形或是矩形，《是其 狀，如菱形或橢圓形。 ^發明亦可沉積第一導電阻障層23 2於圖案化的第二 層230及第-終止層214上，第一導電阻障層⑽例如可為 鈕、氮化钽、氮化鎢、鈦、氮化鈦或是其組合之一，第一 導電阻障層232亦包含其他材質，第一導電阻障層232的厚
第15頁 1249227 五、發明說明（9) 為300埃’接著在第一導電阻障層232上沉積第一導電 Ϊ:2二’以填入在第二絕緣層23°及第-終止層中之 :,塞圖案。其中第-導電材質234例如可為銅、鋁 二夕晶矽或是其組合之一’亦可為其他導電材質。利用 層23°之頂部上多餘的第-導電材質 iΛ 導電阻障層32 ’亦可使用其他㈣製程。第一 2^ 21/。234及第—導電阻障層232包括第二導電插塞 m - 此製程步驟的半導體裝置200上視圖，如第2B圖 所不，DRAM區域旋轉90度之剖視圖如第“圖所示。 圖中，第一終止層238沉積於第二導電插塞232/234 Λ絕Λ層230上，第三絕緣層240沉積於第二終止層 ，第二終止層242沉積於第三絕緣層24〇 沉積於第三終止伽上，且第四終止二沉 間緣層244上。終止層⑵8、⑷、246)的材質包 =匕石夕或是其他介電材質，第三絕緣層24〇及第四絕緣 二、：含乳化物或是其他介電材質。例如，第二終止層 —終止層242及第四終止層246的厚度約為3〇〇埃， 材質，例如氮化發、碳化石夕(Sic)、氮氧化石夕、 H厂 他介電材質。第三絕緣層240及第四絕緣層 =厚度約為5000埃，材質包括氧化石夕、bpsg、te〇s、 化物、S〇G、USG、FSG或是應用材料公司所製造之 J^lainond ，亦可使用其他絕緣材質❶第三絕緣材質 匕3介層或是vi層，且第四絕緣層244包含半導體裝置 200之第_金屬化或是内連線或是心層。|導體裝置之
第16頁 1249227 五、發明說明（10) 上視圖，如第2C圖所示；由第3C圖所示之DRAM區域旋轉90 度之剖視圖如第4C圖所示。 第四終止層246、第四絕緣層244、第三終止層242、第三 絕緣層240及第二終止層238利用微影製程形成複數個MIM 電容結構之圖案248，如第3D圖所示。其中微影製程例如 先沉積光阻，接著圖案化及顯影，然後以光阻作為罩幕蝕 刻絕緣層（246、244、242、240、238)。MIM電容結構之圖 案248包含圓形、方形或是矩形，或是其他形狀，如菱形 或橢圓形，且MIM電容結構之圖案248完全延伸穿過第四終 止層246、第四絕緣層244、第三終止層242、第三絕緣層 240及第二終止層238之整個厚度，並曝露第二導電插塞 232/234的上表面。圖案248至少包含一 ΜIM電容結構，並 且包括§己憶體陣列之儲存節點（Storage Nodes)的圖案， 而陣列的維度為2x1或是更高。半導體裝置20〇的上視圖， 如第2D圖所示，DRAM區域旋轉9〇度之剖視圖如第41)圖所 ✓ |、 〇 在圖案化一的第四終止層246、第四絕緣層244、第三終止層 =2、第三絕緣層24〇及第二終止層238上形成導電材質層 〇，，如第3E圖所示，導電材質層25〇包括氮化鈦或是氮化 亦可為包含包括氮化鈦、氮化鈕、钽、氮化矽鈕、 鎳鉻合金、氮化鉬、釕、氮化鎢、矽化鎢、鋼、 B夕1鈦、鈷、氮、鎳、鉬及其組合之耐火金屬之一或 ;二：：。導電材質層250厚度介於5〇至1〇〇〇埃，且為MIM ϋ構之下電極的一部份，將於下文中詳述。較佳實施
第17頁 1249227 五、發明說明（π) 例中，導電材質層250電性連接至第二導電插塞232/234的 上表面。半導體裝置20 0之上視圖，如第2E圖所示；dram 區域旋轉90度之剖視圖如第4E圖所示。 在導電材質層250沉積光阻層252，如第3F圖所示，光阻層 252為共形（Conformal)，故在此步称中，光阻層252與工 件204的圖案或疋構形產生共形，如圖所示。在至少兩個 鄰接的ΜIM電容結構之間對光阻層2 52進行圖案化，以形成 圖案253，圖案253可位於ΜΙΜ電容結構的中央區域，如第 2 F圖之上視圖所示。圖案2 5 3包括Μ IΜ電容結構陣列之一溝 渠’此溝渠位於ΜIΜ電容結構中整個行或列上的一部分， 或是部份行或列，如第2F圖之上視圖所示。對光阻層252 進行曝光、顯影製程，以由ΜIΜ電容結構的上部移除部份 的光阻層252，如第4F圖之Β-Β視線所示。 接著’由於部分的光阻層252留在邏輯區域及DRAM區域 上 如第3G圖及第2G圖之上視圖所示 囚此等電材質層 2 5 0、第四終止層2 4 6及第四絕緣層2 4 4在進行餘刻製程時 受到光阻層252的保護，如第4G圖所示。在圖案化區域253 的導電材質層250及第四終止層246完全被移除，且在至少 兩鄰接MIM電容結構圖案之間的第四絕緣層244之上部被^ 除’第四絕緣層244的移除量係為預定的d2，如第4G圖所 示’ d2約介於500至5000埃之間。對第四絕緣層244進行姓 刻製成產生凹型區域的方法例如可為時間蝕刻；進行第四 終止層246及第四絕緣層244的蝕刻製程時，利用光阻 覆蓋部分的工件204 ’以留下未蝕刻的部分，接著移除光
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阻252，如第2H、3H及4H圖所示。 在邏輯區域及DRAM區域之導電材質層25〇上沉積介電層 254，如第3J圖所示，介電層254沉積於MIM電容結構^案 之導電材質層250上以及凹型區域的第四絕緣層244上，如 第4J圖所不。彳電層254以共形較佳，且作為削電容結構 ，介電材質，介電層254包含高介電常數絕緣層，例如五 氣化組，亦可為氧化紹或鈦酸錯，或是其他的介電材質。 介電層254包含高介電常數材質，在一實施例中，介電層 包含鋁、矽、氧、氮、鈦、鈕、鍅鈦酸鹽、鈦酸鳃鋇、五 氧化鈕、氧化鋁、二氧化矽及其組合之一。介電層254的 厚度介於10至500埃之間。
在乃電層254上>儿積上平板電極材質256，如第2J、3J及4J 圖所示，上平板電極材質256包含導電體，例如氮化鈦、 氮化鈕、釕或是其他導電材質或金屬。在一實施例中，上 平板電極材質256包括氮化鈦、氮化钽、鈕、氮化矽鈕、 鈦化鎢、鎳鉻合金、氮化鉬、釕、氮化鎢、矽化鎢、銅、 鋁、鎢、鈦、鈷、氮、鎳、鉬及其組合之一或是多晶矽。 上平板電極材質256的厚度介於5〇至1〇〇〇埃之間。 由工件204邏輯區域移除上平板電極材質256及介電層 254，，如第3K圖所示。此係利用下列步驟：在工件2〇4上沉 積光阻、對光阻進行圖案化步驟以及使用光阻（未圖示）作 為罩幕來移除邏輯區域的上平板電極材質25 6及介電層 2 54_。半導體裝置2〇〇之上視圖，如第2K圖所示；由第3κ圖 所不之DRAM區域旋轉9〇度之剖視圖如第4Κ圖所示。 1249227 五、發明說明（13) 雙鑲嵌製程用於對工件204上邏輯區域的第三絕緣層240及 第四絕緣層244(以及終止層246、242、238)進行圖案化， 以形成雙鑲嵌圖案，如第3L圖所示。例如在工件204的整 個表面上彡儿積光阻（未圖示），並進行圖案化製程，以於第 三絕緣層240(V1介層）形成介層圖案，將介層圖案轉移至 第三絕緣層240，然後在整個工件2 〇4的表面沉積第二光阻 層’接著對邏輯區域的第四絕緣層244進行圖案化，以於 第二金屬化層M2形成導電線及/或接觸插塞，隨後移除晶 圓上的光阻，雙鑲嵌製程經常用於此技術領域中，故並未 詳述。 對邏輯區域進行圖案化以取得所需的介層（Via)及金屬化 =之後，在工件204的表面上沉積第二導電阻障層26〇。特 ^而言，在工件204邏輯區域之圖案化第四絕緣層244、第 二絕緣層240、圖案化終止層（246、242、238)沉積形成第 一，電阻障層260，如第3L圖所示。在工件2〇 4DR AM區域之 亡平板電極材質256沉積第二導電阻障層26〇，如第3L圖所 不。，二導電阻障層260例如可為鈕、氮化钽、氮化鎢、 氮化鈦、釕或是其組合之一，厚度約為3〇〇埃。半導 命裝置20 0之上視圖，如第2L圖所示；由dram區域旋轉9〇 度之剖視圖如第4L圖所示。 二導電阻障層26〇上沉積第二導電材質262 ,如第2M、 H圖所示。使用CMP製程移除第四絕緣層244頂部多於 一導電材質262，形成導電插塞267。進行CMP製程期 曰可移除第四終止層246，如.圖所示。注意的是，以第二
第20頁 1249227 五、發明說明（14) 導電材質262填入在第三絕緣層240及第四絕緣層244 &V1 及M2層之介層及導電區域，如第3M圖之邏輯區域所示。第 二導電材質262填入DRAM區域的MIM電容結構，如第3M及^ 圖所示。其特點在於，利用連接區域265電性連接鄰接的 MIM電容結構266，其中連接區域26 5位於第四絕緣層244頂 部的凹型區域，如第4M圖所示。此步驟之半導體裝置2〇〇 之上視圖，如第2M圖所示；由DRAM區域旋轉90度之剖視圖 如第4L圖所示。應注意的是，第四絕緣層244的凹型區域 建構一溝渠，使ΜIΜ電容結構的垂直列之間沿著最寬邊形 成連接，如第2Μ圖所示，利用後續的沉積、圖案化及填入 製程形成介層及金屬化層，以完成半導體裝置2〇〇的製程 (未圖示）。 根據本發明之實施例，提出一種新式的ΜΙΜ電容結構，例 如第3Μ圖之剖視圖，ΜΙΜ電容結構2 66包含下平板電極，具 有第一導電阻障層232、第一導電材質234及導電材質層 250 ; ΜΙΜ電容結構266包含下平板電極264，具有上平板電 極材質256、第二導電阻障層26〇及第二導電材質層262。 主要特點是，在半導體裝置2〇〇的金屬化層M1上形成一部 份的MIM電容下平板電極236，且在填入V1層及第二金屬化 層M2的製程中形成一部份的上平板電極264。使用相同的 雙鑲嵌方法，用以對第三絕緣層24 〇及第四絕緣層進行填 入製程，因此將MIM電容結構的製造方法整合至已存在的 嵌入式DRAM裝置200之部份製程中。而且，因為第四絕緣 層244之凹型區域在MIM電容結構2 6 6之間建立連結區域
1249227 五、發明說明（15) 265，而不需要額外的金屬化層對鄰接的MIM電容結構266 作電性連接。 許多半導體裝置的應用例包含許多金屬化層，例如某些複 雜的積體電路中有六層或是更多，以及有高達十或十二層 金屬化層。本發明所述之ΜIM電容結構及製造方法可用於 幾乎無限制數目之絕緣層及金屬層。較佳實施例中，忽略 金屬層的數目，使頂部絕緣層產生凹型區域，通過一部份 的Μ IΜ電容結構，以電性連接鄰接的ΜIΜ電容結構。ΜIΜ電 容結構的下電極更包含導電區域，導電區域位於半導體額 外的絕緣層中。 本發明之第二較佳實施例，如第5所示之剖視圖，此實施 例中，使用類似於第3Α-3Μ圖之元件符號，ΜΙΜ電容結構之 下平板電極包含導電區域3 3 2/334，位於第一金屬層Ml， 且導電區域3 32/334包含第一導電阻障層332及第一導電材 質334，此實施例中，MIM電容結構並不在M2及VI層，而是 MIM電容結構376位於M3及V2層。 MIM電容結構376具有下平板電極378，包括導電材質層350 及導電區域332/334，ΜIM電容結構376的下平板電極378更 包括第二導電阻障層360及第二導電材質362 ,位於導電材 質層350及導電區域3 32/334之間並且電性連接之。第二導 電阻障層360及第二導電材質362形成位於VI及M2層之導電 區域3 60/362。當在邏輯區域、第三絕緣層34〇及第四絕緣 層344形成介層及導電區域，即形成一部分的ΜΙμ電容結構 之下電極3 7 8。
1249227 五、發明說明（16) 在填入VI及M2的製程中，纟沒有使用光阻覆蓋工件的刪M 區域，而是留下沒有覆蓋的部份，使得第二導電阻障層在 DRAM區域、第三絕緣層34〇及第四絕緣層⑽產生雙镶故圖 案標線。同樣地，纟整個晶圓上沉積第二導電材質，並使 用CMP製程移除第四絕緣層344表面上多餘的第二導電材質 362及多餘的第二導電阻障層36〇。 然後在第四終止層346上形成第五絕緣層368，在第五絕緣 層368形成第五終止層37Q ’在第五終止層37()上形成第六 絕緣層372，並且在第六絕緣層372上形成第六終止層（未 標不）。當對第六絕緣層372、第五絕緣層368及終止層 346進行MIM電容結構之圖案化時，邏輯區域仍然覆 蓋者，如第3D圖所示。$ 了形成電容結構，在圖案化 的第八絕緣層372、第五終止層37〇、第五絕緣層368及第 =〜止層346上 >儿積導電材質層35Q。接著移除導電材質層 50，且移除位於兩鄰接MIM電容結構圖案之間一部分的第 六絕緣層372。隨後在導電材質層35〇及第六絕緣層372的 :型區域上沉積介電層354，並且在介電層354上沉積第三 導電阻障層382，第三導電材質384沉積於第三導電阻障層 82上且第六絕緣層372表面上多餘的第三導電材質 及第三導電阻障層382利用CMP製程移除之。 MJM電容：構376包含下平板電極川，且下平板電極378包 括第一導電阻障層332、第一導電材質層334、第二導電阻 P早層360、第二導電材質層362及導電材質層35(^们^^電容 結構376亦包含上平板電極38〇，且上平板電極38〇上平板 1249227 五、發明說明（17) 店及材質356、第三導電阻障層382及第三導電材質384， 導電插塞386位於邏輯區域，延伸穿過金屬化層（Ml、M2、 M3)及介層（VI、V2)，此實施例之優點在於上絕緣層或是 第六絕緣層332被移除，以提供鄰接ΜIM電容結構之連結， 如第6圖所示。第6圖顯示第5圖所示之半導體裝置3〇〇的剖 視圖，DRAM區域旋轉90度。如第一實施例，利用一部份的 第六絕緣層372頂部形成d2高度之凹型區域，使得當沉積 第三導電材質384並進行CMP製程時，一部分的第三導電材 質384及第三導電阻障層382留在至少兩鄰接μ IM電容結構 之間的連結區域365中。其優點在於不需要額外的金屬化 層來連結鄰接的ΜIΜ電容結構3 7 6，此外，因為在上絕緣層 372上形成連結區域365，所以避免位元線接觸區域產生短 路，此將於後續的製程中形成。 當於兩金屬化層Ml、Μ2(絕緣層330、344)及一介層（絕緣 層340 )形成一部份的ΜΙΜ電容結構3 76下平板電極378，如 第5圖及第6圖所示’根據本發明之實施例，亦可於三層或 是更多的金屬化層，以及於兩層或是更多層之介層（未圖 示）形成一部份的ΜΙΜ電容結構376。 第7圖所示之剖視圖為本發明之第三實施例，此實施例 中，在第一金屬化層Ml上形成ΜΙΜ電容結構4 88之部分下電 極490，然而此實施例中，在三層或是更多層的絕緣層 44 0、444、468、472中形成MIM電容結構488，例如在曰第三 絕緣層440、第四絕緣層444、第五絕緣層468及第六絕緣 層472上形成MIM電谷結構488。值得注意的是，亦可在個
1249227 五、發明說明（18) 別的終止層上形成MIM電容結構488，包括第二終止層 438、第二終止層442、第四終止層446及第五終止層470， 第六終止層亦使用於第六絕緣層472上，但未表示出來。 在使用導電阻障層482及導電材質484填入第三金屬化層M3 及第一介層V2之前，先在上四層絕緣層472、468、444、 440形成MIM電容結構圖案。當以光阻覆蓋工件的邏輯 區域，對絕緣層472、468、444、440及終止層438、442、 446、470進行圖案化，並去除光阻。接著在圖案化絕緣層 438、442、446、470上沉積導電材質層45〇，移除導電材 質層450，且移除至少一部份位於兩鄰接MIM電容結構圖案 之間的第六絕緣層472，然後在導電材質層45〇上形成介電 層454，在介電層454上形成第三導電阻障層482，並且在 第二導電阻障層482上形成第三導電材質484，然後使用 CMf ^程從第六絕緣層472的上表面移除多餘的第三導電材 質484、第三導電阻障層482、介電層454及導電材質層 =〇 βΜΙΜ電容結構488包含下平板電極49〇 ,下平 =導電阻障層432、，電材議及導電材質層電45〇。 上平構權包含上平板電極492，上平板電極492包括 2板電極材質456、導電阻障層482及導電材質484。 施例中，使頂部絕緣層或是第六絕緣層472從頂部 t 型區域，以形成位於一個或是多個ΜΙΜ電容結構 的ΛΤ。域465,如"圖所^係為第巧圖式之 當於兩金屬化層M2、M3(絕緣層444、472)及兩介層（絕緣
第25頁 1249227 五、發明說明（19) 層440、4 68)形成MIM電容結構488，如第7圖及第8圖所 示，故根據本發明之實施例，亦可於三層或是更多的金屬 化層，以及於三層或是更多層之介層（未圖示）形成一個或 是多個MIM電容結構。 第7圖及第8圖所使用之元件符號與第2A-2M圖、第3A-3M 圖、第4A-4M圖、第5圖及第6圖所使用之符號相同。因此 僅敘述上第7、8圖中相關討論之元件，在第7、8圖中位敛 述之元件可參考前述之圖式及討論。 本發明實施例的優點包含提供一種製造MI電容結構266、 3 76、488的方法，並且避免使位元線接觸到上平板電極而 短路。利用半導體裝置中兩層或是更多層的絕緣層形成 MIM電容結構266、376、488，以於已知的佈局區域中製造 出具有較问電谷值之ΜIΜ電容結構。舉例而言，μ IΜ電容衾士 構266、376、488的下電極可包含導電插塞，導電插塞係 位於第一金屬化層及/或後續的金屬化層中。藉由一部份 的頂部絕緣層產生凹型區域來耦接鄰接的ΜΙΜ電容結構 266、376、488，使過小的製程邊限獲得改善。 本發明之實施例適用於許多的半導體應用例，例如ΜI μ電 容結構2 6 6、3 7 6、4 8 8係用於獨立式的記憶體裝置、散入 式記憶體裝置、非揮發性記憶體裝置、鐵電性記憶體裝 置、電磁性記憶體裝置、靜態隨機存取記憶體裝置、動態 隨機存取記憶體裝置、數位裝置、射頻裝置、類比裝置及 其組合之一。本發明所述之ΜΙΜ電容結構266、376、488的 製造方法用於位元線上電容（Capacitor Over Bitline，
第26頁 1249227 五、發明說明（20) COB)或是位元線下電容（Capacitor Under Bitline，CUB) 結構。本發明所述之Μ IM電容結構2 66、376、488及製造方 法利用前端線（Front End of the Line，FE0L)或是後端 線（Back End of the Line，BEOL)實現之。 雖然本發明以較佳 發明，任何熟習此 内，當可作各種之 視後附之申請專利 技術者應瞭解本發 而為本發明之範圍 說明書中特定實施 裝置、方法及步驟 程、機器、製造、 實施例揭露如上， 技藝者，在不脫離 更動與潤飾，因此 範圍所界定者為準 所述之特徵、功能 。此外，本發明應 例所述之製程、機 。因此後附之申請 化合物、裝置、方 然其並非用以限定本 本發明之精神和範圍 本發明之保護範圍當 。例如熟習此領域之 、製程及材質可變動 用例之範圍並不限於 器、製造、化合物、 專利範圍包括此類製 法及步驟之範圍。
1249227 圖式簡單說明 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、和優點能更明顯易 懂’下文特舉較佳實施例，並配合所附圖式，作詳細說明 如下： 第1圖係繪示習知嵌入式DRAM裝置中MIM電容結構之剖視 圖，此DRAM裝置係位於半導體裝置之一内連線層中。 第2A-2M圖係繪示依照本發明之一實施例中嵌入式裝 置之DRAM區域的上視圖，DRAM裝置具有位於半導體裝置中 兩絕緣層的DRAM區域之μ電容結構，此兩絕緣層包含半 導體裝置之一介層及一内連線層。 第3A-3M圖係繪示依照本發明第2人—2M圖沿著A —a視線之嵌 入式DRAM裝置的剖視圖。 第4A_4M圖係繪示依照本發明第2A-2M圖沿著B-B視線之嵌 入式DRAM裝置的剖視圖。 第5圖係繪示依照本發明另一較佳實施例之剖視圖，其中 接觸插塞位於半導體裝置之第一内連線層、第一介層及第 二内連線層中，且MIM電容結構位於半導體裝置之第二介 層及第三内連線層中。 第δ圖係繪示依照本發明第5圖旋轉9 〇度之DRAM區域的剖視 圖。 第7圖係繪示依照本發明另一較佳實施例之剖視圖，其中 接觸插塞位於第一内連線層中，且M丨Μ電容結構位於半導 體裝置之第一介層、第二内連線層、第二介層及第三内連 線層中。
第28頁 1249227 圖式簡單說明 第8圖係繪示依照本發明第7圖旋轉9 〇度之區域的剖視 圖。 在各個不同的視圖中，相同的標號係指相同的元件。為了 清楚說明起見’圖式係用以清楚顯示較佳實施例之態樣且 圖式並非按照尺寸比例繪製。 102 MIM 電容 n I 〇 6電晶體 II 0第一絕緣層 114終止層 11 8下平板電極 122上平板電極 1 2 6接觸位置 2 0 4工件 2 0 8底層位元線 21 2第一導電插 230第二絕緣層 234第一導電材 238第二終止層 242第三終止層 246第四終止層 25 0導電材質層 塞 質 【元件代表符號簡單說明 1〇〇半導體裝置 104基材 1 0 8底層位元線 11 2接觸位置 11 6第二絕緣層 120介電層 124厚絕緣層 128位元線接觸位置 200半導體裝置 206電晶體 21 0第一絕緣層 214第一終止層 232第一導電阻障層 232/234第二導電插塞 240第三絕緣層 2 4 4 第四絕緣層 248 MIM電容結構圖案
第29頁 1249227 圖式簡單說明 2 5 2光阻層 253 圖案 254 介電層 256 上平板電極材質 260 第二導電阻障層 262 第二導電材質 264 下平板電極 265 連接區域 266 Μ IΜ電容結構 267 導電插塞 332/334 導電區域 332 第一導電阻障層 334 第一導電材質 340 第三絕緣層 344 第四絕緣層 346 第四終止層 350 導電材質層 354 介電層 360 第二導電阻障層 362 第二導電材質 365 連結區域 368 第五絕緣層 370 第五終止層 372 第六絕緣層 376 ΜIΜ電容結構 378 下平板電極 382 第三導電阻障層 384 第三導電材質 386 導電插塞 438 第二終止層 404 工件 440 第三絕緣層 442 第三終止層 444 第四絕緣層 446 第四終止層 450 導電材質層 454 介電層 465 連接區域 468 第五絕緣層 470 第五終止層 472 第六絕緣層 482 導電阻障層 484 導電材質 488 ΜIΜ電容結構 490 下電極 492 上平板電極
第30頁

Claims (1)

  1. 一基板； 一第一絕緣層，形成於該基板上； 至少一第二絕緣層，形成於該第一絕緣層上；以及 至少一 Μ I Μ電容結構，形成於該第一絕緣層及該第二絕緣 層中，該MI Μ電容結構包含第一導電層、沉積於該第一導 電層上之一介電層及形成於該介電上之一第二導電層，其 中該第一導電層完整地延伸至該第二絕緣層之上表面。 2.如申請專利範圍第1項所述之半導體裝置，其中該第一 _ 導電層及該第二導電層可為氮化鈦、氮化鈕、鈕、氮化矽 钽、鈦化鎢、鎳鉻合金、氮化鉬、釕、氮化鎢、矽化鎢、 銅、IS、鶴、鈦、始、氮、錄、！目及其組合之财火金屬之 一或是多晶矽。 - 3.如申請專利範圍第1項所述之半導體裝置，其中該介電 層係選自铭、石夕、氧、氮、鈦、鈕、锆鈦酸鹽、鈦酸錄 鋇、五氧化钽、氧化銘、二氧化碎及其組合之一。 4. 如申請專利範圍第1項所述之半導體裝置，其中該第二· 0 絕緣層至少包含二層以上之絕緣層，且Μ I Μ電容器形成於 整個該第二絕緣層中。 5. 如申請專利範圍第4項所述之半導體裝置，其中該基板 1249227 ‘_案號93104823_年月日 修正_ 六、申請專利範圍 至少包含複數個元件，更包含： 至少一第三絕緣層，沉積於該基板與該第一絕緣層之間； 以及 至少一導電區域，形成於該第三絕緣層中，且鄰接於至少 一 Μ I Μ電容結構之該第一導電層，其中該導電區域及該第 一導電層至少包含該Μ I Μ電容結構之一底面平板，且該導 電區域電性連結至該基板的該元件。 第 圍 範 利 專 請 申 如 6 之一 ， 述第層 所的介 項置一 5 裝第 體的 導置 半裝 該體 含導 包半 層該 緣含 絕包 容纟 層 I J 螝緣 Μ絕 該二 且第 ，該 層及 化層 屬介 金一 二第 第該 AMV AV rff Aw 置置 裝裝 體體 三層導 第緣半 該絕該 中一含 其第包 ，該層 置，緣 裝層絕g 體化二； 導屬第 半金該 導 半 該 於 成 形 7.如申請專利範圍第5項所述之半導體裝置，其中該第三 絕緣層包含該半導體裝置的第一金屬化層、至少一第一介 層及至少一第二金屬化層，該第一絕緣層包含該半導體裝 置的第二介層，該第二絕緣層包含該半導體裝置的第三金 屬化層，且該Μ I Μ電容結構形成於該半導體裝置的該第二 介層及該第三絕緣層，且該Μ I Μ電容結構的底面平板包括 位於該第三絕緣層的該第一導電層及該導電區域。 8 .如申請專利範圍第1項所述之半導體裝置，其中該Μ I Μ 電容結構至少包含陣列記憶體裝置，該陣列具有2χ 1或是
    第32頁 1249227 案號 93104823 曰 修正 六、申請專利範圍 更大的維度。 9.如申請專利範圍第1項所述之半導體裝置，其中該第一 導電層包括一下電極、該介電層包括一電容介質、該第二 導電層包括一上電極，其中該下電極、該上電極或是及其 組合之一係使用化學機械研磨法形成。 1 0 .如申請專利範圍第1項所述之半導體裝置，其中該Μ I Μ 電容結構形成於一記憶體裝置中，該記憶體裝置係選自一 獨立式的記憶體裝置、嵌入式記憶體裝置、非揮發性記憶 體裝置、鐵電性記憶體裝置、電磁性記憶體裝置、靜態隨 機存取記憶體裝置、動態隨機存取記憶體裝置、數位裝 置、射頻裝置、類比裝置及其組合之一。 1 1 .如申請專利範圍第1項所述之半導體裝置，其中基板 可劃分出一第一區域及一第二區域，該Μ I Μ電容結構係形 成於該第一區域上，且更包含複數個導電區域，位於該基 板的該第二區域之該第一絕緣層及該第二絕緣層上。 1 2 .如申請專利範圍第1 1項所述之半導體裝置，其中該第 一區域包含DRAM區域，該第二區域包含一邏輯區域，且該 Μ I Μ電容結構包含位於該DRAM區域的DRAM記憶晶胞之儲存 節點。
    第33頁 1249227 六、申請專利範圍 13·如申請專利範圍第11項所述之半導體裝置，其中該第 一絕緣層包含該半導體裝置之一介層，該第二絕緣層包含 該半導體裝置之一金屬化層，且該第二區域的該導電區威 包括一雙嵌結構。 14·如申請專利範圍第1項所述之半導體裝置，其中第二 絕緣層包括介於至少兩鄰接ΜIΜ電容結構之間之一凹塑區 域，該ΜΙΜ電容結構具有上電極及該第二導電層，其中該 第一導電層填入該第二絕緣層的該凹型區域，且電性連接 該鄰接ΜIΜ電容結構的該上電極。 15·如申請專利範圍第1項所述之半導體裝置，其中基板 具有複數個元件，更包含位於該基板與該第一絕緣層間之 一第三絕緣層，且更包含至少一第一導電區域，沉積於該 第三絕緣層，該第三絕緣層鄰接於該ΜIΜ電容結構的該第 一導電層，其中該第一導電區域及該第一導電層包含該 ΜIΜ電容結構之一下電極。 16.如申請專利範圍第15項所述之半導體裝置，其中該第 一導電區域包含一導電阻障層及一導電材質，該導電材質 沉積於該導電阻障層上。 17·如申請專利範圍第15項所述之半導體裝置，其中該第 一導電區域電性連接該MIJJ電容結構至該基板之元件。
    第34頁 1249227 ^ ^-------一 六、申請專利範圍 18.如申請專利範圍第15項所述之半導體裝置’其中該第 一導電區域及該第三絕緣層包含該半導體裝置的一第一金 屬化層，該第一絕緣層包含該半導體裝置之一第一介層’ 該第二絕緣層包含該半導體裝置之一第二金屬化層，且該 Μ ΓΜ電容結構形成於該半導體裝置的該苐一介層及該第一 金屬化層。 1 9·如申請專利範圍第15項所述之半導體裝置，更包含至 少一第四絕緣層，位於該第一絕緣層與該第三絕緣層之 間，一第二導電區域位於每〆第四絕緣層且位於該第一導 電區域與該Μ ΙΜ電容結構之間，該第二導電區域電性連接 該ΜΙΜ電容結構至該第一導電區域。 20·如申請專利範圍第19項所述之半導體裝置，其中該第 二絕緣層及該第一導電區域包含該半導體裝置之一第一金 屬化層，該第四絕緣層及該第二導電區域包含一第一介層 及該半導體裝置之一第二金屬化層，該第一絕緣層包含該 半導體裝置之一第二介層，該第二絕緣層包含該半導體裝 置之一第三金屬化層，且該ΜΙΜ電容結構形成於該半導體 裝置的該第二介層及該第三金屬化層。 21·如申請專利範圍第1項所述之半導體裝置，其中該Μιμ 電容結構的該第二導電層包含一導電阻障層及一導電材
    第35頁 1249227
    六、申請專利範圍 質，該導電材質沉積於該導電阻障層上。 n 一種半導體裝置，至少包含： 一基板； 一第一絕緣層’形成於該基板上； 一第二絕緣層，形成於該第一絕緣層上； 至少一第三絕緣層，形成於該第二絕緣層上；以及 至少一 ΜIΜ電容結構，形成於該第三絕緣層、該第二絕緣 層及該第一絕緣層中，該第一絕緣層及該ΜΙΜ電容結構包 含第一導電層、沉積於該第一導電層上之介電層及形成於 該介電上之第二導電層。 23.如申請專利範圍第22項所述之半導體裝置，其中第一 絕緣層包含該半導體裝置之一第一介層，該第二絕緣層包 含該半導體裝置之一第一金屬化層，該第三絕緣層包含該 半導體裝置之至少一第二介層及至少一第二金屬化層，且 其中該ΜΙΜ電容結構延伸至該第一介層、該第一金屬化 層、该第二介層及該第二金屬化層的整個厚度。 24.如申請專利範圍第22項所述之半導體裝置，其中該基 板至少包含複數個元件，更包含： 以及 ^ -第四絕緣層，沉積於該基板與該第一絕緣層之間； 至少一導電區域，形成於該第四絕緣層中，且 位於ΜΙΜ電
    1249227 六、申請專利範圍 容結構的該第一導電層與該基板的該元件之間，其中每個 導電區域及該第一導電層包含該MIM電容結構之一底面平 板。 25·如申請專利範圍第24項所述之半導體裝置，其中該第 四絕緣層包含該半導體裝置的第一金屬化層，該第一絕緣 層包含該半導體裝置的第一介層，該第二絕緣層包含該半 導體裝置的第二金屬化層，該第三絕緣層包含該半導體裝 置之一第二介層及第三金屬化層，且其中該ΜIM電容結構 延伸至該第一介層、該第二金屬化層、該第二介層及該第 三金屬化層的整個厚度。 26·如申請專利範圍第22項所述之半導體裝置，其中至少 一第三絕緣層的頂部包含一凹型區域，位於至少兩鄰接的 ΜIΜ電容結構之間，該Μ丨μ電容結構具有上電極及該第二導 電層’其中該第二導電層填入該第三絕緣層的該凹型區 域’且電性連接該鄰接ΜΙΜ電容結構的該上電極。 27· —種半導體裝置，至少包含： 一基板； 至少一第一絕緣層，形成於該基板上；以及 複數個ΜΙΜ電容結構，形成於該第一絕緣層，該些ΜΙΜ電容 結構包含第一導電層、沉積於該第一導電層上之介電層及 形成於該介電上之第二導電層，該第二導電層包含該些
    第37頁 1249227 六、申請專利範圍 ΜIM電容結構之一上電極，該第一絕緣層的頂部包含一凹 型區域，位於至少兩鄰接的ΜIΜ電容結構之間，其中該第 二導電層填入該第一絕緣層頂部的該凹型區域，且電性連 接該鄰接ΜIΜ電容結構的該上電極。 28·如申請專利範圍第27項所述之半導體裝置，其中該第 一絕緣層包含至少兩絕緣層，一絕緣層具有該半導體裝置 之一第一介層，另一絕緣層具有一内連線曾，位於該第一 介層上。 29·如申請專利範圍第27項所述之半導體裝置，其中該芙 板至少包含複數個元件，更包含： & 至少一第二絕緣層’沉積於該基板與該第一絕緣層之 以及 胃 至少一導電區域，形成於該第^一絕緣層中，且鄰接於至小 一 MIM電容結構之該第一導電層，該導電區域電性連接/ MIM電容結構的該第一導電層至該基板的該元件，且該^ 電區域及該第一導電層包含該ΜIM電容結構之—底面^ 30.如申請專利範圍第29項所述之半導體裝置，其中該第 一絕緣層包含至少兩絕緣層，該導電區域及該第三絕緣層 包含該半導體裝置之一第一金屬化層，其中一第一絕緣^ 包含位於該第一金屬化層上之一第一介層，另一第一絕緣
    1249227 六、申請專利範圍 層包含位於該第一介層之第二金屬化層。 31. —種半導體裝置的製造方法，至少包含下列步驟： 提供一基板； 沉積一第一絕緣層於該基板上； 沉積至少一第二絕緣層於該第一絕緣層上； 對該第二絕緣層及該第一·絕層進行圖案化步驟產生圖案， 以形成至少一MIM電容結構；
    沉積一第一導電層於該圖案化的該第二絕緣層及圖案化的 該第一絕緣層； 沉積一介電層於該第一導電層上； 沉積一第二導電層於該介電層上；以及 移除位於該第二絕緣層頂部上的該第二導電層、該介電層 及該第一導電層，其中位於該ΜIM電容結構圖案中的該第 二導電層、該介電層及該第一導電層包含一 ΜΙΜ電容結 構，且該第一導電層完整地延伸至該第二絕緣層的該頂 部。
    3 2.如申請專利範圍第31項所述之半導體裝置的製造方 法，其中該基板包含第一區域及第二區域，且對該第一絕 緣層及該第二絕緣層進行圖案化之步驟中，包含對該第一 區域的該第一絕緣層及該第二絕緣層進行圖案化，更包含 使用鑲嵌製程形成導電區域於該基板上該第二區域之該第 一絕緣層及第二絕緣層之步驟，其中沉積該第二導電層之
    第39頁 1249227 _____________ 六、申請專利範圍 步驟包含形成該基板上該第；區域的該導電區域。 33·如申請專利範圍第31項所述之半導體裝置的製造方 法，沉積該第一導電層於該圖案化的該第二絕緣層及圖案 化的該第一絕緣層之步驟後，更包含移除位於該ΜIΜ電容 結構圖案上一部份區域之該第一導電層及該凹型的第二絕 緣層，iL沉積該第二導電層的步驟包含填入該凹型的第二 絕緣層之步驟，以形成至少兩ΜIΜ電容結構，具有電性連 接之上平板。 34·如申請專利範圍第31項所述之半導體裝置的製造方 法，其中該基板至少包含複數個元件，更包含形成至少一 第三絕緣層於該基板與該第一絕緣層之間，並且更包含形 成至少一第一導電區域於該第三絕緣層中，其中該第一導 電區域及該第一導電層至少包含該ΜΙΜ電容結構之一底面 平板，且該第一導電區域電性連結至少一 ΜIΜ電容結構至 該基板之一元件。 35. 一種半導體裝置的製造方法，至少包含下列步驟： 提供一基板； 沉積一第一絕緣層於該基板上； 沉積一第二絕緣層於該第一絕緣層上； 沉積至少一第三絕層於該第二絕緣層上； 對該第三絕緣層、該第二絕緣層及該第一絕層進行圖案化
    第40頁 1249227 六、申請專利範圍 步驟產生圖案，以形成至少一 ΜIΜ電容結構； >儿積一第一導電層於該圖案化的該苐一絕緣層及圖案化的 該第一絕緣層； 沉積一介電層於該第一導電層上； 沉積一第二導電層於該介電層上；以及 移除位於該第三絕緣層頂部上的該第二導電層、該介電層 及該第一導電層，其中位於該ΜΙΜ電容結構圖案中的該第均 二導電層、該介電層及該第一導電層包含一 ΜΙΜ電容結 構。 。 36.如申請專利範圍第35項所述之半導體裝置的製造方 法’其中該基板包含第一區域及第二區域，且對該第三絕 緣層、該第二絕緣層及該第一絕層進行圖案化之步驟中， 包含對該第一區域的該第三絕緣層、該第二絕緣層及該第 一絕緣層進行圖案化，其中沉積該第二導電層之步驟包含 形成該基板上該第二區域的導電區域。 37·如申請專利範圍第35項所述之半導體裝置的製造方 法，沉積該第一導電層於該第三絕緣層、該圖案化的該第 二絕緣層及圖案化的該第一絕緣層之步驟後，更包含移除 位於至少兩ΜIΜ電容結構圖案上一部份區域之該第一導電 層及該凹型的該頂部第三絕緣層，且沉積該第二導電層的 步驟包含填入該凹型的第二絕緣層之步驟，以形成至少兩 ΜIΜ電容結構’具有電性連接之上平板。
    第41頁 1249227 ---- 六、申請專利範圍 38·如申請專利範圍第35項所述之半導體裝置的製造方 法，其中該基板至少包含複數個元件，更包含形成至少一 第四絕緣層於該基板與該第一絕緣層之間’並形成至少一 導電區域於該第四絕緣層中，其中該導電區域提供該基板 的該元件與該ΜΙΜ電容結構的該第一導電層之間的電性連 接，其中該導電區域及該第〆導電層包含該ΜΙΜ電容結構 之一底面平板。 39·如申請專利範圍第35項所述之半導體裝置的製造方 法，其中該ΜIΜ電容結構形成於一記憶體裝置中，該記憶 體裝置係選自一獨立式的記憶體裝置、嵌入式記憶體裝 置、非揮發性記憶體裝置、鐵電性記憶體裝置、電磁性記 憶體裝置、靜態隨機存取記憶體裝置、動態隨機存取記憶 體裝置、數位裝置、射頻裝置、類比裝置及其組合之一。 40·如申請專利範圍第35項所述之半導體裝置的製造方 法，其中沉積該第三絕層之步驟中係沉積二、三、四、五 及六層之絕緣材質層之一。 41·如申請專利範圍第35項所述之半導體裝置的製造方 法，其中沉積該第一導電層及該第二導電層之步驟係選自 矽、鋁、銅、鎢、鈦、鈕、鈷、氮、鎳、鉬、釕及其組合 之一，且沉積該介電層係選自鋁、矽、氧、氮、鈦、钽、
    第42頁 1249227
    化梦及其 胃· 種半導體裝置的製造方法，至少包含下列步驟： ，供一基板，該基板具有第一區域及第二區域且設有複數 個元件； 沉積一第一絕緣層於該基板上； =該第一絕緣層的該第一區域上形成複數個第一導電區 ，’該第一導電區域電性連接至該基板之元件； 二積一第二絕緣層於該第一絕緣層及該第一導電區域上； >儿積至少一第三絕層於該第二絕緣層上； =Ξ ΐ二絕緣層、該第二絕緣層及該第一絕層進行圖案化 二德生圖案，以形成該基板第一區域之複數個ΜΙΜ電容 …構’並曝露出該第一導電區域； 、該第二絕緣層 沉積一第一導電層於頂部的該第三絕緣層 及曝露的第一導電區域； 移除位於至少兩鄰接ΜΙΜ電容結構之間的該第一導電層及 部分的頂部第三絕緣層，並留下凹型的一部分頂部第"三絕 緣層； 沉積一介電層於該第一導電層及該凹型的一部分頂部第三 絕緣層上； 沉積一第二導電層於該介電層上；以及 移除位於該頂部第三絕緣層上的該第二導電層、該介電層 及該第一導電層，其中位於該ΜΙΜ電容結構圖案中的該第
    1249227
    么士導電層該；|電層及該第一導電層至少包含一 MIM電容 =構’並且沉積該第二導電層的步驟包含填入該頂部 ^緣層之凹型位置，以連接該兩鄰接ΜIM電容結構之上電^ 、3·如申請專利範圍第42項所述之半導體裝置的製造方 法’其中移除位於該兩鄰接ΜΙΜ電容結構之間的該第一導 電層及部分的頂部第三絕緣層之步驟中包含下列步驟·· 沉積一光阻； 移除位於該兩鄰接ΜΙΜ電容結構圖案之間的一部分光阻， 以曝露出一部份的該第一導電層； 餘刻移除一部份曝露的該第一導電層及該第三絕緣層之頂 部；以及 移除該光阻。 44·如申請專利範圍第42項所述之半導體裝置的製造方 法，其中移除位於該頂部第三絕緣層上的該第二導電層、 該介電層及該第一導電層之梦驊中包含使用化學機械研磨 法〇
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