DE10351875A1 - Integriertes Schaltkreisbauelement und Halbleiterbauelement mit MIM-Kondensator - Google Patents

Integriertes Schaltkreisbauelement und Halbleiterbauelement mit MIM-Kondensator Download PDF

Info

Publication number
DE10351875A1
DE10351875A1 DE10351875A DE10351875A DE10351875A1 DE 10351875 A1 DE10351875 A1 DE 10351875A1 DE 10351875 A DE10351875 A DE 10351875A DE 10351875 A DE10351875 A DE 10351875A DE 10351875 A1 DE10351875 A1 DE 10351875A1
Authority
DE
Germany
Prior art keywords
layer
integrated circuit
component according
electrode
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10351875A
Other languages
English (en)
Other versions
DE10351875B4 (de
Inventor
Byung-Jun Oh
Kyung-Tae Lee
Mu-Kyeng Jung
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE10351875A1 publication Critical patent/DE10351875A1/de
Application granted granted Critical
Publication of DE10351875B4 publication Critical patent/DE10351875B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Die Erfindung bezieht sich auf ein integriertes Schaltkreisbauelement und auf ein Halbleiterbauelement mit Metall-Isolator-Metall(MIM)-Kondensator. DOLLAR A Erfindungsgemäß sind über der MIM-Kondensatorstruktur (127, 131, 133) eine erste intermetallische dielektrische Schicht (141) mit wenigstens einer Durchkontaktierung (143) zur oberen Elektrodenschicht (133), eine erste leitfähige Zwischenverbindungsschicht (145) auf der wenigstens einen Durchkontaktöffnung, eine zweite intermetallische dielektrische Schicht (155) auf einer ersten intermetallischen dielektrischen Schicht (141), wobei die zweite intermetallisch dielektrische Schicht wenigstens eine Durchkontaktöffnung (157) beinhaltet, die sich bis zu einer ersten leitfähigen Zwischenverbindungsschicht (145) erstreckt und die wenigstens eine Durchkontaktöffnung (143) der ersten intermetallischen dielektrischen Schicht freilegt, und eine zweite leitfähige Zwischenverbindungsschicht (161) auf der wenigstens einen Durchkontaktöffnung der zweiten intermetallischen dielektrischen Schicht vorgesehen, welche die erste leitfähige Zwischenverbindungsschicht elektrisch kontaktiert. DOLLAR A Verwendung für Halbleiterbauelemente mit MIM-Kondensatortechnologie.

Description

  • Die Erfindung bezieht sich auf ein integriertes Schaltkreisbauelement und auf ein Halbleiterbauelement mit Metall-Isolator-Metall(MIM)-Kondensator.
  • Mit zunehmender Integrationsdichte integrierter Schaltkreisbauelemente ist es zum Beispiel aufgrund einer zwischen einer dielektrischen Schicht und einer Siliciumschicht gebildeten dielektrischen Schicht mit niedriger Dielektrizitätskonstante schwieriger geworden, eine gewünschte Kapazität in einem herkömmlichen Metall-Isolator-Halbleiter(MIS)-Kondensator zu erhalten. Eine Alternative zu einem MIS-Kondensator ist ein MIM-Kondensator.
  • 1 ist eine Querschnittansicht, die ein integriertes Schaltkreis-(Halbleiter-)Bauelement mit einem herkömmlichen, an einen Transistor gekoppelten MIM-Kondensator veranschaulicht. Wie in 1 gezeigt, beinhaltet ein erster Transistor eine Gate-Elektrode 13a, eine Source-Elektrode 15 und eine Drain-Elektrode 17a, die in einem integrierten Schaltkreissubstrat 11 ausgebildet sind. Ein zweiter Transistor beinhaltet eine Gate-Elektrode 13b und eine Drain-Elektrode 17b, die in dem integrierten Schaltkreissubstrat 11 ausgebildet sind. Der zweite Transistor beinhaltet außerdem die Source-Elektrode 15.
  • Die Drain-Elektrode 17a des ersten Transistors ist über eine leitfähige Struktur 19 mit einer unteren Elektrode 21 eines MIM-Kondensators verbunden. Eine dielektrische Schicht 23 und eine obere Elektrode 25 des MIM-Kondensators sind auf der unteren Elektrode 21 ausgebildet. Die untere Elektrode 21 und die obere Elektrode 25 sind leitfähige Metallschichten. Eine Zwischenverbindungsschicht 27 ist auf der oberen Elektrode 25 des MIM-Kondensators ausgebildet und mit dieser verbunden.
  • Die Drain-Elektrode 17b des zweiten Transistors ist über die leitfähige Struktur 19 und Zwischenverbindungsschichten 29 und 31 mit einer oberen Zwischenverbindungsschicht 33 verbunden. Wenngleich in 1 nicht gezeigt, kann auch die Zwischenverbindungsschicht 27 mit der oberen Zwischenverbindungsschicht 33 verbunden sein. Außerdem sind in 1 isolierende Schichten 35, 45, 55 und 65 gezeigt.
  • Eine Beschränkung der Leistungsfähigkeit des in 1 dargestellten MIM-Kondensators besteht in dem relativ geringen Abstand zwischen der Zwischenverbindungsschicht 27 und der unteren Elektrode 21. Da dieser Abstand gering ist, kann sich in unerwünschtem Maß eine parasitäre Kapazität entwickeln, wobei diese parasitäre Kapazität die Eigenschaften des MIM-Kondensators nachteilig beeinflussen kann. Die Probleme werden ernster, wenn die Dicke der isolierenden Schichten reduziert wird, da die parasitäre Kapazität des Bauelements im Allgemeinen umgekehrt proportional zu der Dicke der isolierenden Schicht ist.
  • 2 ist eine graphische Darstellung, die eine Simulation des Einflusses der parasitären Kapazität für verschiedene Dicken einer isolierenden Schicht, wie der isolierenden Schicht 55, zeigt. Wie in 2 dargestellt, nimmt die parasitäre Kapazität in einer nichtlinearen Weise zu, wenn die Dicke der isolierenden Schicht abnimmt.
  • Somit kann bei einem herkömmlichen integrierten Schaltkreisbauelement mit einem MIM-Kondensator, wie in 1 dargestellt, eine Zunahme der parasitären Kapazität zwischen der Zwischenverbindungsschicht 27 und der unteren Elektrode 21 die Stabilität der Eigenschaften des MIM-Kondensators verschlechtern und/oder reduzieren. Außerdem kann die Schwankung der parasitären Kapazität aufgrund von Prozessvariablen, wie der Dicke einer isolierenden Schicht, die Schwierigkeit der Herstellung von MIM-Kondensatoren mit stabilen Eigenschaften vergrößern.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines integrierten Schaltkreisbauelements mit MIM-Kondensator zugrunde, bei denen die oben erwähnten Schwierigkeiten ganz oder teilweise behoben sind.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines integrierten Schaltkreisbauelements mit den Merkmalen des Anspruchs 1 und eines Halbleiterbauelements mit den Merkmalen des Anspruchs 14.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1 eine Querschnittansicht, die ein integriertes Schaltkreisbauelement mit einem MIM-Kondensator gemäß dem Stand der Technik darstellt,
  • 2 eine graphische Darstellung, welche die Resultate einer Simulation einer parasitären Kapazität für verschiedene Dicken einer isolierenden Schicht für ein integriertes Schaltkreisbauelement mit MIM-Kondensatoren gemäß dem Stand der Technik darstellt,
  • 3 eine Querschnittansicht, die ein erfindungsgemäßes integriertes Schaltkreisbauelement mit einem MIM-Kondensator darstellt, und
  • 4 bis 10 Querschnittansichten, welche ein Verfahren zur Herstellung des Bauelements von 3 darstellen.
  • Die Erfindung wird nunmehr im Folgenden vollständiger unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen typische Ausführungsformen der Erfindung gezeigt sind. In den Zeichnungen können die relativen Abmessungen und Formen von Bereichen zwecks Deutlichkeit übertrieben dargestellt sein. Es versteht sich, dass wenn ein Element, wie eine Schicht, ein Bereich oder ein Substrat, als "auf' einem anderen Element befindlich bezeichnet wird, sich dieses direkt auf dem anderen Element befinden kann oder auch zwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu gibt es keine zwischenliegenden Elemente, wenn ein Element als "direkt auf' einem anderen Element befindlich bezeichnet wird. Außerdem beinhaltet jede hierin beschriebene und dargestellte Ausführungsform ebenso ihre Ausführungsform mit komplementärem Leitfähigkeitstyp.
  • Nunmehr werden integrierte Schaltkreisbauelemente und Verfahren zur Herstellung derartiger Bauelemente gemäß Ausführungsformen der Erfindung unter Bezugnahme auf die 3 bis 10 beschrieben. 3 ist eine Querschnittansicht, die ein integriertes (Halbleiter-)Schaltkreisbauelement mit einem MIM-Kondensator gemäß der Erfindung darstellt. Wie in 3 gezeigt, beinhaltet das integrierte Schaltkreisbauelement einen Grabenisolationsbereich 103 und einen in einem integrierten Schaltkreissubstrat 101 ausgebildeten aktiven Bereich 105. Das integrierte Schaltkreissubstrat 101 kann zum Beispiel ein Siliciumsubstrat sein.
  • Der aktive Bereich 105 beinhaltet ein Paar von Transistoren mit einem gemeinsamen Source-Bereich. Ein erster Transistor beinhaltet eine Gate-Elektrode 109a, eine Source-Elektrode 111, eine Drain-Elektrode 113a und eine Gate-Isolationsschicht 107. Die Source-Elektrode 111 und die Drain-Elektrode 113a können aus Störstellenbereichen bestehen, die zum Beispiel durch Implantieren von Störstellenionen in das integrierte Schaltkreissubstrat 101 gebildet werden. Der zweite Transistor beinhaltet eine Gate-Elektrode 109b, eine Drain-Elektrode 113b, die Source-Elektrode 111 und die Gate-Isolationsschicht 107.
  • Eine leitfähige Struktur 119 definiert Kontakte zu den jeweiligen Drain-Elektroden 113a, 113b über Durchkontaktöffnungen 117 in einer ersten Isolationsschicht 115. Eine zweite Isolationsschicht 123 und eine dritte Isolationsschicht 125 sind auf der leitfähigen Struktur 119 und der ersten Isolationsschicht 115 ausgebildet. Erste Durchkontaktöffnungen 121 und ein erster Graben 122 sind in der zweiten Isolationsschicht 123 und der dritten Isolationsschicht 125 ausgebildet. Eine untere Elektrode 127 eines MIM-Kondensators ist in der zweiten Isolationsschicht 123 und der dritten Isolationsschicht 125 ausgebildet. Die untere Elektrode 127 ist mit der Drain-Elektrode 113a über die leitfähige Struktur 119 in der Durchkontaktöffnung 121, dem Graben 119 und der Kontaktöffnung 117 gekoppelt. Bei den Ausführungsformen gemäß 3, bei denen lediglich einer der Transistoren mit einem Kondensator gekoppelt ist, ist eine erste Zwischenverbindungsschicht 129 in der zweiten Isolationsschicht 123 und der dritten Isolationsschicht 125 ausgebildet, um einen Kontakt zu der Drain-Elektrode 113b über die leitfähige Struktur 119 und der Zwischenverbindungsschicht 129 bereitzustellen, die in dem ersten Graben 122, der ersten Durchkontaktöffnung 121 und der Kontaktöffnung 117 ausgebildet sind. Es versteht sich jedoch, dass bei alternativen Ausführungsformen ein MIM-Kondensator ausgebildet sein kann, der mit der Drain-Elektrode 113b in im Wesentlichen der gleichen Weise gekoppelt ist, wie unter Bezugnahme auf den mit der Drain-Elektrode 113a gekoppelten MIM-Kondensator beschrieben.
  • Eine dielektrische Schicht 131 ist zwischen der unteren Elektrode 127 und einer oberen Elektrode 133 des MIM-Kondensators positioniert. Eine isolierende dielektrische Zwischenmetallschicht oder erste IMD 141 ist auf der oberen Elektrode 133 ausgebildet. Die erste IMD 141 beinhaltet eine vierte isolierende Struktur 135, eine fünfte Isolationsschicht 137 und eine sechste Isolationsschicht 139. Bei verschiedenen Ausführungsformen der Erfindung beträgt die Gesamtdicke der ersten IMD 141 etwa 0,01μm bis etwa 2,0μm. Bei weiteren Ausführungsformen der Erfindung ist die Gesamtdicke der ersten IMD etwa 0,1μm bis etwa 0,8μm. Es versteht sich des Weiteren, dass die vierte isolierende Struktur 135, die fünfte Isolationsschicht 137 und die sechste Isolationsschicht 139 als eine einzige Isolationsschicht ausgebildet sein können. Des Weiteren kann die erste IMD 141 nur die fünfte Isolationsschicht 137 und die sechste Isolationsschicht 139 in Ausführungsformen der Erfindung beinhalten, welche die isolierende Struktur 135 nicht enthalten.
  • Zweite Durchkontaktöffnungen 143 und zweite Gräben 144 sind in der ersten IMD 141 vorgesehen, die sich zu der oberen Elektrode 133 des MIM-Kondensators und der ersten Zwischenverbindungsschicht 129 hin erstrecken und diese wenigstens teilweise freilegen. Eine erste, in 3 gezeigte, leitfähige Zwischenverbindungsschicht als unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ und eine zweite Zwischenverbindungsschicht 149 sind in den zweiten Durchkontaktöffnungen 143 und den zweiten Gräben 144 vorgesehen.
  • In speziellen Ausführungsformen der Erfindung sind eine Mehrzahl von zweiten Gräben 144 und eine Mehrzahl von zweiten Durchkontaktöffnungen 143 auf dem MIM-Kondensator ausgebildet und erstrecken sich zu der oberen Elektrode 133. Die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ in der ersten IMD 141 stellt dadurch eine Mehrzahl von Kontakten zu der oberen Elektrode 133 bereit. In verschiedenen Ausführungsformen der Erfindung kann die Breite der unabhängigen Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ gleich oder geringer als jene der unteren Elektrode 127 des MIM-Kondensators sein, zum Beispiel 200μm oder weniger. Wie in 3 gezeigt, kann die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ außerdem eine obere Breite aufweisen, die größer als ihre untere Breite ist. Des Weiteren kann, wie in den Ausführungsformen gemäß 3 gezeigt, in denen eine Mehrzahl von zweiten Gräben 144 und zweiten Durchkontaktöffnungen 143 auf der oberen Elektrode 133 vorgesehen sind, die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ eine Mehrzahl von Zwischenverbindungen beinhalten, die voneinander getrennt sind.
  • Wie in 3 des Weiteren dargestellt, ist eine weitere isolierende dielektrische Zwischenmetallschicht oder zweite IMD 155 auf der unabhängigen Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ, der zweiten Zwischenverbindungsschicht 149 und der ersten IMD 141 ausgebildet. Die zweite IMD 155 beinhaltet eine siebte isolierende Schicht 151 und eine achte isolierende Schicht 153. In einigen Ausführungsformen der Erfindung beträgt die Gesamtdicke der zweiten IMD 155 etwa 0,01μm bis etwa 2.0μm. In weiteren Ausführungsformen der Erfindung beträgt die Gesamtdicke der zweiten IMD 155 etwa 0,1μm bis etwa 0,8μm. Die siebte und die achte isolierende Schicht 151 und 153 können als Einzelschicht oder als Mehrfachschicht ausgebildet sein.
  • Eine dritte Durchkontaktöffnung 157 in der zweiten IMD 155 erstreckt sich zu der ersten IMD 141 und legt die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ und die zweite Zwischenverbindungsschicht 149 wenigstens teilweise frei. Außerdem ist ein dritter Graben 159 zur Bildung einer dritten Zwischenverbindungsschicht 161 in der zweiten IMD 155 ausgebildet. Für die Ausführungsformen gemäß 3 ist eine Mehrzahl von dritten Durchkontaktöffnungen 157 in der zweiten IMD 155 über der oberen Elektrode 133 und der unabhängigen Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ ausgebildet. Die dritte Zwischenverbindungsschicht 161 ist in den dritten Durchkontaktöffnungen 157 und dem dritten Graben 159 ausgebildet. Die dritte Zwischenverbindungsschicht 161 liefert der oberen Elektrode 133 des MIM-Kondensators in speziellen Ausführungsformen der Erfindung Leistung.
  • Für die Ausführungsformen gemäß 3 wird die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ als Kontaktstift verwendet, der die obere Elektrode 133 des MIM-Kondensators mit der dritten Zwischenverbindungsschicht 161 verbindet. Somit ist eine dicke isolierende Schicht im Vergleich zu dem herkömmlichen Bauelement von 1, welche die erste und die zweite IMD 141 und 155 beinhaltet, zwischen der unteren Elektrode 131 des MIM-Kondensators und der dritten Zwischenverbindungsschicht 161 angeordnet. Demzufolge können stabilere Kapazitätscharakteristika für den MIM-Kondensator bereitgestellt werden.
  • Nunmehr werden Verfahren zur Herstellung des integrierten Schaltkreisbauelements von 3 gemäß Ausführungsformen der Erfindung unter Bezugnahme auf die Querschnittansichten der 4 bis 10 beschrieben. Zuerst bezugnehmend auf 4 wird ein Grabenisolationsbereich 103 in einem integrierten Schaltkreissubstrat 101, wie zum Beispiel einem Siliciumsubstrat, unter Verwendung einer Flachgrabenisolations(STI)-Technik gebildet. Auf dem integrierten Schaltkreissubstrat 101 wird eine Gate-Isolationsschicht 107 gebildet. Eine erste Gate-Elektrode 109a und eine zweite Gate-Elektrode 109b werden auf der Gate-Isolationsschicht 107 erzeugt. Die Gate-Elektroden 109a, 109b können, wie in 4 gezeigt, als Mehrfachschicht gebildet werden, zum Beispiel aus einer Polysiliciumschicht und einer darauf ausgebildeten Silicidschicht. Eine gemeinsame Source-Elektrode 111 und je eine Drain-Elektrode 113a, 113b werden benachbart zu den Gate-Elektroden 109a, 109b erzeugt, zum Beispiel unter Verwendung eines Ionenimplantationsprozesses.
  • Eine erste Isolationsschicht 115 wird auf dem integrierten Schaltkreissubstrat 101 in dem Bereich erzeugt, in dem die Gate-Elektroden 109a, 109b, die Source-Elektrode 111 und die Drain-Elektroden 113a, 113b ausgebildet sind. Die erste Isolationsschicht 115 kann zum Beispiel aus einer plasmaverstärkten (PE-)Oxidschicht, einer Oxidschicht aus einem Plasma hoher Dichte (HDP), einer plasmaverstärkten TEOS(PE-TEOS)-Oxidschicht, einer Hochtemperaturoxid(HTO)-Schicht, einer BPSG-Schicht, einer aufschmelzbaren Oxid(FOX)-Schicht oder einer Kombination davon gebildet werden. Die erste Isolationsschicht 115 kann mit einer Dicke von etwa 0,01μm bis etwa 2μm gebildet werden. In speziellen Ausführungsformen der Erfindung wird die erste Isolationsschicht 115 mit einer Dicke von etwa 0,4μm bis etwa 1,0μm gebildet.
  • In der ersten Isolationsschicht 115 wird unter Verwendung von zum Beispiel einem photolithographischen Prozess eine Kontaktöffnung 117 zu jeder Drain-Elektrode 113a, 113b erzeugt. Dann kann eine leitfähige Schicht auf der gesamten Oberfläche des integrierten Schaltkreissubstrats 101 in dem Bereich gebildet werden, in dem die Kontaktöffnungen) 117 gebildet wird (werden). Eine leitfähige Struktur 119 wird erzeugt, um über die Kontaktöffnungen) 117 zum Beispiel unter Verwendung von normalen photolithographischen und/oder Ätzprozessen einen Kontakt zu den jeweiligen Drain-Elektroden 113a, 113b herzustellen.
  • Eine zweite Isolationsschicht 123 und eine dritte Isolationsschicht 125 werden sequentiell auf der Oberfläche des integrierten Schaltkreissubstrats 101 in dem Bereich gebildet, in dem die leitfähige Struktur 119 gebildet wird. Die zweite und die dritte Isolationsschicht 123 und 125 können aus Oxidschichten oder anderen geeigneten Isolationsschichten gebildet werden, wie einer mit Fluor dotierten Silicatglas(FSG)-Schicht, einer Organosilicatglas(OSG)-Schicht und/oder einer anorganischen Polymerschicht. Die zweite und die dritte Isolationsschicht 123 und 125 können zum Beispiel unter Verwendung von chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVC), atomarer Schichtdeposition (ALD) oder Aufschleudern erzeugt werden. Die zweite und die dritte Isolationsschicht 123 und 125 können mit einer Dicke von etwa 0,01μm bis etwa 2μm und für einige Ausführungsformen der Erfindung von etwa 0,3μm bis etwa 0,8μm gebildet werden.
  • Eine untere Elektrode 127 und eine erste Zwischenverbindungsschicht 129 können gleichzeitig in ersten Durchkontaktöffnungen 121 und ersten Gräben 122, die in der zweiten und der dritten Isolationsschicht 123 und 125 ausgebildet werden, zum Beispiel unter Verwendung eines Doppeldamaszener-Prozesses erzeugt werden. Der Doppeldamaszener-Prozess wird im Allgemeinen in einen Doppeldamaszener-Prozess vom Typ "Durchkontakt zuerst" und einen Doppeldamaszener-Prozess vom Typ "Graben zuerst" klassifiziert.
  • Der Doppeldamaszener-Prozess vom Typ "Durchkontakt zuerst" beinhaltet im Allgemeinen das Bilden des oder der ersten Durchkontakte 121 in der zweiten und der dritten Isolationsschicht 123 und 125 und dann das Bilden des oder der ersten Gräben 122 in der dritten Isolationsschicht 125. Im Gegensatz dazu beinhaltet der Doppeldamaszener-Prozess vom Typ "Graben zuerst" im Allgemeinen das Bilden des oder der ersten Gräben 122 in der dritten Isolationsschicht 125 und dann das Bilden des oder der ersten Durchkontakte 121 in der zweiten Isolationsschicht 123. Dann wird eine leitfähige Schicht für die erste Zwischenverbindungsschicht 129 und die untere Elektrode 127 des MIM-Kondensators auf der Oberfläche des Halbleitersubstrats 101 aufgebracht, um so den oder die ersten Durchkontakte 121 und den oder die ersten Gräben 122 zu füllen. Die gesamte aufgebrachte leitfähige Schicht mit Ausnahme des Teils, der den oder die ersten Durchkontakte 121 und den oder die ersten Gräben 122 füllt, wird dann unter Verwendung einer herkömmlichen chemisch-mechanischen Planarisierung oder Polierung (CMP) entfernt. Demzufolge können die untere Elektrode 127 des MIM-Kondensators und die erste Zwischenverbindungsschicht 129 gleichzeitig gebildet werden.
  • Die untere Elektrode 127 des MIM-Kondensators und die erste Zwischenverbindungsschicht 129 können unter Verwendung anderer bekannter Verfahren anstelle des vorstehend beschriebenen Doppeldamaszener-Prozesses erzeugt werden. Nach der Bildung des oder der ersten Durchkontakte 121 kann zum Beispiel ein Kontaktstift erzeugt werden, um den oder die ersten Durchkontakte 121 zu füllen. Dann können der oder die ersten Gräben 122 erzeugt werden, und eine leitfähige Schicht kann aufgebracht werden, um die erste Zwischenverbindungsschicht und die untere Elektrode zu bilden. Die leitfähige Schicht kann dann zum Beispiel unter Verwendung von chemisch-mechanischer Planarisierung oder Polierung (CMP) poliert werden.
  • Die zweite und die dritte Isolationsschicht 123 und 125 können entweder aus einer Einzelschicht oder einer Mehrfachschicht bestehen, wie in 4 dargestellt. Sie können unter Verwendung eines einstufigen oder eines mehrstufigen Fertigungsprozesses erzeugt werden. Der oder die ersten Gräben 122 können in der dritten Isolationsschicht 125 gebildet werden und/oder in die zweite Isolationsschicht 123 hineinreichen.
  • Die für die untere Elektrode 127 des MIM-Kondensators und/oder für die erste Zwischenverbindungsschicht 129 verwendete leitfähige Schicht kann aus einem Metall wie Kupfer (Cu), Aluminium (Al), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN), Tantalsiliciumnitrid (TaSiN), Titansiliciumnitrid (TiSiN), Wolframnitrid (WN) oder Wolframsiliciumnitrid (WSiN) gebildet werden, zum Beispiel unter Verwendung von CVD, PVD oder Elektroplattierung. Sie kann mit einer Dicke von etwa 0,001μm bis etwa 2μm und für spezielle Ausführungsformen der Erfindung mit einer Dicke von etwa 0,05μm bis etwa 0,8μm gebildet werden.
  • Eine dielektrische Struktur 131, eine obere Elektrode 133 des MIM-Kondensators und eine vierte isolierende Struktur 135 werden sequentiell auf dem integrierten Schaltkreissubstrat 101 in dem Bereich gebildet, in dem die untere Elektrode 127 ausgebildet ist. Die dielektrische Struktur 131 stellt die dielektrische Schicht des MIM-Kondensators bereit und wird auf der unteren Elektrode 127, der dritten Isolationsschicht 125 und der ersten Zwischenverbindungsschicht 129 gebildet, sequentiell gefolgt von einer leitfähigen Schicht für die obere Elektrode 133 und einer vierten Isolationsschicht für die vierte isolierende Struktur 135. Die sequentiell gebildeten Schichten werden zum Beispiel unter Verwendung von photolithographischen und Ätzprozessen strukturiert, um die Bildung der dielektrischen Struktur 131, der oberen Elektrode 133 und der vierten isolierenden Struktur 135 abzuschließen.
  • Der Strukturierungsprozess kann derart durchgeführt werden, dass die Dicke der verbleibenden dielektrischen Struktur 131 etwa 0,001μm bis etwa 1μm und für spezielle Ausführungsformen der Erfindung etwa 0,01μm bis etwa 0,1μm beträgt. Ein derartiger Dickenbereich kann die Ausdiffusion des für die untere Elektrode 127 verwendeten Materials reduzieren und/oder minimieren.
  • Als Folge der unter Bezugnahme auf 4 beschriebenen Prozesse wird ein MIM-Kondensator, der die untere Elektrode 127, die dielektrische Struktur 131 und die obere Elektrode 133 beinhaltet, auf dem integrierten Schaltkreissubstrat 101 gebildet.
  • Die dielektrische Struktur 131 kann zum Beispiel aus einer Nitridschicht, einer Oxidschicht, einer Siliciumcarbid(SiC)-Schicht, einer Siliciumoxynitrid(SiON)-Schicht, einer Siliciumcarbonitrid(SiCN)-Schicht, einer Siliciumoxyfluorid(SiOF)-Schicht, einer Siliciumcarbohydrid(SiOH)-Schicht, einer Hafniumoxid(HfO2)-Schicht und/oder einer Aluminiumoxid(Al2O3)-Schicht bestehen. Die dielektrische Struktur 131 kann unter Verwendung eines Prozesses wie CVD, PVD oder ALD erzeugt werden. In einigen Ausführungsformen der Erfindung wird die dielektrische Struktur 131 mit einer Dicke von etwa 0,001μm bis etwa 1μm gebildet. Bei speziellen Ausführungsformen wird die dielektrische Struktur 131 mit einer Dicke von etwa 0,01μm bis etwa 0,5μm gebildet.
  • Die obere Elektrode 133 wird aus einer leitfähigen Schicht gebildet. Die leitfähige Schicht der oberen Elektrode kann zum Beispiel aus einem Metall wie Kupfer (Cu), Tantalnitrid (TaN), Aluminium (Al), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalsiliciumnitrid (TaSiN), Titansiliciumnitrid (TiSiN), Wolframnitrid (WN) und/oder Wolframsiliciumnitrid (WSiN) zum Beispiel unter Verwendung von CVD, PVD und/oder Elektroplattieren gebildet werden. Die leitfähige Schicht der oberen Elektrode kann mit einer Dicke von etwa 0,001μm bis etwa 2μm und in speziellen Aus führungsformen mit einer Dicke von etwa 0,05μm bis etwa 0,8μm gebildet werden.
  • Die vierte isolierende Struktur 135 kann aus einer Oxidschicht, einer Nitridschicht und weiteren isolierenden Schichten, wie einer FSG-Schicht, einer OSG-Schicht und/oder einer SiC-Schicht oder einer Kombination derselben, zum Beispiel unter Verwendung von CVD, PVD oder ALD gebildet werden. Die vierte isolierende Struktur 135 kann mit einer Dicke von etwa 0,001μm bis etwa 1μm und in speziellen Ausführungsformen mit einer Dicke von etwa 0,01μm bis etwa 0,5μm gebildet werden. Die vierte isolierende Struktur 135 kann dazu verwendet werden, die Erzeugung eines Polymers während eines nachfolgenden Ätzprozesses, wie der Bildung eines Kontakts, zu unterdrücken.
  • Eine fünfte isolierende Schicht 137 und eine sechste isolierende Schicht 139 werden auf der Oberfläche des integrierten Schaltkreissubstrats 101 in dem Bereich erzeugt, in dem der MIM-Kondensator gebildet wird. Demzufolge wird eine erste IMD 141, welche die vierte isolierende Struktur 135, die fünfte Isolationsschicht 137 und die sechste Isolationsschicht 139 beinhaltet, auf der oberen Elektrode 133 und auf der ersten Zwischenverbindungsschicht 129 gebildet. Die fünfte und die sechste Isolationsschicht 137 und 139 können aus einer Oxidschicht, einer SiC-Schicht, einer SiON-Schicht, einer SiCN-Schicht, einer SiOF-Schicht, einer SiOH-Schicht, einer HfO2-Schicht, einer Zirconiumoxid(ZrO2)-Schicht und/oder einer Al2O3-Schicht zum Beispiel unter Verwendung von CVD, PVD oder ALD gebildet werden. Sie können mit einer Dicke von etwa 0,1μm bis etwa 2μm und in speziellen Ausführungsformen mit einer Dicke von etwa 0,3μm bis etwa 0,8μm gebildet werden, und zwar als Einzelschicht oder als Mehrfachschichten mittels einer Mehrzahl von Schritten oder in einem einzigen Schritt.
  • Nunmehr bezugnehmend auf die 5 bis 7 werden eine zweite Durchkontaktöffnung 143, ein zweiter Graben 144, eine unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ und eine zweite Zwischenverbindungsschicht 149 zum Beispiel unter Verwendung des Doppeldamaszener-Prozesses gebildet, wie vorstehend beschrieben. Die zweite Durchkontaktöffnung 143, der zweite Graben 144, die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ und die zweite Zwischenverbindungsschicht 149 können jedoch auch unter Verwendung anderer bekannter Verfahren als Alternative zu dem Doppeldamaszener-Prozess gebildet werden. Zum Beispiel kann nach der Bildung der fünften Isolationsschicht 137 die zweite Durchkontaktöffnung 143 erzeugt werden. Dann kann ein Kontaktstift gebildet werden, um die zweite Durchkontaktöffnung 143 zu füllen. Dann können die sechste Isolationsschicht 139 und der zweite Graben 144 gebildet werden. Danach kann eine Metallschicht für die zweite Zwischenverbindungsschicht 149 und zur Vollendung der unabhängigen Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ aufgebracht werden. Schließlich kann die Metallschicht zum Beispiel unter Verwendung von CMP poliert werden.
  • Die 5 bis 7 stellen speziell ein Verfahren zur Bildung der zweiten Durchkontaktöffnung 143, des zweiten Grabens 144, der unabhängigen Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ und der zweiten Zwischenverbindungsschicht 149 unter Verwendung des Doppeldamaszener-Prozesses vom Typ "Durchkontakt zuerst" dar. Die zweite Durchkontaktöffnung 143, der zweite Graben 144, die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ und die zweite Zwischenverbindungsschicht 149 können auch unter Verwendung des Doppeldamaszener-Prozesses vom Typ "Graben zuerst" gebildet werden.
  • Wie in 5 gezeigt, werden die sechste Isolationsschicht 139, die fünfte Isolationsschicht 137 und die vierte isolierende Struktur 135, welche die erste IMD 141 bilden, unter Verwendung von photolithographischen und Ätzprozessen strukturiert, um die zweite(n) Durchkontaktöffnung(en) 143 zu erzeugen. Die zweite(n) Durchkontaktöffnung(en) 143 legt bzw. legen die obere Elektrode 133 des MIM-Kondensators ebenso wie die erste Zwischenverbindungsschicht 129 frei.
  • Wie in 6 gezeigt, wird ein Teil der ersten IMD 141, die auf dem MIM-Kondensator ausgebildet ist, d.h. die sechste Isolationsschicht 139, zum Beispiel unter Verwendung von photolithographischen und Ätzprozessen selektiv geätzt, um einen oder mehrere zweite Gräben 144 in dem Bereich zu erzeugen, in dem die zweite Zwischenverbindungsschicht 149 und die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ gebildet werden. Der oder die zweiten Gräben 144 werden in dem Bereich, in dem die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ gebildet wird, in der auf dem MIM-Kondensator ausgebildeten ersten IMD 141, d.h. der sechsten Isolationsschicht 139, gebildet. Der oder die zweiten Gräben 144 weisen einen größeren Durchmesser als ein Durchmesser der zweiten Kontaktöffnungen) 143 auf, wie in 6 dargestellt.
  • Nunmehr bezugnehmend auf 7 werden die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ und die zweite Zwischenverbindungsschicht 149 gebildet, um die zweite(n) Durchkontaktöffnung(en) 143 und den oder die zweiten Gräben 144 zu füllen. Die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ wird in der oder den zweiten Durchkontaktöffnungen 143 und dem oder den zweiten Gräben 144 gebildet.
  • In einigen Ausführungsformen der Erfindung beinhaltet das Bilden der unabhängigen Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ das Bilden einer leitfähigen Schicht auf der gesamten Oberfläche des integrierten Schaltkreissubstrats 101, um die zweite(n) Durchkon taktöffnung(en) 143 und den oder die zweiten Gräben 144 zu füllen. Die leitfähige Schicht wird dann zum Beispiel unter Verwendung von CMP planarisiert. Als Folge können die Oberseiten der unabhängigen Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ und die zweite Zwischenverbindungsschicht 149 so gebildet werden, dass sie die gleiche Höhe wie die sechste Isolationsschicht 139 aufweisen. Die Breite der unabhängigen Zwischenverbindungsschicht 149 vom Kontaktflächen-Typ ist in einigen Ausführungsformen der Erfindung geringer als jene der unteren Elektrode 127 des MIM-Kondensators, zum Beispiel 200μm oder weniger. Die Breite an der Oberseite der unabhängigen Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ kann größer als jene an der Unterseite derselben sein. Die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ kann aus einer Mehrzahl von Zwischenverbindungsschichten in Durchkontaktöffnungen und Gräben gebildet werden, die voneinander getrennt sind.
  • Die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ und die zweite Zwischenverbindungsschicht 149 können aus Kupfer (Cu), Aluminium (Al), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN), Tantalsiliciumnitrid (TaSiN), Titansiliciumnitrid (TiSiN), Wolframnitrid (WN) und/oder Wolframsiliciumnitrid (WSiN) gebildet werden und können zum Beispiel unter Verwendung von CVD, PVD oder Elektroplattierung gebildet werden. Sie können mit einer Dicke von etwa 0,1μm bis etwa 2μm und in speziellen Ausführungsformen mit einer Dicke von etwa 0,05μm bis etwa 0,8μm gebildet werden.
  • Wie in 8 gezeigt, werden eine siebte Isolationsschicht 151 und eine achte Isolationsschicht 154, welche die zweite IMD 155 bilden, auf der Oberfläche des Halbleitersubstrats 101 in dem Bereich erzeugt, in dem der MIM-Kondensator gebildet wird. Mit anderen Worten werden die siebte Isolationsschicht 151 und die achte Isolationsschicht 153 auf der unabhängigen Zwischenverbindungsschicht 145 vom Kontaktflächen- Typ und der ersten IMD 141 gebildet. Die zweite IMD 155 kann durch einen einstufigen Prozess oder unter Verwendung einer Mehrzahl von Schritten erzeugt werden und kann als Einzelschicht- oder als Mehrfachschichtstruktur gebildet werden, die nachfolgende Schichten beinhaltet.
  • Die siebte und die achte Isolationsschicht 151 und 153 können aus Oxidschichten oder anderen Isolationsschichten gebildet werden, wie einer SiC-Schicht, einer SiON-Schicht, einer SiCN-Schicht, einer SiOF-Schicht, einer SiOH-Schicht, einer HfO2-Schicht, einer ZrO2-Schicht oder einer Al2O3-Schicht. Die siebte und die achte Isolationsschicht 151 und 153 können zum Beispiel unter Verwendung von CVD, PVD oder ALD gebildet werden. Sie können mit einer Dicke von etwa 0,001μm bis etwa 1μm und in speziellen Ausführungsformen mit einer Dicke von etwa 0,01μm bis etwa 0,1μm gebildet werden. Alternativ können die siebte und die achte Isolationsschicht 151 und 153 aus Oxidschichten oder anderen Isolationsschichten, wie einer FSG-Schicht, einer OSG-Schicht und/oder einer anorganischen Polymerschicht, zum Beispiel unter Verwendung von CVD oder Aufschleudern gebildet werden. Sie können in derartigen Ausführungsformen mit einer Dicke von etwa 0,01μm bis etwa 2μm und in speziellen Ausführungsformen mit einer Dicke von etwa 0,1μm bis etwa 0,8μm gebildet werden.
  • Wie aus 10 ersichtlich, werden eine oder mehrere dritte Kontaktöffnungen 157, ein oder mehrere dritte Gräben 159 und eine dritte Zwischenverbindungsschicht 161 gemäß 3 zum Beispiel unter Verwendung des Doppeldamaszener-Prozesses gebildet. Die dritte(n) Kontaktöffnung(en) 157, der oder die dritten Gräben 159 und die dritte Zwischenverbindungsschicht 161 können auch unter Verwendung anderer bekannter Verfahren anstelle des Doppeldamaszener-Prozesses gebildet werden. Zum Beispiel können nach der Bildung der siebten Isolationsschicht 151 die dritte(n) Kontaktöffnungen) 157 erzeugt werden.
  • Dann kann ein Kontaktstift gebildet werden, um die dritte(n) Kontaktöffnungen) 157 zu füllen. Anschließend können die achte Isolationsschicht 153 und der oder die dritten Gräben 159 gebildet werden. Dann kann eine Metallschicht für die dritte Zwischenverbindungsschicht aufgebracht werden. Schließlich kann die Metallschicht zum Beispiel unter Verwendung von CMP poliert werden.
  • Die 9 und 10 stellen speziell ein Verfahren zur Bildung der dritten Kontaktöffnung 157, des dritten Grabens 159 und der dritten Zwischenverbindungsschicht 161 unter Verwendung des Doppeldamaszener-Prozesses vom Typ "Durchkontakt zuerst" dar. Wie vorstehend erwähnt, ist es jedoch auch möglich, die dritte(n) Kontaktöffnung(en) 157, den oder die dritten Gräben 159 und die dritte Zwischenverbindungsschicht 161 unter Verwendung des Doppeldamaszener-Prozesses vom Typ "Graben zuerst" oder anderer Prozesse zu bilden. Wie in 9 gezeigt, werden die siebte und die achte Isolationsschicht, welche die zweite IMD 155 bilden, zum Beispiel unter Verwendung von photolithographischen und Ätzprozessen strukturiert, um die dritte(n) Kontaktöffnungen) 157 zu erzeugen. Die dritte(n) Kontaktöffnungen) 157 legen die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ und die zweite Zwischenverbindungsschicht 149 frei.
  • Nunmehr bezugnehmend auf 10 wird ein Teil der zweiten IMD 155, zum Beispiel die achte Isolationsschicht 153, zum Beispiel unter Verwendung von photolithographischen und Ätzprozessen selektiv geätzt, um den oder die dritten Gräben 159 in dem Bereich zu bilden, in dem die dritte Zwischenverbindungsschicht 161 gebildet wird. Der dritte Graben 159 wird in der zweiten IMD 155 gebildet, zum Beispiel in der achten Isolationsschicht 153, und weist einen größeren Durchmesser auf als die dritte(n) Kontaktöffnung(en) 157.
  • Wie in 3 dargestellt, wird die dritte Zwischenverbindungsschicht 161 in die dritte(n) Kontaktöffnungen) 157 und den oder die dritten Gräben 159 gefüllt. Das Bilden der dritten Zwischenverbindungsschicht 161 kann das Bilden einer leitfähigen Schicht auf der gesamten Oberfläche des Halbleitersubstrats 101 beinhalten, um die dritte(n) Kontaktöffnung(en) 157 und den oder die dritten Gräben 159 zu füllen, gefolgt von einer Planarisierung der leitfähigen Schicht zum Beispiel unter Verwendung von CMP. Demzufolge kann die Oberseite der dritten Zwischenverbindungsschicht 161 mit der gleichen Höhe wie jener der achten Isolationsschicht 153 in dem Bereich gebildet werden, der die zweite IMD 155 beinhaltet. In einigen Ausführungsformen der Erfindung ist, wie in 10 dargestellt, eine Mehrzahl von dritten Durchkontaktöffnungen 157 vorgesehen, durch welche die dritte Zwischenverbindungsschicht 161 die unabhängige Zwischenverbindungsschicht 145 vom Kontaktflächen-Typ kontaktiert.
  • Die dritte Zwischenverbindungsschicht 161 kann aus einem Metall, wie Kupfer (Cu), Aluminium (Al), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN), Tantalsiliciumnitrid (TaSiN), Titansiliciumnitrid (TiSiN), Wolframnitrid (WN) und/oder Wolframsiliciumnitrid (WSiN), zum Beispiel unter Verwendung von CVD, PVD oder Elektroplattieren gebildet werden. Die dritte Zwischenverbindungsschicht 161 kann mit einer Dicke von etwa 0,01μm bis etwa 2μm und für spezielle Ausführungsformen mit einer Dicke von etwa 0,1μm bis etwa 0,8μm gebildet werden.
  • Wenngleich die Ausführungsformen der Erfindung unter Bezugnahme auf ein Verfahren zur Bildung von Zwischenverbindungen unter Verwendung des Doppeldamaszener-Prozesses beschrieben wurden, ist das Verfahren nicht auf die hierin dargelegten Ausführungsformen beschränkt, und Zwischenverbindungen können auch unter Verwendung von typischen photolithographischen und Ätzprozessen erzeugt werden. Des Weiteren ist es auch möglich, den Schritt zur Bildung der zweiten Durchkontaktöffnung wegzulassen und die zweite Durchkontaktöffnung durch gleichzeitiges Ätzen der ersten und der zweiten IMD während des Schritts zur Bildung der dritten Durchkontaktöffnung zu erzeugen.
  • Wenngleich die Erfindung unter Bezugnahme auf einen MIM-Kondensator beschrieben wurde, der mit einer Drain-Elektrode eines Transistors gekoppelt ist, die eine gemeinsame Source-Elektrode mit einer weiteren Drain-Elektrode eines Transistors nutzt, die nicht mit einem Kondensator gekoppelt ist, umfasst die Erfindung außerdem auch Ausführungsformen, bei denen jede Drain-Elektrode mit einem Kondensator gekoppelt ist oder bei denen lediglich eine einzelne Drain-Elektrode ohne eine zugehörige Drain-Elektrode eines Transistors vorgesehen ist, die eine gemeinsame Source-Elektrode nutzt.
  • Wenngleich die Erfindung vorstehend allgemein ohne Diffusionsbarrierenschichten und/oder Haftschichten unter und/oder auf den Metallschichten beschrieben wurde, können außerdem Diffusionsbarrierenschichten und/oder Haftschichten verwendet werden, um eine Diffusion von Atomen, die zur Bildung von Metallschichten verwendet werden, zu reduzieren oder zu verhindern und die Haftung von Metallschichten zu verbessern.
  • Wie vorstehend beschrieben, ist gemäß einigen Ausführungsformen der Erfindung die obere Elektrode eines MIM-Kondensators mit einer oberen Zwischenverbindungsschicht über eine unabhängige Zwischenverbindungsschicht vom Kontaktflächen-Typ verbunden, um eine dickere IMD-Schicht zu ermöglichen. Eine derartige Struktur kann den nachteiligen Einfluss einer parasitären Kapazität auf die Eigenschaften des MIM-Kondensators begrenzen. Demzufolge werden MIM-Kondensatoren mit stabilen Eigenschaften erzielt.
    •

Claims (24)

  1. Integriertes Schaltkreisbauelement mit – einem integrierten Schaltkreissubstrat (101), – einer leitfähigen unteren Elektrodenschicht (127) eines Metall-Isolator-Metall(MIM)-Kondensators auf dem integrierten Schaltkreissubstrat, – einer dielektrischen Schicht (131) auf der unteren Elektrodenschicht, – einer leitfähigen oberen Elektrodenschicht (133) des MIM-Kondensators auf der dielektrischen Schicht, – einer ersten intermetallischen dielektrischen Schicht (141) auf der oberen Elektrodenschicht, wobei die erste intermetallische dielektrische Schicht wenigstens eine Durchkontaktöffnung (143) beinhaltet, die sich bis zu der oberen Elektrodenschicht erstreckt, und – einer ersten leitfähigen Zwischenverbindungsschicht (145) auf der wenigstens einen Durchkontaktöffnung der ersten intermetallischen dielektrischen Schicht, gekennzeichnet durch – eine zweite intermetallische dielektrische Schicht (155) auf der ersten intermetallischen dielektrischen Schicht (141), wobei die zweite intermetallische dielektrische Schicht wenigstens eine Durchkontaktöffnung (157) beinhaltet, die sich bis zu der ersten leitfähigen Zwischenverbindungsschicht (145) erstreckt und die wenigstens eine Durchkontaktöffnung (143) der ersten intermetallischen dielektrischen Schicht wenigstens teilweise freilegt, und – eine zweite leitfähige Zwischenverbindungsschicht (161) auf der wenigstens einen Durchkontaktöffnung der zweiten inter metallischen dielektrischen Schicht, welche die erste leitfähige Zwischenverbindungsschicht elektrisch kontaktiert.
  2. Integriertes Schaltkreisbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die erste leitfähige Zwischenverbindungsschicht eine unabhängige Zwischenverbindungsschicht vom Kontaktflächen-Typ beinhaltet, welche die zweite leitfähige Zwischenverbindungsschicht mit der oberen Elektrode verbindet.
  3. Integriertes Schaltkreisbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die dielektrische Schicht eine Dicke zwischen der unteren Elektrodenschicht und der oberen Elektrodenschicht aufweist, die größer als die Dicke der dielektrischen Schicht in anderen Bereichen des Bauelements ist.
  4. Integriertes Schaltkreisbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die untere Elektrodenschicht mit einem Störstellenbereich des integrierten Schaltkreissubstrats elektrisch gekoppelt ist.
  5. Integriertes Schaltkreisbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die erste intermetallische dielektrische Schicht des Weiteren eine isolierende Struktur beinhaltet, die lediglich auf der oberen Elektrode ausgebildet ist.
  6. Integriertes Schaltkreisbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die wenigstens eine Durchkontaktöffnung der ersten intermetallischen dielektrischen Schicht eine Mehrzahl von Durchkontaktöffnungen beinhaltet, die voneinander getrennt sind.
  7. Integriertes Schaltkreisbauelement nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass die Zwischenverbindungsschicht vom Kontaktflächen-Typ mit der gleichen Höhe gebildet ist wie die erste intermetallische dielektrische Schicht.
  8. Integriertes Schaltkreisbauelement nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, dass die Zwischenverbindungsschicht vom Kontaktflächen-Typ eine Mehrzahl von Zwischenverbindungen beinhaltet, die voneinander getrennt sind.
  9. Integriertes Schaltkreisbauelement nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, dass die Dicke der dielektrischen Schicht in den anderen Bereichen etwa 0,01μm bis etwa 0,1μm beträgt.
  10. Integriertes Schaltkreisbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die erste intermetallische dielektrische Schicht des Weiteren einen Graben (144) beinhaltet, der mit einem größeren Durchmesser als jenem der ersten Durchkontaktöffnung und mit einer geringeren Tiefe als jener der ersten Durchkontaktöffnung gebildet ist.
  11. Integriertes Schaltkreisbauelement nach einem der Ansprüche 1 bis 10, weiter gekennzeichnet durch einen Transistor mit einer Source-, einer Drain- und einer Gate-Elektrode, die auf dem integrierten Schaltkreissubstrat ausgebildet sind, wobei die untere Elektrodenschicht des MIM-Kondensators mit der Drain-Elektrode des Transistors elektrisch gekoppelt ist.
  12. Integriertes Schaltkreisbauelement nach Anspruch 11, weiter gekennzeichnet durch einen zweiten Transistor mit einer Drain- und einer Gate-Elektrode, die auf dem integrierten Schaltkreissubstrat ausgebildet sind, wobei der zweite Transistor eine gemeinsame Source-Elektrode mit dem ersten Transistor aufweist und die Drain-Elektrode des zweiten Transistors mit der zweiten Zwischenverbindungsschicht elektrisch gekoppelt ist.
  13. Integriertes Schaltkreisbauelement nach einem der Ansprüche 5 bis 12, dadurch gekennzeichnet, dass die isolierende Struktur aus der Gruppe ausgewählt ist, die aus einer Oxidschicht, einer Nitridschicht, einer mit Fluor dotierten Silicatglas(FSG)-Schicht einer Organosilicatglas(OSG)-Schicht, einer Siliciumcarbid(SiC)-Schicht und Kombinationen derselben besteht.
  14. Halbleiterbauelement mit – einem MIM-Kondensator, der auf einem Halbleitersubstrat (101) ausgebildet ist, wobei der MIM-Kondensator eine untere Elektrode (127), eine dielektrische Schicht (131) auf der unteren Elektrode und eine obere Elektrode (133) auf der dielektrischen Schicht beinhaltet, – einem ersten intermetallischen Dielektrikum (141), das auf der oberen Elektrode des MIM-Kondensators ausgebildet ist, wobei das erste intermetallische Dielektrikum eine erste Durchkontaktöffnung (143) auf der oberen Elektrode des MIM-Kondensators aufweist, gekennzeichnet durch – eine unabhängige Zwischenverbindungsschicht (145) vom Kontaktflächen-Typ, die auf der ersten Durchkontaktöffnung (143) ausgebildet ist, – ein zweites intermetallisches Dielektrikum (155) mit einer zweiten Durchkontaktöffnung (157), welche die auf dem MIM-Kondensator ausgebildete unabhängige Zwischenverbindungsschicht vom Kontaktflächen-Typ freilegt, und – eine Zwischenverbindungsschicht (161), die auf der zweiten Durchkontaktöffnung ausgebildet ist, wobei die Zwischenverbindungsschicht über die unabhängige Zwischenverbindungsschicht vom Kontaktflächen-Typ mit der oberen Elektrode des MIM-Kondensators verbunden ist.
  15. Halbleiterbauelement nach Anspruch 14, dadurch gekennzeichnet, dass die untere Elektrode des MIM-Kondensators mit einem in dem Halbleitersubstrat ausgebildeten Störstellenbereich insbesondere einer Drain-Elektrode, elektrisch gekoppelt ist.
  16. Halbleiterbauelement nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass die Dicke des unter der oberen Elektrode ausgebildeten Bereichs der dielektrischen Schicht größer als jene von anderen Bereichen der dielektrischen Schicht ist.
  17. Halbleiterbauelement nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass eine isolierende Struktur auf der oberen Elektrode ausgebildet ist.
  18. Halbleiterbauelement nach Anspruch 17, dadurch gekennzeichnet, dass die isolierende Struktur aus einer Oxidschicht, einer Nitridschicht, einer FSG-Schicht, einer OSG-Schicht, einer SIC-Schicht oder einer Kombination derselben gebildet ist.
  19. Halbleiterbauelement nach Anspruch 18, dadurch gekennzeichnet, dass die isolierende Struktur nur in dem Bereich ausgebildet ist, in dem die obere Elektrode gebildet ist.
  20. Halbleiterbauelement nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, dass die unabhängige Zwischenverbin dungsschicht vom Kontaktflächen-Typ mit der gleichen Höhe wie das erste intermetallische Dielektrikum gebildet ist.
  21. Halbleiterbauelement nach einem der Ansprüche 14 bis 20, dadurch gekennzeichnet, dass die Zwischenverbindungsschicht, die mit der oberen Elektrode des MIM-Kondensators verbunden ist, mit der gleichen Höhe wie das zweite intermetallische Dielektrikum gebildet ist.
  22. Halbleiterbauelement nach einem der Ansprüche 14 bis 21, dadurch gekennzeichnet, dass die unabhängige Zwischenverbindungsschicht vom Kontaktflächen-Typ aus einer Mehrzahl von Zwischenverbindungen gebildet ist, die voneinander getrennt sind.
  23. Halbleiterbauelement nach einem der Ansprüche 16 bis 22, dadurch gekennzeichnet, dass die Dicke der dielektrischen Schicht, die in anderen Bereichen als jenem Bereich ausgebildet ist, in dem die obere Elektrode erzeugt ist, im Bereich zwischen 0,01μm und 0,1μm liegt.
  24. Halbleiterbauelement nach einem der Ansprüche 14 bis 23, dadurch gekennzeichnet, dass – Transistoren mit einem gemeinsamen Source-Elektrodenbereich (111) und einem jeweiligen Drain-Elektrodenbereich (113a, 113b) vorgesehen sind, – eine erste isolierende Schicht (115) vorgesehen ist, die auf den Transistoren ausgebildet ist und eine Mehrzahl von Kontaktöffnungen (117) aufweist, die mit leitfähigen Strukturen gefüllt sind, die mit den Drain-Elektrodenbereichen gekoppelt sind, – eine zweite isolierende Schicht (123) vorgesehen ist, die auf der ersten isolierenden Schicht ausgebildet ist und eine Mehrzahl von Durchkontaktöffnungen (121) aufweist, – die untere Elektrode des MIM-Kondensators auf der zweiten isolierenden Schicht ausgebildet ist und mit einem der Drain-Elektrodenbereiche durch eine der Durchkontaktöffnungen in der zweiten isolierenden Schicht elektrisch gekoppelt ist, – eine Zwischenverbindungsschicht (129) auf der zweiten isolierenden Schicht ausgebildet und mit einem der Drain-Elektrodenbereiche durch eine der Durchkontaktöffnungen in der zweiten isolierenden Schicht elektrisch gekoppelt ist, – das erste intermetallische Dielektrikum auf der isolierenden Struktur und der dielektrischen Schicht ausgebildet ist und eine Durchkontaktöffnung (143) auch auf der Zwischenverbindungsschicht über der zweiten isolierenden Schicht aufweist, – eine zweite Zwischenverbindungsschicht (149) auf der zweiten Durchkontaktöffnung ausgebildet ist, – das zweite intermetallische Dielektrikum auch eine Durchkontaktöffnung aufweist, welche die zweite Zwischenverbindungsschicht freilegt, und – die Zwischenverbindungsschicht (161), die auf der zweiten Durchkontaktöffnung ausgebildet ist, auch auf der Durchkontaktöffnung ausgebildet ist, welche die zweite Zwischenverbindungsschicht freilegt, und über die unabhängige Zwischenverbindungsschicht vom Kontaktflächen-Typ mit der oberen Elektrode des MIM-Kondensators verbunden ist.
DE10351875A 2002-12-11 2003-10-29 Integriertes Schaltkreisbauelement mit MIM-Kondensator Expired - Lifetime DE10351875B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR02-78905 2002-12-11
KR10-2002-0078905A KR100505658B1 (ko) 2002-12-11 2002-12-11 ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자

Publications (2)

Publication Number Publication Date
DE10351875A1 true DE10351875A1 (de) 2004-07-15
DE10351875B4 DE10351875B4 (de) 2009-01-29

Family

ID=36648940

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10351875A Expired - Lifetime DE10351875B4 (de) 2002-12-11 2003-10-29 Integriertes Schaltkreisbauelement mit MIM-Kondensator

Country Status (6)

Country Link
US (3) US6940114B2 (de)
JP (1) JP2004193563A (de)
KR (1) KR100505658B1 (de)
CN (1) CN100385659C (de)
DE (1) DE10351875B4 (de)
TW (1) TWI236066B (de)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498364B1 (en) * 2000-01-21 2002-12-24 Agere Systems Inc. Capacitor for integration with copper damascene processes
KR100505658B1 (ko) * 2002-12-11 2005-08-03 삼성전자주식회사 ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
KR100575092B1 (ko) * 2003-12-24 2006-05-03 한국전자통신연구원 게이트 절연막의 형성 방법
JP4707330B2 (ja) * 2004-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2005327952A (ja) * 2004-05-17 2005-11-24 Mitsubishi Electric Corp 電力用半導体装置
DE102005035346A1 (de) * 2004-08-19 2006-03-09 Atmel Germany Gmbh Verlustleistungsoptimierter Hochfrequenz-Koppelkondensator und Gleichrichterschaltung
US20060038293A1 (en) * 2004-08-23 2006-02-23 Rueger Neal R Inter-metal dielectric fill
US20060089001A1 (en) * 2004-10-27 2006-04-27 Erickson Sean C Localized use of high-K dielectric for high performance capacitor structures
KR100613346B1 (ko) * 2004-12-15 2006-08-21 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US20060148192A1 (en) * 2005-01-04 2006-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene MIM capacitor structure with self-aligned oxidation fabrication process
JP4848137B2 (ja) * 2005-05-13 2011-12-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4998262B2 (ja) * 2005-07-05 2012-08-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5154744B2 (ja) * 2005-07-14 2013-02-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4684856B2 (ja) * 2005-11-08 2011-05-18 富士通株式会社 電子部品
KR100655082B1 (ko) * 2005-12-23 2006-12-08 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
JP4984549B2 (ja) 2006-01-27 2012-07-25 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN100438074C (zh) * 2006-06-16 2008-11-26 广州南科集成电子有限公司 平面型单硅双金属层功率器件及制造方法
US20070290347A1 (en) * 2006-06-19 2007-12-20 Texas Instruments Incorporated Semiconductive device having resist poison aluminum oxide barrier and method of manufacture
US7488643B2 (en) * 2006-06-21 2009-02-10 International Business Machines Corporation MIM capacitor and method of making same
JP2008071897A (ja) * 2006-09-13 2008-03-27 Toshiba Corp 半導体メモリ及び半導体メモリの製造方法
US7439151B2 (en) * 2006-09-13 2008-10-21 International Business Machines Corporation Method and structure for integrating MIM capacitors within dual damascene processing techniques
US7468525B2 (en) * 2006-12-05 2008-12-23 Spansion Llc Test structures for development of metal-insulator-metal (MIM) devices
KR100834238B1 (ko) * 2006-12-26 2008-05-30 동부일렉트로닉스 주식회사 엠아이엠 캐퍼시터를 가지는 반도체 장치 및 그 제조 방법
US7608538B2 (en) * 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
KR100885777B1 (ko) * 2007-10-10 2009-02-26 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
US8445913B2 (en) 2007-10-30 2013-05-21 Spansion Llc Metal-insulator-metal (MIM) device and method of formation thereof
KR100955841B1 (ko) 2008-06-12 2010-05-04 주식회사 동부하이텍 반도체 소자의 제조 방법
KR100983945B1 (ko) 2008-09-18 2010-09-27 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
US8476745B2 (en) * 2009-05-04 2013-07-02 Mediatek Inc. Integrated circuit chip with reduced IR drop
US8766417B2 (en) 2009-05-04 2014-07-01 Mediatek Inc. Integrated circuit chip with reduced IR drop
US8722530B2 (en) * 2011-07-28 2014-05-13 Freescale Semiconductor, Inc. Method of making a die with recessed aluminum die pads
US9331137B1 (en) 2012-03-27 2016-05-03 Altera Corporation Metal-insulator-metal capacitors between metal interconnect layers
US8957500B2 (en) * 2012-10-10 2015-02-17 Nxp B.V. High-voltage integrated metal capacitor and fabrication method
US9012966B2 (en) 2012-11-21 2015-04-21 Qualcomm Incorporated Capacitor using middle of line (MOL) conductive layers
US20140145297A1 (en) * 2012-11-28 2014-05-29 Nxp B.V. Mim-capacitor and method of manufacturing same
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9866197B2 (en) * 2013-06-06 2018-01-09 Qorvo Us, Inc. Tunable RF filter based RF communications system
US8890223B1 (en) 2013-08-06 2014-11-18 Texas Instruments Incorporated High voltage hybrid polymeric-ceramic dielectric capacitor
CN104517959A (zh) * 2013-09-30 2015-04-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2015064477A1 (ja) * 2013-10-30 2015-05-07 堺ディスプレイプロダクト株式会社 表示パネル
US9425308B2 (en) * 2013-12-31 2016-08-23 Delta Electronics, Inc. Power semiconductor device and method for fabricating the same
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
US9824889B2 (en) * 2014-04-21 2017-11-21 Applied Materials, Inc. CVD silicon monolayer formation method and gate oxide ALD formation on III-V materials
US10128327B2 (en) * 2014-04-30 2018-11-13 Stmicroelectronics, Inc. DRAM interconnect structure having ferroelectric capacitors exhibiting negative capacitance
KR102211741B1 (ko) * 2014-07-21 2021-02-03 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
US9780046B2 (en) * 2015-11-13 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Seal rings structures in semiconductor device interconnect layers and methods of forming the same
CN105742296B (zh) * 2016-03-31 2019-05-07 上海天马有机发光显示技术有限公司 一种阵列基板及其制备方法、显示面板和显示装置
EP3475973B1 (de) * 2016-06-22 2021-03-31 INTEL Corporation Blockierungsschicht für durchkontaktierung
US10546915B2 (en) * 2017-12-26 2020-01-28 International Business Machines Corporation Buried MIM capacitor structure with landing pads
CN110060979B (zh) * 2018-01-18 2021-05-28 华邦电子股份有限公司 半导体装置
CN108428669B (zh) * 2018-03-07 2020-11-17 西安电子科技大学 三维异质集成系统及其制作方法
US11049820B2 (en) * 2018-07-30 2021-06-29 Texas Instruments Incorporated Crack suppression structure for HV isolation component
US11201148B2 (en) * 2018-10-29 2021-12-14 Tokyo Electron Limited Architecture for monolithic 3D integration of semiconductor devices
JP2021077799A (ja) * 2019-11-12 2021-05-20 ローム株式会社 電子部品
CN111192873B (zh) * 2020-01-09 2020-09-04 华南理工大学 一种提高mim电容高频可靠性的版图结构及其实现方法
CN115088395A (zh) * 2020-01-14 2022-09-20 Lg伊诺特有限公司 电路板
KR102375281B1 (ko) * 2020-06-22 2022-03-17 울산과학기술원 고유전 탄화수소 박막을 이용한 커패시터 및 이를 이용한 반도체 소자
CN112289738B (zh) * 2020-10-14 2024-01-23 上海华虹宏力半导体制造有限公司 金属互连结构的形成方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583359A (en) * 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
JP3368726B2 (ja) * 1995-08-07 2003-01-20 ヤマハ株式会社 半導体記憶装置とその製造方法
KR0183739B1 (ko) * 1995-09-19 1999-03-20 김광호 감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법
JP3853406B2 (ja) * 1995-10-27 2006-12-06 エルピーダメモリ株式会社 半導体集積回路装置及び当該装置の製造方法
US5926359A (en) * 1996-04-01 1999-07-20 International Business Machines Corporation Metal-insulator-metal capacitor
TW399319B (en) * 1997-03-19 2000-07-21 Hitachi Ltd Semiconductor device
JP3149817B2 (ja) * 1997-05-30 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
JP3697044B2 (ja) * 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP4322347B2 (ja) * 1999-03-15 2009-08-26 エルピーダメモリ株式会社 半導体装置およびその製造方法
US6124199A (en) * 1999-04-28 2000-09-26 International Business Machines Corporation Method for simultaneously forming a storage-capacitor electrode and interconnect
US6488730B2 (en) * 1999-07-01 2002-12-03 Cheil Industries, Inc. Polishing composition
JP3967544B2 (ja) * 1999-12-14 2007-08-29 株式会社東芝 Ｍｉｍキャパシタ
TW503439B (en) * 2000-01-21 2002-09-21 United Microelectronics Corp Combination structure of passive element and logic circuit on silicon on insulator wafer
EP1130654A1 (de) * 2000-03-01 2001-09-05 Infineon Technologies AG Integriertes Bauelement mit Metall-Isolator-Metall-Kondensator
US6838717B1 (en) * 2000-08-31 2005-01-04 Agere Systems Inc. Stacked structure for parallel capacitors and method of fabrication
KR100630531B1 (ko) * 2000-10-20 2006-09-29 주식회사 하이닉스반도체 시스템 온 칩 소자의 제조 방법
US6399495B1 (en) * 2000-11-06 2002-06-04 Ling-Hsu Tseng Copper interconnections for metal-insulator-metal capacitor in mixed mode signal process
US6528366B1 (en) * 2001-03-01 2003-03-04 Taiwan Semiconductor Manufacturing Company Fabrication methods of vertical metal-insulator-metal (MIM) capacitor for advanced embedded DRAM applications
JP2002299558A (ja) * 2001-03-29 2002-10-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6410386B1 (en) * 2001-06-15 2002-06-25 Silicon Integrated Systems Corp. Method for forming a metal capacitor in a damascene process
KR100415537B1 (ko) * 2001-11-03 2004-01-24 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100505658B1 (ko) * 2002-12-11 2005-08-03 삼성전자주식회사 ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자

Also Published As

Publication number Publication date
US7679123B2 (en) 2010-03-16
KR100505658B1 (ko) 2005-08-03
TW200410340A (en) 2004-06-16
US7208791B2 (en) 2007-04-24
US20070145452A1 (en) 2007-06-28
JP2004193563A (ja) 2004-07-08
US20040113190A1 (en) 2004-06-17
DE10351875B4 (de) 2009-01-29
KR20040051069A (ko) 2004-06-18
US6940114B2 (en) 2005-09-06
TWI236066B (en) 2005-07-11
CN100385659C (zh) 2008-04-30
CN1507045A (zh) 2004-06-23
US20050247968A1 (en) 2005-11-10

Similar Documents

Publication Publication Date Title
DE10351875B4 (de) Integriertes Schaltkreisbauelement mit MIM-Kondensator
DE10256346B4 (de) Halbleiterbauelement mit MIM-Kondensator und Zwischenverbindung und Herstellungsverfahren dafür
DE102008016425B4 (de) Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials
DE102008059871B4 (de) Feuchtigkeitsbarrierenkondensatoren in Halbleiterkomponenten
DE3851163T2 (de) Kontakt in einer Bohrung in einem Halbleiter und Verfahren zu seiner Herstellung.
DE19727232C2 (de) Analoges integriertes Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102005052000B3 (de) Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
DE69617849T2 (de) Halbleiter-Kondensator und Verfahren zu seiner Herstellung
DE102005027234B4 (de) Verfahren zum Bilden einer Verbindungsstruktur für eine Halbleitervorrichtung
DE102013104112A1 (de) Verbindungsstruktur und -verfahren
DE10314307A1 (de) Halbleiterbauelement mit MIM-Kondensator und Herstellungsverfahren
DE19826031C2 (de) Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils
DE102016100323B4 (de) Verringern der Dual-Damascene-Verwerfung in integrierten Schaltkreisstrukturen
DE102007046846A1 (de) Seitenwandschutzschicht
EP1130654A1 (de) Integriertes Bauelement mit Metall-Isolator-Metall-Kondensator
DE102005047111B3 (de) Verfahren zur Herstellung eines MIM-Kondensators
DE19844451A1 (de) Sperrschicht und Herstellungsverfahren dafür
DE10348902B4 (de) MIM-Kondensatorstruktur und Herstellungsverfahren
DE102010045055B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit einer Durchkontaktierung
DE112020003222B4 (de) Zwischenverbindungsanordnung mit vollständig ausgerichteten durchkontakten
DE10302377B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Metall-Isolator-Metall-Kondensatoren
DE102013214441B4 (de) Verfahren zur Verringerung der Benetzbarkeit von Verbindungsmaterial an Eckberührungsflächen und eine gemäß dem Verfahren hergestellte Vorrichtung
DE60037599T2 (de) Herstellungsverfahren für halbleiteranordnung mit reduzierter signalwegverzögerungszeit
DE10313793A1 (de) Halbleiterbauelement mit MIM-Kondensatorstruktur und Herstellungsverfahren
DE102004033825A1 (de) Verfahren zur Herstellung einer Kondensatoranordnung sowie zugehörige Kondensatoranordnung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R071 Expiry of right