KR101044389B1 - 반도체 소자의 인덕터 형성방법 - Google Patents
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Abstract
본 발명은 인덕터의 효율을 개선시킬 수 있을 뿐만 아니라, 메인 칩의 오동작을 막을 수 있는 반도체 소자의 인덕터 형성방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 상기 필드영역을 노출시키는 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 식각 장벽으로 이용하여 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 상기 패드질화막 및 패드산화막을 제거하는 단계; 상기 트렌치를 매립하는 소자분리막을 형성하는 단계; 상기 소자분리막을 선택적으로 식각하여 다수개의 홈을 형성하는 단계; 상기 홈을 매립하는 도전막 패턴을 형성하는 단계; 상기 액티브 영역의 실리콘 기판 상에 회로 소자를 형성하는 단계; 상기 회로 소자를 포함한 실리콘 기판 상에 다층의 금속배선들 및 상기 금속배선들간을 절연분리하는 다층의 층간절연막을 형성하는 단계 및 상기 층간절연막들 상의 상기 도전막 패턴과 대응되는 부위에 인덕터를 형성하는 단계를 포함한다.
Description
도 1은 종래의 기술에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도.
도 2는 종래의 기술에 따른 반도체 소자 인덕터의 평면도.
도 3은 종래의 기술에 따른 문제점을 설명하기 위한 단면도.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
20 : 실리콘 기판 21 : 패드산화막
22 : 패드질화막 21a : 식각후 잔류된 패드산화막
22a : 식각후 잔류된 패드질화막 23 : 트렌치
24 : 절연막 24a : 소자분리막
25 : 감광막 패턴 26 : 홈
27 : 도전막 27a : 도전막 패턴
28 : 회로 소자 29 : 최종 금속배선
30 : 인덕터 31 : 보호막
본 발명은 반도체 소자의 인덕터 형성방법에 관한 것으로, 보다 상세하게는, 인덕터의 전기장이 실리콘 기판으로 빠져나가는 것을 막음으로써, 인덕터의 효율을 개선시킬 수 있을 뿐만 아니라, 메인 칩의 오동작을 막을 수 있는 반도체 소자의 인덕터 형성방법에 관한 것이다.
통신 산업의 발전, 특히 개인용 휴대 통신의 발전으로 인해 RF(radio frequency) 아날로그(analog) 소자의 개발이 필요함에 따라 수동소자인 인덕터의 집적화가 요구되어 지고 있다. 일반적으로 반도체 소자의 인덕터는 최상층의 금속층을 코일(coil)부로 사용한다. 이 코일은 나선(spiral) 형태로 평면상에 형성된다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 인덕터 형성방법에 대하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도이고, 도 2는 종래의 기술에 따른 반도체 소자 인덕터의 평면도이다.
도 1에 도시된 바와 같이, 소정의 하부 구조가 구비된 실리콘 기판(10) 상부에 공지의 방식들에 의해 회로 소자(11)를 형성한다. 여기서, 상기 회로 소자(11)는 모스트랜지스터 등을 포함할 수 있다. 이어서, 상기 실리콘 기판(10) 상에 다층의 금속배선들 및 상기 금속배선들을 절연분리하는 다층의 층간절연막들을 형성하고, 최상부에 위치하는 층간절연막 상에 금속막(미도시)을 증착한 다음, 상기 금속막을 패터닝하여 동일 평면상에 최종 금속배선(12) 및 인덕터(13)를 형성한다. 이때, 상기 인덕터(13)는 도 2에 도시된 바와 같이, 나선(spiral) 형태를 갖도록 패터닝한다.
이후, 상기 최종 금속배선(12) 및 인덕터(13)가 형성된 기판 결과물 상부에 보호막(14)을 형성한다.
도 3은 종래의 기술에 따른 문제점을 설명하기 위한 단면도이다.
그러나, 종래의 기술에서는, 도 3에 도시된 바와 같이, 나선형의 형태로 평면상에 형성된 인덕터(13)와 실리콘 기판(10)의 사이에 전기장이 형성되는데, 이러한 전기장이 실리콘 기판(10)으로 빠져나가게 되어('A' 참조), 전기장의 손실이 일어나, 결국, 인덕터의 효율이 저하된다. 또한, 이렇게 실리콘 기판(10)으로 빠져나간 전기장은 실리콘 기판(10) 내에 전류를 유도하여, 메인 칩으로 원하지 않는 전류가 흐르게 되며('B' 참조), 이는 메인 칩에 영향을 주어 오동작을 유발시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 인덕터의 전기장이 실리콘 기판으로 빠져나가는 것을 막음으로써, 인덕터의 효율을 개선시킬 수 있을 뿐만 아니라, 상기 실리콘 기판으로 빠져나가는 전기장에 의한 메인 칩의 피해를 감소시킬 수 있는 반도체 소자의 인덕터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 인덕터 형성방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 상기 필드영역을 노출시키는 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 식각 장벽으로 이용하여 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 상기 패드질화막 및 패드산화막을 제거하는 단계; 상기 트렌치를 매립하는 소자분리막을 형성하는 단계; 상기 소자분리막을 선택적으로 식각하여 다수개의 홈을 형성하는 단계; 상기 홈을 매립하는 도전막 패턴을 형성하는 단계; 상기 액티브 영역의 실리콘 기판 상부에 회로 소자를 형성하는 단계; 상기 회로 소자를 포함한 실리콘 기판 상에 다층의 금속배선들 및 상기 금속배선들간을 절연분리하는 다층의 층간절연막들을 형성하는 단계 및 상기 층간절연막들 상의 상기 도전막 패턴과 대응되는 부위에 인덕터를 형성하는 단계를 포함한다.
여기서, 상기 도전막 패턴은 알루미늄막으로 이루어지거나, 또는, 표면에 실리사이드층이 형성된 다결정실리콘막으로 이루어지며, 이때, 상기 실리사이드층은 코발트 실리사이드층이다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 인덕터 형성방법은, 도 4a에 도시된 바와 같이, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(20) 상에 패드산화막(21) 및 패드질화막(22)을 차례로 형성한다.
그런다음, 도 4b에 도시된 바와 같이, 상기 필드영역을 노출시키도록 상기 패드질화막 및 패드산화막을 선택적으로 식각한 후, 상기 식각후 잔류된 패드질화막(22a)을 식각 장벽으로 이용하여 상기 실리콘 기판(20)을 식각하여 트렌치(23)를 형성한다. 이때, 도 4b에서 미설명된 도면부호 21a는 식각후 잔류된 패드산화막을 나타낸 것이다.
이어서, 도 4c에 도시된 바와 같이, 상기 식각후 잔류된 패드질화막 및 패드산화막을 제거하고 나서, 상기 결과의 구조 전면에 상기 트렌치(23)를 매립하도록 절연막(24)을 형성한다.
그런후에, 도 4d에 도시된 바와 같이, 상기 기판(20)이 노출될 때까지 상기 절연막을 전면 식각하여 상기 트렌치(23)를 매립하는 소자분리막(24a)을 형성한다. 계속해서, 상기 결과물 상에 홈 형성영역(미도시)을 한정하는 감광막 패턴(25)을 형성한다.
다음으로, 도 4e에 도시된 바와 같이, 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 소자분리막(24a)을 식각하여 다수개의 홈(26)을 형성한 후, 상기 감광막 패턴을 제거한다. 이어서, 상기 결과물 전면에 상기 홈(26)을 매립하도록 도전막(27)을 형성한다. 여기서, 상기 도전막(27)은 알루미늄(Al)막 및 다결정실리콘막 중 어느 하나를 이용하여 형성한다.
그리고나서, 도 4f에 도시된 바와 같이, 상기 기판(20)이 노출될 때까지 상기 도전막을 전면 식각하여 상기 각각의 홈(26)을 매립하는 도전막 패턴(27a)을 형성한다. 여기서, 상기 도전막 패턴(27a)이 상기 다결정실리콘막으로 형성되었을 경우에는, 상기 도전막 패턴(27a)의 전기 전도도를 높여주기 위하여, 상기 다결정실리콘막 재질의 도전막 패턴(27a) 표면에 선택적으로 코발트 실리사이드층(Co-silicide)(미도시)을 형성하는 공정을 추가적으로 수행한다.
이때, 상기 도전막 패턴(27a)은 알루미늄막 및 표면에 실리사이드층이 형성된 다결정실리콘막 중 어느 하나로 이루어져 있기 때문에, 상기 실리콘 기판(20)에 비해 전기 전도도가 높다. 이와 같은 도전막 패턴(27a)은 이후에 형성될 인덕터의 전기장이 실리콘 기판(20)으로 빠져나가게 되는 것을 막아주는 역할을 하게 된다.
그런후에, 도 4g에 도시된 바와 같이, 상기 액티브 영역의 실리콘 기판(20) 상에 회로 소자(28)를 형성한다. 여기서, 상기 회로 소자(28)는 모스트랜지스터 등을 포함할 수 있다.
이어서, 회로 소자(28)가 형성된 실리콘 기판(20) 상에 다층의 금속배선들 및 상기 금속배선들을 절연분리하는 다층의 층간절연막들을 형성하고, 최상부에 위치하는 층간절연막 상에 금속막(미도시)을 증착한 다음, 상기 금속막을 패터닝하여 동일 평면상에 최종 금속배선(29) 및 인덕터(30)를 형성한다. 이때, 상기 인덕터(30)는 상기 도전막 패턴(27a)과 대응되는 부위에 형성한다. 그리고 나서, 상기 최종 금속배선(29) 및 인덕터(30)가 형성된 기판 결과물 상부에 보호막(31)을 형성한다.
이어서, 회로 소자(28)가 형성된 실리콘 기판(20) 상에 다층의 금속배선들 및 상기 금속배선들을 절연분리하는 다층의 층간절연막들을 형성하고, 최상부에 위치하는 층간절연막 상에 금속막(미도시)을 증착한 다음, 상기 금속막을 패터닝하여 동일 평면상에 최종 금속배선(29) 및 인덕터(30)를 형성한다. 이때, 상기 인덕터(30)는 상기 도전막 패턴(27a)과 대응되는 부위에 형성한다. 그리고 나서, 상기 최종 금속배선(29) 및 인덕터(30)가 형성된 기판 결과물 상부에 보호막(31)을 형성한다.
삭제
여기서, 상기 인덕터(30)의 작동시에 실리콘 기판(20)쪽을 향해 형성되는 전기장은, 상기 도전막 패턴(27a)쪽으로 집중되어 상기 실리콘 기판(20)을 빠져나가지 못하게 된다. 즉, 상기 도전막 패턴(27a)에 의해 인덕터(30)의 전기장이 손실되는 것을 막을 수 있으며, 이에, 메인 칩으로 전류가 흐르게 되는 것을 차단할 수 있다. 따라서, 인덕터(30)의 효율이 개선되며, 메인 칩의 오동작이 일어나지 않는다.
이상에서와 같이, 본 발명은 실리콘 기판에 형성되는 소자분리막에 홈을 형성하고 나서, 상기 홈을 도전막 패턴, 예컨대, 알루미늄막 또는 표면에 실리사이드층이 형성된 다결정실리콘막으로 매립한 후, 상기 도전막 패턴과 대응되는 기판 상부에 인덕터를 형성함으로써, 상기 도전막 패턴에 의해 인덕터의 전기장이 실리콘 기판으로 빠져나가는 것을 방지할 수 있음은 물론, 메인 칩으로 전류가 흐르는 것을 차단할 수 있다.
따라서, 본 발명은 인덕터의 전기장 손실을 막아 인덕터의 효율을 개선시킬 수 있으며, 메인 칩의 오동작을 막을 수 있다.
Claims (4)
- 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계;상기 실리콘 기판 상에 상기 필드영역을 노출시키는 패드산화막 및 패드질화막을 차례로 형성하는 단계;상기 패드질화막을 식각 장벽으로 이용하여 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계;상기 패드질화막 및 패드산화막을 제거하는 단계;상기 트렌치를 매립하는 소자분리막을 형성하는 단계;상기 소자분리막을 선택적으로 식각하여 다수개의 홈을 형성하는 단계;상기 홈을 매립하는 도전막 패턴을 형성하는 단계;상기 액티브 영역의 실리콘 기판 상에 회로 소자를 형성하는 단계;상기 회로 소자를 포함한 실리콘 기판 상에 다층의 금속배선들 및 상기 금속배선들을 절연분리하는 다층의 층간절연막들을 형성하는 단계;및상기 층간절연막들 상의 상기 도전막 패턴과 대응되는 부위에 인덕터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
- 제 1 항에 있어서, 상기 도전막 패턴은 알루미늄막으로 이루어진 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
- 제 1 항에 있어서, 상기 도전막 패턴은 표면에 실리사이드층이 형성된 다결정실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
- 제 3 항에 있어서, 상기 실리사이드층은 코발트 실리사이드층인 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
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2004
- 2004-07-23 KR KR1020040057700A patent/KR101044389B1/ko active IP Right Grant
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| US11908886B2 (en) | 2018-02-11 | 2024-02-20 | Danmarks Tekniske Universitet | Power converter embodied in a semiconductor substrate member |
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