KR101764761B1 - 수동소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 수동소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 인덕터는 기판의 일면 상에 형성된 인덕터 박막 패턴과, 상기 인덕터 박막 패턴을 둘러싸면서 상기 인덕터 박막 패턴에 대응되도록 상기 기판에 형성된 트렌치(trench) 및 상기 트렌치와 상기 기판 및 상기 인덕터 박막 패턴 상에 형성된 절연층을 포함하고, 상기 기판의 타면은 상기 트렌치에 형성된 절연층이 노출되도록 연마되어 있는 것을 특징으로 한다.
본 발명에 따르면, 유손실(lossy) 실리콘 기판 기반의 수동소자에 있어서, 인접 소자로의 전기적 누설의 통로를 원천적으로 차단하여 전기적 손실을 차단하고 고주파 영역에서의 전기적 특성을 크게 향상시킬 수 있다.

Description

수동소자 및 그 제조방법{PASSIVE DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 수동소자 및 그 제조방법에 관한 것이다. 보다 구체적으로, 본 발명은 유손실(lossy) 실리콘 기판 기반의 수동소자에 있어서, 인접 소자로의 전기적 누설의 통로를 원천적으로 차단하여 전기적 손실을 차단하고 고주파 영역에서의 전기적 특성을 크게 향상시킨 수동소자 및 그 제조방법에 관한 것이다.
일반적으로 실리콘 기판은 상당히 낮은 전기 절연율을 갖는 유손실(lossy) 특성을 갖고 있으나 가격 측면에서의 장점으로 인해 보편적으로 사용되고 있다. 그러나 실리콘 기판의 유손실 특성으로 인하여, 집적회로 구현을 위해 실리콘 기판에 구현되는 수동소자의 전기적 성능이 매우 저하된다는 문제점이 있다.
이하에서는, 유손실 특성을 갖는 실리콘 기판에 구현된 수동소자가 갖는 문제점을 RFIC 설계 및 제작 등을 위해 보편적으로 이용되는 MIM(Metal Insulator Metal) 커패시터와 나선형(spiral) 인덕터로 구분하여 설명한다.
도 1은 종래의 MIM 커패시터를 나타낸 도면이다.
도 1을 참조하면, MIM 커패시터는 유손실 특성을 갖는 실리콘 기판의 전기적 손실을 줄이기 위해 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)과 같은 기판 절연층을 기판의 표면 즉, 수동소자가 형성될 위치의 하부에 형성한 상태에서, 박막 구조로 제작된다.
기판 절연층은 공정 단가 및 웨이퍼 휨을 고려해 수 um 이하의 두께로 형성할 수밖에 없는데, 이러한 두께는 하부의 유손실 특성을 갖는 실리콘 기판으로부터 수동소자를 전기적으로 충분히 절연시키기에는 부족하다.
따라서 고주파 회로에서 비교적 큰 용량을 갖는 MIM 커패시터를 집적할 경우, MIM 커패시터를 구성하는 넓은 면적의 하부 전극(도 1의 제1 금속층)이 유손실 특성을 갖는 실리콘 기판 상에 형성되기 때문에 이를 통해 매우 많은 전기적 손실이 발생하는 문제점이 있다.
도 2는 종래의 나선형(spiral) 인덕터를 나타낸 도면이다.
도 2를 참조하면, 종래의 나선형 인덕터는 유손실 특성을 갖는 실리콘 기판, 이 실리콘 기판에 형성된 나선형의 인덕터 박막 패턴, 인덕터 박막 패턴과 기판 상에 형성된 절연층을 포함하는 구조를 갖는다.
이러한 종래의 나선형 인덕터에 따르면, 인덕터 박막 패턴의 하부에 위치하는 실리콘 기판이 유손실 특성을 갖기 때문에 상당한 수준의 전기적 누설이 발생한다는 문제점이 있다. 예를 들어, 통상적으로 CMOS 회로에 집적되는 수 nH 수준의 인덕턴스를 갖는 인덕터의 경우 약 10 이하는 낮은 Q 팩터를 가지며, 인덕터의 낮은 Q 팩터는 회로의 전기적 성능을 저하시키고 전력 소모량을 증가시키는 문제점을 유발한다.
대한민국 공개특허공보 제10-1999-0016810호(공개일자: 1999년 03월 15일, 명칭: 반도체 소자의 캐패시터 제조 방법) 대한민국 공개특허공보 제10-2004-0086705호(공개일자: 2004년 10월 12일, 명칭: 반도체 소자의 캐패시터 제조 방법) 대한민국 공개특허공보 제10-2002-0014225호(공개일자: 2002년 02월 25일, 명칭: 미세 인덕터와 중첩되는 트렌치 내에 절연막을 구비하는집적 소자 및 그 제조 방법) 대한민국 공개특허공보 제10-2004-0024121호(공개일자: 2004년 03월 20일, 명칭: 고주파 집적회로에 사용되는 인덕터) 대한민국 공개특허공보 제10-2006-0008045(공개일자: 2006년 01월 26일, 명칭: 반도체 소자의 인덕터 형성방법)
본 발명은 수동소자의 하부에 위치하는 기판에 형성된 트렌치에 절연체를 채우고, 기판의 타면 즉, 수동소자가 형성되는 기판의 일면과 대향하는 반대면을 연마하여 절연층을 노출시킴으로써, 기판이 완전 격리(full isolation) 구조를 갖도록 하고, 인접 소자로의 전기적 누설의 통로를 원천적으로 차단하여 전기적 손실을 차단하고 고주파 영역에서의 전기적 특성을 크게 향상시킨 수동소자 및 그 제조방법을 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 저가의 유손실(lossy) 실리콘 기판에 제작된 수동소자의 Q 팩터를 포함하는 전기적 성능이 갈륨비소(GaAs) 기판과 같은 고가의 반-절연체(semi-insulator) 기판에 제작된 수동소자와 유사한 수준을 유지할 수 있도록 하는 수동소자 및 그 제조방법을 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 실리콘 기반의 고주파 회로에서 수동소자의 전기적 손실 특성을 크게 향상시켜 전체적인 시스템 IC의 성능을 향상시킬 수 있는 수동소자 및 그 제조방법을 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 모든 RF 회로를 통합하는 SoC(System on a Chip) 구현을 가능하게 하는 수동소자 및 그 제조방법을 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 고주파 패키지 응용을 위한 유손실(lossy) 실리콘 기반의 대구경 IPD(Integrated Passive Device) 및 인터포저(Interposer) 양산을 가능하게 하는 수동소자 및 그 제조방법을 제공하는 것을 기술적 과제로 한다.
본 발명에 따른 인덕터는 기판의 일면 상에 형성된 인덕터 박막 패턴과, 상기 인덕터 박막 패턴을 둘러싸면서 상기 인덕터 박막 패턴에 대응되도록 상기 기판에 형성된 트렌치(trench) 및 상기 트렌치와 상기 기판 및 상기 인덕터 박막 패턴 상에 형성된 절연층을 포함하고, 상기 기판의 타면은 상기 트렌치에 형성된 절연층이 노출되도록 연마되어 있는 것을 특징으로 한다.
본 발명에 따른 인덕터에 있어서, 상기 기판은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판인 것을 특징으로 한다.
본 발명에 따른 인덕터에 있어서, 상기 인덕터 박막 패턴은 나선형(spiral)의 형상을 갖는 것을 특징으로 한다.
본 발명에 따른 인덕터에 있어서, 상기 트렌치는 상기 인덕터 박막 패턴을 마스크로 이용하여 상기 기판을 식각하여 형성된 것을 특징으로 한다.
본 발명에 따른 인덕터는 상기 인덕터 박막 패턴에 연결된 인덕터 전극배선을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 인덕터 제조방법은 기판의 일면 상에 인덕터 박막 패턴을 형성하는 박막 패턴 형성단계와, 상기 인덕터 박막 패턴을 마스크로 이용하여 상기 기판을 식각하여 상기 인덕터 박막 패턴을 둘러싸면서 상기 인덕터 박막 패턴에 대응하는 트렌치를 상기 기판에 형성하는 트렌치 형성단계와, 상기 트렌치와 상기 기판 및 상기 인덕터 박막 패턴 상에 절연층을 형성하는 절연층 형성단계 및 상기 트렌치에 형성된 절연층이 노출되도록 상기 기판의 타면을 연마하는 기판 연마단계를 포함한다.
본 발명에 따른 인덕터 제조방법에 있어서, 상기 기판은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판인 것을 특징으로 한다.
본 발명에 따른 인덕터 제조방법에 있어서, 상기 인덕터 박막 패턴은 나선형(spiral)의 형상을 갖는 것을 특징으로 한다.
본 발명에 따른 인덕터 제조방법에 있어서, 상기 절연층 형성단계에서는, 유기 라미네이션(organic lamination) 또는 스핀 코팅(spin coating) 또는 몰딩(molding) 또는 스크린 프린팅(screen printing) 방식을 이용하여 상기 절연층을 형성하는 것을 특징으로 한다.
본 발명에 따른 인덕터 제조방법은 상기 절연층에 상기 인덕터 박막 패턴이 노출되도록 인덕터용 배선홀들을 형성하는 배선홀 형성단계 및 상기 인덕터용 배선홀들에 도전성 물질을 충진하여 인덕터 전극배선을 형성하는 전극배선 형성단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 커패시터와 인덕터를 포함하는 수동소자는 기판의 일면 상에 형성된 커패시터 박막 패턴과 인덕터 박막 패턴과, 상기 커패시터 박막 패턴을 둘러싸도록 상기 기판에 형성된 제1 트렌치(trench)와 상기 인덕터 박막 패턴을 둘러싸면서 상기 인덕터 박막 패턴에 대응되도록 상기 기판에 형성된 제2 트렌치를 포함하는 트렌치 및 상기 트렌치와 상기 기판과 상기 커패시터 박막 패턴 및 상기 인덕터 박막 패턴 상에 형성된 절연층을 포함하고, 상기 기판의 타면은 상기 트렌치에 형성된 절연층이 노출되도록 연마되어 있는 것을 특징으로 한다.
본 발명에 따른 커패시터와 인덕터를 포함하는 수동소자에 있어서, 상기 기판은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판인 것을 특징으로 한다.
본 발명에 따른 커패시터와 인덕터를 포함하는 수동소자에 있어서, 상기 인덕터 박막 패턴은 나선형(spiral)의 형상을 갖는 것을 특징으로 한다.
본 발명에 따른 커패시터와 인덕터를 포함하는 수동소자에 있어서, 상기 제2 트렌치는 상기 인덕터 박막 패턴을 마스크로 이용하여 상기 기판을 식각하여 형성된 것을 특징으로 한다.
본 발명에 따른 커패시터와 인덕터를 포함하는 수동소자에 있어서, 상기 절연층에는 상기 커패시터 박막 패턴을 노출시키는 커패시터용 배선홀들과 상기 인덕터 박막 패턴을 노출시키는 인덕터용 배선홀들이 형성되어 있고, 상기 커패시터용 배선홀들에는 커패시터 전극배선이 형성되어 있고, 상기 인덕터용 배선홀들에는 인덕터 전극배선이 형성되어 있는 것을 특징으로 한다.
본 발명에 따른 커패시터와 인덕터를 포함하는 수동소자 제조방법은 기판의 일면 상에 커패시터 박막 패턴과 인덕터 박막 패턴을 형성하는 박막 패턴 형성단계와, 상기 기판에 상기 커패시터 박막 패턴을 둘러싸는 제1 트렌치(trench)를 형성하고, 상기 인덕터 박막 패턴을 마스크로 이용하여 상기 인덕터 박막 패턴을 둘러싸면서 상기 인덕터 박막 패턴에 대응하는 제2 트렌치를 형성하는 트렌치 형성단계와, 상기 트렌치와 상기 기판과 상기 커패시터 박막 패턴 및 상기 인덕터 박막 패턴 상에 절연층을 형성하는 절연층 형성단계 및 상기 트렌치에 형성된 절연층이 노출되도록 상기 기판의 타면을 연마하는 기판 연마단계를 포함한다.
본 발명에 따른 커패시터와 인덕터를 포함하는 수동소자 제조방법에 있어서, 상기 기판은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판인 것을 특징으로 한다.
본 발명에 따른 커패시터와 인덕터를 포함하는 수동소자 제조방법에 있어서, 상기 인덕터 박막 패턴은 나선형(spiral)의 형상을 갖는 것을 특징으로 한다.
본 발명에 따른 커패시터와 인덕터를 포함하는 수동소자 제조방법에 있어서, 상기 절연층 형성단계에서는, 유기 라미네이션(organic lamination) 또는 스핀 코팅(spin coating) 또는 몰딩(molding) 또는 스크린 프린팅(screen printing) 방식을 이용하여 상기 절연층을 형성하는 것을 특징으로 한다.
본 발명에 따른 커패시터와 인덕터를 포함하는 수동소자 제조방법은 상기 절연층에 상기 커패시터 박막 패턴이 노출되도록 커패시터용 배선홀들을 형성하고, 상기 인덕터 박막 패턴이 노출되도록 인덕터용 배선홀들을 형성하는 배선홀 형성단계 및 상기 커패시터용 배선홀들에 도전성 물질을 충진하여 커패시터 전극배선을 형성하고, 상기 인덕터용 배선홀들에 도전성 물질을 충진하여 인덕터 전극배선을 형성하는 전극배선 형성단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따르면, 수동소자의 하부에 위치하는 기판에 형성된 트렌치에 절연체를 채우고, 기판의 타면 즉, 수동소자가 형성되는 기판의 일면과 대향하는 반대면을 연마하여 절연층을 노출시킴으로써, 기판이 완전 격리(full isolation) 구조를 갖도록 하고, 인접 소자로의 전기적 누설의 통로를 원천적으로 차단하여 전기적 손실을 차단하고 고주파 영역에서의 전기적 특성을 크게 향상시킨 수동소자 및 그 제조방법이 제공되는 효과가 있다.
또한, 유손실(lossy) 실리콘 기판에 제작된 수동소자의 Q 팩터를 포함하는 전기적 성능이 갈륨비소(GaAs) 기판과 같은 반-절연체(semi-insulator) 기판에 제작된 수동소자와 유사한 수준을 유지할 수 있도록 하는 수동소자 및 그 제조방법이 제공되는 효과가 있다.
또한, 실리콘 기반의 고주파 회로에서 수동소자의 전기적 손실 특성을 크게 향상시켜 전체적인 시스템 IC의 성능을 향상시킬 수 있는 수동소자 및 그 제조방법이 제공되는 효과가 있다.
또한, 모든 RF 회로를 통합하는 SoC(System on a Chip) 구현을 가능하게 하는 수동소자 및 그 제조방법이 제공되는 효과가 있다.
또한, 고주파 패키지 응용을 위한 유손실(lossy) 실리콘 기반의 대구경 IPD(Integrated Passive Device) 및 인터포저(Interposer) 양산을 가능하게 하는 수동소자 및 그 제조방법이 제공되는 효과가 있다.
도 1은 종래의 MIM(Metal Insulator Metal) 커패시터를 나타낸 도면이다.
도 2는 종래의 나선형(spiral) 인덕터를 나타낸 도면이다.
도 3은 본 발명의 일 실시 예에 따른 인덕터의 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 인덕터의 평면도이다.
도 5는 본 발명의 일 실시 예에 따른 인덕터 제조방법의 공정 순서도이다.
도 6 내지 도 11은 본 발명의 일 실시 예에 따른 인덕터 제조방법의 공정 단면도들이다.
도 12는 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자의 단면도이다.
도 13은 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자의 평면도이다.
도 14는 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자 제조방법의 공정 순서도이다.
도 15 내지 도 20은 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자 제조방법의 공정 단면도들이다.
도 21은 종래의 수동소자와 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자에 있어서, S(Scattering) 파라미터에 대한 실험치를 상호 비교하여 나타낸 그래프이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 일 실시 예에 따른 인덕터의 단면도이고, 도 4는 본 발명의 일 실시 예에 따른 인덕터의 평면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시 예에 따른 인덕터는 기판(10), 인덕터 박막 패턴(40), 트렌치(trench), 절연층(50) 및 인덕터 전극배선(607, 608)을 포함한다.
기판(10)은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판일 수 있다. 유손실 특성을 갖는 실리콘 재질의 기판은 낮은 전기 절연율을 가지나 가격 측면에서의 장점으로 인해 보편적으로 사용되고 있다. 종래의 인덕터 구조에 따르면, 유손실(lossy) 특성을 갖는 실리콘 재질의 기판에 인덕터를 집적하는 경우, 그 전기적 성능이 저하되었다. 그러나, 본 발명의 일 실시예에 따르면, 유손실 특성을 갖는 실리콘 재질의 기판(10)이 완전 격리 구조를 갖기 때문에, 가격 측면에서의 장점을 유지하는 동시에 인덕터의 전기적 성능을 크게 향상시킬 수 있다. 완전 격리 구조에 대해서는 후술한다. 기판(10)의 일면은 후술하는 인덕터 박막 패턴(40)이 형성되는 면이고, 기판(10)의 타면은 기판(10)의 일면과 대향하는 반대면이다. 기판(10)의 타면은 후술하는 트렌치에 형성된 절연층(50)이 노출되도록 연마되어 있다.
도면에 도시되지는 않았으나, 예를 들어, 본 발명의 일 실시예에 따른 인덕터는 기판(10)의 일면과 인덕터 박막 패턴(40) 사이에 형성된 하부 절연층을 더 포함할 수 있으며, 이러한 하부 절연층은 유손실 특성을 갖는 실리콘의 전기적 손실을 줄이는 기능을 수행한다. 예를 들어, 이러한 하부 절연층은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)일 수 있으며, 공정 단가와 웨이퍼 휨을 고려해 수 um 이내의 두께로 형성될 수 있다. 이러한 하부 절연층은 선택적인 구성요소이다. 즉, 하부 절연층이 없어도 후술하는 바와 같이, 기판(10)에 트렌치를 형성하고, 이 트렌치에 절연층(50)을 형성한 이후, 트렌치에 형성된 절연층(50)이 노출되도록 기판(10)의 타면을 연마함으로써, 인접 소자로의 전기적 누설의 통로를 차단하여 전기적 손실을 차단할 수 있고, 이에 따라, 최종 제품인 인덕터의 고주파 영역에서의 Q 팩터를 포함하는 전기적 특성이 크게 향상된다.
인덕터 박막 패턴(40)은 기판(10)의 일면 상에 형성되어 있다.
예를 들어, 이러한 인덕터 박막 패턴(40)은 나선형(spiral)의 형상을 갖는 금속성 물질일 수 있다. 또한, 예를 들어, 인덕터 박막 패턴(40)의 폭과 길이 등은 원하는 인덕턴스를 고려하여 결정될 수 있다.
트렌치는 인덕터 박막 패턴(40)을 둘러싸면서 인덕터 박막 패턴(40)에 대응되도록 기판(10)에 형성되어 있다. 보다 구체적으로, 기판(10)의 일면 상에 나선형의 인덕터 박막 패턴(40)이 형성되어 있는 경우, 인덕터 박막 패턴(40)의 하부에 위치한 기판 영역들을 제외한 기판 영역들이 식각되어 있으며, 이 식각된 영역들이 트렌치를 구성한다.
예를 들어, 트렌치는 인덕터 박막 패턴(40)을 마스크로 이용하여 기판(10)을 식각하는 방식으로 형성될 수 있다.
절연층(50)은 트렌치, 기판(10) 및 인덕터 박막 패턴(40) 상에 형성되어 있다. 보다 구체적으로, 절연층(50)은 트렌치를 충진하면서, 기판(10)의 일면 및 인덕터 박막 패턴(40)을 덮도록 형성되어 있다. 절연층(50)에는 인덕터 박막 패턴(40)의 일부를 노출시키는 인덕터용 배선홀들(507, 508)이 형성되어 있다.
전기적 연결 수단인 인덕터 전극배선(607, 608)은 인덕터 박막 패턴(40)에 연결되어 있으며, 인덕터용 배선홀들(507, 508)에 도전성 물질을 충진하여 형성될 수 있다.
본 발명의 일 실시 예에 따른 인덕터는 기판(10)의 타면 즉, 인덕터 박막 패턴(40)이 형성된 기판(10)의 일면과 대향하는 반대면이 연마되어 트렌치에 형성된 절연층(50)이 노출된 구조를 갖는다. 이러한 구조에 따르면, 기판(10)이 완전 격리(full isolation) 구조를 갖기 때문에, 인접 소자로의 전기적 누설의 통로가 원천적으로 차단되어 전기적 손실이 차단되고 고주파 영역에서의 전기적 특성이 크게 향상된다. 또한, 가격이 상대적으로 저렴한 유손실(lossy) 실리콘 기판에 제작된 인덕터의 Q 팩터를 포함하는 전기적 성능이 가격이 상대적으로 비싼 갈륨비소(GaAs) 기판과 같은 반-절연체(semi-insulator) 기판에 제작된 인덕터와 유사한 수준을 유지할 수 있게 된다. 또한, 실리콘 기반의 고주파 회로에서 인덕터의 전기적 손실 특성이 크게 향상되어 전체적인 시스템 IC의 성능을 향상되고, 모든 RF 회로를 통합하는 SoC(System on a Chip) 구현이 가능해지고, 고주파 패키지 응용을 위한 유손실(lossy) 실리콘 기반의 대구경 IPD(Integrated Passive Device) 및 인터포저(Interposer) 양산이 가능해지는 효과가 있다.
도 5는 본 발명의 일 실시 예에 따른 인덕터 제조방법의 공정 순서도이고, 도 6 내지 도 11은 본 발명의 일 실시 예에 따른 인덕터 제조방법의 공정 단면도들이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 인덕터 제조방법은 박막 패턴 형성단계(S310), 트렌치 형성단계(S320), 절연층 형성단계(S330), 배선홀 형성단계(S340), 전극배선 형성단계(S350) 및 기판 연마단계(S360)를 포함한다.
도 6을 추가적으로 참조하면, 박막 패턴 형성단계(S310)에서는, 기판(10)의 일면 상에 인덕터 박막 패턴(40)을 형성하는 과정이 수행된다.
예를 들어, 인덕터 박막 패턴(40)은 나선형(spiral)의 형상을 갖는 금속성 물질일 수 있다. 또한, 예를 들어, 인덕터 박막 패턴(40)의 폭과 길이 등은 원하는 인덕턴스를 고려하여 결정될 수 있다.
예를 들어, 기판(10)은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판일 수 있다. 기판(10)의 일면은 인덕터 박막 패턴(40)이 형성되는 면이고, 기판(10)의 타면은 기판(10)의 일면과 대향하는 반대면이다.
도면에 도시하지는 않았으나, 예를 들어, 인덕터 박막 패턴(40)을 형성하기 전에, 기판(10)의 일면에 하부 절연층을 형성하는 과정이 수행될 수 있다. 이러한 하부 절연층은 유손실 특성을 갖는 실리콘의 전기적 손실을 줄이는 기능을 수행한다. 예를 들어, 이러한 하부 절연층은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)일 수 있으며, 공정 단가와 웨이퍼 휨을 고려해 수 um 이내의 두께로 형성될 수 있다. 이러한 하부 절연층은 선택적인 구성요소이다. 즉, 하부 절연층이 없어도 후술하는 공정 즉, 기판(10)에 트렌치를 형성하고, 이 트렌치에 절연층(50)을 충진한 이후, 트렌치에 충진된 절연층(50)이 노출되도록 기판(10)의 타면을 연마함으로써, 인접 소자로의 전기적 누설의 통로를 차단하여 전기적 손실을 차단할 수 있고, 이에 따라, 최종 제품인 인덕터의 고주파 영역에서의 전기적 특성이 크게 향상된다.
도 7을 추가적으로 참조하면, 트렌치 형성단계(S320)에서는, 인덕터 박막 패턴(40)을 마스크로 이용하여 기판(10)을 식각하여 인덕터 박막 패턴(40)을 둘러싸면서 인덕터 박막 패턴(40)에 대응하는 트렌치를 기판(10)에 형성하는 과정이 수행된다. 보다 구체적으로, 기판(10)의 일면 상에 나선형의 인덕터 박막 패턴(40)이 형성되어 있는 경우, 인덕터 박막 패턴(40)의 하부에 위치한 기판 영역들을 제외한 기판 영역들이 식각되며, 이 식각된 영역들이 트렌치를 구성한다.
예를 들어, 트렌치는 인덕터 박막 패턴(40) 및 인덕터 박막 패턴(40)의 외곽에 형성된 포토레지스트(photoresist, PR) 마스크로 이용하여 기판(10)을 식각하는 방식으로 형성될 수 있다. 이에 따르면, 트렌치는 포트레지스트(PR)에 의해 외곽 경계가 정의되어 인덕터 박막 패턴(40)을 둘러싸면서, 인덕터 박막 패턴(40)에 대응하는 형상을 갖게 된다.
도 8을 추가적으로 참조하면, 절연층 형성단계(S330)에서는, 트렌치, 기판(10) 및 인덕터 박막 패턴(40) 상에 절연층(50)을 형성하는 과정이 수행된다. 보다 구체적으로, 절연층(50)은 트렌치를 충진하면서, 기판(10)의 일면 및 인덕터 박막 패턴(40)을 덮도록 형성된다.
예를 들어, 절연층 형성단계(S330)에서는, 유기 라미네이션(organic lamination) 또는 스핀 코팅(spin coating) 또는 몰딩(molding) 또는 스크린 프린팅(screen printing) 방식을 이용하여 절연층(50)을 형성하도록 구성될 수 있다. 특히, 유기 라미네이션 방식을 이용하여 절연층(50)을 형성하는 경우, 비용 측면에서 이점이 있다.
도 9를 추가적으로 참조하면, 배선홀 형성단계(S340)에서는, 절연층(50)에 인덕터 박막 패턴(40)이 노출되도록 인덕터용 배선홀들(507, 508)을 형성하는 과정이 수행된다.
도 10을 추가적으로 참조하면, 전극배선 형성단계(S350)에서는, 인덕터용 배선홀들(507, 508)에 도전성 물질을 충진하여 전기적 연결 수단인 인덕터 전극배선(607, 608)을 형성하는 과정이 수행된다.
도 11을 추가적으로 참조하면, 기판 연마단계(S360)에서는, 트렌치에 형성된 절연층(50)이 노출되도록 기판(10)의 타면을 연마하는 과정이 수행된다. 이 과정은 화학적 연마 또는 기계적 연마를 통해 수행될 수 있다.
이상에서 설명한 본 발명의 일 실시 예에 따른 인덕터 제조방법이 수행되면, 인덕터 박막 패턴(40)이 형성된 기판(10)의 일면과 대향하는 반대면이 연마되어 트렌치에 형성된 절연층(50)이 노출된 구조를 갖는다. 이러한 구조에 따르면, 기판(10)이 완전 격리(full isolation) 구조를 갖기 때문에, 인접 소자로의 전기적 누설의 통로가 원천적으로 차단되어 전기적 손실이 차단되고 고주파 영역에서의 전기적 특성이 크게 향상된다. 또한, 가격이 상대적으로 저렴한 유손실(lossy) 실리콘 기판에 제작된 인덕터의 Q 팩터를 포함하는 전기적 성능이 가격이 상대적으로 비싼 갈륨비소(GaAs) 기판과 같은 반-절연체(semi-insulator) 기판에 제작된 인덕터와 유사한 수준을 유지할 수 있게 된다. 또한, 실리콘 기반의 고주파 회로에서 인덕터의 전기적 손실 특성이 크게 향상되어 전체적인 시스템 IC의 성능을 향상되고, 모든 RF 회로를 통합하는 SoC(System on a Chip) 구현이 가능해지고, 고주파 패키지 응용을 위한 유손실(lossy) 실리콘 기반의 대구경 IPD(Integrated Passive Device) 및 인터포저(Interposer) 양산이 가능해지는 효과가 있다. 또한, 트렌치 형성과 절연층 형성 및 기판 연마라는 단순한 공정을 통해, 인덕터의 전기적 특성을 효과적으로 향상시킬 수 있다.
도 12는 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자의 단면도이고, 도 13은 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자의 평면도이다.
도 12 및 도 13을 참조하면, 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자는 기판(10), 커패시터 박막 패턴(30), 인덕터 박막 패턴(40), 트렌치, 절연층(50), 커패시터 전극배선(602, 604) 및 인덕터 전극배선(607, 608)을 포함한다.
기판(10)은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판일 수 있다. 유손실 특성을 갖는 실리콘 재질의 기판은 낮은 전기 절연율을 가지나 가격 측면에서의 장점으로 인해 보편적으로 사용되고 있다. 종래의 수동소자 구조에 따르면, 유손실(lossy) 특성을 갖는 실리콘 재질의 기판에 수동소자를 집적하는 경우, 그 전기적 성능이 저하되었다. 그러나, 본 발명의 일 실시예에 따르면, 유손실 특성을 갖는 실리콘 재질의 기판이 완전 격리 구조를 갖기 때문에, 가격 측면에서의 장점을 유지하는 동시에 커패시터와 인덕터를 포함하는 수동소자의 전기적 성능을 크게 향상시킬 수 있다. 완전 격리 구조에 대해서는 후술한다. 기판(10)의 일면은 후술하는 인덕터 박막 패턴(40)이 형성되는 면이고, 기판(10)의 타면은 기판(10)의 일면과 대향하는 반대면이다. 기판(10)의 타면은 후술하는 트렌치에 형성된 절연층(50)이 노출되도록 연마되어 있다.
도면에 도시되지는 않았으나, 예를 들어, 본 발명의 일 실시예에 따른 커패시터와 인덕터를 포함하는 수동소자는 기판(10)의 일면과 커패시터 박막 패턴(30) 사이와 기판(10)의 일면과 인덕터 박막 패턴(40) 사이에 형성된 하부 절연층을 더 포함할 수 있으며, 이러한 하부 절연층은 유손실 특성을 갖는 실리콘의 전기적 손실을 줄이는 기능을 수행한다. 예를 들어, 이러한 하부 절연층은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)일 수 있으며, 공정 단가와 웨이퍼 휨을 고려해 수 um 이내의 두께로 형성될 수 있다. 이러한 하부 절연층은 선택적인 구성요소이다. 즉, 하부 절연층이 없어도 후술하는 바와 같이, 기판(10)에 트렌치를 형성하고, 이 트렌치에 절연층(50)을 형성한 이후, 트렌치에 형성된 절연층(50)이 노출되도록 기판(10)의 타면을 연마함으로써, 인접 소자로의 전기적 누설의 통로를 차단하여 전기적 손실을 차단할 수 있고, 이에 따라, 최종 제품인 커패시터와 인덕터를 포함하는 수동소자의 고주파 영역에서의 Q 팩터를 포함하는 전기적 특성이 크게 향상된다.
커패시터 박막 패턴(30)과 인덕터 박막 패턴(40)은 기판(10)의 일면 상에 형성되어 있으며, 커패시터 박막 패턴(30)을 구성하는 제2 금속층(334)과 인덕터 박막 패턴(40)은 동일 공정을 통해 동시에 형성될 수 있다.
예를 들어, 커패시터 박막 패턴(30)은 박막 형태로 패턴화된 제1 금속층(310), 커패시터 절연층(324), 제2 금속층(334)을 포함하여 구성될 수 있다. 또한, 인덕터 박막 패턴(40)은 제2 금속층 형성 공정에서 제2 금속층(334)과 함께 형성될 수 있다. 예를 들어, 이러한 인덕터 박막 패턴(40)은 나선형(spiral)의 형상을 갖는 금속성 물질일 수 있다. 또한, 예를 들어, 인덕터 박막 패턴(40)의 폭과 길이 등은 원하는 인덕턴스를 고려하여 결정될 수 있다.
트렌치는 제1 트렌치와 제2 트렌치를 포함한다.
제1 트렌치(trench)은 커패시터 박막 패턴(30)을 둘러싸도록 기판(10)의 일면 상에 형성되어 있다. 제1 트렌치에 채워지는 절연층(50)은 전기적 절연성을 확보하기 위한 것이기 때문에, 제1 트렌치의 폭이 넓을수록 절연성 확보에 유리해진다. 예를 들어, 수 GHz의 응용 대역의 경우, 제1 트렌치의 폭이 약 10um 이상인 조건을 만족하면, 충분한 절연성 확보가 가능하다.
제2 트렌치는 인덕터 박막 패턴(40)을 둘러싸면서 인덕터 박막 패턴(40)에 대응되도록 기판(10)에 형성되어 있다. 보다 구체적으로, 기판(10)의 일면 상에 나선형의 인덕터 박막 패턴(40)이 형성되어 있는 경우, 인덕터 박막 패턴(40)의 하부에 위치한 기판 영역들을 제외한 기판 영역들이 식각되어 있으며, 이 식각된 영역들이 제2 트렌치를 구성한다.
예를 들어, 제1 트렌치는 커패시터 박막 패턴(30)을 마스크로 이용하여 기판(10)을 식각하는 방식으로 형성될 수 있고, 제2 트렌치는 인덕터 박막 패턴(40)을 마스크로 이용하여 기판(10)을 식각하는 방식으로 형성될 수 있다.
절연층(50)은 트렌치, 기판(10), 커패시터 박막 패턴(30) 및 인덕터 박막 패턴(40) 상에 형성되어 있다. 보다 구체적으로, 절연층(50)은 트렌치를 충진하면서, 기판(10)의 일면, 커패시터 박막 패턴(30) 및 인덕터 박막 패턴(40)을 덮도록 형성되어 있다. 절연층(50)에는 커패시터 박막 패턴(30)을 노출시키는 커패시터용 배선홀들(502, 504)과 인덕터 박막 패턴(40)을 노출시키는 인덕터용 배선홀들(507, 508)이 형성되어 있다.
전기적 연결 수단인 커패시터 전극배선(602, 604)은 커패시터 박막 패턴(30)에 연결되어 있으며, 커패시터용 배선홀들(502, 504)에 도전성 물질을 충진하여 형성될 수 있다. 또한, 전기적 연결 수단인 인덕터 전극배선(607, 608)은 인덕터 박막 패턴(40)에 연결되어 있으며, 인덕터용 배선홀들(507, 508)에 도전성 물질을 충진하여 형성될 수 있다.
예를 들어, 커패시터 박막 패턴(30)을 구성하는 제2 금속층(334)에 전기적으로 연결된 커패시터 전극배선(604)과 인덕터 박막 패턴(40)의 일단에 전기적으로 연결된 인덕터 전극배선(607)은 하나의 구성요소로 형성될 수 있다.
본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자는 기판(10)의 타면 즉, 커패시터 박막 패턴(30)과 인덕터 박막 패턴(40)이 형성된 기판(10)의 일면과 대향하는 반대면이 연마되어 트렌치에 형성된 절연층(50)이 노출된 구조를 갖는다. 이러한 구조에 따르면, 기판(10)이 완전 격리(full isolation) 구조를 갖기 때문에, 인접 소자로의 전기적 누설의 통로가 원천적으로 차단되어 전기적 손실이 차단되고 고주파 영역에서의 전기적 특성이 크게 향상된다. 또한, 가격이 상대적으로 저렴한 유손실(lossy) 실리콘 기판에 제작된 커패시터와 인덕터를 포함하는 수동소자의 Q 팩터를 포함하는 전기적 성능이 가격이 상대적으로 비싼 갈륨비소(GaAs) 기판과 같은 반-절연체(semi-insulator) 기판에 제작된 수동소자와 유사한 수준을 유지할 수 있게 된다. 또한, 실리콘 기반의 고주파 회로에서 수동소자의 전기적 손실 특성이 크게 향상되어 전체적인 시스템 IC의 성능을 향상되고, 모든 RF 회로를 통합하는 SoC(System on a Chip) 구현이 가능해지고, 고주파 패키지 응용을 위한 유손실(lossy) 실리콘 기반의 대구경 IPD(Integrated Passive Device) 및 인터포저(Interposer) 양산이 가능해지는 효과가 있다.
도 14는 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자 제조방법의 공정 순서도이고, 도 15 내지 도 20은 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자 제조방법의 공정 단면도들이다.
도 14를 참조하면, 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자 제조방법은 박막 패턴 형성단계(S410), 트렌치 형성단계(S420), 절연층 형성단계(S430), 배선홀 형성단계(S440), 전극배선 형성단계(S450) 및 기판 연마단계(S460)를 포함한다.
도 15를 추가적으로 참조하면, 박막 패턴 형성단계(S410)에서는, 기판(10)의 일면 상에 커패시터 박막 패턴(30)과 인덕터 박막 패턴(40)을 형성하는 과정이 수행된다.
예를 들어, 인덕터 박막 패턴(40)은 나선형(spiral)의 형상을 갖는 금속성 물질일 수 있다. 또한, 예를 들어, 인덕터 박막 패턴(40)의 폭과 길이 등은 원하는 인덕턴스를 고려하여 결정될 수 있다.
예를 들어, 기판(10)은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판일 수 있다. 기판(10)의 일면은 인덕터 박막 패턴(40)이 형성되는 면이고, 기판(10)의 타면은 기판(10)의 일면과 대향하는 반대면이다.
도면에 도시하지는 않았으나, 커패시터 박막 패턴(30)과 인덕터 박막 패턴(40)을 형성하기 전에, 기판(10)의 일면에 하부 절연층을 형성하는 과정이 수행될 수 있다. 이러한 하부 절연층은 유손실 특성을 갖는 실리콘의 전기적 손실을 줄이는 기능을 수행한다. 예를 들어, 이러한 하부 절연층은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)일 수 있으며, 공정 단가와 웨이퍼 휨을 고려해 수 um 이내의 두께로 형성될 수 있다. 이러한 하부 절연층은 선택적인 구성요소이다. 즉, 하부 절연층이 없어도 후술하는 공정 즉, 기판(10)에 트렌치(402, 404, 405, 406, 407, 408, 409)를 형성하고, 이 트렌치(402, 404, 405, 406, 407, 408, 409)에 절연층(50)을 충진한 이후, 트렌치(402, 404, 405, 406, 407, 408, 409)에 충진된 절연층(50)이 노출되도록 기판(10)의 타면을 연마함으로써, 인접 소자로의 전기적 누설의 통로를 차단하여 전기적 손실을 차단할 수 있고, 이에 따라, 최종 제품인 커패시터와 인덕터를 포함하는 수동소자의 고주파 영역에서의 전기적 특성이 크게 향상된다.
커패시터 박막 패턴(30)과 인덕터 박막 패턴(40)은 기판(10)의 일면 상에 형성되어 있으며, 동일 공정을 통해 동시에 형성될 수 있다.
예를 들어, 커패시터 박막 패턴(30)은 박막 형태로 패턴화된 제1 금속층(310), 커패시터 절연층(324), 제2 금속층(334)을 포함하여 구성될 수 있다. 또한, 인덕터 박막 패턴(40)은 제2 금속층 형성 공정에서 제2 금속층(334)과 함께 형성될 수 있다. 예를 들어, 이러한 인덕터 박막 패턴(40)은 나선형(spiral)의 형상을 갖는 금속성 물질일 수 있다. 또한, 예를 들어, 인덕터 박막 패턴(40)의 폭과 길이 등은 원하는 인덕턴스를 고려하여 결정될 수 있다.
도 16을 추가적으로 참조하면, 트렌치 형성단계(S420)에서는, 기판(10)의 일면에 커패시터 박막 패턴(30)을 둘러싸는 제1 트렌치(trench)를 형성하고, 인덕터 박막 패턴(40)을 마스크로 이용하여 인덕터 박막 패턴(40)을 둘러싸면서 인덕터 박막 패턴(40)에 대응하는 제2 트렌치를 형성하는 과정이 수행된다.
예를 들어, 커패시터 박막 패턴(30)을 둘러싸는 제1 트렌치와 인덕터 박막 패턴(40)을 둘러싸면서 인덕터 박막 패턴(40)에 대응하는 형성을 갖는 제2 트렌치는 동일 공정을 통해 형성될 수 있다.
예를 들어, 기판(10)의 일면 상에 나선형의 인덕터 박막 패턴(40)이 형성되어 있는 경우, 인덕터 박막 패턴(40)의 하부에 위치한 기판 영역들을 제외한 기판 영역들이 식각되며, 이 식각된 영역들이 제2 트렌치를 구성한다.
예를 들어, 제2 트렌치는 인덕터 박막 패턴(40) 및 인덕터 박막 패턴(40)의 외곽에 형성된 포토레지스트(photoresist, PR) 마스크로 이용하여 기판(10)을 식각하는 방식으로 형성될 수 있다. 이에 따르면, 제2 트렌치는 포트레지스트(PR)에 의해 외곽 경계가 정의되어 인덕터 박막 패턴(40)을 둘러싸면서, 인덕터 박막 패턴(40)에 대응하는 형상을 갖게 된다.
도 17을 추가적으로 참조하면, 절연층 형성단계(S430)에서는, 트렌치, 기판(10), 커패시터 박막 패턴(30) 및 인덕터 박막 패턴(40) 상에 절연층(50)을 형성하는 과정이 수행된다. 보다 구체적으로, 절연층(50)은 트렌치를 충진하면서, 기판(10)의 일면, 커패시터 박막 패턴(30) 및 인덕터 박막 패턴(40)을 덮도록 형성된다.
예를 들어, 절연층 형성단계(S430)에서는, 유기 라미네이션(organic lamination) 또는 스핀 코팅(spin coating) 또는 몰딩(molding) 또는 스크린 프린팅(screen printing) 방식을 이용하여 절연층(50)을 형성하도록 구성될 수 있다. 특히, 유기 라미네이션 방식을 이용하여 절연층(50) 형성하는 경우, 비용 측면에서 이점이 있다.
도 18을 추가적으로 참조하면, 배선홀 형성단계(S440)에서는, 절연층(50)에 커패시터 박막 패턴(30)이 노출되도록 커패시터용 배선홀들(502, 504)을 형성하고, 인덕터 박막 패턴(40)이 노출되도록 인덕터용 배선홀들(507, 508)을 형성하는 과정이 수행된다.
도 19를 추가적으로 참조하면, 전극배선 형성단계(S450)에서는, 커패시터용 배선홀들(502, 504)에 도전성 물질을 충진하여 커패시터 전극배선(602, 604)을 형성하고, 인덕터용 배선홀들(507, 508)에 도전성 물질을 충진하여 인덕터 전극배선(607, 608)을 형성하는 과정이 수행된다.
도 20을 추가적으로 참조하면, 기판 연마단계(S460)에서는, 트렌치에 형성된 절연층(50)이 노출되도록 기판(10)의 타면을 연마하는 과정이 수행된다. 이 과정은 화학적 연마 또는 기계적 연마를 통해 수행될 수 있다.
이상에서 설명한 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자 제조방법이 수행되면, 기판(10)의 타면 즉, 커패시터 박막 패턴(30)과 인덕터 박막 패턴이 형성된 기판(10)의 일면과 대향하는 반대면이 연마되어 트렌치에 형성된 절연층이 노출된 구조를 갖는다. 이러한 구조에 따르면, 기판(10)이 완전 격리(full isolation) 구조를 갖기 때문에, 인접 소자로의 전기적 누설의 통로가 원천적으로 차단되어 전기적 손실이 차단되고 고주파 영역에서의 전기적 특성이 크게 향상된다. 또한, 가격이 상대적으로 저렴한 유손실(lossy) 실리콘 기판에 제작된 커패시터와 인덕터를 포함하는 수동소자의 Q 팩터를 포함하는 전기적 성능이 가격이 상대적으로 비싼 갈륨비소(GaAs) 기판과 같은 반-절연체(semi-insulator) 기판에 제작된 수동소자와 유사한 수준을 유지할 수 있게 된다. 또한, 실리콘 기반의 고주파 회로에서 수동소자의 전기적 손실 특성이 크게 향상되어 전체적인 시스템 IC의 성능을 향상되고, 모든 RF 회로를 통합하는 SoC(System on a Chip) 구현이 가능해지고, 고주파 패키지 응용을 위한 유손실(lossy) 실리콘 기반의 대구경 IPD(Integrated Passive Device) 및 인터포저(Interposer) 양산이 가능해지는 효과가 있다. 또한, 트렌치 형성과 절연층 형성 및 기판 연마라는 단순한 공정을 통해, 커패시터와 인덕터를 포함하는 수동소자의 전기적 특성을 효과적으로 향상시킬 수 있다.
이하에서는 도 21을 참조하여, 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자의 성능 특성을 종래의 수동소자와 비교하여 설명한다.
도 21은 종래의 수동소자와 본 발명의 일 실시 예에 따른 커패시터와 인덕터를 포함하는 수동소자에 있어서, S(Scattering) 파라미터에 대한 실험치를 상호 비교하여 나타낸 그래프이다.
일반적으로 알려진 바와 같이, S 파라미터는 RF에서 가장 널리 사용되는 회로 성능 판단값으로서, 주파수 분포상에서 입력신호와 출력신호의 비를 의미한다. 예를 들어 S(2,1)은, 1번 포트에서 입력한 신호와 2번 포트에서 출력된 신호의 비율을 의미한다. 즉 1번 포트로 입력된 신호가 2번 포트로 얼마나 출력되는가를 나타내는 수치이다.
도 21을 참조하면, dB(S(1,1))은 종래의 수동소자의 반사(Reflection) 값이고, dB(S(2,1))은 종래의 수동소자의 전달(Transmission) 값이고, dB(S(3,3))은 본 발명의 일 실시예에 따른 커패시터와 인덕터를 포함하는 수동소자의 반사 값이고, dB(S(4,3))은 본 발명의 일 실시예에 따른 커패시터와 인덕터를 포함하는 수동소자의 전달 값이다.
도 21에 개시되어 있는 바와 같이, 주파수가 2.426GHz인 경우, 종래의 수동소자의 전달 값인 dB(S(2,1))은 -3.589dB로 측정되었고, 본 발명의 일 실시예에 따른 커패시터와 인덕터를 포함하는 수동소자의 전달 값인 dB(S(4,3))은 -2.157dB로 측정되었다. 이 실험 결과를 통해 알 수 있는 바와 같이, 본 발명의 일 실시예에 따른 커패시터와 인덕터를 포함하는 수동소자에 따르면, 종래의 수동소자에 비하여, 약 1.43dB 정도의 손실 특성이 향상되었다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면, 수동소자의 하부에 위치하는 기판에 형성된 트렌치에 절연체를 채우고, 기판의 타면 즉, 수동소자가 형성되는 기판의 일면과 대향하는 반대면을 연마하여 절연층을 노출시킴으로써, 기판이 완전 격리(full isolation) 구조를 갖도록 하고, 인접 소자로의 전기적 누설의 통로를 원천적으로 차단하여 전기적 손실을 차단하고 고주파 영역에서의 전기적 특성을 크게 향상시킨 수동소자 및 그 제조방법이 제공되는 효과가 있다.
또한, 유손실(lossy) 실리콘 기판에 제작된 수동소자의 Q 팩터를 포함하는 전기적 성능이 갈륨비소(GaAs) 기판과 같은 반-절연체(semi-insulator) 기판에 제작된 수동소자와 유사한 수준을 유지할 수 있도록 하는 수동소자 및 그 제조방법이 제공되는 효과가 있다.
또한, 실리콘 기반의 고주파 회로에서 수동소자의 전기적 손실 특성을 크게 향상시켜 전체적인 시스템 IC의 성능을 향상시킬 수 있는 수동소자 및 그 제조방법이 제공되는 효과가 있다.
또한, 모든 RF 회로를 통합하는 SoC(System on a Chip) 구현을 가능하게 하는 수동소자 및 그 제조방법이 제공되는 효과가 있다.
또한, 고주파 패키지 응용을 위한 유손실(lossy) 실리콘 기반의 대구경 IPD(Integrated Passive Device) 및 인터포저(Interposer) 양산을 가능하게 하는 수동소자 및 그 제조방법이 제공되는 효과가 있다.
10: 기판
30: 커패시터 박막 패턴
40: 인덕터 박막 패턴
310: 제1 금속층
324: 커패시터 절연층
334: 제2 금속층
402, 404, 405, 406, 407, 408, 409: 트렌치
50: 절연층
502, 504: 커패시터용 배선홀
507, 508: 인덕터용 배선홀
602, 604: 커패시터 전극배선
607, 608: 인덕터 전극배선
S310, S410: 박막 패턴 형성단계
S320, S420: 트렌치 형성단계
S330, S430: 절연층 형성단계
S340, S440: 배선홀 형성단계
S350, S450: 전극배선 형성단계
S360, S460: 기판 연마단계

Claims (20)

  1. 기판의 일면 상에 형성된 인덕터 박막 패턴;
    상기 인덕터 박막 패턴을 둘러싸면서 상기 인덕터 박막 패턴에 대응되도록 상기 기판에 형성된 트렌치(trench); 및
    상기 트렌치와 상기 기판 및 상기 인덕터 박막 패턴 상에 형성된 절연층을 포함하고,
    상기 기판의 타면은 상기 트렌치에 형성된 절연층이 노출되도록 연마되어 있는 것을 특징으로 하는, 인덕터.
  2. 제1항에 있어서,
    상기 기판은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판인 것을 특징으로 하는, 인덕터.
  3. 제1항에 있어서,
    상기 인덕터 박막 패턴은 나선형(spiral)의 형상을 갖는 것을 특징으로 하는, 인덕터.
  4. 제1항에 있어서,
    상기 트렌치는 상기 인덕터 박막 패턴을 마스크로 이용하여 상기 기판을 식각하여 형성된 것을 특징으로 하는, 인덕터.
  5. 제1항에 있어서,
    상기 인덕터 박막 패턴에 연결된 인덕터 전극배선을 더 포함하는 것을 특징으로 하는, 인덕터.
  6. 기판의 일면 상에 인덕터 박막 패턴을 형성하는 박막 패턴 형성단계;
    상기 인덕터 박막 패턴을 마스크로 이용하여 상기 기판을 식각하여 상기 인덕터 박막 패턴을 둘러싸면서 상기 인덕터 박막 패턴에 대응하는 트렌치를 상기 기판에 형성하는 트렌치 형성단계;
    상기 트렌치와 상기 기판 및 상기 인덕터 박막 패턴 상에 절연층을 형성하는 절연층 형성단계; 및
    상기 트렌치에 형성된 절연층이 노출되도록 상기 기판의 타면을 연마하는 기판 연마단계를 포함하는, 인덕터 제조방법.
  7. 제6항에 있어서,
    상기 기판은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판인 것을 특징으로 하는, 인덕터 제조방법.
  8. 제6항에 있어서,
    상기 인덕터 박막 패턴은 나선형(spiral)의 형상을 갖는 것을 특징으로 하는, 인덕터 제조방법.
  9. 제6항에 있어서,
    상기 절연층 형성단계에서는, 유기 라미네이션(organic lamination) 또는 스핀 코팅(spin coating) 또는 몰딩(molding) 또는 스크린 프린팅(screen printing) 방식을 이용하여 상기 절연층을 형성하는 것을 특징으로 하는, 인덕터 제조방법.
  10. 제6항에 있어서,
    상기 절연층에 상기 인덕터 박막 패턴이 노출되도록 인덕터용 배선홀들을 형성하는 배선홀 형성단계; 및
    상기 인덕터용 배선홀들에 도전성 물질을 충진하여 인덕터 전극배선을 형성하는 전극배선 형성단계를 더 포함하는 것을 특징으로 하는, 인덕터 제조방법.
  11. 기판의 일면 상에 형성된 커패시터 박막 패턴과 인덕터 박막 패턴;
    상기 커패시터 박막 패턴을 둘러싸도록 상기 기판에 형성된 제1 트렌치(trench)와 상기 인덕터 박막 패턴을 둘러싸면서 상기 인덕터 박막 패턴에 대응되도록 상기 기판에 형성된 제2 트렌치를 포함하는 트렌치; 및
    상기 트렌치와 상기 기판과 상기 커패시터 박막 패턴 및 상기 인덕터 박막 패턴 상에 형성된 절연층을 포함하고,
    상기 기판의 타면은 상기 트렌치에 형성된 절연층이 노출되도록 연마되어 있는 것을 특징으로 하는, 커패시터와 인덕터를 포함하는 수동소자.
  12. 제11항에 있어서,
    상기 기판은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판인 것을 특징으로 하는, 커패시터와 인덕터를 포함하는 수동소자.
  13. 제11항에 있어서,
    상기 인덕터 박막 패턴은 나선형(spiral)의 형상을 갖는 것을 특징으로 하는, 커패시터와 인덕터를 포함하는 수동소자.
  14. 제11항에 있어서,
    상기 제2 트렌치는 상기 인덕터 박막 패턴을 마스크로 이용하여 상기 기판을 식각하여 형성된 것을 특징으로 하는, 커패시터와 인덕터를 포함하는 수동소자.
  15. 제11항에 있어서,
    상기 절연층에는 상기 커패시터 박막 패턴을 노출시키는 커패시터용 배선홀들과 상기 인덕터 박막 패턴을 노출시키는 인덕터용 배선홀들이 형성되어 있고,
    상기 커패시터용 배선홀들에는 커패시터 전극배선이 형성되어 있고, 상기 인덕터용 배선홀들에는 인덕터 전극배선이 형성되어 있는 것을 특징으로 하는, 커패시터와 인덕터를 포함하는 수동소자.
  16. 기판의 일면 상에 커패시터 박막 패턴과 인덕터 박막 패턴을 형성하는 박막 패턴 형성단계;
    상기 기판에 상기 커패시터 박막 패턴을 둘러싸는 제1 트렌치(trench)를 형성하고, 상기 인덕터 박막 패턴을 마스크로 이용하여 상기 인덕터 박막 패턴을 둘러싸면서 상기 인덕터 박막 패턴에 대응하는 제2 트렌치를 형성하는 트렌치 형성단계;
    상기 트렌치와 상기 기판과 상기 커패시터 박막 패턴 및 상기 인덕터 박막 패턴 상에 절연층을 형성하는 절연층 형성단계; 및
    상기 트렌치에 형성된 절연층이 노출되도록 상기 기판의 타면을 연마하는 기판 연마단계를 포함하는, 커패시터와 인덕터를 포함하는 수동소자 제조방법.
  17. 제16항에 있어서,
    상기 기판은 유손실(lossy) 특성을 갖는 실리콘 재질의 기판인 것을 특징으로 하는, 커패시터와 인덕터를 포함하는 수동소자 제조방법.
  18. 제16항에 있어서,
    상기 인덕터 박막 패턴은 나선형(spiral)의 형상을 갖는 것을 특징으로 하는, 커패시터와 인덕터를 포함하는 수동소자 제조방법.
  19. 제16항에 있어서,
    상기 절연층 형성단계에서는, 유기 라미네이션(organic lamination) 또는 스핀 코팅(spin coating) 또는 몰딩(molding) 또는 스크린 프린팅(screen printing) 방식을 이용하여 상기 절연층을 형성하는 것을 특징으로 하는, 커패시터와 인덕터를 포함하는 수동소자 제조방법.
  20. 제16항에 있어서,
    상기 절연층에 상기 커패시터 박막 패턴이 노출되도록 커패시터용 배선홀들을 형성하고, 상기 인덕터 박막 패턴이 노출되도록 인덕터용 배선홀들을 형성하는 배선홀 형성단계; 및
    상기 커패시터용 배선홀들에 도전성 물질을 충진하여 커패시터 전극배선을 형성하고, 상기 인덕터용 배선홀들에 도전성 물질을 충진하여 인덕터 전극배선을 형성하는 전극배선 형성단계를 더 포함하는 것을 특징으로 하는, 커패시터와 인덕터를 포함하는 수동소자 제조방법.
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