TWI416665B - 記憶體裝置之垂直式電晶體及其製造方法 - Google Patents
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Description
本發明是有關一種記憶體裝置及其製造方法，並且，特別是有關於一種記憶體裝置之垂直式電晶體及其製造方法。
以今日主流製程而言，最為常見且廣為應用的電晶體便是所謂的金屬氧化層半導體場效電晶體(MOSFET)，簡稱金氧半場效電晶體。如同習知的電晶體一樣，在金氧半場效電晶體內電流的傳導，均沿著介面附近形成的通道，而引起電流流動主要的因子，即為載子傳導所導致。誠如大眾所知悉的，在電晶體中若由電子導通電流的，便稱為N型金氧半場效電晶體；而靠電洞導通電流的，則稱為P型金氧半場效電晶體。
請參閱圖1，一種習知的P型金氧半場效電晶體(PMOS)，包括：一N型基底1a、一閘極2a及兩間隙壁3a，該N型基底1a設有一第一摻雜區11a及一第二摻雜區12a，以作為源極及汲極，該N型基底1a之表面上形成有一氧化層13a，該閘極2s設於氧化層13a上，該兩間隙壁3a設於閘極2a之兩側壁及氧化層13a上。惟，由於上述P型金氧半場效電晶體之源極、汲極及閘極2a係呈平面式地設置，使得該電晶體佔據較多的基底1a表面面積，故在提升半導體元件之積集度時會有所限制。再者，上述P型金氧半場效電晶體經過多次的使用，亦即多次讀取與寫入後，易產生電荷之累積，進而可能造成臨界電壓(Vt)的變動，令P型金氧半場效電晶體不穩定。
本發明實施例在於提供一種記憶體裝置之垂直式電晶體及其製造方法，以本實施例所提供的垂直式電晶體可令其臨界電壓保持穩定且增加半導體元件之積集度。
本發明實施例提供一種記憶體裝置之垂直式電晶體製造方法，其步驟包括：界定一半導體基板之活動區，且於該活動區外成形一淺溝槽式隔絕結構；蝕刻該活動區，且於蝕刻處向內成形一閘極介電層及一定位閘極；成形垂直於該定位閘極的一字元線，且於該字元線外緣成形一間隔層；實施離子植入製程，使位於該字元線的兩側活動區分別形成為N型區域以及P型區域；以絕緣材料覆蓋上述步驟所形成的結構，其後，使用自對準接觸製程去除絕緣材料以成形電源線圖案；以磊晶沉積成形兩個浮體，其後，對該些浮體進行離子植入製程，以令該活動區之N型區域上成形一N型浮體，且令該活動區之P型區域上成形一P型浮體；以絕緣材料覆蓋上述步驟所形成的結構，其後，以自對準接觸製程去除對應於該N型浮體的絕緣材料；成形垂直於該字元線方向的一電源線，且將該電源線連接該N型浮體；以絕緣材料覆蓋上述步驟所形成的結構，其後，以自對準接觸製程去除對應於該P型浮體的絕緣材料；以及成形垂直於該電源線方向的一位元線，且將該位元線連接該P型浮體。
本發明實施例另提供一種上述記憶體裝置之垂直式電晶體製造方法所製成的記憶體裝置之垂直式電晶體。
綜上所述，本發明實施例所提供的記憶體裝置之垂直式電晶體製造方法所形成之電晶體，其可令臨界電壓(Vt)保持穩定，並且可大幅降低電晶體橫向單位面積，增加半導體元件之積集度。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
請參閱圖2至圖11B，其為本發明的較佳實施例，其中，圖2為本發明實施例的步驟流程圖，圖3A至圖11B為本發明實施例的平面示意圖。
復參照圖2且對應圖3A至圖11B，其為一種記憶體裝置之垂直式電晶體製造方法。
如圖3A和圖3B所示，其為步驟S101之示意圖，且亦為記憶體裝置之部分區域示意圖，上述部份區域由數個單元區域所組成，於本實施例中將選取其中的一單元區域A為例。其中，圖3A為記憶體裝置部分區域之俯視圖，圖3B為圖3A之剖視示意圖。
首先，界定單元區域A之半導體基板1活動區11，其後，蝕刻半導體基板1以形成溝槽12，且於溝槽12內實施絕緣材料沈積，以形成淺溝槽式隔絕(Shallow Trench Isolation，STI)結構13。使用化學－機械拋光(Chemical Mechanical Polishing，CMP)對半導體基板1及淺溝槽式隔絕結構13實施平面化。於半導體基板1實施離子植入製程，使半導體基板1下部位成形為N型區域，而上部位成形為P型區域。
其中，半導體基板1之材料選擇可為磊晶層、矽、砷化鎵、氮化鎵、應變矽、矽化鍺、碳化矽、鑽石或其他材料。
再者，上述淺溝槽式隔絕(STI)結構13係以淺溝槽式隔絕製程形成，由於淺溝槽式隔絕製程為半導體領域之技術人員經常使用之習知技術手段，故，在此不詳述其細部的製程步驟。另，實施離子植入製程時，植入的離子種類可為鋅離子(Zn2+
)、氟離子(F-
)、氮離子(N-
)、氧離子(O2-
)、碳離子(C4+
)、氬離子(Ar+
)、硼離子(B+
)、磷離子(P+
)、砷離子(As+
)或銻離子(Sb2+
)。但於實際操作時，並不以上述離子種類為限。
參照圖4A和圖4B，其為步驟S102之示意圖，其中，圖4A為單元區域之俯視圖，圖4B為圖4A之剖視示意圖。將單元區域A之活動區11蝕刻至預定深度以形成垂直定位凹槽14。因此，單元區域A的活動區11於垂直定位凹槽14的外側形成側壁部15。如上所述，側壁部15將起到通道區域之作用，以作為電子流之路徑，且側壁部15之厚度係為影響運作特徵之重要因數。其後，在所形成結構之單元區域A內形成閘極介電層2。
接下來，填充單元區域A內之垂直定位凹槽14，以在閘極介電層2內成形定位閘極3。其中，定位閘極3包括(例如)多晶矽、W、Pt、TiN、Ta、TaN、Cr、其一組合或合金、或其他合適材料。此外，定位閘極3至少部分地被側壁部15所環繞。側壁部15在定位閘極3的前面、後面、或前後兩者、側面處形成通道區域。響應駐存於定位閘極3內之電荷位準控制側壁部15之導電性。
在單元區域A內成形垂直於定位閘極3的字元線4。在字元線4上成形保護層41，且保護層41可為氮化矽(SiN)層。於所形成結構上設置介電層並實施異向性蝕刻成形側壁間隔層42。此外，字元線4之長度並不受限於圖式，且於字元線4延伸路徑上的其他單元區域可共用該字元線4。
參照圖5A和圖5B，其為步驟S103之示意圖，其中，圖5A為單元區域之俯視圖，圖5B為圖5A之剖視示意圖。形成字元線4之後，得於形成間隔層42之前或之後，實施離子植入製程，使單元區域A之活動區11側壁部15位於字元線4的一側形成N型區域，亦即，位於字元線4的兩側活動區11側壁部15分別為N型區域以及P型區域。
參照圖6A和圖6B，其為步驟S104之示意圖，其中，圖6A為單元區域之俯視圖，圖6B為圖6A之剖視示意圖。實施絕緣材料之沈積，以覆蓋於實施步驟S103後之單元區域A內所形成的結構，藉以令沉積之絕緣材料形成絕緣材料層5。其後，使用化學-機械拋光(CMP)實施平面化，使得單元區域A內，絕緣材料層5之上部部分與保護層41(氮化矽層)之上部部分同高。
其中，上述之沉積製程可為物理氣相沉積(Physical Vapor Deposition，PVD)製程或化學氣相沉積(Chemical Vapor Deposition，CVD)製程。但於實際應用時，並不以上述製程種類為限。而絕緣材料可選擇氧化物或其他具絕緣性質之材料。
參照圖7A和圖7B，其為步驟S105之示意圖，其中，圖7A為單元區域之俯視圖，圖7B為圖7A之剖視示意圖。以自對準接觸(Self-Align Contact，SAC)製程去除步驟S104中所形成的部份絕緣材料層5，藉以成形電源線圖案，亦即，去除位於單元區域A之活動區11側壁部15上且間隔層42外側的絕緣材料層5。其中，由於自對準接觸(SAC)製程為半導體領域之技術人員經常使用之習知技術手段，故，在此不詳述其細部的製程步驟。
參照圖8A和圖8B，其為步驟S106之示意圖，其中，圖8A為單元區域之俯視圖，圖8B為圖8A之剖視示意圖。於上述單元區域A之活動區11上的間隔層42兩側，以磊晶沉積以成形兩個浮體6，其後，對浮體6進行離子植入製程，令浮體6的類型相同於其接觸之活動區11的側壁部15類型，亦即，間隔層42兩側分別具有位於活動區11側壁部15之N型區域上的N型浮體61與位於活動區11側壁部15之P型區域上的P型浮體62。
實施絕緣材料之沈積，以覆蓋於實施步驟S105後之單元區域A內所形成的結構。使用化學－機械拋光(CMP)對上述沉積所形成結構實施平面化，使在單元區域A內，絕緣材料層5之上部部分同高。
參照圖9A和圖9B，其為步驟S107之示意圖，其中，圖9A為單元區域之俯視圖，圖9B為圖9A之剖視示意圖。以自對準接觸製程去除步驟S106中所形成的部份絕緣材料層5，亦即，以自對準接觸製程去除對應於N型浮體61的絕緣材料層5部分，並於N型浮體61上部部位沉積多晶矽以形成電源線接點63，其後，成形垂直於字元線4方向的電源線7，且電源線7連接電源線接點63。此外，電源線7之長度並不受限於圖式，且於電源線7延伸路徑上的其他單元區域可共用該電源線7，而該些單元區域內之電源線接點亦連接於該電源線7。
參照圖10A和圖10B，其為步驟S108之示意圖，其中，圖10A為單元區域之俯視圖，圖10B為圖10A之剖視示意圖。實施絕緣材料沈積，以覆蓋於實施步驟S107後之單元區域A所形成的結構。使用化學－機械拋光(CMP)對上述沉積所形成結構實施平面化，以導致形成絕緣覆蓋層8。以自對準接觸製程去除對應於P型浮體62的絕緣覆蓋層8部分，並於P型浮體62上部部位沉積多晶矽以成形N型之位元線接點64。
參照圖11A和圖11B，其為步驟S109之示意圖，其中，圖11A為單元區域之俯視圖，圖11B為圖11A之剖視示意圖。其後，成形垂直於電源線7方向的位元線9，且位元線9連接位元線接點64，藉此即可製成垂直式電晶體。此外，位元線9之長度並不受限於圖式，且於位元線9延伸路徑上的其他單元區域可共用該位元線9，而該些單元區域內之位元線接點亦連接於該位元線9。
經上述步驟所製成之垂直式電晶體，其於單元區域A外之周邊區域B亦可設置平面電晶體10(如圖12所示)，例如：於成形上述之字元線4時，可進一步於字元線4外側成形平面電晶體10。因此，於使用記憶體裝置時，可施加電壓於平面電晶體10、垂直式電晶體的電源線7以及位元線9，並且藉由調整電源線7所施加之電壓，以控制電晶體內的電荷量，進而令臨界電壓(Vt)保持穩定。
此外，本實施例之字元線4、電源線7以及位元線9之成形步驟以上述為例，但於實際應用時，亦可進行適當的變換，並不以上述步驟順序為限。例如：先實施成形位元線9之相關步驟，再進行成形電源線7之相關步驟，使電源線7設置於位元線9上方。
相較於習知相關技術，根據本發明實施例的記憶體裝置之垂直式電晶體製造方法所形成之電晶體，其增加電源線7，藉以調整電源線7所施加之電壓，以控制電晶體內的電荷量，進而令臨界電壓(Vt)保持穩定。並且，本發明實施例之電晶體為垂直式電晶體，其可大幅降低電晶體橫向單位面積，增加半導體元件之積集度。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。
1aN．．．型基底
11a．．．第一摻雜區
12a．．．第二摻雜區
13a．．．氧化層
2a．．．閘極
3a．．．間隙壁
A．．．單元區域
1．．．半導體基板
11．．．活動區
12．．．溝槽
13．．．淺溝槽式隔絕結構
14．．．垂直定位凹槽
15．．．側壁部
2．．．閘極介電層
3．．．定位閘極
4．．．字元線
41．．．保護層
42．．．間隔層
5．．．絕緣材料層
6．．．浮體
61．．．N型浮體
62．．．P型浮體
63．．．電源線接點
64．．．位元線接點
7．．．電源線
8．．．絕緣覆蓋層
9．．．位元線
B．．．周邊區域
10．．．平面電晶體
圖1為習知P型金氧半場效電晶體之示意圖；
圖2為本發明實施例的步驟流程圖；
圖3A為本發明實施例步驟S101時的俯視示意圖；
圖3B為圖3A的剖視示意圖；
圖4A為本發明實施例步驟S102時的俯視示意圖；
圖4B為圖4A的剖視示意圖；
圖5A為本發明實施例步驟S103時的俯視示意圖；
圖5B為圖5A的剖視示意圖；
圖6A為本發明實施例步驟S104時的俯視示意圖；
圖6B為圖6A的剖視示意圖；
圖7A為本發明實施例步驟S105時的俯視示意圖；
圖7B為圖7A的剖視示意圖；
圖8A為本發明實施例步驟S106時的俯視示意圖；
圖8B為圖8A的剖視示意圖；
圖9A為本發明實施例步驟S107時的俯視示意圖；
圖9B為圖9A的剖視示意圖；
圖10A為本發明實施例步驟S108時的俯視示意圖；
圖10B為圖10A的剖視示意圖；
圖11A為本發明實施例步驟S109時的俯視示意圖；
圖11B為圖11A的剖視示意圖；
圖12為本發明實施例於周邊區域B設置平面電晶體的剖視示意圖。
A．．．單元區域
1．．．半導體基板
11．．．活動區
13．．．淺溝槽式隔絕結構
14．．．垂直定位凹槽
15．．．側壁部
2．．．閘極介電層
3．．．定位閘極
4．．．字元線
41．．．保護層
42．．．間隔層
5．．．絕緣材料層
6．．．浮體
61．．．N型浮體
62．．．P型浮體
63．．．電源線接點
64．．．位元線接點
7．．．電源線
8．．．絕緣覆蓋層
9．．．位元線
Claims (10)
- 一種記憶體裝置之垂直式電晶體製造方法，其步驟包括：界定一半導體基板之活動區，且於該活動區外成形一淺溝槽式隔絕結構；蝕刻該活動區，且於蝕刻處向內成形一閘極介電層及一定位閘極；成形垂直於該定位閘極的一字元線，且於該字元線外緣成形一間隔層；實施離子植入製程，使位於該字元線的兩側活動區分別形成為N型區域以及P型區域；以絕緣材料覆蓋上述步驟所形成的結構，其後，使用自對準接觸製程去除絕緣材料以成形電源線圖案；以磊晶沉積成形兩個浮體，其後，對該些浮體進行離子植入製程，以令該活動區之N型區域上成形一N型浮體，且令該活動區之P型區域上成形一P型浮體；以絕緣材料覆蓋上述步驟所形成的結構，其後，以自對準接觸製程去除對應於該N型浮體的絕緣材料；成形垂直於該字元線方向的一電源線，且將該電源線連接該N型浮體；以絕緣材料覆蓋上述步驟所形成的結構，其後，以自對準接觸製程去除對應於該P型浮體的絕緣材料；以及成形垂直於該電源線方向的一位元線，且將該位元線連接該P型浮體。
- 如申請專利範圍第1項所述之記憶體裝置之垂直式電晶體製造方法，其中形成該淺溝槽式隔絕結構後，使用化學－機械拋光對該半導體基板及該淺溝槽式隔絕結構實施平面化，且於該半導體基板實施離子植入製程，使該半導體基板下部位成形為N型區域，而該半導體基板上部位成形為P型區域。
- 如申請專利範圍第1項所述之記憶體裝置之垂直式電晶體製造方法，其中在該字元線上成形保護層。
- 如申請專利範圍第3項所述之記憶體裝置之垂直式電晶體製造方法，其中上述以絕緣材料覆蓋後，且於成形電源線圖案前，使用化學-機械拋光實施平面化，使絕緣材料之上部部分與該保護層之上部部分同高。
- 如申請專利範圍第1項所述之記憶體裝置之垂直式電晶體製造方法，其中以自對準接觸製程去除位於該活動區上且該間隔層外側的絕緣材料，以成形上述電源線圖案。
- 如申請專利範圍第1項所述之記憶體裝置之垂直式電晶體製造方法，其中形成該電源線前，於該N型浮體上部部位沉積多晶矽以形成一電源線接點，並於成形該電源線時，令該電源線連接該電源線接點。
- 如申請專利範圍第1項所述之記憶體裝置之垂直式電晶體製造方法，其中形成該位元線前，於該P型浮體上部部位沉積多晶矽以形成一位元線接點，並於成形該位元線時，令該位元線連接該位元線接點。
- 如申請專利範圍第7項所述之記憶體裝置之垂直式電晶體製造方法，其中該位元線接點為N型。
- 如申請專利範圍第1項所述之記憶體裝置之垂直式電晶體製造方法，其中成形該字元線時，進一步於該字元線外側成形一平面電晶體。
- 一種如申請專利範圍第1項所述記憶體裝置之垂直式電晶體製造方法所製成的記憶體裝置之垂直式電晶體。
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