KR100727416B1 - 넓어지는 채널 폭을 갖는 파워 모스 디바이스 및 그성형공정 - Google Patents

넓어지는 채널 폭을 갖는 파워 모스 디바이스 및 그성형공정 Download PDF

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Abstract

채널 폭이 넓어지는 파워 MOS 디바이스는 반도체 기판과 그 기판위에 배치된 제 1 도전타입의 도프된 상부층을 포함한다. 상부층은 제 2 및 반대 도전타입의 도프된 복수의 웰영역 및 소스영역을 가로질러 배치되며 평행한 파형으로 구성된 상부층의 에칭된 상부표면에서 제 1 도전타입의 고도로 도프된 복수의 소스영역을 포함한다. 하나의 소스영역을 다른 것으로부터 분리하는 게이트는 절연층과 도전성 재료로 구성된다. 파형은 아래 놓인 게이트와 웰과 소스영역의 채널의 폭을 증가하도록 한다. 제 1도전타입의 도프된 상부층을 갖는 반도체 기판상에 증가하는 채널 폭을 갖는 파워 MOS 디바이스를 성형하는 공정에서, 스트립 마스크는 상부층의 상부표면 상에 형성되고, 그리고 상부표면은 복수의 평행한 파형으로 구성된 파형 표면을 형성하기 위하여 선택적으로 에칭된다. 스트립 마스크 제거공정에 뒤이어, 절연층은 파형 표면상에 형성되고, 위에 놓인 도전층은 절연층 위에 형성되고, 절연층과 도전층은 상부표면의 평행 파형에 가로질러 배열된 파형의 게이트 영역을 포함한다. 제 2 및 반대 도전타입의 도펀트는 상부층에서 도프된 웰영역을 형성하기 위하여 주입되고, 제 1도전타입의 도펀트는 게이트에 인접한 파형표면의 일부분에 주입됨으로써, 상부층에 고도로 도프된 소스영역을 형성한다.
반도체, 파워, 채널, 폭

Description

넓어지는 채널 폭을 갖는 파워 모스 디바이스 및 그 성형공정{Power MOS Device With Increased Channel Width And Process For Forming Same}
도 1은 평평한 DMOS 형태를 갖는 종래 디바이스의 개략적인 사시도,
도 2는 반도체 웨이퍼의 파형 에칭된 상부표면을 묘사하는 개략적인 사시도,
도 2a는 본 발명에 따라 넓어지는 채널 폭을 갖는 파워 DMOS 디바이스의 개략적인 사시도,
도 3a-e는 본 발명에 따라 파워 MOS 디바이스를 성형을 위한 개략적인 설명단계,
도 4는 종래의 디바이스에 비해 본발명의 디바이스에 의해 구비되는 개선된 채널 폭의 그림,
도 5는 본 발명에 따라 트렌치-게이트 파워 MOS 디바이스를 형성하기 위해 파형된 상부표면과 게이트 트렌치를 갖는 반도체 웨이퍼의 개략적인 사시도. 도 5a 및 5b는 도 5에 묘사된 웨이퍼에 형성된 트렌치-게이트 디바이스의 단면도이다.
본 발명은 반도체 디바이스에 관한 것이고, 보다 상세하게는 증가하는 채널 폭을 갖는 MOS 디바이스 및 그 형성공정에 관한 것이다.
최근 휴대용 배터리-전원의 전자 통신장치의 확산이 효과적인 전원 운영을 위하여 저전압, 저 온-저항 파워 MOSFET에 대한 요구를 증가시키고 있다. 저전압 MOSFET에 경우 채널 저항이 전체 온-저항의 대부분이다. 따라서, 채널저항을 낮추는 것은 대응되는 온-저항의 감소를 유발한다.
도 1은 도프된 상부층(102)을 갖는 기판(101)위에 평평한 DMOS 스트립 형태를 갖는 종래 디바이스의 개략적인 그림이다. 상부층(102)은 도프된 P-웰영역(103) 및 고도로 도프된 N+ 소스영역(104)을 포함한다. 상부층(102)의 상부표면(105) 위는 절연층(107)과 도전층(108)을 갖는 게이트 영역(106)이다.
"100"과 같이 알려진 디바이스에서 채널 저항을 감소시키는 한 수단은 게이트 영역(106) 아래 놓인 층(102)의 영역(109)에서 채널 밀도를 증가시키는 것이다. 그러나, 채널 밀도의 증가는 디바이스 치수의 감소 및/또는 장비와 기술의 한계에 의존하는 공정의 수정을 필요로 한다. 본 발명은 파워 디바이스에서 감소한 온-저항을 얻기 위한 접근으로 증가한 채널 밀도의 바람직한 대안을 제공한다.
본 발명은 반도체 기판과 상기 기판위에 배치된 제 1 도전타입의 도프된 상부층을 포함하고, 상기 상부층은 제 2 및 반대 도전타입의 도프된 복수의 웰영역과 상기 상부층의 에칭된 상부표면에 배치된 상기 제 1 도전타입의 고도로 도프된 복수의 소스영역을 포함하고, 상기 에칭된 상부표면은 상기 소스영역을 가로질러 배치된 평행의 파형을 포함하고, 게이트는 인접한 제 2 소스영역으로 부터 하나의 소 스영역을 분리하고 절연층과 도전재료를 포함하여 상기 파형이 상기 웰, 소스 및 게이트 영역 아래 놓인 채널의 폭을 증가시키도록 구성된 넓어진 채널 폭을 갖는 파워 MOS 디바이스를 포함한다.
본 발명은 또한 넓어진 채널 폭을 갖는 파워 MOS 디바이스를 성형하는 공정을 포함하고, 상기 공정은 제 1 도전타입의 도프된 상부층을 갖는 반도체 기판을 구비하고, 상기 상부층은 상부 표면을 갖고, 상기 상부표면 상에 스트립 마스크를 성형하고, 상기 상부표면을 선택적으로 에칭하는 단계를 포함하고, 주름진 상부표면은 평행한 복수의 파형을 포함하고, 상기 스트립 마스크를 제거하고 그리고 상기 주름진 표면 상에 절연층을 형성하고 그리고 상기 절연층 위에 도전층을 형성하고, 상기 절연 및 도전층은 상기 상부표면의 상기 파형에 가로질러 배치된 파형의 게이트를 포함하고, 상기 상부층에 도프된 웰영역을 형성하기 위하여 제 2 및 반대 도전타입의 도펀트를 상기 파형의 표면 내로 주입하고, 그리고 상기 상부층에 고도로 도프된 소스영역을 형성하기 위하여 상기 게이트에 인접한 상기 파형의 표면의 일부분 내로 상기 제 1 도전타입의 도펀트를 주입하는 단계에 의하여 특징지어진다.
적절하게, 본 발명은 넓어지는 채널 폭을 갖고 반도체 기판과 상기 기판 위에 배치된 제 1 도전타입의 도프된 상부층을 포함하는 파워 MOS 디바이스에 관한 것이다. 상부층은 제 2 및 반대 도전타입의 도프된 복수의 웰영역 및 소스영역을 가로질러 배치되며 평행한 파형으로 구성된 상부층의 에칭된 상부표면에서 제 1 도전타입의 고도로 도프된 복수의 소스영역을 포함한다. 하나의 소스영역을 다른 것으로부터 분리하는 게이트는 절연층과 도전성 재료로 구성된다. 파형은 게이트 아래 놓인 채널의 폭이 넓어지도록 구성된다.
바람직하게, 본 발명은 제 1도전타입의 도프된 상부층을 갖는 반도체 기판상에 증가하는 채널 폭을 갖는 파워 MOS 디바이스를 성형하는 공정이다. 스트립 마스크는 상부층의 상부표면 상에 형성되고, 그리고 상부표면은 복수의 평행한 파형으로 구성된 파형 표면을 형성하기 위하여 선택적으로 에칭된다. 스트립 마스크 제거공정에 뒤이어, 절연층은 파형 표면상에 형성되고, 위에 놓인 도전층은 절연층 위에 형성되고, 절연층과 도전층은 상부표면의 평행 파형에 가로질러 배열된 파형의 게이트 영역을 포함한다. 제 2 및 반대 도전타입의 도펀트는 상부층에서 도프된 웰영역을 형성하기 위하여 주입되고, 제 1도전타입의 도펀트는 게이트에 인접한 파형표면의 일부분에 주입됨으로써, 상부층에 고도로 도프된 소스영역을 형성한다.
게이트를 성형하는 택일적인 공정에서, 상부표면에서 파형에 실질적으로 대응되는 평행한 파형들을 포함하는 바닥을 갖는 게이트 트렌치는 상부층 내로 에칭된다. 절연층을 트렌치 바닥 및 측벽과 직선화한 이후에 트렌치는 게이트 트렌치를 형성하기 위하여 도전성 재료로 실질적으로 채워진다. 제 1 도전타입의 도펀트는 게이트 영역에 인접한 주름진 표면의 일부분 내로 주입되고, 이로 인해 상부층에 고도로 도프된 소스영역을 형성한다.
본 발명은 디바이스 크기의 감소없이 파워 MOS 디바이스에서 채널의 폭을 증가시키는 수단을 제공한다. 채널의 넓어지는 폭은 위에 덮힌 게이트 영역의 주름진 표면의 결과이다.
이하에서 본 발명은 첨부된 도면을 참조하여 실시예의 형태로 설명되어진다.
파형진 실리콘 표면 형상이 채널에 유효한 표면적을 증가시키는 도 2에서 묘사된다. 기판(101)은 상부표면(201)이 교호적인 평면 평행부(203)와 경사부(204)에 의하여 정의되는 평행의 파형(202)을 포함하는 상부층(102)을 포함한다. 주어진 측면거리에서, 교호적인 평행부(203)와 경사부(204)를 포함하는 표면(201)의 총 너비는 도 1의 평평한 표면(105)의 그것을 초과한다.
도 1의 종래의 디바이스(100)과 같이, 도 2a는 도프된 P-웰 영역(103)과 고도로 도프된 N+ 소스영역(104)을 포함하는 도프된 상부층(102)을 갖는 기판(101)위에 형성된 디바이스(200)를 개략적으로 나타낸다. 기판(101)은 단결정 실리콘과 같은 반도체 재료층으로 구성되고, 도프된 상부층(102)은 에피텍셜층이 될 수 있다. 비록 상부층(102)과 소스영역(104)이 N 도전 타입이 되고, 웰 영역(103)이 P 도전타입이 된 것으로 도시되었으나, 도전타입은 P가 N이 되고, N이 P가 되는 것과 같이 역으로 될 수 있다는 것을 알아야 한다.
도 2a는 교호적인 평면 평행부(203)들과 경사부(204)들에 의해 정의된 평행 파형(202)를 포함하는 상부표면(201)을 나타낸다. 인접한 소스영역(104) 사이에 높이고 절연층(206)과 위에 놓인 도전층(207)을 포함하는 게이트(205)는 파형된 상부포면(201) 상에 놓인다. 웰 영역(103), 소스영역(104), 및 게이트층(206, 207) 모두 상부표면(201)에 합치한다.
파워 MOS 디바이스를 성형하는 공정이 도 3a-3e에 나타난다. 도 3a에 도시된 바와 같이, 스트립 마스크(SM)는 기판(101)의 상부층(102) 상에 형성된다. 교호적 인 평면 평행부(203)와 경사부(204)에 의해 정의되는 평행 파형(202)는 마스크된 상부층(102)의 선택적 에칭에 의하여 형성된다.
층(102)의 에칭은 특정한 높이와 에칭각(θ)를 갖는 파형(202)을 형성하기 위해 제어될 수 있고, 예를 들어, 카릴(Carlile) 등의 "제어 가능한 측벽 각도로 실리콘 트렌치의 에칭", 일렉트로켐 소사이어티(J. Electrochem. Soc.): 솔리드-스테이트 사이언스 앤드 테그놀로지(Solid-State Science And Technology), 1988년 8월 2058-2064 페이지에 설명되어 있고, 개시된 사항은 이곳에서 참고로 통합된다. 수산화칼륨-프로패놀(propanol)과 에틸렌디아민-파이로카테콜(ethylenediamine-pyrocatechol) 혼합물과 같은 다양한 반응물을 사용하는 실리콘의 이방성 에칭은 빈(Bean), IEEE, 트랜스액션즈 온 일렉트론 디바이시스(Transactions On Electron Devices), 1978, Vol ED-25, No. 10, pp1185-1193 에 설명되어 있고, 개시된 사항은 이곳에서 참고로 통합된다.
도 3c는 도 3b의 C-C선을 따르는 단면도인데 스트립 마스크(SM)를 제거한 다음, 파형(202)을 가로지르는 게이트(205)의 상부층(102)을 형성한다.
도 3c의 D-D선을 따르는 단면도인 도 3d에서, 절연층(206)과 도전층(207)은 게이트(205)를 포함한다. 절연층(206)과 도전층(207)은 파형(202)에 합치한다.
도 3e는 도 3d의 E-E선을 따른 단면도로, 붕소와 같은 도펀트를 상부층 (102) 내로 주입한 다음, P-웰 영역(103)의 형성을 초래하고, 그리고 N+ 소스영역(104)를 형성하기 위해 비소 또는 포스포러스와 같은 도펀트를 게이트(205)에 인접한 층(102) 내로 더 주입시킨다. 예를 들어, 도 3a-3e에 도시된 것과 같은, 마스킹, 도핑 등과 같은 공정 단계의 순서 변화는 본 발명의 범위 안이라고 이해된다.
도 4는 종래의 디바이스(100)에 비해 본 발명의 디바이스(200)에 의해 얻어진 채널 폭의 넓어짐을 나타낸다.
디바이스(100)에서: 폭(w) = a1 + a2 + a3 + a4 + a5
디바이스(200)에서: 폭(w') = a1 + a2/cosθ + a3 + a4/cosθ + a5
0°< θ< 90°및 높이(h)에서: 폭(w) = a1 + 2h/tanθ + a3 + a5
폭(w') = a1 + 2h/sinθ + a3 + a5
w'- w = 2h(1/sin1θ - 1/tan1θ)
θ= 45°: (w'-w)/w = 0.828(h/w), θ= 60°: (w'-w)/w = 1.15(h/w)
도 4에 도시된 바와 같이, 디바이스(100) 대비 디바이스(200)에서 채널 폭의 증가 (w' - w)/w 는 파형의 너비 비율(h/w) 및 파형의 평평한 부분과 경사진 부분 사이에서 측정한 에칭각(θ)과 관련이 있다. 주어진 높이(h)와 a1 = a2 = a3 = a4 = a5 에서, 45°의 에칭각(θ)은 디바이스(100)에 비해 디바이스(200)에 대해 약 17%의 채널 폭 증가를 일으킨다. 만약 에칭각(θ)이 60°로 증가하고, 다른 조건이 변하지 않고 그대로면, 약 40% 정도 증가하는 보다 큰 채널 폭의 개선이 있다. 채널 폭의 증가는 온-저항의 대응 감소로 이어진다. 본 발명의 이러한 잇점들은 수평 및 수직 채널 MOSFETs에 둘다 적용가능하다.
도 5는 도프된 P-웰 영역(504)과 고도로 도프된 N+소스영역(505)을 형성하는 도프된 상부층(503)을 갖는 기판(502)을 포함하는 반도체 웨이퍼(501)를 개략적으로 나타낸다. 웨이퍼 상부표면(506)은 교호적인 평면 평행부(507)와 경사부(508)에 의해 정의되는 파형을 포함한다. 상부표면(506)의 파형에 대응하는 파형을 포함하는 게이트 트렌치(509)는 표면(506) 내로 에칭된다.
도 5a 및 5b는 본 발명의 트렌치-게이트 MOSFET(500)의 도 5의 각 A-A' 및 B-B'선을 따른 단면도이다. 도 5에 묘사된 특징들에 덧붙여, 도 5a, 5b 의 디바이스(500)는 트렌치 게이트(509)를 직선화하는 절연층(511)을 묘사하고, 이는 실질적으로 도전성 재료(512)로 채워진다. 도 5a 및 5b 또한 트렌치(509) 바닥의 대응 부분(513a, 513b)의 깊이 변화 뿐만 아니라 파형 표면(506)의 평행부(506a, 506b)의 높이 변화를 나타낸다.
채널 폭이 넓어지는 파워 MOS 디바이스는 반도체 기판과 그 기판위에 배치된 제 1 도전타입의 도프된 상부층을 포함한다. 상부층은 제 2 및 반대 도전타입의 도프된 복수의 웰영역 및 소스영역을 가로질러 배치되며 평행한 파형으로 구성된 상부층의 에칭된 상부표면에서 제 1 도전타입의 고도로 도프된 복수의 소스영역을 포함한다. 하나의 소스영역을 다른 것으로부터 분리하는 게이트는 절연층과 도전성 재료로 구성된다. 파형은 웰, 소스영역과 게이트 아래 놓인 채널의 폭을 증가하도록 한다. 제 1도전타입의 도프된 상부층을 갖는 반도체 기판상에 증가하는 채널 폭을 갖는 파워 MOS 디바이스를 성형하는 공정에서, 스트립 마스크는 상부층의 상부표면 상에 형성되고, 그리고 상부표면은 복수의 평행한 파형으로 구성된 파형 표면을 형성하기 위하여 선택적으로 에칭된다. 스트립 마스크 제거공정에 뒤이어, 절연층은 파형 표면상에 형성되고, 위에 놓인 도전층은 절연층 위에 형성되고, 절연층과 도전층은 상부표면의 평행 파형에 가로질러 배열된 파형의 게이트 영역을 포함한다. 제 2 및 반대 도전타입의 도펀트는 상부층에서 도프된 웰영역을 형성하기 위하여 주입되고, 제 1도전타입의 도펀트는 게이트에 인접한 파형표면의 일부분에 주입됨으로써, 상부층에 고도로 도프된 소스영역을 형성한다.

Claims (10)

  1. 반도체 기판과, 상기 반도체 기판위에 배치되는 제 1 도전타입으로 도프된 상부층을 포함하고, 상기 상부층은, 상기 상부층의 에칭된 윗면에 배치되는 것들로서, 상기 제 1 도전타입과 반대의 제 2 도전타입으로 도프된 복수의 웰영역과 상기 제 1 도전타입의 고도로 도프된 복수의 소스영역들을 포함하고, 상기 에칭된 윗면은 상기 소스영역들을 가로질러 배치되는 평행 파형부들을 구비하는 파워 MOS 디바이스로서,
    상기 평행 파형부들은 서로 평행하게 교호적으로 배치되는 평표면들과 서로 반대의 기울기를 갖는 경사면들을 가지며, 게이트는 인접한 제 2 의 소스영역으로부터 제 1 의 소스영역을 분리시키는 동시에 절연층과 도전성재료의 층을 포함하며, 상기 절연층과 도전성재료의 층 각각은 서로 평행하게 교호적으로 배치되는 평면부들과 서로 반대의 기울기를 갖는 경사부들을 가지며, 이로써 상기 파형부들은 상기 웰, 소스 및 게이트 영역들 아래에서의 채널 폭을 증가시키는 것을 특징으로 하는 넓어진 채널 폭을 갖는 파워 MOS 디바이스.
  2. 제 1항에 있어서, 상기 제 1 도전타입은 N형이고, 상기 제 2 도전타입은 P형이며, 상기 게이트는 에칭된 상기 윗면 상에 배치되고 절연층에 의해 상기 윗면으로 부터 분리된 도전성재료의 층을 포함하며, 상기 도전성재료의 층 및 절연층은 상기 윗면에 합치되는 것을 특징으로 하는 파워 MOS 디바이스.
  3. 제 2항에 있어서, 상기 게이트는 상기 상부층 내로 연장된 게이트 트렌치를 포함하고, 상기 트렌치는 상기 절연층으로 도포되는 바닥과 측벽들을 갖고 상기 도전성재료로 채워지며, 상기 트렌치 바닥은 상기 소스영역에 가로질러 배치되는 평행 파형부들을 포함하고, 그리고 상기 반도체 기판은 단결정 실리콘을 포함하는 파워 MOS 디바이스.
  4. 제 1항에 있어서, 상기 도전성재료는 고도로 도프된 폴리실리콘을 포함하고, 그리고 상기 절연층은 이산화규소를 포함하고, 복수의 상기 소스영역들은 평행한 스트라이프 형태이고, 그리고 상기 디바이스는 파워 MOSFET, 절연된 게이트 바이폴라 트랜지스터, MOS-제어된 사이리스터, 및 축적 FET로 구성된 그룹으로부터 선택되어지는 것을 특징으로 하는 파워 MOS 디바이스.
  5. 윗면을 가지며, 제 1 도전타입으로 도프된 상부층을 갖는 반도체 기판을 제공하고, 상기 윗면 상에 스트라이프형 마스크를 성형하며, 상기 윗면을 선택적으로 에칭하는 단계를 포함하는 파워 MOS 디바이스의 성형 공정에 있어서,
    상기 윗면에 평행한 복수의 파형부들을 포함시키고, 상기 스트라이프형 마스크를 제거하고, 상기 파형의 윗면 상에 절연층을 형성하고, 상기 절연층 위에 도전층을 형성하고, 상기 절연층 및 도전층에 상기 윗면의 상기 파형부에 가로질러 배치된 파형의 게이트를 포함시키고, 상기 제 1 도전타입과 반대인 제 2 도전타입의 도펀트를 상기 파형부의 표면 내로 주입하여 상기 상부층에 도프된 웰영역을 형성하고, 그리고 상기 게이트에 인접한 상기 파형부의 표면의 일부분 내로 상기 제 1 도전타입의 도펀트를 주입하여 상기 상부층에 고도로 도프된 소스영역을 형성하는 단계를 포함하는 것을 특징으로 하는 넓어지는 채널 폭을 갖는 파워 MOS 디바이스의 성형 공정.
  6. 제 5항에 있어서, 상기 제 1 도전타입은 N형이고, 상기 제 2 도전타입은 P형이며, 상기 반도체 기판은 단결정 실리콘을 포함하고, 상기 도전층은 고도로 도프된 폴리실리콘을 포함하고, 그리고 상기 절연층은 이산화규소를 포함하는 것을 특징으로 하는 파워 MOS 디바이스의 성형 공정.
  7. 제 5항에 있어서, 상기 게이트 영역과 상기 소스영역은 평행한 스트라이프 형상이고, 제 1 도전타입의 상기 도펀트는 비소 또는 포스포러스를 포함하고, 그리고 제 2 도전타입의 상기 도펀트는 붕소를 포함하는 것을 특징으로 하는 파워 MOS 디바이스의 성형 공정.
  8. 윗면을 가지며, 제 1 도전타입으로 도프된 상부층을 갖는 반도체 기판을 제공하고, 상기 윗면 상에 스트립 마스크를 성형하고, 상기 윗면을 선택적으로 에칭하는 단계를 포함하는 파워 MOS 디바이스의 성형 공정에 있어서,
    상기 윗면에 평행한 복수의 파형부들을 포함시키고, 상기 스트라이프형 마스크를 제거하고, 상기 상부층 내로 게이트 트렌치를 에칭하여, 상기 트렌치가 상기 평행 파형부들에 가로질러 배치되는 동시에 평행한 파형부를 포함하는 바닥을 갖추도록 하고, 상기 트렌치의 측벽과 상기 바닥을 절연층으로 도포한 후에 상기 트렌치를 도전성 재료로 채움으로써 트렌치 게이트를 형성하고, 상기 제 1 도전타입과 반대인 제 2 도전타입의 도펀트를 상기 파형 표면내로 주입하여 상기 상부층에 도프된 웰 영역을 형성하고, 그리고 상기 트렌치 게이트에 인접한 상기 파형 표면의 일부분 내로 상기 제 1 도전타입의 도펀트를 주입함으로써 상기 상부층에 고도핑된 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 넓어지는 채널 폭을 갖는 파워 MOS 디바이스의 성형 공정.
  9. 제 8항에 있어서, 상기 제 1 도전타입은 N형이고, 상기 제 2 도전타입은 P형이며, 상기 반도체 기판은 단결정 실리콘을 포함하고, 상기 도전성 재료는 고도로 도프된 폴리실리콘을 포함하고, 그리고 상기 절연층은 이산화규소를 포함하는 것을 특징으로 하는 파워 MOS 디바이스의 성형 공정.
  10. 제 9항에 있어서, 상기 트렌치 게이트와 상기 소스영역은 평행한 스트라이프 형상이고, 제 1 도전타입의 상기 도펀트는 비소 또는 포스포러스를 포함하고, 그리고 제 2 도전타입의 상기 도펀트는 붕소를 포함하는 것을 특징으로 하는 파워 MOS 디바이스의 성형 공정.
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